KR19990036541A - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 제 1 , 제 2 도체막 및 이들에 끼워지는 용량부에서의 유전체막의 양단부 두께의 증대를 억제하기 위한 것이다.
P형 실리콘 기판(1) 상에는 실리콘 산화막으로 된 게이트 절연막(10)과, 폴리실리콘막으로 된 플로팅 게이트 전극(11)이 차례로 형성되어 있다. 플로팅 게이트 전극(11) 상에는 실리콘 산화막으로 된 용량 절연막(12)과, 폴리실리콘막으로 된 제어 게이트 전극(13)이 형성되어 있다. 또 각 부재(11, 12, 13)의 측면에 형성된 실리콘 산화막으로 된 제 1 스페이서막(14)과, 이 제 1 스페이서막(14) 상에 형성된 실리콘 질화막으로 된 제 2 스페이서막(15)을 구비하고 있다. 고온 열처리가 산화분위기하에서 실시되어도 용량 절연막(12)이나 제어 게이트 전극(13)의 양단부로 산소공급이 방해되어 용량 절연막(12)의 양단부 두께의 증대가 억제된다.
Description
본 발명은 2개의 도체층과 이들 사이에 끼워진 용량 절연막으로 된 용량부를 구비한 반도체 장치 및 그 제조방법에 관한 것이다.
종래부터 반도체 소자 중의 2개의 도체층과, 이 2개의 도체층에 끼워지는 용량 절연막으로 된 용량부를 구비한 반도체 장치로서, 반도체 기판, 게이트 전극 및 게이트 절연막으로 된 용량부를 구비한 M0S 트랜지스터를 비롯하여, 스토리지 노드, 셀 플레이트 및 용량 절연막으로 된 기억 용량부를 구비한 다이나믹 RAM(Random Access Memory)이나 플로팅 게이트, 제어 게이트 및 용량 절연막으로 된 기억 용량부를 구비한 플로팅 게이트형 EEPROM(Electrically Erasable and Programmable Read Only Memory), 아날로그 회로에 설치되는 용량 소자 등이 널리 알려져 있다.
도 11은 종래의 플로팅 게이트형 EEPROM의 단면도이다. 도 11에 도시된 바와 같이 반도체 기판(101) 상에는 터널 절연막(110), 플로팅 게이트 전극(111), 용량 절연막(112) 및 제어 게이트 전극(113)이 설치되어 있고, 반도체 기판(101) 내에는 상기 플로팅 게이트 전극(111) 등에 자기정합하는 소스 영역(108)과 드레인 영역(109)이 형성되어 있다. 여기에서 플로팅 게이트 전극(111), 용량 절연막(112) 및 제어 게이트 전극(113)으로 용량 결합부가 구성되어 있다. 이 용량 결합부는 제어 게이트 전극(113)에 제어전압을 인가함으로써 용량 결합되어 있는 플로팅 게이트 전극(111) 내에서의 전자의 주입, 인출을 행하는 기능을 갖는 것이다.
그리고 통상 이러한 용량 절연막을 갖는 용량부를 포함하는 반도체 장치에서는, 용량 절연막으로서 산화 실리콘막의 단층막, 유전율이 큰 질화 실리콘막 등이 이용된다. 또한 도 11에 도시한 용량 절연막(112)에는 질화 실리콘막계의 절연막, 예를 들면 질화 실리콘막-산화 실리콘막의 2층막(ON막), 산화 실리콘막-질화 실리콘막-산화 실리콘막의 3층막(ONO막) 등이 널리 이용되고 있다. 또 특히 MOS 트랜지스터 등에서는 옥시나이트라이드막도 이용되도록 하고 있다.
또한 2개의 도체층으로서는 고융점인 2개의 폴리실리콘막이 이용되는 것이 일반적이다. 예를 들면 도 11에 도시한 EEPROM의 플로팅 게이트 전극이나 제어전극(113)은 일반적으로는 폴리실리콘막으로 구성되어 있다.
한편 최근 반도체 집적회로의 고집적화에 따라 상술한 바와 같은 용량부를 포함하는 반도체 장치에서도 미세화, 저전압화의 요구가 높아지고 있고, 최근에는 대표적인 치수가 0.5㎛(하프 미크론) 이하인 사이즈의 용량부를 갖는 반도체 장치에 대한 요구가 높아지고 있다. 따라서 도 11에 도시한 각 게이트 전극(111, 112)의 게이트 길이도 미세화되는 경향이 있다.
그렇지만 하프 미크론 이하의 사이즈의 용량부를 갖는 반도체 장치에 있어서, 정전 용량부 상하의 도체층의 가로방향의 치수나, 플로팅 게이트형 반도체 기억장치의 플로팅 게이트 전극이나 제어 게이트 전극의 가로방향의 치수를 0.5㎛ 이하로 하면, 예를 들어 도 11에 도시한 용량 절연막(112)의 막두께가 균일하게 되지 않고 양단부에서 두껍게 되는 현상이 생기기 쉽다. 이 때문에 플로팅 게이트 전극(111)과 제어 게이트 전극(113) 사이의 정전 용량이 작아지고 본래의 메모리 특성을 발휘하는 데 필요한 소정의 용량값을 확보하기가 곤란해지는 문제점이 발생하였다. 이러한 막두께의 불균일성은 다음과 같은 원인에 의해 생기는 것으로 생각된다.
즉, 통상 도 11에 도시한 플로팅 게이트 전극(111), 용량 절연막(112) 및 제어 게이트 전극(113)을 패터닝으로 형성한 후, 이들을 마스크로 하여 반도체 기판(101) 내에 불순물 이온의 주입을 행함으로써 소스 영역(108), 드레인 영역(109)을 형성한다. 그 때 불순물을 활성화하여 캐리어를 생성하기 위해 800∼1000℃의 고온의 산화 분위기중에서의 열처리를 실시하지만, 이 열처리를 행함으로써 용량 절연막(112) 양단부의 두께가 증대되는 현상이 생긴다. 즉, 하프 미크론 이하의 사이즈가 되면, 상하의 도체층인 플로팅 게이트 전극(111)과 제어 게이트 전극(113) 사이에 끼워지는 용량 절연막(112)이 양측면에서 급격히 산화되기 때문에, 용량 절연막(112)의 두께가 중심과 주변에서 현저하게 달라지는 것이다.
또한 본 발명자의 검토에 의하면 각 전극(111, 113)이 폴리실리콘막으로 구성되어 있는 경우에는 전극 치수가 0.4㎛ 이하로 되면 급격하게 산화가 가속되는 것을 발견하였다. 이것은 용량 절연막을 끼우는 폴리실리콘막의 증속산화 현상이 관여하고 있기 때문인 것으로 생각된다.
그 결과 종래의 플로팅 게이트형 반도체 기억장치에서는 제어 게이트 전극(113)에 인가되는 전압의 저전압화에 따라 필요한 용량 결합비를 확보할 수 없고 기입, 소거 스피드 등의 특성이 열화되거나 충분한 판독 전류를 확보할 수 없는 문제점이 발생하였다. 또한 기타 종류의 반도체 장치에 있어서도 용량부의 용량값의 열화 등에 기인하는 특성상의 문제가 생길 우려가 있다.
본 발명은 이러한 점을 감안하여 이루어진 것으로, 그 목적은 가로 치수가 하프 미크론 이하의 사이즈가 되어도 용량 절연막 양단부에서의 두께 증대를 억제할 수 있는 수단을 강구함으로써 용량 절연막의 두께 편차가 작은 용량부를 구비한 반도체 장치 및 그 제조방법을 제공하기 위한 것이다.
도 1은 제 1 실시예에 관한 플로팅 게이트형 반도체 기억장치로서 기능하는 반도체 장치의 단면도.
도 2는 제 1 실시예에 관한 반도체 기억장치의 제조공정을 도시한 단면도.
도 3은 제 1 실시예에 관한 기억 반도체 장치와 종래의 반도체 기억장치에서의 용량 결합비의 게이트 길이 의존성을 도시한 특성도.
도 4는 터널 절연막이 부착된 플로팅 게이트형 반도체 기억장치로서 기능하는 제 1 변형예에 관한 반도체 기억장치의 단면도.
도 5는 제 2 실시예에 관한 소거 게이트 전극이 부착된 플로팅 게이트형 반도체 기억장치의 단면도.
도 6은 제 2 실시예에 관한 반도체 기억장치의 제조공정 중 플로팅 게이트 전극 형성공정까지의 공정을 도시한 단면도.
도 7은 제 2 실시예에 관한 반도체 기억장치의 제조공정 중 플로팅 게이트 전극 측면의 열산화 공정 이후의 공정을 도시한 단면도.
도 8은 실리콘 산화막으로 된 게이트상(上) 절연막과 오버에칭에 의해 형성된 제 1 스페이서막을 갖는 기타 실시예에 관한 반도체 기억장치의 단면도.
도 9는 실리콘 산화막 및 그 위의 실리콘 질화막으로 된 게이트상 절연막과, 오버 에칭되지 않은 제 1 스페이서막을 갖는 기타 실시예에 관한 반도체 기억장치의 단면도.
도 10은 실리콘 산화막으로 된 게이트상 절연막과, 전극 유니트 전체를 피복하는 실리콘 질화막을 갖는 기타 실시예에 관한 반도체 기억장치의 단면도.
도 11은 종래의 플로팅 게이트형 반도체 기억장치의 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
7 : 실리콘 기판 8 : 소스 영역
9 : 드레인 영역 10, 20 : 게이트 절연막
11, 21 : 플로팅 게이트 전극 12, 22 : 용량 절연막
13, 23 : 제어 게이트 전극 14, 27 : 제 1 스페이서막
15, 28 : 제 2 스페이서막 16, 25 : 터널 절연막
17 : 층간 절연막 18 : 알루미늄 전극
24 : 게이트상(上) 절연막 26 : 소거 게이트 전극
상기 목적을 달성하기 위해, 본 발명에서는 제 1 반도체 장치에 관한 수단과 제 2 반도체 장치에 관한 수단 및 반도체 장치의 제조방법에 관한 수단을 구비하고 있다.
본 발명의 제 1 반도체 장치는 반도체 기판과, 상기 반도체 기판상에 설치된 제 1 도체막과, 상기 제 1 도체막상에 설치되어 산화성 재료를 포함하는 유전체막과, 상기 유전체막상에 설치된 제 2 도체막과, 상기 제 1 도체막, 유전체막 및 제 2 도체막의 측면을 피복하는 산화막으로 된 제 1 스페이서막과, 상기 제 1 스페이서막을 피복하여 산소 통과 저지기능을 갖는 제 2 스페이서막을 구비하고 있다.
이에 따라 반도체 장치가 산소분위기 중에서의 열처리를 받아도 산소 통과 저지기능을 갖는 제 2 스페이서막에 의해 유전체막의 양단부나 이것에 인접하는 제 1, 제 2 도체막으로 산소가 통과되는 것이 억제된다. 따라서 유전체막의 양단부 두께의 증대가 억제되어 제 1 도체막과 제 2 도체막 사이의 용량 저하가 억제된다. 또한 제 2 스페이서막의 절연기능이 낮은 경우에도 절연기능이 높은 산화막으로 된 제 1 스페이서막이 설치되어 있으므로 제 1 도체막과 제 2 도체막 사이에서의 리크전류의 발생을 방지할 수 있다.
상기 제 1 반도체 장치에 있어서, 상기 반도체 장치를, 반도체 기판상에 설치된 게이트 절연막과, 상기 게이트 절연막상에 설치된 플로팅 게이트 전극과, 상기 플로팅 게이트 전극상에 설치된 용량 절연막과, 상기 용량 절연막상에 설치된 제어 게이트 전극을 구비한 비휘발성 반도체 기억장치로 하고, 상기 제 1 도체막을 상기 플로팅 게이트 전극으로 하며, 상기 유전체막을 상기 용량 절연막으로 하고, 상기 제 2 도체막을 상기 제어 게이트 전극으로 할 수 있다.
이에 따라 용량 결합비가 높은, 즉 저전압에서 작동할 수 있고 기입, 소거동작이 고속인 플로팅 게이트형 반도체 기억장치로서 기능하는 반도체 장치를 얻을 수 있다.
상기 제 1 반도체 장치에 있어서, 상기 제 2 도체막상에 설치된 도체부 보호막을 추가로 구비하고 상기 제 1 스페이서막을 상기 도체부 보호막의 측면상까지 연장시켜 둘 수 있다.
상기 제 1 반도체 장치에 있어서, 상기 도체부 보호막을 산화막으로 구성하고 있는 경우에는 상기 제 1 스페이서막의 상단부를 상기 도체부 보호막 상면의 높이 위치보다 낮게 하는 것이 바람직하다.
이에 따라 모두 산화막으로 구성되어 있는 도체부 보호막과 제 1 스페이서막의 접촉면적을 가능한 한 저감할 수 있으므로, 반도체 장치의 산화분위기 중에서의 열처리 공정에 있어서, 도체부 보호막과 제 1 스페이서막을 통해 유전체막에 공급되는 산소량을 억제할 수 있고 유전체막 양단부의 두께 증대를 억제할 수 있다.
상기 제 1 반도체 장치에 있어서 상기 도체부 보호막을, 산화막으로 된 제 1 도체부 보호막과, 이 제 1 도체부 보호막상에 설치되어 산소의 통과를 저지하는 기능을 갖는 제 2 도체부 보호막으로 구성한 경우에는 상기 제 1 스페이서막이 상기 제 1 도체부 보호막 및 제 2 도체부 보호막의 측면상까지 연장되어 있는 것이 보다 바람직하다.
이에 따라 어느 것이나 산화막으로 구성되어 있는 제 1 도체부 보호막과 제 1 스페이서막의 접촉면적이 커도, 산화막이 표면에 노출되어 있지 않으므로 반도체 장치의 산화분위기 중에서의 열처리 공정에서 도체부 보호막과 제 1 스페이서막을 통해 유전체막에 공급되는 산소량을 보다 확실하게 억제할 수 있고, 유전체막 양단부의 두께 증대를 억제할 수 있다.
상기 제 1 반도체 장치에 있어서 상기 제 2 스페이서막을 질화 실리콘을 포함하는 막으로 구성할 수 있다.
상기 제 1 반도체 장치에 있어서 상기 제 1, 제 2 스페이서막이 상기 제 1 도체막, 유전체막 및 제 2 도체막 전체의 상면 및 양측면을 피복하도록 설치되어도 된다.
상기 제 1 반도체 장치에 있어서 상기 제 2 스페이서막이 옥시나이트라이드를 포함하는 막이어도 된다.
본 발명의 제 2 반도체 장치는 반도체 기판과, 상기 반도체 기판상에 설치된 게이트 절연막과, 상기 게이트 절연막상에 설치된 플로팅 게이트 전극과, 상기 플로팅 게이트 전극상에 설치된 유전체막으로 된 용량 절연막과, 상기 용량 절연막상에 형성된 제어 게이트 전극과, 상기 플로팅 게이트 전극의 측면상 또는 측면과 표면상의 일부에 형성된 터널 절연막과, 상기 터널 절연막을 끼워 상기 플로팅 게이트 전극과 대향하는 소거 게이트 전극과, 상기 제어 게이트 전극 및 용량 절연막의 측면상에 설치되어 산소 통과 저지기능을 갖는 스페이서막을 구비하고 있다.
이에 따라 소거 게이트 전극과 플로팅 게이트 전극 사이에 개재하는 산화막으로 된 터널 절연막을 형성할 때 필요한 산화분위기 중에서의 열처리에 있어서, 용량 절연막 양단부가 스페이서막에 의해 피복되어 있으므로, 용량 절연막의 양단부에서의 두께 증대를 억제할 수 있다. 따라서 용량 결합비가 높은, 즉 저전압에서 기입, 소거동작이 높은 소거 게이트 전극이 부착된 플로팅 게이트형 반도체 기억장치로서 기능하는 반도체 장치를 얻을 수 있다.
상기 제 2 반도체 장치에 있어서, 상기 스페이서막을 상기 제어 게이트 전극 및 유전체막상에 설치된 제 1 스페이서막과, 이 제 1 스페이서막상에 설치된 제 2 스페이서막으로 구성한 경우에는 상기 제 1 스페이서막 및 제 2 스페이서막 중 적어도 어느 한 쪽이 산소 통과 저지기능을 갖고 있으면 된다.
상기 제 2 반도체 장치에 있어서, 상기 제 1 스페이서막을 산화막으로 한 경우에는 상기 제 2 스페이서막이 산소 통과 저지기능을 갖는 막이면 된다.
상기 제 2 반도체 장치에 있어서, 상기 제어 게이트 전극상에 설치된 도체부 보호막을 추가로 구비하고 있는 경우에는 상기 제 1 스페이서막이 상기 도체부 보호막의 측면상까지 연장되어 있는 것이 바람직하다.
상기 제 2 반도체 장치에 있어서, 상기 도체부 보호막이 산화막으로 구성되어 있는 경우에는 상기 제 1 스페이서막의 상단부가 상기 도체부 보호막 상면의 높이 위치보다 낮은 것이 바람직하다.
상기 제 2 반도체 장치에 있어서, 상기 도체부 보호막이 산화막으로 된 제 1 도체부 보호막과, 이 제 1 도체부 보호막상에 설치되어 산소의 통과를 저지하는 기능을 갖는 제 2 도체부 보호막으로 구성되어 있는 경우에는, 상기 제 1 스페이서막이 상기 제 1 도체부 보호막 및 제 2 도체부 보호막의 측면상까지 연장되어 있는 것이 바람직하다.
상기 제 2 반도체 장치에 있어서, 상기 제 2 스페이서막은 옥시나이트라이드를 포함하는 막이어도 된다.
상기 제 2 반도체 장치에 있어서, 상기 스페이서막은 상기 제어 게이트 전극 및 용량 절연막 전체의 상면 및 측면을 피복하도록 설치되어도 된다.
본 발명의 반도체 장치의 제조방법은 반도체 기판상에 제 1 도체막을 형성하는 제 1 공정과, 상기 제 1 도체막상에 유전체막을 형성하는 제 2 공정과, 상기 유전체막상에 제 2 도체막을 형성하는 제 3 공정과, 적어도 상기 유전체막 및 상기 제 2 도체막의 측면상에 적어도 질화 실리콘을 포함하는 스페이서막을 형성하는 제 4 공정을 구비하고 있다.
이 방법에 의해 제 4 공정에서 산소 통과 저지기능이 높은 질화 실리콘을 포함하는 스페이서막이 형성되므로, 유전체막의 양단부에서의 두께 증대를 억제할 수 있게 된다.
상기 반도체 장치의 제조방법에 있어서, 상기 제 1 공정전에 반도체 기판상에 게이트 절연막을 형성하는 공정을 추가로 구비하며, 상기 제 1∼제 3 공정에서는 플로팅 게이트 전극용 도체막, 용량 절연막용 절연막 및 제어 게이트 전극용 도체막을 차례로 적층한 후, 상기 각각의 막을 패터닝함으로써 상기 제 1 도체막으로서의 플로팅 게이트 전극과 상기 유전체막으로서의 용량 절연막과, 상기 제 2 도체막으로서의 제어 게이트 전극을 형성하고, 상기 제 4 공정은 상기 제 3 공정후 상기 제어 게이트 전극, 용량 절연막 및 플로팅 게이트 전극의 측면상에 상기 스페이서막을 형성할 수 있다.
이 방법으로 제 1의 반도체 장치를 형성할 수 있다.
또한 상기 반도체 장치의 제조방법에 있어서, 상기 제 1 공정전에 반도체 기판상에 게이트 절연막을 형성하는 공정을 추가로 구비하며, 상기 제 1 및 제 2 공정에서는 플로팅 게이트 전극용 도체막, 용량 절연막용 절연막 및 제어 게이트 전극용 도체막을 차례로 적층한 후, 상기 제어 게이트 전극용 도체막 및 용량 절연막을 패터닝함으로써 상기 제 2 도체막으로서의 제어 게이트 전극과 상기 유전체막으로서의 용량 절연막을 형성하고, 상기 제 4 공정에서는 스페이서막을 상기 제어 게이트 전극 및 용량 절연막의 측면상에 형성하며, 상기 제 3 공정에서는 상기 제 4 공정후에 상기 제어 게이트 전극 및 용량 절연막을 마스크로 하여 상기 플로팅 게이트 전극용 도체막을 패터닝함으로써 측면이 노출된 상기 제 1 도체막으로서의 플로팅 게이트 전극을 형성하고, 상기 제 3 공정후에 상기 플로팅 게이트 전극의 노출 측면을 열산화하여 산화막으로 된 터널 절연막을 형성하는 공정과, 상기 터널 절연막을 끼워 상기 플로팅 게이트 전극에 대향하는 소거 게이트 전극을 형성하는 공정을 추가로 구비할 수 있다.
이 방법으로 상기 제 2의 반도체 장치를 형성할 수 있다.
상기 반도체 장치의 제조방법에 있어서, 상기 제 4 공정에서는 실리콘 질화막의 단층막으로 된 스페이서막을 형성할 수 있다.
상기 반도체 장치의 제조방법에 있어서, 상기 제 4 공정에서는 적어도 실리콘 질화막과 산화막의 적층막을 포함하는 스페이서막을 형성할 수 있다.
상기 반도체 장치의 제조방법에 있어서, 상기 제 4 공정에서는 옥시나이트라이드막을 포함하는 스페이서막을 형성해도 된다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
( 실시예 )
( 제 1 실시예 )
우선 본 발명의 제 1 실시예에 관한 플로팅 게이트형 비휘발성 반도체 기억장치에 대하여 설명하기로 한다.
도 1에 도시된 바와 같이 본 실시예에 관한 반도체 기억장치에 있어서, P형 실리콘 기판(1) 상에는 두께가 약 30nm인 실리콘 산화막으로 된 게이트 절연막(10)과 두께가 약 300nm인 폴리실리콘막으로 된 플로팅 게이트 전극(11)이 차례로 형성되어 있다. 단 게이트 절연막(10)을 두께가 10nm 정도인 실리콘 산화막으로 구성하여 터널 절연막으로서의 기능을 갖게 해도 된다. 또한 플로팅 게이트 전극(11) 상에는 두께가 약 25nm인 실리콘 산화막으로 된 용량 절연막(12)과, 두께가 약 400nm인 폴리실리콘막으로 된 제어 게이트 전극(13)이 형성되어 있다. 또한 실리콘 기판(1) 내에는 실리콘 기판(1) 내에 고농도의 N형 불순물을 도입하여 형성된 소스 영역(8)과 드레인 영역(9)이 설치되어 있다.
그리고 본 실시예에 관한 반도체 기억장치의 특징은 플로팅 게이트 전극(11), 용량 절연막(12) 및 제어 게이트 전극(13)의 측면에 걸쳐 형성된 최대 두께(하단부에서의 가로방향의 치수)가 약 200nm인 실리콘 산화막으로 된 제 1 스페이서막(14)과, 이 제 1 스페이서막(14) 상에 형성된 최대 두께(하단부에서의 가로방향의 치수)가 약 100nm인 실리콘 질화막으로 된 제 2 스페이서막(15)을 구비하고 있는 점이다. 단 도시하지는 않았지만, 기판상에는 층간 절연막 및 그 위의 배선층 등이 설치되어 있다.
본 실시예의 반도체 기억장치에 의하면 실리콘 산화막을 포함하고 있는 용량 절연막(12)의 측면상에 실리콘 산화막으로 된 제 1 스페이서막(14)을 통해 내산화성 실리콘 질화막으로 된 제 2 스페이서막(15)이 설치되어 있으므로, 반도체 기억장치의 제조공정 중 이온주입된 불순물의 활성화 등을 위한 고온 열처리가 산화분위기하에서 실시되어도 용량 절연막(12)이나 제어 게이트 전극(13) 양단부에 대한 산소의 공급이 방해된다. 따라서 상기 종래의 반도체 기억장치와 같이 용량 절연막(12) 양단부의 두께 증대가 억제되어 용량 절연막(12)의 정전용량이 적정값으로 유지된다. 따라서 플로팅 게이트 전극(11), 용량 절연막(12) 및 제어 게이트 전극(13)으로 이루어지는 용량부에 있어서, 제어 게이트 전극(13)과 플로팅 게이트 전극(11)의 용량 결합비가 적정범위로 유지되어 저전압화, 게이트 길이의 미세화가 진행되었을 때에도 기입·소거의 고속성이나 큰 전류 등이 필요한 특성을 양호하게 유지할 수 있다.
도 3은 본 실시예에 관한 플로팅 게이트형 반도체 기억장치의 용량 결합비의 저하율의 게이트 길이 의존성을 종래의 반도체 기억장치와 비교한 특성도이다. 단 가로축의 게이트 길이는 도 1에 도시된 단면에서의 제어 게이트 전극(13)의 가로방향의 치수를 나타내며, 세로축은 플로팅 게이트 전극과 제어 게이트 전극 사이의 용량 결합비를 나타내고 있다. 도 3에 도시된 바와 같이 종래의 반도체 기억장치에 있어서의 용량부의 용량 결합비는 전극길이가 0.5㎛ 이하가 되면 게이트 길이가 짧아짐에 따라 급격히 저하되는데 대해, 본 실시예에 관한 반도체 기억장치에서의 용량부의 용량 결합비는 게이트 길이가 0.4 ㎛ 이하가 되어도 거의 저하되지 않는다. 즉 본 발명에 의해 반도체 기억장치의 미세화에 따라 게이트 길이가 짧아졌을 때에도 제어 게이트 전극과 플로팅 게이트 전극 사이의 용량 결합비를 적정범위 내로 할 수 있는 것을 알 수 있다.
다음으로 본 실시예에 관한 반도체 기억장치의 제조공정에 대하여 도 2의 (A)∼(D)를 참조하여 설명하기로 한다.
우선 도 2의 (A)에 도시된 공정에서 실리콘 기판(1) 상에 두께가 약 30nm인 실리콘 산화막(3)과 두께가 약 100nm인 실리콘 질화막(4)을 차례로 형성하고, 이 2개의 막을 패터닝하여 소자분리를 형성하고자 하는 영역에 개구부를 형성한다. 그리고 이 개구부를 통해 노출되어 있는 실리콘 기판(1)을 표면에서부터 산화하여 두께가 약 700nm인 필드 산화막(2)을 형성한다.
다음으로 도 2의 (B)에 도시된 공정에서 실리콘 질화막(4) 및 실리콘 산화막(3)을 제거한 후, 기판상에 두께가 약 30nm인 실리콘 산화막(10x)을 열산화법으로 형성한다. 그 후 실리콘 산화막(10x) 상에 2×1020㎝-3정도의 인(P)이 도프된 두께가 약 300nm인 폴리실리콘막(11x)을 기상성장법으로 형성한다. 그 후 폴리실리콘막(11x)을 열산화하여, 용량 절연막으로 되는 실리콘 산화막(12x)을 형성한다. 그 때 본 실시예에서는 1000℃, 산화분위기 중에서 산화하여 막두께를 약 25nm로 하고있다. 또한 실리콘 산화막(12x) 상에 약 2×1020㎝-3정도의 인이 도프된 두께가 약 400nm인 폴리실리콘막(13x)을 기상성장법으로 형성한다.
다음으로 도 2의 (C)에 도시된 공정에서 폴리실리콘막(13x), 실리콘 산화막(12x), 폴리실리콘막(11x) 및 실리콘 산화막(10x)을 패터닝하여 게이트 절연막(10), 플로팅 게이트 전극(11), 용량 절연막(12) 및 제어 게이트 전극(13)으로 이루어지는 전극 유니트를 형성한다. 그리고 이 전극 유니트 전체 및 필드를 산화막(2)을 마스크로 하여, 비소 이온을 주입 에너지가 50keV, 도즈량이 4×1015㎝-3인 조건에서 실리콘 기판(1) 내에 주입하여 전극 유니트에 자기정합하는 소스 영역(8) 및 드레인 영역(9)을 형성한다.
그 후 기상성장법에 의해 기판상에 두께가 250nm 정도인 실리콘 산화막을 퇴적한 후, 이방성 드라이에칭을 행하여 게이트 절연막(10), 플로팅 게이트 전극(11), 용량 절연막(12) 및 제어 게이트 전극(13)으로 이루어지는 전극 유니트의 양측면상에 실리콘 산화막으로 된 제 1 스페이서막(14)을 형성한다. 또 기판상에 기상성장법에 의해 두께가 150nm 정도인 실리콘 질화막을 퇴적한 후 이방성 드라이에칭을 행하여 제 1 스페이서막(14) 상에 산화방지용 제 2 스페이서막(15)을 형성한다. 또한 실리콘 질화막의 형성은 예를 들면 디클로르실란(SiH2Cl2) 과 암모니아(NH3)의 화학반응을 이용한 감압 기상성장법에 의해 750℃하에서 암모니아(NH3)와 디클로르실란(SiH2Cl2)의 유량비를 5로 하여 행해진다.
다음으로 도 2의 (D)에 도시된 공정에서 기상성장법에 의해 기판의 전면 상에 두께가 1000nm 정도의 실리콘 산화막으로 된 층간 절연막(17)을 형성한 후, 소스 영역(8) 및 드레인 영역(9) 내의 불순물의 활성화와 층간 절연막(17)을 구성하는 실리콘 산화막의 치밀화를 위해 1000℃의 산화분위기 중에서 20분 동안 열처리를 행한다. 이 때 게이트 절연막(10), 플로팅 게이트 전극(11), 용량 절연막(12) 및 제어 게이트 전극(13)으로 이루어지는 전극 유니트의 양측면상에는 실리콘 산화막으로 된 제 1 스페이서막(14)을 통해 실리콘 질화막으로 된 제 2 스페이서막(15)이 형성되어 있으므로, 용량 절연막(12)을 구성하는 실리콘 산화막이나 각 게이트 전극(11, 13)을 구성하는 폴리실리콘막에 대한 산소 공급이 저지된다. 따라서 용량 절연막(12) 양단부의 두께가 중앙부에 비해 두껍게 되는 현상은 발생하지 않는다.
그 후 층간 절연막(17)에 소스 영역(8)과 드레인 영역(9)에 도달하는 콘택트 홀이나 제어 게이트 전극(13)에 도달하는 콘택트 홀(도시 생략)을 형성한 후 알루미늄 합금막을 기판상에 퇴적하고 이것을 패터닝함으로써 알루미늄 전극(18)을 형성한다.
이상의 제조공정에 의해 도 1에 도시한 플로팅 게이트형 반도체 기억장치가 형성된다.
다음으로 상기 제 1 실시예에서의 플로팅 게이트형 반도체 기억장치에서 이하와 같은 변형예도 가능하다.
도 4는 상기 제 1 실시예에서의 플로팅 게이트형 반도체 기억장치에 있어서, 게이트 절연막(10)의 일부를 부분적으로 에칭하여 예를 들면 두께가 10nm 정도인 터널 절연막(16)으로 한 반도체 기억장치의 단면도이다.
또한 상기 제 1 실시예에 관한 플로팅 게이트형 반도체 기억장치는 소스 영역(8)과 드레인 영역(9) 사이에 끼워진 채널영역상의 전면(全面)에 플로팅 게이트 전극을 형성하여 이루어지는 스택 게이트 구조를 갖고 있지만, 소스 영역(8)과 드레인 영역(9) 사이에 끼워진 채널영역상의 일부만 플로팅 게이트 전극을 형성한 스플릿 게이트 구조에 대하여 본 발명의 스페이서막을 설치한 구조를 적용하는 것도 가능하다.
( 제 2 실시예 )
다음으로 제 2 실시예에 관한 소거 게이트가 부착된 플로팅 게이트형 반도체 기억장치에 대하여 설명하기로 한다.
도 5는 제 2 실시예에 관한 반도체 기억장치의 단면도이다. 단 도 5는 게이트 길이 방향으로 직교하는 단면에서의 구조를 도시하고 있다. 도 5에는 한 쌍의 셀과 각 셀에 공통으로 사용되는 소거 게이트 전극(26)이 도시되어 있지만, 우선 한 쌍의 셀 중 하나의 셀 구조에 대하여 설명하기로 한다.
도 5에 도시된 바와 같이 P형 실리콘 기판(1) 상에는 실리콘 산화막(30, 31)으로 된 소자분리 절연막에 의해 분리된 활성영역이 설치되고 있고, 이 각 활성영역 상에 두께가 약 30nm의 실리콘 산화막으로 된 게이트 절연막(20)과, 두께가 약 400nm인 폴리실리콘막으로 된 플로팅 게이트 전극(21)이 차례로 형성되어 있다. 또한 플로팅 게이트 전극(21) 상에는 두께가 약 25nm인 실리콘 산화막으로 된 용량 절연막(22), 두께가 약 400nm인 폴리실리콘막으로 된 제어 게이트 전극(23) 및 두께가 약 300nm인 실리콘 산화막으로 된 게이트상 절연막(24)이 형성되어 있다. 또한 플로팅 게이트 전극(21)의 측면상에는 폴리실리콘막의 측면 부근의 영역을 산화하여 형성된 두께가 약 35nm인 실리콘 산화막으로 된 터널 절연막(25)이 설치되어 있다. 또한 플로팅 게이트 전극(21), 용량 절연막(22) 및 제어 게이트 전극(23) 측면에 걸쳐 형성된 최대 두께(하단부에서의 가로방향의 치수)가 약 200nm인 실리콘 산화막으로 된 제 1 스페이서막(27)과, 이 제 1 스페이서막(27) 상에 형성된 최대 두께(하단부에서의 가로방향의 치수)가 약 100nm인 실리콘 질화막으로 된 제 2 스페이서막(28)이 설치되어 있다.
또 상기 한 쌍의 셀 사이의 영역으로 되는 실리콘 산화막(30) 상에는 한 쌍의 셀에서 공유되는 소거 게이트 전극(26)이 설치되어 있다. 이 소거 게이트 전극(26)은 두께가 약 400nm인 폴리실리콘막으로 구성되고, 용량 절연막(22), 제어 게이트 전극(23) 및 게이트상 절연막(24)은 제 1, 제 2 스페이서막(27, 28)을 끼워 대향하고 플로팅 게이트 전극(21)은 터널 절연막(25)을 끼워 대향하고 있다.
또 실리콘 기판(1) 내에는 도 5에 도시된 단면에는 표시되어 있지 않지만 실리콘 기판(1) 내에 고농도의 N형 불순물을 도입하여 형성된 소스 영역과 드레인 영역이 설치되어 있다.
본 실시예의 반도체 기억장치에 의하면, 실리콘 산화막을 포함하고 있는 용량 절연막(22)의 측면상에 실리콘 산화막으로 된 제 1 스페이서막(27)을 통해 내산화성 실리콘 질화막으로 된 제 2 스페이서막(28)이 설치되어 있으므로, 플로팅 게이트 전극(21)을 구성하는 폴리실리콘막을 산화하여 터널 절연막(25)을 형성하는 고온 산화공정(통상 900∼1000℃하에서 행해짐)에 있어서 제어 게이트 전극(23)을 구성하는 폴리실리콘막의 양단부의 산화를 방지할 수 있고 용량 절연막(22) 양단부의 막두께 증대를 억제할 수 있다.
따라서 상기 종래의 반도체 기억장치와 같이 용량 절연막(22) 양단부의 두께가 크게 증대되지 않고 용량 절연막(22)의 정전용량이 적정값으로 유지된다. 따라서 플로팅 게이트 전극(21), 용량 절연막(22) 및 제어 게이트 전극(23)으로 이루어지는 용량부에서 제어 게이트 전극(23)과 플로팅 게이트 전극(21)의 용량 결합비가 적정범위로 유지되고, 저전압화, 게이트 길이의 미세화가 진행되었을 때에도 기입, 소거의 고속성이나 큰 판독 전류 등의 필요한 특성을 양호하게 유지할 수 있다.
다음으로 본 실시예에 관한 반도체 기억장치의 제조공정에 대하여 도 6의 (A)∼(C) 및 도 7의 (A), (B)를 참조하여 설명하기로 한다.
우선 도 6의 (A)에 도시된 공정에서, 실리콘 기판(1) 상에 활성영역을 분리하는 두께가 약 30nm인 실리콘 산화막(30)과 그 측면상의 실리콘 산화막(31)을 형성한 후, 활성영역 상에 두께가 약 30nm의 실리콘 산화막으로 된 게이트 절연막(20)을 열산화법으로 형성한다. 그 후 기판상에 2×1020㎝-3정도의 인이 도프된 두께가 약 300nm인 폴리실리콘막(21x)을 기상성장법으로 형성한다. 그 후 폴리실리콘막(21x)을 열산화하여 용량 절연막으로 되는 실리콘 산화막(22x)을 형성한다. 그 때 본 실시예에서는 1000℃, 산화분위기중에서 산화하여 막두께를 약 25nm로 하고 있다. 또 실리콘 산화막(22x) 상에 약 2×1020㎝-3정도의 인이 도프된 두께가 약 400nm인 폴리실리콘막(23x)과, 두께가 약 300nm인 실리콘 산화막(24x)을 기상성장법으로 차례로 형성한다.
다음으로 도 6의 (B)에 도시된 공정에서 실리콘 산화막(24x), 폴리실리콘막(23x) 및 실리콘 산화막(22x)을 패터닝하여 용량 절연막(22), 제어 게이트 전극(23) 및 게이트상 절연막(24)을 형성한다. 그 후 기상성장법으로 기판상에 두께가 250nm 정도인 실리콘 산화막을 퇴적한 후 이방성 드라이에칭을 행하여 용량 절연막(22), 제어 게이트 전극(23) 및 게이트상 절연막(24)의 양측면상에 실리콘 산화막으로 된 제 1 스페이서막(27)을 형성한다. 또 기판상에 기상성장법으로 두께가 150nm 정도인 실리콘 질화막을 퇴적한 후 이방성 드라이에칭을 행하여 제 1 스페이서막(27) 상에 산화방지용 제 2 스페이서막(28)을 형성한다.
다음으로 도 6의 (C)에 도시된 공정에서 스페이서막(28)을 포함하는 전극 유니트를 마스크로 하여 에칭을 행하고 폴리실리콘막(21x)을 패터닝하여 플로팅 게이트 전극(21)을 형성한다. 이 시점에서 플로팅 게이트 전극(21)의 측면은 제 2 스페이서막(28) 측면에 자기정합하여 노출된 상태로 되어 있다.
다음으로 도 7의 (A)에 도시된 공정에서 노출되어 있는 플로팅 게이트 전극(21) 측면을 900℃의 수증기 분위기중에서 열산화하여 두께가 약 30nm인 실리콘 산화막으로 된 터널링 절연막(25)을 형성한다. 이 때 실리콘 질화막으로 된 제 2 스페이서막(28)이 형성되어 있으므로 상기 제 1 실시예와 같은 작용에 의해 용량 절연막(22) 양단부의 막두께 증대가 억제된다.
다음으로 도 7의 (B)에 도시된 공정에서 기판의 전면 상에 두께가 약 400nm인 폴리실리콘막을 기상성장법으로 형성하고, 그 후 포토 에칭기술을 이용하여 그 폴리실리콘막을 패터닝함으로써 터널링 절연막(25)을 피복하는 소거 게이트 전극(26)을 형성한다.
또 그 후 활성영역의 실리콘 기판(1) 내에 불순물 이온의 주입이 행해져 소스 영역, 드레인 영역이 형성되지만 소스 영역 및 드레인 영역은 도 7의 (A), (B)에 도시한 단면에는 나타나지 않으므로 설명을 생략하기로 한다.
또한 층간 절연막, 금속배선, 보호막, 본딩 패드의 형성을 위한 공정이 행해지지만, 이들은 공지의 기술로 실시할 수 있고 본 발명과는 관계가 없으므로 설명을 생략하기로 한다.
( 기타 실시예 )
다음으로 본 발명의 제 1 도체부 및 제 2 도체부와 각 도체부 사이에 끼워지는 절연막으로 구성되는 용량부의 구조에 관하여 상기 제 1, 제 2 실시예와는 다른 타실시예에 대하여 설명한다.
도 8은 폴리실리콘막 등으로 구성되는 제 1 도체부(51) 상에 실리콘 산화막 등으로 구성되는 용량 절연막(52)과, 폴리실리콘막 등으로 구성되는 제 2 도체막(53)과, 실리콘 산화막 등으로 구성되는 게이트상 절연막(54)을 구비하고 있다. 그리고 용량 절연막(52), 제 2 도체막(53) 및 게이트상 절연막(54) 측면상에 제 1 스페이서막(55)과 제 2 스페이서막(56)이 형성되어 있다. 이 전극 유니트의 구조는 상기 제 2 실시예의 구조와 같지만, 상기 제 1 실시예와 같이 제 1 도체막(51)이 용량 절연막(52), 제 2 도체막(53) 등과 같은 평면형상을 갖도록 패터닝되어 있어 제 1, 제 2 스페이서막(55, 56)이 제 1 도체막(51) 측면상에 연장되어 있어도 된다.
여기에서 상기 제 2 실시예의 구조와는 달리 도 8에 도시된 제 1 스페이서막(55)의 상단부는 게이트상 절연막(54)의 상면보다 아래쪽에 위치하고 있다. 이러한 구조는 제 1 스페이서막(55)을 형성하기 위한 실리콘 산화막 등을 퇴적하여 이방성 에칭을 행할 때 오버 에칭함으로써 용이하게 실현할 수 있다. 그리고 이와 같이 제 1 스페이서막(55)의 상단을 낮게 함으로써 제 1 스페이서막(55)과 게이트상 절연막(54)의 접촉면적이 작아진다. 따라서 게이트상 절연막(54) 및 제 1 스페이서막(55)이 모두 실리콘 산화막으로 구성되어 있는 경우에도 산화 분위기 아래에서의 열처리 공정에서 산소가 실리콘 산화막을 통과하여 용량 절연막(52)의 양단부 부근에 도달하는 것을 보다 확실하게 저지할 수 있다는 이점이 있다. 단 상기 제 2 실시예에서도 게이트상 절연막(54)과 제 1 스페이서막(55)의 접촉부를 통하여 용량 절연막(52)의 양단부에 도달하기 위해서는 길고 가는 경로를 통과할 필요가 있으므로, 그만큼 많은 산소가 용량 절연막(52)의 양단부(및 이 양단부에 접하는 제 1 도체막(51) 및 제 2 도체막(53) 부분)에 도달하는 것은 아니다. 따라서 상기 제 2 실시예와 같은 전극 유니트의 구성이어도 용량 절연막(52) 양단부의 두께 증대를 억제하는 효과는 있다.
또 도 8의 점선으로 나타낸 바와 같이 제 1 스페이서막(55)의 상단이 제 2 도체막(53)의 상면과 같은 위치가 될 때까지 실리콘 산화막을 오버 에칭함으로써 산소의 공급을 확실하게 저지할 수 있다. 따라서 보다 확실하게 용량 절연막(52) 양단부의 두께 증대를 방지할 수 있고 특히 게이트 길이의 미세화가 추가로 진행되었을 때 그 효과가 크다.
도 9는 게이트상 절연막(54) 상에 또한 실리콘 질화막 등의 산소 통과 저지기능이 높은 절연막으로 된 산화방지막(57)을 형성한 용량부의 구조를 도시한 단면도이다. 이 경우에는 제 1 스페이서막(55)을 형성하기 위한 실리콘 산화막 등의 이방성 에칭을 행할 때, 오버 에칭하지 않아도 용량 절연막(52)의 양단부 부근으로 산소가 통과하는 것을 보다 확실하게 방지할 수 있다. 따라서 오버에칭에 따른 하부의 손상을 보다 확실하게 방지할 수 있는 이점이 있다.
도 10은 게이트상 절연막(54)으로부터 게이트상 절연막(54), 제 2 도체막(53) 및 용량 절연막(52)의 측면을 피복하는 실리콘 질화막 등의 산화방지막(58)을 설치한 용량부의 구조를 도시한 단면도이다. 이 경우에도 간단한 구성으로 용량 절연막(52) 양단부 부근으로 산소가 통과하는 것을 확실히 저지할 수 있어 용량 절연막(52) 양단부의 두께 증대를 방지할 수 있다.
또 상기 각 실시예에서 용량 절연막으로서 실리콘 산화막을 이용하였지만 본 발명에서의 용량부의 절연막이 이것으로 한정되는 것은 아니다. 예를 들면 질화 실리콘막계의 절연막, 예를 들면 질화 실리콘막-산화 실리콘막의 2층막(ON막), 산화 실리콘막-질화 실리콘막-산화 실리콘막의 3층막(ONO막) 등을 이용해도 된다. 또 옥시나이트라이드막을 이용해도 된다.
또한 본 발명의 스페이서막으로서는 기본적으로 산소의 통과를 저지하는 기능을 갖는 것이면 어떠한 막이어도 된다. 단 각각의 도체막 사이나 도체막과 기판 사이의 전기적인 접속을 회피하기 위해서는 절연성 재료로 된 막이 바람직하다. 따라서 스페이서막으로서는 상기 각 실시예에서의 실리콘 산화막(제 1 스페이서막)과 실리콘 질화막(제 2 스페이서막)의 적층막 외에 도 10에 도시한 질화 실리콘막의 단층막이나 실리콘 산화막-실리콘 질화막-실리콘 산화막의 3층의 적층막, 옥시나이트라이드막 등의 질화 실리콘을 포함하는 절연막을 이용할 수 있다. 또한 상기 각 실시예에서의 제 1 스페이서막을 실리콘 질화막으로 구성하여 제 2 스페이서막을 실리콘 산화막으로 구성해도 된다.
단 실리콘 질화막은 실리콘 산화막에 비해 리크전류가 커지는 경향이 있으므로 전극과 직접 접하는 부재에는 실리콘 산화막을 이용하는 것이 바람직하다.
본 발명의 제 1 반도체 장치에 의하면 반도체 기판상에 제 1 도체막과 산화성 재료를 포함하는 유전체막과 제 2 도체막을 적층하는 것과 함께, 제 1 도체막, 유전체막 및 제 2 도체막의 측면을 피복하는 산화막으로 된 제 1 스페이서막과, 산화막을 피복하여 산소의 통과를 저지하는 기능을 갖는 제 2 스페이서막을 설치하였으므로, 산소분위기 중에서의 열처리를 받아도 산소 통과 저지기능을 갖는 제 2 스페이서막에 의해 유전체막의 양단부나 이것에 인접하는 제 1, 제 2 도체막으로 산소가 통과되는 것이 억제됨으로써 유전체막의 양단부 두께의 증대에 기인하는 용량의 저하를 억제할 수 있다.
본 발명의 제 2 반도체 장치에 의하면 반도체 기판상에 게이트 절연막과 플로팅 게이트 전극과 유전체막으로 된 용량 절연막과 제어 게이트 전극을 적층하는 것과 함께 플로팅 게이트 전극의 측면상에 터널 절연막과, 터널 절연막을 끼워 플로팅 게이트 전극과 대향하는 소거 게이트 전극과, 제어 게이트 전극 및 용량 절연막의 측면상에 설치되어 산소 통과 저지기능을 갖는 스페이서막을 설치하였으므로, 소거 게이트 전극과 플로팅 게이트 전극 사이에 개재하는 산화막으로 된 터널 절연막을 형성할 때 필요한 산화분위기 중에서의 열처리에 있어서, 용량 절연막의 양단부가 스페이서막으로 피복되는 것에 의해 용량 절연막 양단부에서의 두께 증대를 억제할 수 있어 제어 게이트 전극과 플로팅 게이트 전극 사이의 용량 결합비가 높고 기입·소거 등의 동작속도가 빠른 플로팅 게이트형 반도체 기억장치의 제공을 도모할 수 있다.
본 발명의 반도체 장치의 제조방법에 의하면 반도체 기판상에 제 1 도체막을 형성하는 공정과, 제 1 도체막상에 유전체막을 형성하는 공정과, 유전체막상에 제 2 도체막을 형성하는 공정과, 유전체막 및 제 2 도체막의 측면상에 적어도 질화 실리콘을 포함하는 스페이서막을 형성하는 공정을 구비하도록 하였으므로, 이 방법에 의해 제 4 공정에서 산소 통과 저지기능이 높은 질화 실리콘을 포함하는 스페이서막이 형성되므로 유전체막 양단부에서의 두께 증대를 억제할 수 있게 된다.
본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.
Claims (22)
- 반도체 기판과,상기 반도체 기판상에 설치된 제 1 도체막과,상기 제 1 도체막상에 설치되고 산화성 재료를 포함하는 유전체막과,상기 유전체막상에 설치된 제 2 도체막과,상기 제 1 도체막, 유전체막 및 제 2 도체막의 측면을 피복한 산화막으로 된 제 1 스페이서막과,상기 제 1 스페이서막을 피복하여 산소의 통과를 저지하는 기능을 갖는 제 2 스페이서막을 구비하고 있는 것을 특징으로 하는 반도체 장치.
- 제 1항에 있어서,상기 반도체 장치는 반도체 기판상에 설치된 게이트 절연막과, 상기 게이트 절연막상에 설치된 플로팅 게이트 전극과, 상기 플로팅 게이트 전극상에 설치된 용량 절연막과, 상기 용량 절연막상에 설치된 제어 게이트 전극을 구비한 비휘발성 반도체 기억장치이며,상기 제 1 도체막은 상기 플로팅 게이트 전극이고,상기 유전체막은 상기 용량 절연막이고,상기 제 2 도체막은 상기 제어 게이트 전극인 것을 특징으로 하는 반도체 장치.
- 제 1항 또는 제 2 항에 있어서,상기 제 2 도체막상에 설치된 도체부 보호막을 추가로 구비하고,상기 제 1 스페이서막은 상기 도체부 보호막의 측면상까지 연장되어 있는 것을 특징으로 하는 반도체 장치.
- 제 3항에 있어서,상기 도체부 보호막은 산화막으로 구성되어 있고,상기 제 1 스페이서막의 상단부는 상기 도체부 보호막의 상면의 높이 위치보다 낮은 것을 특징으로 하는 반도체 장치.
- 제 3항에 있어서,상기 도체부 보호막은 산화막으로 된 제 1 도체부 보호막과, 이 제 1 도체부 보호막상에 설치되어 산소의 통과를 저지하는 기능을 갖는 제 2 도체부 보호막으로 구성되어 있고,상기 제 1 스페이서막은 상기 제 1 도체부 보호막 및 제 2 도체부 보호막의 측면상까지 연장되어 있는 것을 특징으로 하는 반도체 장치.
- 제 1항 또는 제 2항에 있어서,상기 제 2 스페이서막은 질화 실리콘을 포함하는 막인 것을 특징으로 하는 반도체 장치.
- 제 1항 또는 제 2항에 있어서,상기 제 1, 제 2 스페이서막은 상기 제 1 도체막, 유전체막 및 제 2 도체막 전체의 상면 및 양측면을 피복하도록 설치되어 있는 것을 특징으로 하는 반도체 장치.
- 제 1항 또는 제 2항에 있어서,상기 제 2 스페이서막은 옥시나이트라이드를 포함하는 막인 것을 특징으로 하는 반도체 장치.
- 반도체 기판과,상기 반도체 기판상에 설치된 게이트 절연막과,상기 게이트 절연막상에 설치된 플로팅 게이트 전극과,상기 플로팅 게이트 전극상에 설치된 유전체막으로 된 용량 절연막과,상기 용량 절연막상에 형성된 제어 게이트 전극과,상기 플로팅 게이트 전극의 측면상 또는 측면과 표면상의 일부에 형성된 터널 절연막과,상기 터널 절연막을 끼워 상기 플로팅 게이트 전극과 대향하는 소거 게이트 전극과,상기 제어 게이트 전극 및 용량 절연막의 측면상에 설치되어 산소 통과 저지기능을 갖는 스페이서막을 구비하는 것을 특징으로 하는 반도체 장치.
- 제 9항에 있어서,상기 스페이서막은 상기 제어 게이트 전극 및 용량 절연막상에 설치된 제 1 스페이서막과, 이 제 1 스페이서막상에 설치된 제 2 스페이서막으로 이루어지고,상기 제 1 스페이서막 및 제 2 스페이서막 중 적어도 어느 한 쪽이 산소 통과 저지기능을 갖는 것을 특징으로 하는 반도체 장치.
- 제 10항에 있어서,상기 제 1 스페이서막은 산화막이고,상기 제 2 스페이서막은 산소 통과 저지기능을 갖는 막인 것을 특징으로 하는 반도체 장치.
- 제 11항에 있어서,상기 제어 게이트 전극상에 설치된 도체부 보호막을 추가로 구비하고,상기 제 1 스페이서막은 상기 도체부 보호막의 측면상까지 연장되어 있는것을 특징으로 하는 반도체 장치.
- 제 11항에 있어서,상기 도체부 보호막은 산화막으로 구성되어 있고,상기 제 1 스페이서막의 상단부는 상기 도체부 보호막 상면의 높이 위치보다 낮은 것을 특징으로 하는 반도체 장치.
- 제 11항에 있어서,상기 도체부 보호막은 산화막으로 된 제 1 도체부 보호막과, 이 제 1 도체부 보호막상에 설치되어 산소의 통과를 저지하는 기능을 갖는 제 2 도체부 보호막으로 구성되어 있고,상기 제 1 스페이서막은 상기 제 1 도체부 보호막 및 제 2 도체부 보호막의 측면상까지 연장되어 있는 것을 특징으로 하는 반도체 장치.
- 제 10항 내지 제 14항 중 어느 한 항에 있어서,상기 제 2 스페이서막은 옥시나이트라이드를 포함하는 막인 것을 특징으로 하는 반도체 장치.
- 제 9항에 있어서,상기 스페이서막은 상기 제어 게이트 전극 및 용량 절연막 전체의 상면 및 측면을 피복하도록 설치되어 있는 것을 특징으로 하는 반도체 장치.
- 반도체 기판상에 제 1 도체막을 형성하는 제 1 공정과,상기 제 1 도체막상에 유전체막을 형성하는 제 2 공정과,상기 유전체막상에 제 2 도체막을 형성하는 제 3 공정과,적어도 상기 유전체막 및 상기 제 2 도체막의 측면상에 적어도 질화 실리콘을 포함하는 스페이서막을 형성하는 제 4 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 17 항에 있어서,상기 제 1 공정전에 반도체 기판상에 게이트 절연막을 형성하는 공정을 추가로 구비하며,상기 제 1∼제 3 공정에서는 플로팅 게이트 전극용 도체막, 용량 절연막용 절연막 및 제어 게이트 전극용 도체막을 차례로 적층한 후, 상기 각각의 막을 패터닝함으로써 상기 제 1 도체막으로서의 플로팅 게이트 전극, 상기 유전체막으로서의 용량 절연막 및 상기 제 2 도체막으로서의 제어 게이트 전극을 형성하고,상기 제 4 공정은 상기 제 3 공정후 상기 제어 게이트 전극, 용량 절연막 및 플로팅 게이트 전극의 측면상에 상기 스페이서막을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 17항에 있어서,상기 제 1 공정전에 반도체 기판상에 게이트 절연막을 형성하는 공정을 추가로 구비하며,상기 제 1 및 제 2 공정에서는 플로팅 게이트 전극용 도체막, 용량 절연막용 절연막 및 제어 게이트 전극용 도체막을 차례로 적층한 후, 상기 제어 게이트 전극용 도체막 및 용량 절연막을 패터닝함으로써 상기 제 2 도체막으로서의 제어 게이트 전극과 상기 유전체막으로서의 용량 절연막을 형성하고,상기 제 4 공정에서는 상기 스페이서막을 상기 제어 게이트 전극 및 용량 절연막의 측면상에 형성하고,상기 제 3 공정에서는 상기 제 4 공정후에 상기 제어 게이트 전극 및 용량 절연막을 마스크로 하여 상기 플로팅 게이트 전극용 도체막을 패터닝함으로써 측면이 노출된 상기 제 1 도체막으로서의 플로팅 게이트 전극을 형성하고,상기 제 3 공정후에 상기 플로팅 게이트 전극이 노출되어 있는 측면을 열산화하여 산화막으로 된 터널 절연막을 형성하는 공정과,상기 터널 절연막을 끼워 상기 플로팅 게이트 전극에 대향하는 소거 게이트 전극을 형성하는 공정을 추가로 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 17항 내지 제 19항 중 어느 한 항에 있어서,상기 제 4 공정에서는 실리콘 질화막의 단층막으로 된 스페이서막을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 17항 내지 제 19항 중 어느 한 항에 있어서,상기 제 4 공정에서는 실리콘 질화막과 산화막의 적층막을 포함하는 스페이서막을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 17항 내지 제 19항 중 어느 한 항에 있어서,상기 제 4 공정에서는 옥시나이트라이드막을 포함하는 스페이서막을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
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