JP2680745B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JP2680745B2 JP2680745B2 JP3129288A JP12928891A JP2680745B2 JP 2680745 B2 JP2680745 B2 JP 2680745B2 JP 3129288 A JP3129288 A JP 3129288A JP 12928891 A JP12928891 A JP 12928891A JP 2680745 B2 JP2680745 B2 JP 2680745B2
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- Japan
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- gate
- film
- insulating film
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Description
【０００１】
【産業上の利用分野】本発明は、２層スタックゲート構
造のスタックゲート部とその側方部にオフセットゲート
部を有して高集積化に適した構造を備えた不揮発性半導
体記憶装置に関するものである。
造のスタックゲート部とその側方部にオフセットゲート
部を有して高集積化に適した構造を備えた不揮発性半導
体記憶装置に関するものである。
【０００２】
【従来の技術】斯かる従来の不揮発性半導体記憶装置
は、「図２」に示すような工程を経て製造される。即
ち、同図（ａ）に示すように、シリコン基板１の一方の
全面にゲート絶縁膜２を形成した後に、フローティング
ゲート用ポリシリコンをデポジションしてＮ型不純物拡
散を行ない、フローティングゲート３を形成する。この
フローティングゲート３上に、同図（ｂ）に示すよう
に、３層のＯＮＯ（Ｏｘｉｄｅ・Ｎｉｔｒｉｄｅ・Ｏｘ
ｉｄｅ）膜からなる層間絶縁膜４を設けた後に、その全
面にコントロールゲート用ポリシリコンをデポジション
してＮ型不純物拡散を行ない、同図（ｃ）に示すように
コントロールゲート５を形成する。続いて、同図（ｄ）
に示すように、スタックゲート用フォトレジストパター
ン７を形成した後に連続的にエッチングを行うことによ
り、コントロールゲート５、層間絶縁膜４およびフロー
ティングゲート３を順次除去し、フローティングゲート
３、層間絶縁膜４およびコントロールゲート５からなる
ポリシリコンによる２層のスタックゲート構造のスタッ
クゲート部６を構成する。更に、スタックゲート部６の
一方側に同図（ｅ）に示すようにレジストパターン８を
形成した後に、砒素イオンを照射してソース９およびド
レイン１０を形成する。次に、同図（ｆ）に示すよう
に、全面を熱酸化してスタックゲート部６側面の層間絶
縁膜１１およびオフセットゲート絶縁膜１２とを同時に
形成した後に、同図（ｇ）に示すように、全面にポリシ
リコンをデポジションし、これをエッチングしてゲート
ポリシンコン１４を形成する。前述の層間絶縁膜１１
は、フローティングゲート３とゲートポリシンコン１４
との間およびコントロールゲート５とゲートポリシンコ
ン１４との間をそれぞれ絶縁し、オフセットゲート絶縁
膜１２は、スタックゲート部６側方におけるスタックゲ
ート部６とソース９とのジャンクション部分のオフセッ
トゲート部１３を絶縁するものである。
は、「図２」に示すような工程を経て製造される。即
ち、同図（ａ）に示すように、シリコン基板１の一方の
全面にゲート絶縁膜２を形成した後に、フローティング
ゲート用ポリシリコンをデポジションしてＮ型不純物拡
散を行ない、フローティングゲート３を形成する。この
フローティングゲート３上に、同図（ｂ）に示すよう
に、３層のＯＮＯ（Ｏｘｉｄｅ・Ｎｉｔｒｉｄｅ・Ｏｘ
ｉｄｅ）膜からなる層間絶縁膜４を設けた後に、その全
面にコントロールゲート用ポリシリコンをデポジション
してＮ型不純物拡散を行ない、同図（ｃ）に示すように
コントロールゲート５を形成する。続いて、同図（ｄ）
に示すように、スタックゲート用フォトレジストパター
ン７を形成した後に連続的にエッチングを行うことによ
り、コントロールゲート５、層間絶縁膜４およびフロー
ティングゲート３を順次除去し、フローティングゲート
３、層間絶縁膜４およびコントロールゲート５からなる
ポリシリコンによる２層のスタックゲート構造のスタッ
クゲート部６を構成する。更に、スタックゲート部６の
一方側に同図（ｅ）に示すようにレジストパターン８を
形成した後に、砒素イオンを照射してソース９およびド
レイン１０を形成する。次に、同図（ｆ）に示すよう
に、全面を熱酸化してスタックゲート部６側面の層間絶
縁膜１１およびオフセットゲート絶縁膜１２とを同時に
形成した後に、同図（ｇ）に示すように、全面にポリシ
リコンをデポジションし、これをエッチングしてゲート
ポリシンコン１４を形成する。前述の層間絶縁膜１１
は、フローティングゲート３とゲートポリシンコン１４
との間およびコントロールゲート５とゲートポリシンコ
ン１４との間をそれぞれ絶縁し、オフセットゲート絶縁
膜１２は、スタックゲート部６側方におけるスタックゲ
ート部６とソース９とのジャンクション部分のオフセッ
トゲート部１３を絶縁するものである。
【０００３】
【発明が解決しようとする課題】然し乍ら、前述のよう
な構造となった不揮発性半導体記憶装置は、フローティ
ングゲート３とゲートポリシンコン１４との間およびコ
ントロールゲート５とゲートポリシンコン１４との間を
それぞれ絶縁する層間絶縁膜１１と、オフセットゲート
絶縁膜１２とを、熱酸化により同時に形成するため、層
間絶縁膜１１は、後工程によりトランジスタを形成する
ために薄膜化が必要なオフセットゲート絶縁膜１２の膜
厚により自体の膜厚も決定されてしまうために、十分な
膜厚を得ることが難しく、耐圧不良の問題を招来してい
る。
な構造となった不揮発性半導体記憶装置は、フローティ
ングゲート３とゲートポリシンコン１４との間およびコ
ントロールゲート５とゲートポリシンコン１４との間を
それぞれ絶縁する層間絶縁膜１１と、オフセットゲート
絶縁膜１２とを、熱酸化により同時に形成するため、層
間絶縁膜１１は、後工程によりトランジスタを形成する
ために薄膜化が必要なオフセットゲート絶縁膜１２の膜
厚により自体の膜厚も決定されてしまうために、十分な
膜厚を得ることが難しく、耐圧不良の問題を招来してい
る。
【０００４】これを解消するために、層間絶縁膜１１の
膜質を向上させることが考えられるが、そのためには、
１０００℃以上の高温による酸化が必要となってソース
９およびドレイン１０のジャンクション深さが伸びる等
の不都合が生じて高集積化に適さないことになる。そこ
で本発明は、フローティングゲート３とゲートポリシン
コン１４との間およびコントロールゲート５とゲートポ
リシンコン１４との間をそれぞれ絶縁する層間絶縁膜
を、高集積化を阻害することなく十分な耐圧を得られる
所要の膜厚に形成できる構成を備えた不揮発性半導体記
憶装置を提供することを技術的課題とするものである。
膜質を向上させることが考えられるが、そのためには、
１０００℃以上の高温による酸化が必要となってソース
９およびドレイン１０のジャンクション深さが伸びる等
の不都合が生じて高集積化に適さないことになる。そこ
で本発明は、フローティングゲート３とゲートポリシン
コン１４との間およびコントロールゲート５とゲートポ
リシンコン１４との間をそれぞれ絶縁する層間絶縁膜
を、高集積化を阻害することなく十分な耐圧を得られる
所要の膜厚に形成できる構成を備えた不揮発性半導体記
憶装置を提供することを技術的課題とするものである。
【０００５】
【課題を解決するための手段】本発明は、上記した課題
を達成するための技術的手段として、不揮発性半導体記
憶装置を次のような構成とした。即ち、ポリシリコンに
よる２層スタックゲート構造のスタックゲート部と、こ
のスタックゲート部の側方部に形成された３層目ポリシ
リコンによるオフセットゲート部とを備えた不揮発性半
導体記憶装置において、前記スタックゲート部と前記３
層目ポリシリコンとの間の絶縁膜として、該スタックゲ
ート部の上部および周側部のみを被覆するＳｉＮサイド
ウォール膜が形成されてなることを特徴として構成され
ている。
を達成するための技術的手段として、不揮発性半導体記
憶装置を次のような構成とした。即ち、ポリシリコンに
よる２層スタックゲート構造のスタックゲート部と、こ
のスタックゲート部の側方部に形成された３層目ポリシ
リコンによるオフセットゲート部とを備えた不揮発性半
導体記憶装置において、前記スタックゲート部と前記３
層目ポリシリコンとの間の絶縁膜として、該スタックゲ
ート部の上部および周側部のみを被覆するＳｉＮサイド
ウォール膜が形成されてなることを特徴として構成され
ている。
【０００６】
【作用】スタックゲート部の上部および周側部のみを被
覆するＳｉＮサイドウォール膜により、スタックゲート
部と３層目ポリシリコンとの間の層間絶縁を行うので、
ＳｉＮサイドウォール膜は、オフセットゲート絶縁膜と
は別工程で形成されるので、該オフセットゲート絶縁膜
の膜厚に拘わらず所期の層間絶縁膜耐圧を得るのに十分
な膜厚に形成できる。
覆するＳｉＮサイドウォール膜により、スタックゲート
部と３層目ポリシリコンとの間の層間絶縁を行うので、
ＳｉＮサイドウォール膜は、オフセットゲート絶縁膜と
は別工程で形成されるので、該オフセットゲート絶縁膜
の膜厚に拘わらず所期の層間絶縁膜耐圧を得るのに十分
な膜厚に形成できる。
【０００７】
【実施例】以下、本発明の好適な一実施例について図面
を参照しながら詳述する。「図１」は、本発明の一実施
例を製造工程順に示した断面図で、「図２」と同一若し
くは同等のものには同一の符号を付してその説明を省略
する。先ずは従来工程と同様に、同図（ａ）に示すよう
に、シリコン基板１の一方の全面にゲート絶縁膜２を形
成した後に、フローテーィングゲート用ポリシリコンを
デポジションしてＮ型不純物拡散を行ない、フローティ
ングゲート３を形成する。このフローティングゲート３
上に、同図（ｂ）に示すように、３層のＯＮＯ膜からな
る層間絶縁膜４を設けた後に、その全面にコントロール
ゲート用ポリシリコンをデポジションしてＮ型不純物拡
散を行ない、同図（ｃ）に示すようにコントロールゲー
ト５を形成する。そして、コントロールゲート５上を熱
酸化してこの上に３００Å程度の厚みのシリコン酸化膜
１５を形成し、更に、ＳｉＮを４００Å程度デポジショ
ンしてＳｉＮ膜１６を全面に形成する。
を参照しながら詳述する。「図１」は、本発明の一実施
例を製造工程順に示した断面図で、「図２」と同一若し
くは同等のものには同一の符号を付してその説明を省略
する。先ずは従来工程と同様に、同図（ａ）に示すよう
に、シリコン基板１の一方の全面にゲート絶縁膜２を形
成した後に、フローテーィングゲート用ポリシリコンを
デポジションしてＮ型不純物拡散を行ない、フローティ
ングゲート３を形成する。このフローティングゲート３
上に、同図（ｂ）に示すように、３層のＯＮＯ膜からな
る層間絶縁膜４を設けた後に、その全面にコントロール
ゲート用ポリシリコンをデポジションしてＮ型不純物拡
散を行ない、同図（ｃ）に示すようにコントロールゲー
ト５を形成する。そして、コントロールゲート５上を熱
酸化してこの上に３００Å程度の厚みのシリコン酸化膜
１５を形成し、更に、ＳｉＮを４００Å程度デポジショ
ンしてＳｉＮ膜１６を全面に形成する。
【０００８】続いて、同図（ｄ）に示すように、スタッ
クゲート用フォトレジストパターン７を形成した後に連
続的にエッチングを行うことにより、ＳｉＮ膜１６、シ
リコン酸化膜１５、コントロールゲート５、層間絶縁膜
４およびフローティングゲート３を順次除去し、フロー
ティングゲート３、層間絶縁膜４およびコントロールゲ
ート５からなる２層のスタックゲート構造のスタックゲ
ート部６を構成する。更に、スタックゲート部６の一方
側に同図（ｅ）に示すようにレジストパターン８を形成
した後に、砒素イオンを照射してソース９およびドレイ
ン１０を形成する。次に、同図（ｆ）に示すように、ス
タックゲート部６の側部のみを熱酸化して３００Å程度
の厚みのシリコン酸化膜１７を形成し、続いて、ＳｉＮ
膜１８を全面に４００Å程度デポジションする。このＳ
ｉＮ膜１８を同図（ｇ）に示すようにエッチバックする
ことにより、スタックゲート部６の上部および周側面の
みを被覆するＳｉＮサイドウォール膜１９を形成する。
次に、同図（ｈ）に示すように、前述のエッチバックし
た部分に熱酸化により従来と同様のオフセットゲート絶
縁膜１２を形成した後に、同図（ｉ）に示すように、全
面にポリシリコンをデポジションし、これをエッチング
してゲートポリシリコン１４を形成する。
クゲート用フォトレジストパターン７を形成した後に連
続的にエッチングを行うことにより、ＳｉＮ膜１６、シ
リコン酸化膜１５、コントロールゲート５、層間絶縁膜
４およびフローティングゲート３を順次除去し、フロー
ティングゲート３、層間絶縁膜４およびコントロールゲ
ート５からなる２層のスタックゲート構造のスタックゲ
ート部６を構成する。更に、スタックゲート部６の一方
側に同図（ｅ）に示すようにレジストパターン８を形成
した後に、砒素イオンを照射してソース９およびドレイ
ン１０を形成する。次に、同図（ｆ）に示すように、ス
タックゲート部６の側部のみを熱酸化して３００Å程度
の厚みのシリコン酸化膜１７を形成し、続いて、ＳｉＮ
膜１８を全面に４００Å程度デポジションする。このＳ
ｉＮ膜１８を同図（ｇ）に示すようにエッチバックする
ことにより、スタックゲート部６の上部および周側面の
みを被覆するＳｉＮサイドウォール膜１９を形成する。
次に、同図（ｈ）に示すように、前述のエッチバックし
た部分に熱酸化により従来と同様のオフセットゲート絶
縁膜１２を形成した後に、同図（ｉ）に示すように、全
面にポリシリコンをデポジションし、これをエッチング
してゲートポリシリコン１４を形成する。
【０００９】前述のＳｉＮサイドウォール膜１９は、フ
ローティングゲート３とゲートポリシリコン１４との間
およびコントロールゲート５とゲートポリシンコン１４
との各層間をそれぞれ絶縁するもので、スタックゲート
部６とソース９とのジャンクション部分のオフセットゲ
ート部１３を絶縁するオフセットゲート絶縁膜１２とは
異なる材質であって別工程で形成するので、このオフセ
ットゲート絶縁膜１２の膜厚とは無関係に所要の膜厚に
形成できる。
ローティングゲート３とゲートポリシリコン１４との間
およびコントロールゲート５とゲートポリシンコン１４
との各層間をそれぞれ絶縁するもので、スタックゲート
部６とソース９とのジャンクション部分のオフセットゲ
ート部１３を絶縁するオフセットゲート絶縁膜１２とは
異なる材質であって別工程で形成するので、このオフセ
ットゲート絶縁膜１２の膜厚とは無関係に所要の膜厚に
形成できる。
【００１０】
【発明の効果】以上のように本発明の不揮発性半導体記
憶装置によると、スタックゲート部の上部および周側部
のみを被覆するＳｉＮサイドウォール膜により、スタッ
クゲート部と３層目ポリシリコンとの間の層間絶縁を行
うので、ＳｉＮサイドウォール膜は、必然的にオフセッ
トゲート絶縁膜とは別工程で形成されることになるの
で、該オフセットゲート絶縁膜の膜厚に拘わらず所期の
層間絶縁膜耐圧を得るのに十分な膜厚に形成できる。
憶装置によると、スタックゲート部の上部および周側部
のみを被覆するＳｉＮサイドウォール膜により、スタッ
クゲート部と３層目ポリシリコンとの間の層間絶縁を行
うので、ＳｉＮサイドウォール膜は、必然的にオフセッ
トゲート絶縁膜とは別工程で形成されることになるの
で、該オフセットゲート絶縁膜の膜厚に拘わらず所期の
層間絶縁膜耐圧を得るのに十分な膜厚に形成できる。
【図１】本発明の不揮発性半導体記憶装置の一実施例を
これの製造工程を順に示した断面図である。
これの製造工程を順に示した断面図である。
【図２】従来の不揮発性半導体記憶装置の製造工程を順
に示した断面図である。
に示した断面図である。
６ スタックゲート部 １３ オフセットゲート部 １４ ３層目ゲートポリシリコン １９ ＳｉＮサイドウォール膜
Claims (1)
- 【請求項１】 ポリシリコンによる２層スタックゲート
構造のスタックゲート部と、このスタックゲート部の側
方部に形成された３層目ポリシリコンによるオフセット
ゲート部とを備えた不揮発性半導体記憶装置において、
前記スタックゲート部と前記３層目ポリシリコンとの間
の絶縁膜として、該スタックゲート部の上部および周側
部のみを被覆するＳｉＮサイドウォール膜が形成されて
なることを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3129288A JP2680745B2 (ja) | 1991-05-31 | 1991-05-31 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3129288A JP2680745B2 (ja) | 1991-05-31 | 1991-05-31 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0590598A JPH0590598A (ja) | 1993-04-09 |
| JP2680745B2 true JP2680745B2 (ja) | 1997-11-19 |
Family
ID=15005873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3129288A Expired - Fee Related JP2680745B2 (ja) | 1991-05-31 | 1991-05-31 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2680745B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5427967A (en) * | 1993-03-11 | 1995-06-27 | National Semiconductor Corporation | Technique for making memory cells in a way which suppresses electrically conductive stringers |
| TW472398B (en) | 1997-06-27 | 2002-01-11 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
| KR100481860B1 (ko) * | 2002-09-10 | 2005-04-11 | 삼성전자주식회사 | 비휘발성 메모리 장치의 게이트 구조체 및 그 형성 방법 |
-
1991
- 1991-05-31 JP JP3129288A patent/JP2680745B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0590598A (ja) | 1993-04-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |