JPH06140428A - Ｓｏｉ構造を持つトランジスタおよびその製造方法 - Google Patents
Ｓｏｉ構造を持つトランジスタおよびその製造方法Info
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- JPH06140428A JPH06140428A JP4310975A JP31097592A JPH06140428A JP H06140428 A JPH06140428 A JP H06140428A JP 4310975 A JP4310975 A JP 4310975A JP 31097592 A JP31097592 A JP 31097592A JP H06140428 A JPH06140428 A JP H06140428A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】 ＳＯＩ構造の半導体層を制御性良く薄膜化で
きると共に、ソース・ドレイン領域の寄生抵抗を低減す
ることができ、パンチスルー抑制と電流能力確保を両立
させることが可能なＳＯＩ構造を持つトランジスタおよ
びその製造方法を提供すること。 【構成】 トランジスタのチャネル領域が、絶縁層１４
上に形成してあるＳＯＩ構造の半導体層１０ａで構成し
てあり、チャネル領域の両側に形成されるソース・ドレ
イン領域２８ａ，３０ａが、半導体層の両側に別個に形
成される導電層に形成される。導電層は、たとえばＣＶ
Ｄ法で成膜されるポリシリコン膜である。導電層の膜厚
は、ＳＯＩ構造の半導体層１０ａの膜厚よりも厚い。導
電層は、ＳＯＩ構造の半導体層の両端部に積層して設け
たり、ＳＯＩ構造の半導体層の両側に形成されるソース
・ドレイン領域用溝２２，２４内に設けることもでき
る。
きると共に、ソース・ドレイン領域の寄生抵抗を低減す
ることができ、パンチスルー抑制と電流能力確保を両立
させることが可能なＳＯＩ構造を持つトランジスタおよ
びその製造方法を提供すること。 【構成】 トランジスタのチャネル領域が、絶縁層１４
上に形成してあるＳＯＩ構造の半導体層１０ａで構成し
てあり、チャネル領域の両側に形成されるソース・ドレ
イン領域２８ａ，３０ａが、半導体層の両側に別個に形
成される導電層に形成される。導電層は、たとえばＣＶ
Ｄ法で成膜されるポリシリコン膜である。導電層の膜厚
は、ＳＯＩ構造の半導体層１０ａの膜厚よりも厚い。導
電層は、ＳＯＩ構造の半導体層の両端部に積層して設け
たり、ＳＯＩ構造の半導体層の両側に形成されるソース
・ドレイン領域用溝２２，２４内に設けることもでき
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ(Silicon On
Insulating Substrate）構造を持つトランジスタおよ
びその製造方法に係り、さらに詳しくは、ＳＯＩ構造の
半導体層を制御性良く薄膜化できると共に、ソース・ド
レイン領域の寄生抵抗を低減することができ、パンチス
ルー抑制と電流能力確保を両立させることが可能なＳＯ
Ｉ構造を持つトランジスタおよびその製造方法に関す
る。
Insulating Substrate）構造を持つトランジスタおよ
びその製造方法に係り、さらに詳しくは、ＳＯＩ構造の
半導体層を制御性良く薄膜化できると共に、ソース・ド
レイン領域の寄生抵抗を低減することができ、パンチス
ルー抑制と電流能力確保を両立させることが可能なＳＯ
Ｉ構造を持つトランジスタおよびその製造方法に関す
る。
【０００２】
【従来の技術】絶縁層上にシリコン単結晶薄膜などの半
導体層を形成するＳＯＩ技術は、たとえばソフトエラー
耐性や高速動作に優れた高性能トランジスタなどを形成
するために、近年盛んに研究が進められている。特に、
張り合わせ技術と選択研磨技術とによって形成されるＳ
ＯＩ構造基板は、結晶性に優れ、リーク電流も小さいこ
とから、ＤＲＡＭなどのメモリ素子への応用が期待され
ている。
導体層を形成するＳＯＩ技術は、たとえばソフトエラー
耐性や高速動作に優れた高性能トランジスタなどを形成
するために、近年盛んに研究が進められている。特に、
張り合わせ技術と選択研磨技術とによって形成されるＳ
ＯＩ構造基板は、結晶性に優れ、リーク電流も小さいこ
とから、ＤＲＡＭなどのメモリ素子への応用が期待され
ている。
【０００３】張り合わせ技術と選択研磨技術とによって
ＳＯＩ構造の基板を得るには、図６（Ａ）に示すよう
に、シリコン単結晶半導体基板２の表面（図示では、下
面）に、分離ストッパー段差３を形成した後、その表面
に、酸化シリコン膜などの絶縁層４およびポリシリコン
膜などの平坦化膜６を成膜する。そして、平坦化膜６の
表面に、シリコン単結晶半導体基板などで構成される支
持基板８を張り合わせる。
ＳＯＩ構造の基板を得るには、図６（Ａ）に示すよう
に、シリコン単結晶半導体基板２の表面（図示では、下
面）に、分離ストッパー段差３を形成した後、その表面
に、酸化シリコン膜などの絶縁層４およびポリシリコン
膜などの平坦化膜６を成膜する。そして、平坦化膜６の
表面に、シリコン単結晶半導体基板などで構成される支
持基板８を張り合わせる。
【０００４】次に、同図（Ｂ）に示すように、半導体基
板２の表面を選択研磨することにより、分離ストッパー
段差３が形成された絶縁層４の表面が研磨のストッパー
となり、これら段差３により形成される構内にシリコン
単結晶で構成される半導体層２ａ，２ｂを得ることがで
きる。ＭＯＳトランジスタは、この半導体層２ａ，２ｂ
上に、ゲート絶縁層およびゲート電極を形成し、イオン
注入法などで、ソース・ドレイン領域を半導体層２ａ，
２ｂに形成することで得られる。
板２の表面を選択研磨することにより、分離ストッパー
段差３が形成された絶縁層４の表面が研磨のストッパー
となり、これら段差３により形成される構内にシリコン
単結晶で構成される半導体層２ａ，２ｂを得ることがで
きる。ＭＯＳトランジスタは、この半導体層２ａ，２ｂ
上に、ゲート絶縁層およびゲート電極を形成し、イオン
注入法などで、ソース・ドレイン領域を半導体層２ａ，
２ｂに形成することで得られる。
【０００５】
【発明が解決しようとする課題】ところが、ＳＯＩ構造
を、張り合わせ技術と選択研磨技術とを用いて製造する
場合には、厚いシリコン単結晶ウェーハを研削および研
磨して薄いシリコン単結晶半導体層を残す手法であるた
め、図６（Ｂ）に示すように、大面積の半導体層２ｂを
得ようとすると、選択研磨工程時に用いる研磨布などの
ダレなどが原因で、半導体層の中央部に凹みが生じるな
どの問題点を有している。
を、張り合わせ技術と選択研磨技術とを用いて製造する
場合には、厚いシリコン単結晶ウェーハを研削および研
磨して薄いシリコン単結晶半導体層を残す手法であるた
め、図６（Ｂ）に示すように、大面積の半導体層２ｂを
得ようとすると、選択研磨工程時に用いる研磨布などの
ダレなどが原因で、半導体層の中央部に凹みが生じるな
どの問題点を有している。
【０００６】ところで、ＳＯＩ構造を用いたＭＯＳトラ
ンジスタは、半導体層の薄膜化によって、チャネル領域
へのゲート電界の支配性を高め、パンチスルーを抑制す
ることができる。すなわち、デバイスの微細化に伴っ
て、シリコン単結晶半導体層の薄膜化が要求されてい
る。
ンジスタは、半導体層の薄膜化によって、チャネル領域
へのゲート電界の支配性を高め、パンチスルーを抑制す
ることができる。すなわち、デバイスの微細化に伴っ
て、シリコン単結晶半導体層の薄膜化が要求されてい
る。
【０００７】このようなＳＯＩ構造の半導体層の薄膜化
が進むと、半導体層の中央部に形成される凹みが大きく
影響し、その上に形成されるＭＯＳトランジスタの特性
を劣化させるおそれがある。また、半導体層を薄膜化す
ると、ソース・ドレイン領域の寄生抵抗が増大し、トラ
ンジスタの電流駆動能力を劣化させるという問題点もあ
った。
が進むと、半導体層の中央部に形成される凹みが大きく
影響し、その上に形成されるＭＯＳトランジスタの特性
を劣化させるおそれがある。また、半導体層を薄膜化す
ると、ソース・ドレイン領域の寄生抵抗が増大し、トラ
ンジスタの電流駆動能力を劣化させるという問題点もあ
った。
【０００８】本発明は、このような実状に鑑みてなさ
れ、ＳＯＩ構造の半導体層を制御性良く薄膜化できると
共に、ソース・ドレイン領域の寄生抵抗を低減すること
ができ、パンチスルー抑制と電流能力確保を両立させる
ことが可能なＳＯＩ構造を持つトランジスタおよびその
製造方法を提供することを目的とする。
れ、ＳＯＩ構造の半導体層を制御性良く薄膜化できると
共に、ソース・ドレイン領域の寄生抵抗を低減すること
ができ、パンチスルー抑制と電流能力確保を両立させる
ことが可能なＳＯＩ構造を持つトランジスタおよびその
製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＳＯＩ構造を持つトランジスタは、トラン
ジスタのチャネル領域が、絶縁層上に形成してあるＳＯ
Ｉ構造の半導体層で構成してあり、チャネル領域の両側
に形成されるソース・ドレイン領域が、半導体層の両側
に別個に形成される導電層に形成されることを特徴とす
る。上記導電層は、ＣＶＤ法で成膜されるポリシリコン
膜であることが好ましい。また、上記導電層の膜厚は、
ＳＯＩ構造の半導体層の膜厚よりも厚いことが好まし
い。さらに、上記導電層は、ＳＯＩ構造の半導体層の両
端部に積層して設けたり、ＳＯＩ構造の半導体層の両側
に形成されるソース・ドレイン領域用溝内に設けること
もできる。
に、本発明のＳＯＩ構造を持つトランジスタは、トラン
ジスタのチャネル領域が、絶縁層上に形成してあるＳＯ
Ｉ構造の半導体層で構成してあり、チャネル領域の両側
に形成されるソース・ドレイン領域が、半導体層の両側
に別個に形成される導電層に形成されることを特徴とす
る。上記導電層は、ＣＶＤ法で成膜されるポリシリコン
膜であることが好ましい。また、上記導電層の膜厚は、
ＳＯＩ構造の半導体層の膜厚よりも厚いことが好まし
い。さらに、上記導電層は、ＳＯＩ構造の半導体層の両
端部に積層して設けたり、ＳＯＩ構造の半導体層の両側
に形成されるソース・ドレイン領域用溝内に設けること
もできる。
【００１０】本発明のＳＯＩ構造を持つトランジスタの
製造方法は、ウェーハ張り合わせ技術と選択研磨技術と
を用いて、トランジスタのチャネル領域より僅かに大き
い幅の半導体層を、絶縁層上に形成する工程と、この半
導体層の両側に位置する絶縁層の表面に、ソース・ドレ
イン領域用溝を形成する工程と、このソース・ドレイン
領域用溝内に、導電層を埋め込む工程とを有する。
製造方法は、ウェーハ張り合わせ技術と選択研磨技術と
を用いて、トランジスタのチャネル領域より僅かに大き
い幅の半導体層を、絶縁層上に形成する工程と、この半
導体層の両側に位置する絶縁層の表面に、ソース・ドレ
イン領域用溝を形成する工程と、このソース・ドレイン
領域用溝内に、導電層を埋め込む工程とを有する。
【００１１】また、本発明の別の観点に係るＳＯＩ構造
を持つトランジスタの製造方法は、ウェーハ張り合わせ
技術と選択研磨技術とを用いて、トランジスタのチャネ
ル領域より僅かに大きい幅の半導体層を、絶縁層上に形
成する工程と、この半導体層の上に、ゲート絶縁層を介
してゲート電極を形成する工程と、このゲート電極の両
側に絶縁性サイドウォールを形成する工程と、上記絶縁
性サイドウォールを介してゲート電極の両側に、半導体
層の両端部にそれぞれ接続されるように、導電層を積層
して形成する工程とを有する。
を持つトランジスタの製造方法は、ウェーハ張り合わせ
技術と選択研磨技術とを用いて、トランジスタのチャネ
ル領域より僅かに大きい幅の半導体層を、絶縁層上に形
成する工程と、この半導体層の上に、ゲート絶縁層を介
してゲート電極を形成する工程と、このゲート電極の両
側に絶縁性サイドウォールを形成する工程と、上記絶縁
性サイドウォールを介してゲート電極の両側に、半導体
層の両端部にそれぞれ接続されるように、導電層を積層
して形成する工程とを有する。
【００１２】
【作用】本発明のＳＯＩ構造を持つトランジスタでは、
チャネル領域が形成される必要最小限の部分を、ＳＯＩ
構造の半導体層で構成し、ソース・ドレイン領域が形成
される部分は、これと別に形成される導電層に形成され
る。したがって、大面積の半導体層をＳＯＩ構造で形成
する必要はなく、半導体層の中央部に凹みなどが形成さ
れる可能性がほとんどなくなる。したがって、半導体層
を制御性良く薄膜化することができる。また、チャネル
領域のみを薄く形成し、ソース・ドレイン領域はポリシ
リコン層などにより厚く形成することができることか
ら、ソース・ドレイン領域の寄生抵抗を低減でき、パン
チスルーの抑制と電流能力確保を両立することができ
る。
チャネル領域が形成される必要最小限の部分を、ＳＯＩ
構造の半導体層で構成し、ソース・ドレイン領域が形成
される部分は、これと別に形成される導電層に形成され
る。したがって、大面積の半導体層をＳＯＩ構造で形成
する必要はなく、半導体層の中央部に凹みなどが形成さ
れる可能性がほとんどなくなる。したがって、半導体層
を制御性良く薄膜化することができる。また、チャネル
領域のみを薄く形成し、ソース・ドレイン領域はポリシ
リコン層などにより厚く形成することができることか
ら、ソース・ドレイン領域の寄生抵抗を低減でき、パン
チスルーの抑制と電流能力確保を両立することができ
る。
【００１３】
【実施例】以下、本発明の一実施例に係るＳＯＩ構造を
持つトランジスタおよびその製造方法について、図面を
参照しつつ詳細に説明する。図１〜３は本発明の一実施
例に係るＳＯＩ構造を持つトランジスタの製造過程を示
す概略断面図、図４，５は本発明の他の実施例に係るＳ
ＯＩ構造を持つトランジスタの製造過程を示す概略断面
図である。
持つトランジスタおよびその製造方法について、図面を
参照しつつ詳細に説明する。図１〜３は本発明の一実施
例に係るＳＯＩ構造を持つトランジスタの製造過程を示
す概略断面図、図４，５は本発明の他の実施例に係るＳ
ＯＩ構造を持つトランジスタの製造過程を示す概略断面
図である。
【００１４】まず、本発明の第１の観点に係るＳＯＩ構
造を持つトランジスタの製造方法について具体的に説明
する。本実施例では、図１（Ａ）に示すように、シリコ
ン単結晶半導体ウェーハで構成される半導体基板１０を
準備し、その表面に、分離ストッパー段差１２をホトリ
ソグラフィ法などの手段で形成する。その段差１２の形
成パターンは、トランジスタのチャネル領域に相当する
部分をレジストでマスクし、その他の部分をＲＩＥなど
でエッチングすることにより得られる。段差１２の段差
高さは、特に限定されないが、たとえば５０ｎｍであ
り、この段差高さにより、最終的に得られる半導体層の
厚さが決定される。
造を持つトランジスタの製造方法について具体的に説明
する。本実施例では、図１（Ａ）に示すように、シリコ
ン単結晶半導体ウェーハで構成される半導体基板１０を
準備し、その表面に、分離ストッパー段差１２をホトリ
ソグラフィ法などの手段で形成する。その段差１２の形
成パターンは、トランジスタのチャネル領域に相当する
部分をレジストでマスクし、その他の部分をＲＩＥなど
でエッチングすることにより得られる。段差１２の段差
高さは、特に限定されないが、たとえば５０ｎｍであ
り、この段差高さにより、最終的に得られる半導体層の
厚さが決定される。
【００１５】次に、同図（Ｂ）に示すように、半導体基
板１０の表面を熱酸化すると共に、ＣＶＤ法を用いるこ
とにより、酸化シリコン膜などで構成される絶縁層１４
を形成する。絶縁層１４の膜厚は、特に限定されない
が、たとえば３００ｎｍ程度である。
板１０の表面を熱酸化すると共に、ＣＶＤ法を用いるこ
とにより、酸化シリコン膜などで構成される絶縁層１４
を形成する。絶縁層１４の膜厚は、特に限定されない
が、たとえば３００ｎｍ程度である。
【００１６】絶縁層１４の表面には、同図（Ｃ）に示す
ように、ポリシリコン膜などで構成される平坦化層１６
をＣＶＤ法で約５μｍ程度堆積させ、その表面をポリシ
ングなどの手段で約３μｍ研磨し、その表面を平坦化す
る。この平坦化された平坦化層１６の表面に、同図
（Ｄ）に示すように、シリコンウェーハなどで構成され
る支持基板１８を張り合わせ、熱接着する。熱接着のた
めの温度はたとえば８００〜１１００℃である。熱接着
後の基板相互の張り合わせ強度は、一般に、２００ｋｇ
／ｃｍ2 以上であり、場合によっては、２０００ｋｇ／
ｃｍ2 にも成る。
ように、ポリシリコン膜などで構成される平坦化層１６
をＣＶＤ法で約５μｍ程度堆積させ、その表面をポリシ
ングなどの手段で約３μｍ研磨し、その表面を平坦化す
る。この平坦化された平坦化層１６の表面に、同図
（Ｄ）に示すように、シリコンウェーハなどで構成され
る支持基板１８を張り合わせ、熱接着する。熱接着のた
めの温度はたとえば８００〜１１００℃である。熱接着
後の基板相互の張り合わせ強度は、一般に、２００ｋｇ
／ｃｍ2 以上であり、場合によっては、２０００ｋｇ／
ｃｍ2 にも成る。
【００１７】次に、同図（Ｄ）に示すように、半導体基
板１０の表面を裏面から研削および研磨する。その際
に、分離ストッパー段差１２内に入り込んでいる半導体
層１０ａ以外の半導体基板１０を、絶縁層１４を研磨ス
トッパーとして削除する。得られる半導体層１０ａは、
絶縁層１４上に形成されるＳＯＩ構造のシリコン単結晶
半導体層であり、その厚さは、５０ｎｍ以下の薄膜に形
成できる。また、半導体層１０ａの幅は、ほぼチャネル
長に相当することになるため、たとえば０．５μｍルー
ルでは、１μｍ以下とすることができる。
板１０の表面を裏面から研削および研磨する。その際
に、分離ストッパー段差１２内に入り込んでいる半導体
層１０ａ以外の半導体基板１０を、絶縁層１４を研磨ス
トッパーとして削除する。得られる半導体層１０ａは、
絶縁層１４上に形成されるＳＯＩ構造のシリコン単結晶
半導体層であり、その厚さは、５０ｎｍ以下の薄膜に形
成できる。また、半導体層１０ａの幅は、ほぼチャネル
長に相当することになるため、たとえば０．５μｍルー
ルでは、１μｍ以下とすることができる。
【００１８】次に、図２（Ｅ）に示すように、半導体層
１０ａの表面に熱酸化などの手段で酸化シリコン膜など
で構成される保護層２０を形成する。保護層２０の厚さ
は、たとえば２０ｎｍ程度である。保護層２０を形成し
た後、同図（Ｆ）に示すように、半導体層２０の両側に
位置する絶縁層１４の表面に、ソース・ドレイン領域用
溝２２，２４を、ＲＩＥなどのエッチングにより形成す
る。この溝２２，２４の形成に際しては、マスク合わせ
ズレなどを考慮してオーバーラップ部２６が形成され、
この部分の保護層２０は除去される。溝２２，２４の深
さは、半導体層１０ａの厚さよりも深ければ特に限定さ
れず、たとえば１５０〜２００ｎｍ程度である。
１０ａの表面に熱酸化などの手段で酸化シリコン膜など
で構成される保護層２０を形成する。保護層２０の厚さ
は、たとえば２０ｎｍ程度である。保護層２０を形成し
た後、同図（Ｆ）に示すように、半導体層２０の両側に
位置する絶縁層１４の表面に、ソース・ドレイン領域用
溝２２，２４を、ＲＩＥなどのエッチングにより形成す
る。この溝２２，２４の形成に際しては、マスク合わせ
ズレなどを考慮してオーバーラップ部２６が形成され、
この部分の保護層２０は除去される。溝２２，２４の深
さは、半導体層１０ａの厚さよりも深ければ特に限定さ
れず、たとえば１５０〜２００ｎｍ程度である。
【００１９】次に、同図（Ｆ）に示すように、溝２２，
２４が形成してある絶縁層１４の表面に、導電層２７を
成膜する。導電層２７は、たとえばＣＶＤ法により成膜
されるポリシリコン、アモルファスシリコン、シリサイ
ドなどで構成される。この導電層２７の膜厚は、特に限
定されないが、たとえば４００ｎｍ程度である。
２４が形成してある絶縁層１４の表面に、導電層２７を
成膜する。導電層２７は、たとえばＣＶＤ法により成膜
されるポリシリコン、アモルファスシリコン、シリサイ
ドなどで構成される。この導電層２７の膜厚は、特に限
定されないが、たとえば４００ｎｍ程度である。
【００２０】この導電層２７は、同図（Ｇ）に示すよう
に、絶縁層１４および保護層２０をストッパーとしたポ
リシング加工などにより、溝２２，２４内に導電層２
８，３０が残るように削除される。次に、図３（Ｈ）に
示すように、保護層２０を剥離した後、半導体層１０ａ
の表面に、ゲート絶縁層３２を形成し、その上に、ゲー
ト電極３４を形成する。ゲート絶縁層３２は、たとえば
酸化シリコンで構成される。また、ゲート電極３４は、
たとえばポリシリコン、ポリサイドなどで構成される。
に、絶縁層１４および保護層２０をストッパーとしたポ
リシング加工などにより、溝２２，２４内に導電層２
８，３０が残るように削除される。次に、図３（Ｈ）に
示すように、保護層２０を剥離した後、半導体層１０ａ
の表面に、ゲート絶縁層３２を形成し、その上に、ゲー
ト電極３４を形成する。ゲート絶縁層３２は、たとえば
酸化シリコンで構成される。また、ゲート電極３４は、
たとえばポリシリコン、ポリサイドなどで構成される。
【００２１】その後、ポリシリコン膜などで構成される
導電層２８，３０に対して、リンなどの不純物をイオン
注入法などで打ち込むことにより、ゲート電極に対して
自己整合的に、ソース・ドレイン領域２８ａ，３０ａが
形成される。そして、ゲート電極３４の下部に位置する
半導体層１０ａがチャネル領域に相当する。チャネル領
域とソース・ドレイン領域とのジャンクション部は、結
晶性に優れた半導体層１０ａに形成される。
導電層２８，３０に対して、リンなどの不純物をイオン
注入法などで打ち込むことにより、ゲート電極に対して
自己整合的に、ソース・ドレイン領域２８ａ，３０ａが
形成される。そして、ゲート電極３４の下部に位置する
半導体層１０ａがチャネル領域に相当する。チャネル領
域とソース・ドレイン領域とのジャンクション部は、結
晶性に優れた半導体層１０ａに形成される。
【００２２】その後、同図（Ｉ）に示すように、層間絶
縁層３６を基板の全面に成膜し、ソース・ドレイン領域
２８ａ，３０ａに対するコンタクトホール３７を層間絶
縁層３６に形成し、このコンタクトホール３７に対し
て、ソース・ドレイン領域に接続する電極層３８を埋め
込み形成する。層間絶縁層３６としては、特に限定され
ないが、ＣＶＤ法で成膜される酸化シリコン、窒化シリ
コン、ＰＳＧ、ＢＰＳＧなどが例示される。電極層３８
は、たとえばアルミニウムなどの金属で構成される。
縁層３６を基板の全面に成膜し、ソース・ドレイン領域
２８ａ，３０ａに対するコンタクトホール３７を層間絶
縁層３６に形成し、このコンタクトホール３７に対し
て、ソース・ドレイン領域に接続する電極層３８を埋め
込み形成する。層間絶縁層３６としては、特に限定され
ないが、ＣＶＤ法で成膜される酸化シリコン、窒化シリ
コン、ＰＳＧ、ＢＰＳＧなどが例示される。電極層３８
は、たとえばアルミニウムなどの金属で構成される。
【００２３】以上の工程を得て製造されたＳＯＩ構造を
持つＭＯＳトランジスタ３９は、半導体層１０ａを、チ
ャネル領域に限定して形成しているので、大面積の半導
体層をＳＯＩ技術で形成する必要がなくなり、従来例で
問題となる半導体層の凹みを防止でき、半導体層１０ａ
の薄膜制御が容易となる。さらに、ソース・ドレイン領
域２８ａ，３０ａは、半導体層１０ａとは別個に形成さ
れる導体層２８，３０に形成するので、これら領域の厚
さを半導体層の厚さと無関係に設定することが可能にな
り、寄生抵抗を低減することができる。すなわち、半導
体層１０ａの薄膜化により、パンチスルー耐性の向上を
図ることができ、寄生抵抗の低減により、高い電流駆動
能力を確保することができる。
持つＭＯＳトランジスタ３９は、半導体層１０ａを、チ
ャネル領域に限定して形成しているので、大面積の半導
体層をＳＯＩ技術で形成する必要がなくなり、従来例で
問題となる半導体層の凹みを防止でき、半導体層１０ａ
の薄膜制御が容易となる。さらに、ソース・ドレイン領
域２８ａ，３０ａは、半導体層１０ａとは別個に形成さ
れる導体層２８，３０に形成するので、これら領域の厚
さを半導体層の厚さと無関係に設定することが可能にな
り、寄生抵抗を低減することができる。すなわち、半導
体層１０ａの薄膜化により、パンチスルー耐性の向上を
図ることができ、寄生抵抗の低減により、高い電流駆動
能力を確保することができる。
【００２４】次に、本発明の第２の観点に係るＳＯＩ構
造を持つトランジスタの製造方法について具体的に説明
する。本実施例は、図１〜３に示す実施例に比較して、
図１（Ａ）〜（Ｄ）に示す工程が共通しているので、そ
の説明は省略する。本実施例では、図１（Ａ）〜（Ｄ）
に示す工程により、図４（Ａ）に示すように、絶縁層１
４の表面に、ＳＯＩ構造の半導体層１０ｂを形成する。
造を持つトランジスタの製造方法について具体的に説明
する。本実施例は、図１〜３に示す実施例に比較して、
図１（Ａ）〜（Ｄ）に示す工程が共通しているので、そ
の説明は省略する。本実施例では、図１（Ａ）〜（Ｄ）
に示す工程により、図４（Ａ）に示すように、絶縁層１
４の表面に、ＳＯＩ構造の半導体層１０ｂを形成する。
【００２５】次に、同図（Ｂ）に示すように、半導体層
１０ｂの表面に、ゲート絶縁層４６およびゲート電極４
８を形成する。そして、ゲート電極４８の上部には、ス
トッパー層５０を積層する。ストッパー層５０は、たと
えば酸化シリコン、窒化シリコンなどで構成される。そ
の後、たとえばリンなどの不純物をイオン注入法によ
り、半導体層１０ｂに打ち込めば、ゲート電極４８に対
して自己整合的に第１のソース・ドレイン領域４０，４
２が形成される。この第１のソース・ドレイン領域４
０，４２は、半導体層１０ｂの両端に比較的小さい面積
で形成される。ゲート電極４８の下方には、チャネル領
域４４が形成される。
１０ｂの表面に、ゲート絶縁層４６およびゲート電極４
８を形成する。そして、ゲート電極４８の上部には、ス
トッパー層５０を積層する。ストッパー層５０は、たと
えば酸化シリコン、窒化シリコンなどで構成される。そ
の後、たとえばリンなどの不純物をイオン注入法によ
り、半導体層１０ｂに打ち込めば、ゲート電極４８に対
して自己整合的に第１のソース・ドレイン領域４０，４
２が形成される。この第１のソース・ドレイン領域４
０，４２は、半導体層１０ｂの両端に比較的小さい面積
で形成される。ゲート電極４８の下方には、チャネル領
域４４が形成される。
【００２６】次に、同図（Ｃ）に示すように、ゲート電
極４８の両側に、絶縁性サイドウォール５２，５２を形
成する。絶縁性サイドウォール５２，５２は、たとえば
酸化シリコンで構成され、酸化シリコン層を基板の表面
にＣＶＤ法などで約１５０ｎｍ程度成膜した後、これを
ＲＩＥなどでエッチバックすることにより形成すること
ができる。その際に、第１のソース・ドレイン領域の表
面の一部５４，５４をコンタクト用に露出させる。
極４８の両側に、絶縁性サイドウォール５２，５２を形
成する。絶縁性サイドウォール５２，５２は、たとえば
酸化シリコンで構成され、酸化シリコン層を基板の表面
にＣＶＤ法などで約１５０ｎｍ程度成膜した後、これを
ＲＩＥなどでエッチバックすることにより形成すること
ができる。その際に、第１のソース・ドレイン領域の表
面の一部５４，５４をコンタクト用に露出させる。
【００２７】次に、図５（Ｄ）に示すように、ポリシリ
コン、アモルファスシリコンあるいはシリサイドなど
を、約１μｍ程度、基板の表面に堆積させ、ゲート電極
４８の上部に積層してあるストッパー層５０を、研磨用
ストッパーとして、堆積させた層をポリシングし、ゲー
ト電極４８を除く領域に導電層５６を形成する。その
後、同図（Ｅ）に示すように、導電層５６を、各活性領
域毎に、パターン加工し、不純物のイオン注入を行なう
ことにより、第１のソース・ドレイン領域４０，４２に
それぞれに接続された第２のソース・ドレイン領域５６
ａ，５６ａを、ゲート電極４８の両側に、絶縁性サイド
ウォール５２を介して形成する。
コン、アモルファスシリコンあるいはシリサイドなど
を、約１μｍ程度、基板の表面に堆積させ、ゲート電極
４８の上部に積層してあるストッパー層５０を、研磨用
ストッパーとして、堆積させた層をポリシングし、ゲー
ト電極４８を除く領域に導電層５６を形成する。その
後、同図（Ｅ）に示すように、導電層５６を、各活性領
域毎に、パターン加工し、不純物のイオン注入を行なう
ことにより、第１のソース・ドレイン領域４０，４２に
それぞれに接続された第２のソース・ドレイン領域５６
ａ，５６ａを、ゲート電極４８の両側に、絶縁性サイド
ウォール５２を介して形成する。
【００２８】その後、同図（Ｆ）に示すように、層間絶
縁層５８を基板の全面に成膜し、第２のソース・ドレイ
ン領域５６ａ，５６ａに対するコンタクトホール６０を
層間絶縁層５８に形成し、このコンタクトホール６０に
対して、第２のソース・ドレイン領域に接続する電極層
６２を埋め込み形成し、ＭＯＳトランジスタ７０を形成
する。
縁層５８を基板の全面に成膜し、第２のソース・ドレイ
ン領域５６ａ，５６ａに対するコンタクトホール６０を
層間絶縁層５８に形成し、このコンタクトホール６０に
対して、第２のソース・ドレイン領域に接続する電極層
６２を埋め込み形成し、ＭＯＳトランジスタ７０を形成
する。
【００２９】以上の工程を経て製造されたＭＯＳトラン
ジスタ７０は、前述した実施例１と同様な作用により、
パンチスルーを防止することができる。また、低抵抗の
ソース・ドレイン領域５６ａ，５６ａが、自己整合的に
チャネル領域４４に近接して形成することができるの
で、トランジスタの寄生抵抗は、前記実施例に比較して
も小さくできる。すなわち、高い電流駆動能力が期待で
きる。
ジスタ７０は、前述した実施例１と同様な作用により、
パンチスルーを防止することができる。また、低抵抗の
ソース・ドレイン領域５６ａ，５６ａが、自己整合的に
チャネル領域４４に近接して形成することができるの
で、トランジスタの寄生抵抗は、前記実施例に比較して
も小さくできる。すなわち、高い電流駆動能力が期待で
きる。
【００３０】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、上述した実施例では、半導体層
１０ａ，１０ｂとして、シリコン単結晶層を用いたが、
本発明は、これに限定されず、その他の半導体層を用い
ることが可能である。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、上述した実施例では、半導体層
１０ａ，１０ｂとして、シリコン単結晶層を用いたが、
本発明は、これに限定されず、その他の半導体層を用い
ることが可能である。
【００３１】
【発明の効果】以上説明してきたように、本発明によれ
ば、大面積の半導体層をＳＯＩ構造で形成する必要はな
く、半導体層の中央部に凹みなどが形成される可能性は
ほとんどなくなる。したがって、半導体層を制御性良く
薄膜化することができる。また、チャネル領域のみを薄
く形成し、ソース・ドレイン領域はポリシリコン層など
により厚く形成することができることから、ソース・ド
レイン領域の寄生抵抗を低減でき、パンチスルーの抑制
と電流能力確保を両立することができる。
ば、大面積の半導体層をＳＯＩ構造で形成する必要はな
く、半導体層の中央部に凹みなどが形成される可能性は
ほとんどなくなる。したがって、半導体層を制御性良く
薄膜化することができる。また、チャネル領域のみを薄
く形成し、ソース・ドレイン領域はポリシリコン層など
により厚く形成することができることから、ソース・ド
レイン領域の寄生抵抗を低減でき、パンチスルーの抑制
と電流能力確保を両立することができる。
【図１】本発明の一実施例に係るＳＯＩ構造を持つトラ
ンジスタの製造過程を示す要部概略断面図である。
ンジスタの製造過程を示す要部概略断面図である。
【図２】同実施例のＳＯＩ構造を持つトランジスタの製
造過程を示す要部概略断面図である。
造過程を示す要部概略断面図である。
【図３】同実施例のＳＯＩ構造を持つトランジスタの製
造過程を示す要部概略断面図である。
造過程を示す要部概略断面図である。
【図４】本発明の他の実施例に係るＳＯＩ構造を持つト
ランジスタの製造過程を示す要部概略断面図である。
ランジスタの製造過程を示す要部概略断面図である。
【図５】同実施例のＳＯＩ構造を持つトランジスタの製
造過程を示す要部概略断面図である。
造過程を示す要部概略断面図である。
【図６】従来例に係るＳＯＩ基板の製造過程を示す要部
概略断面図である。
概略断面図である。
１０… 半導体基板 １０ａ，１０ｂ… 半導体層 １２… 分離ストッパー段差 １４… 絶縁層 １６… 平坦化層 １８… 支持基板 ２０… 保護層 ２２，２４… ソース・ドレイン領域用溝 ２８，３０… 導電層 ２８ａ，３０ａ… ソース・ドレイン領域 ３２，４６… ゲート絶縁層 ３４，４８… ゲート電極 ３９，７０… ＭＯＳトランジスタ ４０，４２… 第１のソース・ドレイン領域 ４４… チャネル領域 ５０… ストッパー層 ５２… 絶縁性サイドウォール ５６… 導電層 ５６ａ，５６ａ… 第２のソース・ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/304 ３２１ Ｓ 8831−4Ｍ 27/08 ３３１ Ｅ 9170−4Ｍ 27/108 27/12 Ｂ // Ｈ０１Ｌ 21/76 Ｄ 9169−4Ｍ 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｇ 9056−4Ｍ 29/78 ３１１ Ｈ
Claims (8)
- 【請求項１】 トランジスタのチャネル領域が、絶縁層
上に形成してあるＳＯＩ構造の半導体層で構成してあ
り、チャネル領域の両側に形成されるソース・ドレイン
領域が、半導体層の両側に別個に形成される導電層に形
成されることを特徴とするＳＯＩ構造を持つトランジス
タ。 - 【請求項２】 上記導電層がＣＶＤ法で成膜されるポリ
シリコン膜で構成される請求項１に記載のＳＯＩ構造を
持つトランジスタ。 - 【請求項３】 上記導電層の膜厚は、ＳＯＩ構造の半導
体層の膜厚よりも厚いことを特徴とする請求項１または
２に記載のＳＯＩ構造を持つトランジスタ。 - 【請求項４】 上記導電層は、ＳＯＩ構造の半導体層の
両端部に積層して設けられることを特徴とする請求項１
〜３の何れかに記載のＳＯＩ構造を持つトランジスタ。 - 【請求項５】 上記導電層は、ＳＯＩ構造の半導体層の
両側に形成されるソース・ドレイン領域用溝内に設けら
れることを特徴とする請求項１〜３の何れかに記載のＳ
ＯＩ構造を持つトランジスタ。 - 【請求項６】 ウェーハ張り合わせ技術と選択研磨技術
とを用いて、トランジスタのチャネル領域より僅かに大
きい幅の半導体層を、絶縁層上に形成する工程と、 この半導体層の両側に位置する絶縁層の表面に、ソース
・ドレイン領域用溝を形成する工程と、 このソース・ドレイン領域用溝内に、導電層を埋め込む
工程とを有するＳＯＩ構造を持つトランジスタの製造方
法。 - 【請求項７】 ウェーハ張り合わせ技術と選択研磨技術
とを用いて、トランジスタのチャネル領域より僅かに大
きい幅の半導体層を、絶縁層上に形成する工程と、 この半導体層の上に、ゲート絶縁層を介してゲート電極
を形成する工程と、 このゲート電極の両側に絶縁性サイドウォールを形成す
る工程と、 上記絶縁性サイドウォールを介してゲート電極の両側
に、半導体層の両端部にそれぞれ接続されるように、導
電層を積層して形成する工程とを有するＳＯＩ構造を持
つトランジスタの製造方法。 - 【請求項８】 上記導電層は、ＣＶＤ法により成膜さ
れ、上記半導体層よりも厚いポリシリコン膜である請求
項６または７に記載のＳＯＩ構造を持つトランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4310975A JPH06140428A (ja) | 1992-10-26 | 1992-10-26 | Ｓｏｉ構造を持つトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4310975A JPH06140428A (ja) | 1992-10-26 | 1992-10-26 | Ｓｏｉ構造を持つトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140428A true JPH06140428A (ja) | 1994-05-20 |
Family
ID=18011651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4310975A Pending JPH06140428A (ja) | 1992-10-26 | 1992-10-26 | Ｓｏｉ構造を持つトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06140428A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0747940A2 (en) * | 1995-06-07 | 1996-12-11 | STMicroelectronics, Inc. | Fully-dielectric-isolated FET technology |
| EP0924773A1 (en) * | 1997-12-15 | 1999-06-23 | Nec Corporation | Semiconductor device including a SOI MOSFET having source and drain electrodes comprising a metal silicide layer and method of making the same |
| KR100479793B1 (ko) * | 2000-05-11 | 2005-03-30 | 인터내셔널 비지네스 머신즈 코포레이션 | 실리사이드 제조 방법 및 처리 방법 |
| KR100513813B1 (ko) * | 1998-12-24 | 2005-12-08 | 주식회사 하이닉스반도체 | 몸체 접촉 이중막 실리콘 반도체 소자 제조방법 |
| JP2019047134A (ja) * | 2011-11-25 | 2019-03-22 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1992
- 1992-10-26 JP JP4310975A patent/JPH06140428A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5981318A (en) * | 1995-02-28 | 1999-11-09 | Stmicroelectronics, Inc. | Fully-dielectric-isolated FET technology |
| US6291845B1 (en) | 1995-02-28 | 2001-09-18 | Stmicroelectronics, Inc. | Fully-dielectric-isolated FET technology |
| EP0747940A2 (en) * | 1995-06-07 | 1996-12-11 | STMicroelectronics, Inc. | Fully-dielectric-isolated FET technology |
| EP0747940A3 (en) * | 1995-06-07 | 1999-05-06 | STMicroelectronics, Inc. | Fully-dielectric-isolated FET technology |
| EP0924773A1 (en) * | 1997-12-15 | 1999-06-23 | Nec Corporation | Semiconductor device including a SOI MOSFET having source and drain electrodes comprising a metal silicide layer and method of making the same |
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| KR100479793B1 (ko) * | 2000-05-11 | 2005-03-30 | 인터내셔널 비지네스 머신즈 코포레이션 | 실리사이드 제조 방법 및 처리 방법 |
| JP2019047134A (ja) * | 2011-11-25 | 2019-03-22 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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