JPH06140428A - Soi構造を持つトランジスタおよびその製造方法 - Google Patents

Soi構造を持つトランジスタおよびその製造方法

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JPH06140428A
JPH06140428A JP4310975A JP31097592A JPH06140428A JP H06140428 A JPH06140428 A JP H06140428A JP 4310975 A JP4310975 A JP 4310975A JP 31097592 A JP31097592 A JP 31097592A JP H06140428 A JPH06140428 A JP H06140428A
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soi structure
transistor
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Toshiyuki Nishihara
利幸 西原
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Abstract

(57)【要約】 【目的】 SOI構造の半導体層を制御性良く薄膜化で
きると共に、ソース・ドレイン領域の寄生抵抗を低減す
ることができ、パンチスルー抑制と電流能力確保を両立
させることが可能なSOI構造を持つトランジスタおよ
びその製造方法を提供すること。 【構成】 トランジスタのチャネル領域が、絶縁層14
上に形成してあるSOI構造の半導体層10aで構成し
てあり、チャネル領域の両側に形成されるソース・ドレ
イン領域28a,30aが、半導体層の両側に別個に形
成される導電層に形成される。導電層は、たとえばCV
D法で成膜されるポリシリコン膜である。導電層の膜厚
は、SOI構造の半導体層10aの膜厚よりも厚い。導
電層は、SOI構造の半導体層の両端部に積層して設け
たり、SOI構造の半導体層の両側に形成されるソース
・ドレイン領域用溝22,24内に設けることもでき
る。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、SOI(Silicon On
Insulating Substrate)構造を持つトランジスタおよ
びその製造方法に係り、さらに詳しくは、SOI構造の
半導体層を制御性良く薄膜化できると共に、ソース・ド
レイン領域の寄生抵抗を低減することができ、パンチス
ルー抑制と電流能力確保を両立させることが可能なSO
I構造を持つトランジスタおよびその製造方法に関す
る。
【0002】
【従来の技術】絶縁層上にシリコン単結晶薄膜などの半
導体層を形成するSOI技術は、たとえばソフトエラー
耐性や高速動作に優れた高性能トランジスタなどを形成
するために、近年盛んに研究が進められている。特に、
張り合わせ技術と選択研磨技術とによって形成されるS
OI構造基板は、結晶性に優れ、リーク電流も小さいこ
とから、DRAMなどのメモリ素子への応用が期待され
ている。
【0003】張り合わせ技術と選択研磨技術とによって
SOI構造の基板を得るには、図6(A)に示すよう
に、シリコン単結晶半導体基板2の表面(図示では、下
面)に、分離ストッパー段差3を形成した後、その表面
に、酸化シリコン膜などの絶縁層4およびポリシリコン
膜などの平坦化膜6を成膜する。そして、平坦化膜6の
表面に、シリコン単結晶半導体基板などで構成される支
持基板8を張り合わせる。
【0004】次に、同図(B)に示すように、半導体基
板2の表面を選択研磨することにより、分離ストッパー
段差3が形成された絶縁層4の表面が研磨のストッパー
となり、これら段差3により形成される構内にシリコン
単結晶で構成される半導体層2a,2bを得ることがで
きる。MOSトランジスタは、この半導体層2a,2b
上に、ゲート絶縁層およびゲート電極を形成し、イオン
注入法などで、ソース・ドレイン領域を半導体層2a,
2bに形成することで得られる。
【0005】
【発明が解決しようとする課題】ところが、SOI構造
を、張り合わせ技術と選択研磨技術とを用いて製造する
場合には、厚いシリコン単結晶ウェーハを研削および研
磨して薄いシリコン単結晶半導体層を残す手法であるた
め、図6(B)に示すように、大面積の半導体層2bを
得ようとすると、選択研磨工程時に用いる研磨布などの
ダレなどが原因で、半導体層の中央部に凹みが生じるな
どの問題点を有している。
【0006】ところで、SOI構造を用いたMOSトラ
ンジスタは、半導体層の薄膜化によって、チャネル領域
へのゲート電界の支配性を高め、パンチスルーを抑制す
ることができる。すなわち、デバイスの微細化に伴っ
て、シリコン単結晶半導体層の薄膜化が要求されてい
る。
【0007】このようなSOI構造の半導体層の薄膜化
が進むと、半導体層の中央部に形成される凹みが大きく
影響し、その上に形成されるMOSトランジスタの特性
を劣化させるおそれがある。また、半導体層を薄膜化す
ると、ソース・ドレイン領域の寄生抵抗が増大し、トラ
ンジスタの電流駆動能力を劣化させるという問題点もあ
った。
【0008】本発明は、このような実状に鑑みてなさ
れ、SOI構造の半導体層を制御性良く薄膜化できると
共に、ソース・ドレイン領域の寄生抵抗を低減すること
ができ、パンチスルー抑制と電流能力確保を両立させる
ことが可能なSOI構造を持つトランジスタおよびその
製造方法を提供することを目的とする。
【0009】
【課題を解決するための手段】上記目的を達成するため
に、本発明のSOI構造を持つトランジスタは、トラン
ジスタのチャネル領域が、絶縁層上に形成してあるSO
I構造の半導体層で構成してあり、チャネル領域の両側
に形成されるソース・ドレイン領域が、半導体層の両側
に別個に形成される導電層に形成されることを特徴とす
る。上記導電層は、CVD法で成膜されるポリシリコン
膜であることが好ましい。また、上記導電層の膜厚は、
SOI構造の半導体層の膜厚よりも厚いことが好まし
い。さらに、上記導電層は、SOI構造の半導体層の両
端部に積層して設けたり、SOI構造の半導体層の両側
に形成されるソース・ドレイン領域用溝内に設けること
もできる。
【0010】本発明のSOI構造を持つトランジスタの
製造方法は、ウェーハ張り合わせ技術と選択研磨技術と
を用いて、トランジスタのチャネル領域より僅かに大き
い幅の半導体層を、絶縁層上に形成する工程と、この半
導体層の両側に位置する絶縁層の表面に、ソース・ドレ
イン領域用溝を形成する工程と、このソース・ドレイン
領域用溝内に、導電層を埋め込む工程とを有する。
【0011】また、本発明の別の観点に係るSOI構造
を持つトランジスタの製造方法は、ウェーハ張り合わせ
技術と選択研磨技術とを用いて、トランジスタのチャネ
ル領域より僅かに大きい幅の半導体層を、絶縁層上に形
成する工程と、この半導体層の上に、ゲート絶縁層を介
してゲート電極を形成する工程と、このゲート電極の両
側に絶縁性サイドウォールを形成する工程と、上記絶縁
性サイドウォールを介してゲート電極の両側に、半導体
層の両端部にそれぞれ接続されるように、導電層を積層
して形成する工程とを有する。
【0012】
【作用】本発明のSOI構造を持つトランジスタでは、
チャネル領域が形成される必要最小限の部分を、SOI
構造の半導体層で構成し、ソース・ドレイン領域が形成
される部分は、これと別に形成される導電層に形成され
る。したがって、大面積の半導体層をSOI構造で形成
する必要はなく、半導体層の中央部に凹みなどが形成さ
れる可能性がほとんどなくなる。したがって、半導体層
を制御性良く薄膜化することができる。また、チャネル
領域のみを薄く形成し、ソース・ドレイン領域はポリシ
リコン層などにより厚く形成することができることか
ら、ソース・ドレイン領域の寄生抵抗を低減でき、パン
チスルーの抑制と電流能力確保を両立することができ
る。
【0013】
【実施例】以下、本発明の一実施例に係るSOI構造を
持つトランジスタおよびその製造方法について、図面を
参照しつつ詳細に説明する。図1〜3は本発明の一実施
例に係るSOI構造を持つトランジスタの製造過程を示
す概略断面図、図4,5は本発明の他の実施例に係るS
OI構造を持つトランジスタの製造過程を示す概略断面
図である。
【0014】まず、本発明の第1の観点に係るSOI構
造を持つトランジスタの製造方法について具体的に説明
する。本実施例では、図1(A)に示すように、シリコ
ン単結晶半導体ウェーハで構成される半導体基板10を
準備し、その表面に、分離ストッパー段差12をホトリ
ソグラフィ法などの手段で形成する。その段差12の形
成パターンは、トランジスタのチャネル領域に相当する
部分をレジストでマスクし、その他の部分をRIEなど
でエッチングすることにより得られる。段差12の段差
高さは、特に限定されないが、たとえば50nmであ
り、この段差高さにより、最終的に得られる半導体層の
厚さが決定される。
【0015】次に、同図(B)に示すように、半導体基
板10の表面を熱酸化すると共に、CVD法を用いるこ
とにより、酸化シリコン膜などで構成される絶縁層14
を形成する。絶縁層14の膜厚は、特に限定されない
が、たとえば300nm程度である。
【0016】絶縁層14の表面には、同図(C)に示す
ように、ポリシリコン膜などで構成される平坦化層16
をCVD法で約5μm程度堆積させ、その表面をポリシ
ングなどの手段で約3μm研磨し、その表面を平坦化す
る。この平坦化された平坦化層16の表面に、同図
(D)に示すように、シリコンウェーハなどで構成され
る支持基板18を張り合わせ、熱接着する。熱接着のた
めの温度はたとえば800〜1100℃である。熱接着
後の基板相互の張り合わせ強度は、一般に、200kg
/cm2 以上であり、場合によっては、2000kg/
cm2 にも成る。
【0017】次に、同図(D)に示すように、半導体基
板10の表面を裏面から研削および研磨する。その際
に、分離ストッパー段差12内に入り込んでいる半導体
層10a以外の半導体基板10を、絶縁層14を研磨ス
トッパーとして削除する。得られる半導体層10aは、
絶縁層14上に形成されるSOI構造のシリコン単結晶
半導体層であり、その厚さは、50nm以下の薄膜に形
成できる。また、半導体層10aの幅は、ほぼチャネル
長に相当することになるため、たとえば0.5μmルー
ルでは、1μm以下とすることができる。
【0018】次に、図2(E)に示すように、半導体層
10aの表面に熱酸化などの手段で酸化シリコン膜など
で構成される保護層20を形成する。保護層20の厚さ
は、たとえば20nm程度である。保護層20を形成し
た後、同図(F)に示すように、半導体層20の両側に
位置する絶縁層14の表面に、ソース・ドレイン領域用
溝22,24を、RIEなどのエッチングにより形成す
る。この溝22,24の形成に際しては、マスク合わせ
ズレなどを考慮してオーバーラップ部26が形成され、
この部分の保護層20は除去される。溝22,24の深
さは、半導体層10aの厚さよりも深ければ特に限定さ
れず、たとえば150〜200nm程度である。
【0019】次に、同図(F)に示すように、溝22,
24が形成してある絶縁層14の表面に、導電層27を
成膜する。導電層27は、たとえばCVD法により成膜
されるポリシリコン、アモルファスシリコン、シリサイ
ドなどで構成される。この導電層27の膜厚は、特に限
定されないが、たとえば400nm程度である。
【0020】この導電層27は、同図(G)に示すよう
に、絶縁層14および保護層20をストッパーとしたポ
リシング加工などにより、溝22,24内に導電層2
8,30が残るように削除される。次に、図3(H)に
示すように、保護層20を剥離した後、半導体層10a
の表面に、ゲート絶縁層32を形成し、その上に、ゲー
ト電極34を形成する。ゲート絶縁層32は、たとえば
酸化シリコンで構成される。また、ゲート電極34は、
たとえばポリシリコン、ポリサイドなどで構成される。
【0021】その後、ポリシリコン膜などで構成される
導電層28,30に対して、リンなどの不純物をイオン
注入法などで打ち込むことにより、ゲート電極に対して
自己整合的に、ソース・ドレイン領域28a,30aが
形成される。そして、ゲート電極34の下部に位置する
半導体層10aがチャネル領域に相当する。チャネル領
域とソース・ドレイン領域とのジャンクション部は、結
晶性に優れた半導体層10aに形成される。
【0022】その後、同図(I)に示すように、層間絶
縁層36を基板の全面に成膜し、ソース・ドレイン領域
28a,30aに対するコンタクトホール37を層間絶
縁層36に形成し、このコンタクトホール37に対し
て、ソース・ドレイン領域に接続する電極層38を埋め
込み形成する。層間絶縁層36としては、特に限定され
ないが、CVD法で成膜される酸化シリコン、窒化シリ
コン、PSG、BPSGなどが例示される。電極層38
は、たとえばアルミニウムなどの金属で構成される。
【0023】以上の工程を得て製造されたSOI構造を
持つMOSトランジスタ39は、半導体層10aを、チ
ャネル領域に限定して形成しているので、大面積の半導
体層をSOI技術で形成する必要がなくなり、従来例で
問題となる半導体層の凹みを防止でき、半導体層10a
の薄膜制御が容易となる。さらに、ソース・ドレイン領
域28a,30aは、半導体層10aとは別個に形成さ
れる導体層28,30に形成するので、これら領域の厚
さを半導体層の厚さと無関係に設定することが可能にな
り、寄生抵抗を低減することができる。すなわち、半導
体層10aの薄膜化により、パンチスルー耐性の向上を
図ることができ、寄生抵抗の低減により、高い電流駆動
能力を確保することができる。
【0024】次に、本発明の第2の観点に係るSOI構
造を持つトランジスタの製造方法について具体的に説明
する。本実施例は、図1〜3に示す実施例に比較して、
図1(A)〜(D)に示す工程が共通しているので、そ
の説明は省略する。本実施例では、図1(A)〜(D)
に示す工程により、図4(A)に示すように、絶縁層1
4の表面に、SOI構造の半導体層10bを形成する。
【0025】次に、同図(B)に示すように、半導体層
10bの表面に、ゲート絶縁層46およびゲート電極4
8を形成する。そして、ゲート電極48の上部には、ス
トッパー層50を積層する。ストッパー層50は、たと
えば酸化シリコン、窒化シリコンなどで構成される。そ
の後、たとえばリンなどの不純物をイオン注入法によ
り、半導体層10bに打ち込めば、ゲート電極48に対
して自己整合的に第1のソース・ドレイン領域40,4
2が形成される。この第1のソース・ドレイン領域4
0,42は、半導体層10bの両端に比較的小さい面積
で形成される。ゲート電極48の下方には、チャネル領
域44が形成される。
【0026】次に、同図(C)に示すように、ゲート電
極48の両側に、絶縁性サイドウォール52,52を形
成する。絶縁性サイドウォール52,52は、たとえば
酸化シリコンで構成され、酸化シリコン層を基板の表面
にCVD法などで約150nm程度成膜した後、これを
RIEなどでエッチバックすることにより形成すること
ができる。その際に、第1のソース・ドレイン領域の表
面の一部54,54をコンタクト用に露出させる。
【0027】次に、図5(D)に示すように、ポリシリ
コン、アモルファスシリコンあるいはシリサイドなど
を、約1μm程度、基板の表面に堆積させ、ゲート電極
48の上部に積層してあるストッパー層50を、研磨用
ストッパーとして、堆積させた層をポリシングし、ゲー
ト電極48を除く領域に導電層56を形成する。その
後、同図(E)に示すように、導電層56を、各活性領
域毎に、パターン加工し、不純物のイオン注入を行なう
ことにより、第1のソース・ドレイン領域40,42に
それぞれに接続された第2のソース・ドレイン領域56
a,56aを、ゲート電極48の両側に、絶縁性サイド
ウォール52を介して形成する。
【0028】その後、同図(F)に示すように、層間絶
縁層58を基板の全面に成膜し、第2のソース・ドレイ
ン領域56a,56aに対するコンタクトホール60を
層間絶縁層58に形成し、このコンタクトホール60に
対して、第2のソース・ドレイン領域に接続する電極層
62を埋め込み形成し、MOSトランジスタ70を形成
する。
【0029】以上の工程を経て製造されたMOSトラン
ジスタ70は、前述した実施例1と同様な作用により、
パンチスルーを防止することができる。また、低抵抗の
ソース・ドレイン領域56a,56aが、自己整合的に
チャネル領域44に近接して形成することができるの
で、トランジスタの寄生抵抗は、前記実施例に比較して
も小さくできる。すなわち、高い電流駆動能力が期待で
きる。
【0030】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、上述した実施例では、半導体層
10a,10bとして、シリコン単結晶層を用いたが、
本発明は、これに限定されず、その他の半導体層を用い
ることが可能である。
【0031】
【発明の効果】以上説明してきたように、本発明によれ
ば、大面積の半導体層をSOI構造で形成する必要はな
く、半導体層の中央部に凹みなどが形成される可能性は
ほとんどなくなる。したがって、半導体層を制御性良く
薄膜化することができる。また、チャネル領域のみを薄
く形成し、ソース・ドレイン領域はポリシリコン層など
により厚く形成することができることから、ソース・ド
レイン領域の寄生抵抗を低減でき、パンチスルーの抑制
と電流能力確保を両立することができる。
【図面の簡単な説明】
【図1】本発明の一実施例に係るSOI構造を持つトラ
ンジスタの製造過程を示す要部概略断面図である。
【図2】同実施例のSOI構造を持つトランジスタの製
造過程を示す要部概略断面図である。
【図3】同実施例のSOI構造を持つトランジスタの製
造過程を示す要部概略断面図である。
【図4】本発明の他の実施例に係るSOI構造を持つト
ランジスタの製造過程を示す要部概略断面図である。
【図5】同実施例のSOI構造を持つトランジスタの製
造過程を示す要部概略断面図である。
【図6】従来例に係るSOI基板の製造過程を示す要部
概略断面図である。
【符号の説明】
10… 半導体基板 10a,10b… 半導体層 12… 分離ストッパー段差 14… 絶縁層 16… 平坦化層 18… 支持基板 20… 保護層 22,24… ソース・ドレイン領域用溝 28,30… 導電層 28a,30a… ソース・ドレイン領域 32,46… ゲート絶縁層 34,48… ゲート電極 39,70… MOSトランジスタ 40,42… 第1のソース・ドレイン領域 44… チャネル領域 50… ストッパー層 52… 絶縁性サイドウォール 56… 導電層 56a,56a… 第2のソース・ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/304 321 S 8831−4M 27/08 331 E 9170−4M 27/108 27/12 B // H01L 21/76 D 9169−4M 7210−4M H01L 27/10 325 G 9056−4M 29/78 311 H

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 トランジスタのチャネル領域が、絶縁層
    上に形成してあるSOI構造の半導体層で構成してあ
    り、チャネル領域の両側に形成されるソース・ドレイン
    領域が、半導体層の両側に別個に形成される導電層に形
    成されることを特徴とするSOI構造を持つトランジス
    タ。
  2. 【請求項2】 上記導電層がCVD法で成膜されるポリ
    シリコン膜で構成される請求項1に記載のSOI構造を
    持つトランジスタ。
  3. 【請求項3】 上記導電層の膜厚は、SOI構造の半導
    体層の膜厚よりも厚いことを特徴とする請求項1または
    2に記載のSOI構造を持つトランジスタ。
  4. 【請求項4】 上記導電層は、SOI構造の半導体層の
    両端部に積層して設けられることを特徴とする請求項1
    〜3の何れかに記載のSOI構造を持つトランジスタ。
  5. 【請求項5】 上記導電層は、SOI構造の半導体層の
    両側に形成されるソース・ドレイン領域用溝内に設けら
    れることを特徴とする請求項1〜3の何れかに記載のS
    OI構造を持つトランジスタ。
  6. 【請求項6】 ウェーハ張り合わせ技術と選択研磨技術
    とを用いて、トランジスタのチャネル領域より僅かに大
    きい幅の半導体層を、絶縁層上に形成する工程と、 この半導体層の両側に位置する絶縁層の表面に、ソース
    ・ドレイン領域用溝を形成する工程と、 このソース・ドレイン領域用溝内に、導電層を埋め込む
    工程とを有するSOI構造を持つトランジスタの製造方
    法。
  7. 【請求項7】 ウェーハ張り合わせ技術と選択研磨技術
    とを用いて、トランジスタのチャネル領域より僅かに大
    きい幅の半導体層を、絶縁層上に形成する工程と、 この半導体層の上に、ゲート絶縁層を介してゲート電極
    を形成する工程と、 このゲート電極の両側に絶縁性サイドウォールを形成す
    る工程と、 上記絶縁性サイドウォールを介してゲート電極の両側
    に、半導体層の両端部にそれぞれ接続されるように、導
    電層を積層して形成する工程とを有するSOI構造を持
    つトランジスタの製造方法。
  8. 【請求項8】 上記導電層は、CVD法により成膜さ
    れ、上記半導体層よりも厚いポリシリコン膜である請求
    項6または7に記載のSOI構造を持つトランジスタの
    製造方法。
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