JP2002170953A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ゲート絶縁膜のプロセスによる劣化を防止し
て信頼性の高い半導体装置を得ることを目的とする。 【解決手段】 （ａ）半導体基板上にゲート絶縁膜を介
してダミーゲートパターンを形成する工程と、（ｂ）該
ダミーゲートパターンの側壁に絶縁膜を形成する工程
と、（ｃ）少なくともコンタクトプラグ形成領域に前記
同一材料膜を形成する工程と、（ｄ）該同一材料膜の周
囲の前記基板上に層間絶縁膜を形成する工程と、（ｅ）
ダミーゲートパターンと、前記コンタクト形成領域上に
配置される前記同一材料膜とを除去して前記層間絶縁膜
に溝を形成する工程と、（ｆ）該溝内に導電材を埋め込
んでゲート電極とコンタクトプラグとを形成する工程を
含む半導体装置の製造方法。
て信頼性の高い半導体装置を得ることを目的とする。 【解決手段】 （ａ）半導体基板上にゲート絶縁膜を介
してダミーゲートパターンを形成する工程と、（ｂ）該
ダミーゲートパターンの側壁に絶縁膜を形成する工程
と、（ｃ）少なくともコンタクトプラグ形成領域に前記
同一材料膜を形成する工程と、（ｄ）該同一材料膜の周
囲の前記基板上に層間絶縁膜を形成する工程と、（ｅ）
ダミーゲートパターンと、前記コンタクト形成領域上に
配置される前記同一材料膜とを除去して前記層間絶縁膜
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んでゲート電極とコンタクトプラグとを形成する工程を
含む半導体装置の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳細には半導体プロセスにおけ
るゲート絶縁膜の劣化を防止した半導体装置及びその製
造方法に関する。
の製造方法に関し、より詳細には半導体プロセスにおけ
るゲート絶縁膜の劣化を防止した半導体装置及びその製
造方法に関する。
【０００２】
【従来の技術】シリコン酸化膜をゲート絶縁膜として用
いるＭＯＳトランジスタでは、ゲート絶縁膜に対する信
頼性はトランジスタの性能を向上させる上で重要な役割
を果たしている。しかし、ゲート絶縁膜を、例えば、４
ｎｍ程度以下と薄膜化すると、ゲート電極への不純物の
ドーピング時やゲート電極加工時等のプラズマダメー
ジ、チャネル領域及びソース／ドレイン領域へのイオン
注入時等のイオンダメージ等、プロセス中のゲート絶縁
膜の信頼性劣化（ＴＤＤＢ劣化、リーク電流の増大、耐
圧の劣化など）を引き起こす原因となる。このような問
題に対する解決策の一つとして、ダミーゲートパターン
を用いたゲート電極の形成方法が提案されている（例え
ば、特開平１１−７４５０８号公報）。
いるＭＯＳトランジスタでは、ゲート絶縁膜に対する信
頼性はトランジスタの性能を向上させる上で重要な役割
を果たしている。しかし、ゲート絶縁膜を、例えば、４
ｎｍ程度以下と薄膜化すると、ゲート電極への不純物の
ドーピング時やゲート電極加工時等のプラズマダメー
ジ、チャネル領域及びソース／ドレイン領域へのイオン
注入時等のイオンダメージ等、プロセス中のゲート絶縁
膜の信頼性劣化（ＴＤＤＢ劣化、リーク電流の増大、耐
圧の劣化など）を引き起こす原因となる。このような問
題に対する解決策の一つとして、ダミーゲートパターン
を用いたゲート電極の形成方法が提案されている（例え
ば、特開平１１−７４５０８号公報）。
【０００３】この方法では、まず、例えば、反応イオン
エッチング（ＲＩＥ）法を用いてシリコン基板４１に溝
を掘り、その溝に絶縁膜を埋め込んで、いわゆるトレン
チ素子分離層４２（トレンチ深さ約０．２μｍ程度のＳ
ＴＩ（Shallow Trench Isolarion））を形成する。続い
て、厚さ５ｎｍ程度のＳｉＯ2からなるパッド酸化膜
（ダミー絶縁膜）４３を熱酸化により、さらにパッド酸
化膜４３上にダミーゲートパターン用のアモルファスシ
リコン膜を３００ｎｍ程度の膜厚で堆積する。アモルフ
ァスシリコン膜を、通常のリソグラフィ工程で形成した
レジストをマスクとして用いてＲＩＥ法などによりエッ
チングし、後の工程でゲート電極を形成するために除去
されるダミーゲートパターン４４を形成する（図１１
（ａ））。
エッチング（ＲＩＥ）法を用いてシリコン基板４１に溝
を掘り、その溝に絶縁膜を埋め込んで、いわゆるトレン
チ素子分離層４２（トレンチ深さ約０．２μｍ程度のＳ
ＴＩ（Shallow Trench Isolarion））を形成する。続い
て、厚さ５ｎｍ程度のＳｉＯ2からなるパッド酸化膜
（ダミー絶縁膜）４３を熱酸化により、さらにパッド酸
化膜４３上にダミーゲートパターン用のアモルファスシ
リコン膜を３００ｎｍ程度の膜厚で堆積する。アモルフ
ァスシリコン膜を、通常のリソグラフィ工程で形成した
レジストをマスクとして用いてＲＩＥ法などによりエッ
チングし、後の工程でゲート電極を形成するために除去
されるダミーゲートパターン４４を形成する（図１１
（ａ））。
【０００４】次に、図１１（ｂ）に示すように、ダミー
ゲートパターン４４の表面を、例えば８５０℃の酸素雰
囲気で熱酸化して、約１０ｎｍ程度の膜厚の酸化膜４５
を形成する。ＬＤＤ（Lightly Doped Drain）構造を形
成するため、ダミーゲートパターン４４及び熱酸化膜４
５をマスクとして用いて、ｎチャネルトランジスタの場
合には、例えばリン（Ｐ+）イオンの注入を７０ｋｅ
Ｖ、４×１０13ｃｍ-2程度イオン注入してｎ-型拡散領
域４７ａを形成する。
ゲートパターン４４の表面を、例えば８５０℃の酸素雰
囲気で熱酸化して、約１０ｎｍ程度の膜厚の酸化膜４５
を形成する。ＬＤＤ（Lightly Doped Drain）構造を形
成するため、ダミーゲートパターン４４及び熱酸化膜４
５をマスクとして用いて、ｎチャネルトランジスタの場
合には、例えばリン（Ｐ+）イオンの注入を７０ｋｅ
Ｖ、４×１０13ｃｍ-2程度イオン注入してｎ-型拡散領
域４７ａを形成する。
【０００５】続いて、図１１（ｃ）に示すように、得ら
れたシリコン基板４１上全面に、Ｓｉ3Ｎ4膜（又はＳｉ
Ｏ2膜）を堆積し、ＲＩＥ法によりエッチバックしてダ
ミーゲートパターン４４の側壁にサイドウォール絶縁膜
４６を形成する。このサイドウォール絶縁膜４６は、ダ
ミーゲートパターン４４の側壁にある熱酸化膜４５上に
膜厚２０ｎｍ程度とする。ダミーゲートパターン４４及
びサイドウォール絶縁膜４６をマスクとして用いて、例
えば砒素（Ａｓ+）イオンの注入を３０ｋｅＶ、５×１
０15ｃｍ-2程度イオン注入して、ｎ+型拡散領域４７ｂ
を形成する。その後、シリコン基板４１上全面にＳｉＯ
2からなる層間絶縁膜４８を形成し、層間絶縁膜４８の
表面をＣＭＰ（Chemical Mechanical Polishing）によ
り平坦化し、ダミーゲートパターン４４の表面を露出さ
せる。
れたシリコン基板４１上全面に、Ｓｉ3Ｎ4膜（又はＳｉ
Ｏ2膜）を堆積し、ＲＩＥ法によりエッチバックしてダ
ミーゲートパターン４４の側壁にサイドウォール絶縁膜
４６を形成する。このサイドウォール絶縁膜４６は、ダ
ミーゲートパターン４４の側壁にある熱酸化膜４５上に
膜厚２０ｎｍ程度とする。ダミーゲートパターン４４及
びサイドウォール絶縁膜４６をマスクとして用いて、例
えば砒素（Ａｓ+）イオンの注入を３０ｋｅＶ、５×１
０15ｃｍ-2程度イオン注入して、ｎ+型拡散領域４７ｂ
を形成する。その後、シリコン基板４１上全面にＳｉＯ
2からなる層間絶縁膜４８を形成し、層間絶縁膜４８の
表面をＣＭＰ（Chemical Mechanical Polishing）によ
り平坦化し、ダミーゲートパターン４４の表面を露出さ
せる。
【０００６】次に、図１１（ｄ）に示すように、ダミー
ゲートパターン４４を、ＣＤＥ（Chemical Dry Etchin
g）法やＫＯＨ溶液を用いたウェットエッチング法など
により選択的に除去し、溝部５０を形成する。その後、
所望の領域に形成したレジストパターン（図示せず）、
層間絶縁膜４８、サイドウォール絶縁膜４６及び熱酸化
膜４５をマスクとして用いて、所望のチャネル領域にの
みチャネル・イオン注入を行う。ｎチャネルトランジス
タの場合、例えば０．７Ｖ程度のしきい値電圧（Ｖｔ
ｈ）を設定するためには、ボロン（Ｂ+）を１０ｋｅ
Ｖ、５×１０12ｃｍ-2程度イオン注入し、チャネル領域
にのみ選択的にｐ型チャネル不純物領域（図示せず）を
形成する。
ゲートパターン４４を、ＣＤＥ（Chemical Dry Etchin
g）法やＫＯＨ溶液を用いたウェットエッチング法など
により選択的に除去し、溝部５０を形成する。その後、
所望の領域に形成したレジストパターン（図示せず）、
層間絶縁膜４８、サイドウォール絶縁膜４６及び熱酸化
膜４５をマスクとして用いて、所望のチャネル領域にの
みチャネル・イオン注入を行う。ｎチャネルトランジス
タの場合、例えば０．７Ｖ程度のしきい値電圧（Ｖｔ
ｈ）を設定するためには、ボロン（Ｂ+）を１０ｋｅ
Ｖ、５×１０12ｃｍ-2程度イオン注入し、チャネル領域
にのみ選択的にｐ型チャネル不純物領域（図示せず）を
形成する。
【０００７】次いで、図１２（ｅ）に示すように、溝部
５０の底部のパッド酸化膜４３を除去する。さらに、図
１２（ｆ）に示すように、全面にＣＶＤ−ＳｉＯ2膜
（膜厚は約３ｎｍ程度）や高誘電体膜（例えばＴａ2Ｏ5
膜、膜厚は２０ｎｍ程度）からなるゲート絶縁膜４９を
堆積する。
５０の底部のパッド酸化膜４３を除去する。さらに、図
１２（ｆ）に示すように、全面にＣＶＤ−ＳｉＯ2膜
（膜厚は約３ｎｍ程度）や高誘電体膜（例えばＴａ2Ｏ5
膜、膜厚は２０ｎｍ程度）からなるゲート絶縁膜４９を
堆積する。
【０００８】次に、図１２（ｇ）に示すように、例えば
メタル膜（Ｒｕ膜、ＴｉＮ膜、Ｗ膜、タングステンナイ
トライド膜（ＷＮx）又はＷ膜／ＴｉＮ膜のような単層
膜又は積層膜）を全面に堆積する。その後、ＣＭＰ法に
よりメタル膜及び層間絶縁膜４８上に配置するゲート絶
縁膜４９を除去し、溝部５０内にゲート電極５０を形成
する。
メタル膜（Ｒｕ膜、ＴｉＮ膜、Ｗ膜、タングステンナイ
トライド膜（ＷＮx）又はＷ膜／ＴｉＮ膜のような単層
膜又は積層膜）を全面に堆積する。その後、ＣＭＰ法に
よりメタル膜及び層間絶縁膜４８上に配置するゲート絶
縁膜４９を除去し、溝部５０内にゲート電極５０を形成
する。
【０００９】続いて、図１２（ｈ）に示すように、シリ
コン基板４１上全面にＳｉＯ2からなる層間絶縁膜５１
を約２００ｎｍ程度の厚さに堆積し、ソース／ドレイン
領域４７及びゲート電極５０へのコンタクト孔を開口
し、さらにＡｌ層を堆積してコンタクト孔を埋め、パタ
ーニングして配線５２を形成する。その後、全面にパッ
シベーション膜（図示せず）を堆積し、トランジスタの
基本構造を作製する。
コン基板４１上全面にＳｉＯ2からなる層間絶縁膜５１
を約２００ｎｍ程度の厚さに堆積し、ソース／ドレイン
領域４７及びゲート電極５０へのコンタクト孔を開口
し、さらにＡｌ層を堆積してコンタクト孔を埋め、パタ
ーニングして配線５２を形成する。その後、全面にパッ
シベーション膜（図示せず）を堆積し、トランジスタの
基本構造を作製する。
【００１０】
【発明が解決しようとする課題】しかし、上記のように
形成されたトランジスタのソース／ドレイン領域４７
を、コンタクト孔を介して配線５２に接続する場合、コ
ンタクト孔は、通常、フォトリソグラフィ工程を用いて
形成されるため、ゲート電極５０との間でアライメント
ずれが生じ、配線５２とゲート電極５０とがショートす
ることがある。つまり、ダミーゲートパターンとコンタ
クト孔との形成のためのアライメントが別工程なので、
半導体装置の微細化によりゲート電極とコンタクト孔と
の間隔がより狭くなり、少しのアライメントずれでもシ
ョートを引き起こす。その結果、形成されたトランジス
タは、特性劣化を招くのみならず、本来の動作をしなく
なる。
形成されたトランジスタのソース／ドレイン領域４７
を、コンタクト孔を介して配線５２に接続する場合、コ
ンタクト孔は、通常、フォトリソグラフィ工程を用いて
形成されるため、ゲート電極５０との間でアライメント
ずれが生じ、配線５２とゲート電極５０とがショートす
ることがある。つまり、ダミーゲートパターンとコンタ
クト孔との形成のためのアライメントが別工程なので、
半導体装置の微細化によりゲート電極とコンタクト孔と
の間隔がより狭くなり、少しのアライメントずれでもシ
ョートを引き起こす。その結果、形成されたトランジス
タは、特性劣化を招くのみならず、本来の動作をしなく
なる。
【００１１】
【課題を解決するための手段】本発明によれば、（ａ）
半導体基板上にゲート絶縁膜を介してダミーゲートパタ
ーンを形成する工程と、（ｂ）該ダミーゲートパターン
の側壁にサイドウォール絶縁膜を形成する工程と、
（ｃ）少なくともコンタクトプラグ形成領域に前記ダミ
ーゲートパターンと同一材料の膜を形成する工程と、
（ｄ）該ダミーゲートパターンと同一材料の膜の周囲の
前記半導体基板上に層間絶縁膜を形成する工程と、
（ｅ）ダミーゲートパターンと、前記コンタクト形成領
域上に配置されるダミーゲートパターンと同一材料の膜
とを除去して前記層間絶縁膜に溝を形成する工程と、
（ｆ）該溝内に導電材を埋め込んでゲート電極とコンタ
クトプラグとを形成する工程を含む半導体装置の製造方
法が提供される。
半導体基板上にゲート絶縁膜を介してダミーゲートパタ
ーンを形成する工程と、（ｂ）該ダミーゲートパターン
の側壁にサイドウォール絶縁膜を形成する工程と、
（ｃ）少なくともコンタクトプラグ形成領域に前記ダミ
ーゲートパターンと同一材料の膜を形成する工程と、
（ｄ）該ダミーゲートパターンと同一材料の膜の周囲の
前記半導体基板上に層間絶縁膜を形成する工程と、
（ｅ）ダミーゲートパターンと、前記コンタクト形成領
域上に配置されるダミーゲートパターンと同一材料の膜
とを除去して前記層間絶縁膜に溝を形成する工程と、
（ｆ）該溝内に導電材を埋め込んでゲート電極とコンタ
クトプラグとを形成する工程を含む半導体装置の製造方
法が提供される。
【００１２】また、本発明によれば、（ａ’）半導体基
板上にゲート絶縁膜を介して所定形状の導電膜と、該導
電膜上にダミーゲートパターンとを形成する工程と、
（ｂ’）該導電膜及びダミーゲートパターンの側壁にサ
イドウォール絶縁膜を形成する工程と、（ｃ）少なくと
もコンタクトプラグ形成領域に前記ダミーゲートパター
ンと同一材料の膜を形成する工程と、（ｄ）該ダミーゲ
ートパターンと同一材料の膜の周囲の前記半導体基板上
に層間絶縁膜を形成する工程と、（ｅ）ダミーゲートパ
ターンと、前記コンタクト形成領域上に配置されるダミ
ーゲートパターンと同一材料の膜とを除去して前記層間
絶縁膜に溝を形成する工程と、（ｆ’）該溝内に導電材
を埋め込んで、コンタクトプラグと、前記導電膜及び導
電材からなるゲート電極とを形成する工程を含む半導体
装置の製造方法が提供される。
板上にゲート絶縁膜を介して所定形状の導電膜と、該導
電膜上にダミーゲートパターンとを形成する工程と、
（ｂ’）該導電膜及びダミーゲートパターンの側壁にサ
イドウォール絶縁膜を形成する工程と、（ｃ）少なくと
もコンタクトプラグ形成領域に前記ダミーゲートパター
ンと同一材料の膜を形成する工程と、（ｄ）該ダミーゲ
ートパターンと同一材料の膜の周囲の前記半導体基板上
に層間絶縁膜を形成する工程と、（ｅ）ダミーゲートパ
ターンと、前記コンタクト形成領域上に配置されるダミ
ーゲートパターンと同一材料の膜とを除去して前記層間
絶縁膜に溝を形成する工程と、（ｆ’）該溝内に導電材
を埋め込んで、コンタクトプラグと、前記導電膜及び導
電材からなるゲート電極とを形成する工程を含む半導体
装置の製造方法が提供される。
【００１３】さらに、本発明によれば、（ａ”）半導体
基板上にゲート絶縁膜を介して複数のダミーゲートパタ
ーンを形成する工程と、（ｂ）該ダミーゲートパターン
の側壁にサイドウォール絶縁膜を形成する工程と、
（ｃ”）前記ダミーゲートパターン間であって、コンタ
クトプラグ形成領域に、ダミーコンタクトパターンをセ
ルフアラインで形成する工程と、（ｅ”）ダミーゲート
パターンとダミーコンタクトパターンとを除去して溝を
形成する工程と、（ｆ）該溝内に導電材を埋め込んでゲ
ート電極とコンタクトプラグとを形成する工程を含む半
導体装置の製造方法が提供される。
基板上にゲート絶縁膜を介して複数のダミーゲートパタ
ーンを形成する工程と、（ｂ）該ダミーゲートパターン
の側壁にサイドウォール絶縁膜を形成する工程と、
（ｃ”）前記ダミーゲートパターン間であって、コンタ
クトプラグ形成領域に、ダミーコンタクトパターンをセ
ルフアラインで形成する工程と、（ｅ”）ダミーゲート
パターンとダミーコンタクトパターンとを除去して溝を
形成する工程と、（ｆ）該溝内に導電材を埋め込んでゲ
ート電極とコンタクトプラグとを形成する工程を含む半
導体装置の製造方法が提供される。
【００１４】また、本発明によれば、（ａ”’）半導体
基板上にゲート絶縁膜を介して複数の所定形状の導電膜
と、該導電膜上にダミーゲートパターンとを形成する工
程と、（ｂ’）該導電膜及びダミーゲートパターンの側
壁にサイドウォール絶縁膜を形成する工程と、（ｃ”）
前記ダミーゲートパターン間であって、コンタクトプラ
グ形成領域に、ダミーコンタクトパターンをセルフアラ
インで形成する工程と、（ｅ”）ダミーゲートパターン
とダミーコンタクトパターンとを除去して溝を形成する
工程と、（ｆ’）該溝内に導電材を埋め込んで、コンタ
クトプラグと、前記導電膜及び導電材からなるゲート電
極とを形成する工程を含む半導体装置の製造方法が提供
される。
基板上にゲート絶縁膜を介して複数の所定形状の導電膜
と、該導電膜上にダミーゲートパターンとを形成する工
程と、（ｂ’）該導電膜及びダミーゲートパターンの側
壁にサイドウォール絶縁膜を形成する工程と、（ｃ”）
前記ダミーゲートパターン間であって、コンタクトプラ
グ形成領域に、ダミーコンタクトパターンをセルフアラ
インで形成する工程と、（ｅ”）ダミーゲートパターン
とダミーコンタクトパターンとを除去して溝を形成する
工程と、（ｆ’）該溝内に導電材を埋め込んで、コンタ
クトプラグと、前記導電膜及び導電材からなるゲート電
極とを形成する工程を含む半導体装置の製造方法が提供
される。
【００１５】さらに、本発明によれば、（aa）半導体基
板上に複数のダミーゲートパターンを形成する工程と、
（ｂ）該ダミーゲートパターンの側壁にサイドウォール
絶縁膜を形成する工程と、（cc）前記ダミーゲートパタ
ーン間であって、コンタクトプラグ形成領域に導電材を
埋め込んでコンタクトプラグを形成する工程と、（dd）
前記ダミーゲートパターンを除去して溝を形成する工程
と、（ee）少なくとも溝底面にゲート絶縁膜を形成する
工程と、（ff）該溝内に導電材を埋め込んでゲート電極
を形成する工程を含む半導体装置の製造方法が提供され
る。
板上に複数のダミーゲートパターンを形成する工程と、
（ｂ）該ダミーゲートパターンの側壁にサイドウォール
絶縁膜を形成する工程と、（cc）前記ダミーゲートパタ
ーン間であって、コンタクトプラグ形成領域に導電材を
埋め込んでコンタクトプラグを形成する工程と、（dd）
前記ダミーゲートパターンを除去して溝を形成する工程
と、（ee）少なくとも溝底面にゲート絶縁膜を形成する
工程と、（ff）該溝内に導電材を埋め込んでゲート電極
を形成する工程を含む半導体装置の製造方法が提供され
る。
【００１６】また、本発明によれば、半導体基板上にゲ
ート絶縁膜を介して形成されたゲート電極と、ゲート電
極の側壁に形成されたサイドウォール絶縁膜と、前記半
導体基板内に形成されたソース／ドレイン領域と、該ソ
ース／ドレイン領域上に形成されたコンタクトプラグと
からなり、前記ゲート電極とコンタクトプラグとがサイ
ドウォール絶縁膜のみにより電気的に分離され、前記ゲ
ート電極の一部又は全部がコンタクトプラグと同一材料
によって形成され、前記ゲート電極とコンタクトプラグ
とが同一の高さで形成されて構成される半導体装置が提
供される。
ート絶縁膜を介して形成されたゲート電極と、ゲート電
極の側壁に形成されたサイドウォール絶縁膜と、前記半
導体基板内に形成されたソース／ドレイン領域と、該ソ
ース／ドレイン領域上に形成されたコンタクトプラグと
からなり、前記ゲート電極とコンタクトプラグとがサイ
ドウォール絶縁膜のみにより電気的に分離され、前記ゲ
ート電極の一部又は全部がコンタクトプラグと同一材料
によって形成され、前記ゲート電極とコンタクトプラグ
とが同一の高さで形成されて構成される半導体装置が提
供される。
【００１７】
【発明の実施の形態】本発明の半導体装置の製造方法
は、工程（ａ）において、半導体基板上にゲート絶縁膜
を介してダミーゲートパターンを形成する。ここで、本
発明で使用することができる半導体基板としては、通
常、半導体装置に使用されるものであれば特に限定され
るものではなく、例えば、シリコン、ゲルマニウム等の
元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化
合物半導体が挙げられる。また、ＳＯＩ基板又は多層Ｓ
ＯＩ基板等の種々の基板を用いてもよい。さらに、エピ
タキシャル半導体層を表面に成長させたいわゆるエピタ
キシャル基板でもよい。なかでもシリコン基板が好まし
い。この半導体基板上には、素子分離領域が形成されて
いることが好ましく、さらにトランジスタ、キャパシ
タ、抵抗等の素子、層間絶縁膜、これらによる回路、半
導体装置等が組み合わせられて、シングル又はマルチレ
イヤー構造で形成されていてもよい。なお、素子分離領
域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々
の素子分離膜により形成することができる。なかでもＳ
ＴＩ膜が好ましい。また、この半導体基板の表面には、
１以上のｎ型又はｐ型の高濃度不純物領域（ウェル）が
形成されていてもよい。
は、工程（ａ）において、半導体基板上にゲート絶縁膜
を介してダミーゲートパターンを形成する。ここで、本
発明で使用することができる半導体基板としては、通
常、半導体装置に使用されるものであれば特に限定され
るものではなく、例えば、シリコン、ゲルマニウム等の
元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化
合物半導体が挙げられる。また、ＳＯＩ基板又は多層Ｓ
ＯＩ基板等の種々の基板を用いてもよい。さらに、エピ
タキシャル半導体層を表面に成長させたいわゆるエピタ
キシャル基板でもよい。なかでもシリコン基板が好まし
い。この半導体基板上には、素子分離領域が形成されて
いることが好ましく、さらにトランジスタ、キャパシ
タ、抵抗等の素子、層間絶縁膜、これらによる回路、半
導体装置等が組み合わせられて、シングル又はマルチレ
イヤー構造で形成されていてもよい。なお、素子分離領
域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々
の素子分離膜により形成することができる。なかでもＳ
ＴＩ膜が好ましい。また、この半導体基板の表面には、
１以上のｎ型又はｐ型の高濃度不純物領域（ウェル）が
形成されていてもよい。
【００１８】ゲート絶縁膜は、通常トランジスタのゲー
ト絶縁膜として機能し得る絶縁膜、例えば、シリコン酸
化膜（ＣＶＤ−ＳｉＯ2膜、熱−ＳｉＯ2膜）又はシリコ
ン窒化膜等の絶縁膜、Ｔａ2Ｏ5等の高誘電体膜、又はこ
れらの積層膜等を用いることができる。膜厚は、特に限
定されるものではなく、例えば、絶縁膜は０．１〜２０
ｎｍ程度、高誘電体膜は５〜５０ｎｍ程度が挙げられ
る。ゲート絶縁膜は、熱酸化法、ＣＶＤ法、スパッタ
法、蒸着法、陽極酸化法等又はこれらの組み合わせによ
り形成することができる。
ト絶縁膜として機能し得る絶縁膜、例えば、シリコン酸
化膜（ＣＶＤ−ＳｉＯ2膜、熱−ＳｉＯ2膜）又はシリコ
ン窒化膜等の絶縁膜、Ｔａ2Ｏ5等の高誘電体膜、又はこ
れらの積層膜等を用いることができる。膜厚は、特に限
定されるものではなく、例えば、絶縁膜は０．１〜２０
ｎｍ程度、高誘電体膜は５〜５０ｎｍ程度が挙げられ
る。ゲート絶縁膜は、熱酸化法、ＣＶＤ法、スパッタ
法、蒸着法、陽極酸化法等又はこれらの組み合わせによ
り形成することができる。
【００１９】ダミーゲートパターンは、ゲート電極を形
成する領域に予備的に形成しておくパターンを意味し、
その形状、膜厚等は、得ようとするゲート電極の機能、
このゲート電極から構成される半導体装置の特性及び機
能等により適宜調整することができる。例えば、ダミー
ゲートパターンの膜厚としては、２００〜６００ｎｍ程
度が挙げられる。また、ダミーゲートパターンは、ゲー
ト電極を形成する前に、除去されるパターンであるた
め、除去する条件等に応じてその材料を適宜選択するこ
とができる。例えば、ポリシリコン、アモルファスシリ
コン等の半導体；アルミニウム、ニッケル等の金属又は
合金；タンタル、タングステン等の高融点金属；シリコ
ン酸化膜（熱酸化膜、低温酸化膜：ＬＴＯ膜等、高温酸
化膜：ＨＴＯ膜）、シリコン窒化膜、ＳＯＧ膜、ＰＳＧ
膜、ＢＳＧ膜、ＢＰＳＧ膜等の絶縁膜；ＰＺＴ、ＰＬＺ
Ｔ、強誘電体膜又は反強誘電体膜等の誘電体；の単層膜
又は積層膜等が挙げられる。なかでも、絶縁膜、とくに
シリコン窒化膜、シリコン酸化膜が好ましく、シリコン
窒化膜がより好ましい。ダミーゲートパターンの形成
は、半導体基板上全面にダミーゲートパターンを形成す
る材料膜を堆積し、公知の方法、例えばフォトリソグラ
フィ及びエッチング工程により、所望の形状にパターニ
ングすることにより形成することができる。
成する領域に予備的に形成しておくパターンを意味し、
その形状、膜厚等は、得ようとするゲート電極の機能、
このゲート電極から構成される半導体装置の特性及び機
能等により適宜調整することができる。例えば、ダミー
ゲートパターンの膜厚としては、２００〜６００ｎｍ程
度が挙げられる。また、ダミーゲートパターンは、ゲー
ト電極を形成する前に、除去されるパターンであるた
め、除去する条件等に応じてその材料を適宜選択するこ
とができる。例えば、ポリシリコン、アモルファスシリ
コン等の半導体；アルミニウム、ニッケル等の金属又は
合金；タンタル、タングステン等の高融点金属；シリコ
ン酸化膜（熱酸化膜、低温酸化膜：ＬＴＯ膜等、高温酸
化膜：ＨＴＯ膜）、シリコン窒化膜、ＳＯＧ膜、ＰＳＧ
膜、ＢＳＧ膜、ＢＰＳＧ膜等の絶縁膜；ＰＺＴ、ＰＬＺ
Ｔ、強誘電体膜又は反強誘電体膜等の誘電体；の単層膜
又は積層膜等が挙げられる。なかでも、絶縁膜、とくに
シリコン窒化膜、シリコン酸化膜が好ましく、シリコン
窒化膜がより好ましい。ダミーゲートパターンの形成
は、半導体基板上全面にダミーゲートパターンを形成す
る材料膜を堆積し、公知の方法、例えばフォトリソグラ
フィ及びエッチング工程により、所望の形状にパターニ
ングすることにより形成することができる。
【００２０】工程（ｂ）において、ダミーゲートパター
ンの側壁にサイドウォール絶縁膜を形成する。サイドウ
ォール絶縁膜は、例えば、上述した絶縁膜の単層膜又は
積層膜により形成することができる。なかでも、ダミー
ゲートパターンを構成する膜とは異なる膜、特に、後工
程でダミーコンタクトパターンを除去する際に、ダミー
ゲートパターンとの選択比が大きくなる材料を選択する
ことが好ましい。具体的には、ダミーゲートパターンが
シリコン窒化膜の場合には、シリコン酸化膜等が挙げら
れる。サイドウォール絶縁膜は、公知の方法、例えば、
絶縁膜を、得られた半導体基板上全面に形成し、ＲＩＥ
等の異方性エッチングによってエッチバックして形成す
ることができる。
ンの側壁にサイドウォール絶縁膜を形成する。サイドウ
ォール絶縁膜は、例えば、上述した絶縁膜の単層膜又は
積層膜により形成することができる。なかでも、ダミー
ゲートパターンを構成する膜とは異なる膜、特に、後工
程でダミーコンタクトパターンを除去する際に、ダミー
ゲートパターンとの選択比が大きくなる材料を選択する
ことが好ましい。具体的には、ダミーゲートパターンが
シリコン窒化膜の場合には、シリコン酸化膜等が挙げら
れる。サイドウォール絶縁膜は、公知の方法、例えば、
絶縁膜を、得られた半導体基板上全面に形成し、ＲＩＥ
等の異方性エッチングによってエッチバックして形成す
ることができる。
【００２１】なお、サイドウォール絶縁膜の膜厚は、後
に形成されるゲート電極とコンタクトプラグとを電気的
に分離することができる程度で、かつ所望の機能が得ら
れるＬＤＤ領域を形成することができるように設定する
ことが好ましい。例えば、ダミーゲートパターン側壁上
のサイドウォール絶縁膜の最も厚膜部分での膜厚は、１
０〜５０ｎｍ程度が挙げられる。
に形成されるゲート電極とコンタクトプラグとを電気的
に分離することができる程度で、かつ所望の機能が得ら
れるＬＤＤ領域を形成することができるように設定する
ことが好ましい。例えば、ダミーゲートパターン側壁上
のサイドウォール絶縁膜の最も厚膜部分での膜厚は、１
０〜５０ｎｍ程度が挙げられる。
【００２２】工程（ｃ）少なくともコンタクトプラグ形
成領域にダミーゲートパターンと同一材料の膜を形成す
る。コンタクトプラグ形成領域とは、半導体基板、つま
りソース／ドレイン領域とゲート電極より上層の配線と
を接続するための領域であり、通常、ソース／ドレイン
領域上の領域を意味する。ダミーゲートパターンと同一
材料の膜は、材料が同一であるのみならず、同一の方法
で形成した同質の膜であることが好ましい。この膜の膜
厚は、ダミーゲートパターンよりも薄膜であってもよい
が、ダミーゲートパターンと同程度又はそれ以上である
ことが好ましい。
成領域にダミーゲートパターンと同一材料の膜を形成す
る。コンタクトプラグ形成領域とは、半導体基板、つま
りソース／ドレイン領域とゲート電極より上層の配線と
を接続するための領域であり、通常、ソース／ドレイン
領域上の領域を意味する。ダミーゲートパターンと同一
材料の膜は、材料が同一であるのみならず、同一の方法
で形成した同質の膜であることが好ましい。この膜の膜
厚は、ダミーゲートパターンよりも薄膜であってもよい
が、ダミーゲートパターンと同程度又はそれ以上である
ことが好ましい。
【００２３】例えば、この膜は、ダミーゲートパターン
及びサイドウォール絶縁膜に隣接してこれらの外周を囲
む領域のみに；このような外周を囲む領域を含む領域
に；あるいは後述する工程（ｄ）で形成する層間絶縁膜
をかねて、得られた半導体基板上全面に形成してもよ
い。なお、この膜は、ダミーゲートパターンを完全に被
覆しないように、好ましくは、ダミーゲートパターンの
表面が露出するように、ダミーゲートパターンの上面と
面一になるように平坦化することが好ましい。このよう
な領域への膜の形成は、得られた半導体基板上全面に膜
を堆積し；任意にフォトリソグラフィ及びエッチング工
程によりパターニングし；任意にＣＭＰ法等により表面
を平坦化することにより形成することができる。
及びサイドウォール絶縁膜に隣接してこれらの外周を囲
む領域のみに；このような外周を囲む領域を含む領域
に；あるいは後述する工程（ｄ）で形成する層間絶縁膜
をかねて、得られた半導体基板上全面に形成してもよ
い。なお、この膜は、ダミーゲートパターンを完全に被
覆しないように、好ましくは、ダミーゲートパターンの
表面が露出するように、ダミーゲートパターンの上面と
面一になるように平坦化することが好ましい。このよう
な領域への膜の形成は、得られた半導体基板上全面に膜
を堆積し；任意にフォトリソグラフィ及びエッチング工
程によりパターニングし；任意にＣＭＰ法等により表面
を平坦化することにより形成することができる。
【００２４】工程（ｄ）において、ダミーゲートパター
ンと同一材料の膜の周囲の半導体基板上に層間絶縁膜を
形成する。層間絶縁膜としては、上層配線と下層配線と
を電気的に分離することができる膜であれば、その材料
及び膜厚は特に限定されるものではなく、例えば、上述
の絶縁膜の中から選択することができ、ダミーゲートパ
ターンの膜厚と同等又は厚膜とすることができる。層間
絶縁膜は、得られた半導体基板上全面に形成し、ＣＭＰ
法等により層間絶縁膜の表面を、ダミーゲートパターン
及びその外周の同一材料の膜の表面が露出するまで平坦
化することが好ましく、さらに、サイドウォール絶縁膜
の上が平面状になるまで、層間絶縁膜、ダミーゲートパ
ターン、同一材料の膜及びサイドウォール絶縁膜を平坦
化することが好ましい。なお、この工程は、必ずしも工
程（ｃ）と独立して行うことは必要ではなく、工程
（ｃ）と（ｄ）とを１工程として、ダミーゲートパター
ンと同一材料であって層間絶縁膜となり得る材料を選択
し、その材料からなる膜を、コンタクトプラグ形成領域
を含む半導体基板上全面に形成してもよい。
ンと同一材料の膜の周囲の半導体基板上に層間絶縁膜を
形成する。層間絶縁膜としては、上層配線と下層配線と
を電気的に分離することができる膜であれば、その材料
及び膜厚は特に限定されるものではなく、例えば、上述
の絶縁膜の中から選択することができ、ダミーゲートパ
ターンの膜厚と同等又は厚膜とすることができる。層間
絶縁膜は、得られた半導体基板上全面に形成し、ＣＭＰ
法等により層間絶縁膜の表面を、ダミーゲートパターン
及びその外周の同一材料の膜の表面が露出するまで平坦
化することが好ましく、さらに、サイドウォール絶縁膜
の上が平面状になるまで、層間絶縁膜、ダミーゲートパ
ターン、同一材料の膜及びサイドウォール絶縁膜を平坦
化することが好ましい。なお、この工程は、必ずしも工
程（ｃ）と独立して行うことは必要ではなく、工程
（ｃ）と（ｄ）とを１工程として、ダミーゲートパター
ンと同一材料であって層間絶縁膜となり得る材料を選択
し、その材料からなる膜を、コンタクトプラグ形成領域
を含む半導体基板上全面に形成してもよい。
【００２５】工程（ｅ）において、ダミーゲートパター
ンとコンタクト形成領域上に配置されるダミーゲートパ
ターンと同一材料の膜とを除去して層間絶縁膜に溝を形
成する。ダミーゲートパターン及びこれと同一材料の膜
を除去する方法としては、例えば、ふっ酸、熱リン酸、
硝酸、硫酸等を用いたウェットエッチング、スパッタリ
ング法、反応性イオンエッチング法、プラズマエッチン
グ法等のドライエッチング法等種々の方法が挙げられ
る。
ンとコンタクト形成領域上に配置されるダミーゲートパ
ターンと同一材料の膜とを除去して層間絶縁膜に溝を形
成する。ダミーゲートパターン及びこれと同一材料の膜
を除去する方法としては、例えば、ふっ酸、熱リン酸、
硝酸、硫酸等を用いたウェットエッチング、スパッタリ
ング法、反応性イオンエッチング法、プラズマエッチン
グ法等のドライエッチング法等種々の方法が挙げられ
る。
【００２６】なお、層間絶縁膜が、ダミーゲートパター
ンと同一材料の膜と、１工程で一体的に形成されている
場合には、ダミーゲートパターン、サイドウォール絶縁
膜及びコンタクトプラグ形成領域であり、かつサイドウ
ォール絶縁膜に隣接するこれらを囲む外周領域に開口を
有するレジストパターンをマスクとして用いて、上述の
ウェットエッチング又はドライエッチングにより除去す
ることができる。また、先の工程においてサイドウォー
ル絶縁膜の上が平坦化されていない場合は、溝を形成し
た後、サイドウォール絶縁膜の上を平坦化してもよい。
ンと同一材料の膜と、１工程で一体的に形成されている
場合には、ダミーゲートパターン、サイドウォール絶縁
膜及びコンタクトプラグ形成領域であり、かつサイドウ
ォール絶縁膜に隣接するこれらを囲む外周領域に開口を
有するレジストパターンをマスクとして用いて、上述の
ウェットエッチング又はドライエッチングにより除去す
ることができる。また、先の工程においてサイドウォー
ル絶縁膜の上が平坦化されていない場合は、溝を形成し
た後、サイドウォール絶縁膜の上を平坦化してもよい。
【００２７】工程（ｆ）において、溝内に導電材を埋め
込んでゲート電極とコンタクトプラグとを形成する。こ
こで使用することができる導電材は、アルミニウム、ル
テニウム、銅、金、銀、ニッケル等の金属、タンタル、
タングステン、チタン等の高融点金属、ＴｉＮ、ＷＮｘ
等の窒化物、ポシリコン、高融点金属のシリサイド又は
ポリサイド、等の単独又は合金の単層膜又は積層膜等が
挙げられる。これらは、蒸着法、スパッタ法、ＣＶＤ
法、ＥＢ法等の種々の方法で形成することができる。導
電材の膜厚は特に限定されるものではないが、溝を完全
に埋め込むことができる膜厚が好ましく、例えば、１０
０〜６００ｎｍ程度が挙げられる。
込んでゲート電極とコンタクトプラグとを形成する。こ
こで使用することができる導電材は、アルミニウム、ル
テニウム、銅、金、銀、ニッケル等の金属、タンタル、
タングステン、チタン等の高融点金属、ＴｉＮ、ＷＮｘ
等の窒化物、ポシリコン、高融点金属のシリサイド又は
ポリサイド、等の単独又は合金の単層膜又は積層膜等が
挙げられる。これらは、蒸着法、スパッタ法、ＣＶＤ
法、ＥＢ法等の種々の方法で形成することができる。導
電材の膜厚は特に限定されるものではないが、溝を完全
に埋め込むことができる膜厚が好ましく、例えば、１０
０〜６００ｎｍ程度が挙げられる。
【００２８】導電材を溝内に埋め込んでゲート電極とコ
ンタクトプラグとを形成する方法としては、導電材を、
溝を含む半導体基板上全面に形成し、導電材の表面を、
例えば、ＣＭＰ法により層間絶縁膜が露出するまで平坦
化する方法が挙げられる。また、本発明の半導体装置の
別の製造方法として、工程（ａ’）において、まず、半
導体基板上にゲート絶縁膜を介して所定形状の導電膜
と、この導電膜上にダミーゲートパターンを形成する。
この工程でのゲート絶縁膜の形成は、実質的に工程
（ａ）と同様に行うことができる。ここで使用すること
ができる導電膜としては、導電材として上記したものと
同様のものが挙げられる。なかでもポリシリコン膜が好
ましい。導電膜の膜厚は特に限定されるものではなく、
得ようとするゲート電極の膜厚等を考慮して適宜調整す
ることができる。この工程におけるダミーゲートパター
ンは、工程（ａ）に準じて、導電膜上に形成し、導電膜
と同時にパターニングすることにより形成することがで
きる。
ンタクトプラグとを形成する方法としては、導電材を、
溝を含む半導体基板上全面に形成し、導電材の表面を、
例えば、ＣＭＰ法により層間絶縁膜が露出するまで平坦
化する方法が挙げられる。また、本発明の半導体装置の
別の製造方法として、工程（ａ’）において、まず、半
導体基板上にゲート絶縁膜を介して所定形状の導電膜
と、この導電膜上にダミーゲートパターンを形成する。
この工程でのゲート絶縁膜の形成は、実質的に工程
（ａ）と同様に行うことができる。ここで使用すること
ができる導電膜としては、導電材として上記したものと
同様のものが挙げられる。なかでもポリシリコン膜が好
ましい。導電膜の膜厚は特に限定されるものではなく、
得ようとするゲート電極の膜厚等を考慮して適宜調整す
ることができる。この工程におけるダミーゲートパター
ンは、工程（ａ）に準じて、導電膜上に形成し、導電膜
と同時にパターニングすることにより形成することがで
きる。
【００２９】工程（ｂ’）において、導電膜及びダミー
ゲートパターンの側壁にサイドウォール絶縁膜を形成す
る。この工程は、工程（ｂ）と同様に行うことができ
る。工程（ｆ’）において、溝内に導電材を埋め込む。
導電材を埋め込む方法は、工程（ｆ）と同様に行うこと
ができる。これにより、コンタクトプラグと、導電材／
導電膜の積層構造からなるゲート電極とを形成すること
ができる。さらに、本発明の半導体装置の別の製造方法
では、工程（ａ”）において、半導体基板上にゲート絶
縁膜を介して複数のダミーゲートパターンを形成する。
この工程は、工程（ａ）と実質的に同様に行うことがで
きる。
ゲートパターンの側壁にサイドウォール絶縁膜を形成す
る。この工程は、工程（ｂ）と同様に行うことができ
る。工程（ｆ’）において、溝内に導電材を埋め込む。
導電材を埋め込む方法は、工程（ｆ）と同様に行うこと
ができる。これにより、コンタクトプラグと、導電材／
導電膜の積層構造からなるゲート電極とを形成すること
ができる。さらに、本発明の半導体装置の別の製造方法
では、工程（ａ”）において、半導体基板上にゲート絶
縁膜を介して複数のダミーゲートパターンを形成する。
この工程は、工程（ａ）と実質的に同様に行うことがで
きる。
【００３０】工程（ｃ”）において、ダミーゲートパタ
ーン間であって、コンタクトプラグ形成領域に、ダミー
コンタクトパターンをセルフアラインで形成する。ここ
で、ダミーコンタクトパターンとは、コンタクトプラグ
を形成する領域に予備的に形成しておくパターンを意味
し、その形状、膜厚等は、得ようとするコンタクトプラ
グの機能等により適宜調整することができる。また、ダ
ミーコンタクトパターンは、コンタクトプラグを形成す
る前に除去されるパターンであるため、除去する条件等
によって、ダミーゲートパターンとして上述した材料の
中から適宜選択することができる。例えば、ダミーコン
タクトパターンがダミーゲートパターンと同様の膜厚と
する場合には、同一材料であることが好ましい。また、
ダミーコンタクトパターンとして、ダミーゲートパター
ンと異なる材料、具体的には、エッチングされにくい材
料を選択する場合には、ダミーゲートパターンとの選択
比を考慮して、ダミーゲートパターンよりも薄膜で形成
することが好ましい。ダミーコンタクトパターンがダミ
ーゲートパターンと同様の膜厚、同一材料で形成される
ことがより好ましい。
ーン間であって、コンタクトプラグ形成領域に、ダミー
コンタクトパターンをセルフアラインで形成する。ここ
で、ダミーコンタクトパターンとは、コンタクトプラグ
を形成する領域に予備的に形成しておくパターンを意味
し、その形状、膜厚等は、得ようとするコンタクトプラ
グの機能等により適宜調整することができる。また、ダ
ミーコンタクトパターンは、コンタクトプラグを形成す
る前に除去されるパターンであるため、除去する条件等
によって、ダミーゲートパターンとして上述した材料の
中から適宜選択することができる。例えば、ダミーコン
タクトパターンがダミーゲートパターンと同様の膜厚と
する場合には、同一材料であることが好ましい。また、
ダミーコンタクトパターンとして、ダミーゲートパター
ンと異なる材料、具体的には、エッチングされにくい材
料を選択する場合には、ダミーゲートパターンとの選択
比を考慮して、ダミーゲートパターンよりも薄膜で形成
することが好ましい。ダミーコンタクトパターンがダミ
ーゲートパターンと同様の膜厚、同一材料で形成される
ことがより好ましい。
【００３１】ダミーコンタクトパターンは、半導体基板
上全面にダミーコンタクトパターンを形成する材料膜を
堆積し、ダミーゲートパターンの表面が露出するまでＣ
ＭＰ法等によって平坦化することにより、ダミーゲート
パターンの間にサイドウォール絶縁膜を介して自己整合
的に埋め込み、形成することができる。
上全面にダミーコンタクトパターンを形成する材料膜を
堆積し、ダミーゲートパターンの表面が露出するまでＣ
ＭＰ法等によって平坦化することにより、ダミーゲート
パターンの間にサイドウォール絶縁膜を介して自己整合
的に埋め込み、形成することができる。
【００３２】工程（ｅ”）は、工程（ｅ）と実質的に同
様の方法で行うことができる。さらに、本発明の半導体
装置の別の製造方法では、上記の各製造方法中の工程を
任意の組み合わせとする、すなわち、工程（ａ’）、
（ｂ’）、（ｃ”）、（ｄ”）及び（ｆ’）を組み合わ
せることにより、実現することができる。また、本発明
の半導体装置のさらに別の製造方法では、工程（aa）に
おいて、半導体基板上に複数のダミーゲートパターンを
形成する。ここでのダミーゲートパターンは、工程
（ａ）でのダミーゲートパターンの形成と同様に行うこ
とができる。
様の方法で行うことができる。さらに、本発明の半導体
装置の別の製造方法では、上記の各製造方法中の工程を
任意の組み合わせとする、すなわち、工程（ａ’）、
（ｂ’）、（ｃ”）、（ｄ”）及び（ｆ’）を組み合わ
せることにより、実現することができる。また、本発明
の半導体装置のさらに別の製造方法では、工程（aa）に
おいて、半導体基板上に複数のダミーゲートパターンを
形成する。ここでのダミーゲートパターンは、工程
（ａ）でのダミーゲートパターンの形成と同様に行うこ
とができる。
【００３３】工程（cc）において、ダミーゲートパター
ン間であって、コンタクトプラグ形成領域に導電材を埋
め込んでコンタクトプラグを形成する。ここでの導電材
の種類及び埋め込み方法は、実質的に工程（ｆ）と同様
に行うことができる。工程（dd）において、ダミーゲー
トパターンを除去して溝を形成する。この工程は、実質
的に工程（ｅ）及び（ｅ”）と同様に行うことができ
る。工程（ee）において、少なくとも溝底面にゲート絶
縁膜を形成する。ここでゲート絶縁膜の形成は、工程
（ａ）におけるゲート絶縁膜の形成と実質的に同様に行
うことができる。なお、ゲート絶縁膜は、溝底面のみな
らず、コンタクトプラグ、サイドウォール絶縁膜を含む
基板上全面に形成してもよい。
ン間であって、コンタクトプラグ形成領域に導電材を埋
め込んでコンタクトプラグを形成する。ここでの導電材
の種類及び埋め込み方法は、実質的に工程（ｆ）と同様
に行うことができる。工程（dd）において、ダミーゲー
トパターンを除去して溝を形成する。この工程は、実質
的に工程（ｅ）及び（ｅ”）と同様に行うことができ
る。工程（ee）において、少なくとも溝底面にゲート絶
縁膜を形成する。ここでゲート絶縁膜の形成は、工程
（ａ）におけるゲート絶縁膜の形成と実質的に同様に行
うことができる。なお、ゲート絶縁膜は、溝底面のみな
らず、コンタクトプラグ、サイドウォール絶縁膜を含む
基板上全面に形成してもよい。
【００３４】工程（ff）において、溝内に導電材を埋め
込んでゲート電極を形成する。この工程は、実質的に
（ｆ）と同様に行うことができる。なお、本発明の半導
体記憶装置の製造方法においては、所望の工程前、中、
後に、低濃度及び／又は高濃度不純物層を形成するため
のイオン注入を行うことが好ましい。イオン注入は、不
純物層の形成位置、不純物濃度、イオン注入方法等に応
じて、基板に対して垂直な方向から又は所定角度傾斜さ
せて行ってもよい。このようなイオン注入により、シン
グル構造、ＬＤＤ構造、ＤＤＤ構造等のソース／ドレイ
ン領域等を形成することができる。また、半導体装置を
形成するための公知の方法により、任意に、閾値調整の
ためのイオン注入、熱処理、サリサイド工程、絶縁膜の
形成、絶縁膜の緻密化、コンタクトホールの形成及び／
又は配線層の形成等を行うことが好ましい。例えば、熱
処理は、大気中、酸素雰囲気又は窒素雰囲気下で、６０
０〜９００℃程度の温度範囲で、１秒間〜５分間程度、
炉アニール、ＲＴＡ（Rapid Thermal Anneal）法等によ
り、不純物の活性化、絶縁膜の緻密化又は平坦化等とし
て行うことができる。以下、本発明の半導体装置及びそ
の製造方法の実施の形態を図面を参照して詳細に説明す
る。
込んでゲート電極を形成する。この工程は、実質的に
（ｆ）と同様に行うことができる。なお、本発明の半導
体記憶装置の製造方法においては、所望の工程前、中、
後に、低濃度及び／又は高濃度不純物層を形成するため
のイオン注入を行うことが好ましい。イオン注入は、不
純物層の形成位置、不純物濃度、イオン注入方法等に応
じて、基板に対して垂直な方向から又は所定角度傾斜さ
せて行ってもよい。このようなイオン注入により、シン
グル構造、ＬＤＤ構造、ＤＤＤ構造等のソース／ドレイ
ン領域等を形成することができる。また、半導体装置を
形成するための公知の方法により、任意に、閾値調整の
ためのイオン注入、熱処理、サリサイド工程、絶縁膜の
形成、絶縁膜の緻密化、コンタクトホールの形成及び／
又は配線層の形成等を行うことが好ましい。例えば、熱
処理は、大気中、酸素雰囲気又は窒素雰囲気下で、６０
０〜９００℃程度の温度範囲で、１秒間〜５分間程度、
炉アニール、ＲＴＡ（Rapid Thermal Anneal）法等によ
り、不純物の活性化、絶縁膜の緻密化又は平坦化等とし
て行うことができる。以下、本発明の半導体装置及びそ
の製造方法の実施の形態を図面を参照して詳細に説明す
る。
【００３５】実施の形態１ まず、図１（ａ）に示すように、不純物濃度５×１０15
ｃｍ-3程度のｐ型シリコン基板１１の（１００）面に、
ｎチャネルトランジスタ形成領域にはｐウエル（図示せ
ず）を、ｐチャネルトランジスタ形成領域にはｎウエル
（図示せず）をそれぞれ形成する。その後、ＲＩＥ法に
よりシリコン基板１１に溝を掘り、その溝に絶縁膜を埋
め込んで、いわゆるトレンチ素子分離層１２（トレンチ
深さ約０．２μｍ程度のＳＴＩ）を形成する。得られた
シリコン基板１１上全面にＣＶＤ−ＳｉＯ2膜もしくは
熱−ＳｉＯ2膜（膜厚は約３ｎｍ程度）、又は高誘電体
膜（例えばＴａ2Ｏ5膜、膜厚は２０ｎｍ程度）からなる
ゲート絶縁膜１３を堆積する。
ｃｍ-3程度のｐ型シリコン基板１１の（１００）面に、
ｎチャネルトランジスタ形成領域にはｐウエル（図示せ
ず）を、ｐチャネルトランジスタ形成領域にはｎウエル
（図示せず）をそれぞれ形成する。その後、ＲＩＥ法に
よりシリコン基板１１に溝を掘り、その溝に絶縁膜を埋
め込んで、いわゆるトレンチ素子分離層１２（トレンチ
深さ約０．２μｍ程度のＳＴＩ）を形成する。得られた
シリコン基板１１上全面にＣＶＤ−ＳｉＯ2膜もしくは
熱−ＳｉＯ2膜（膜厚は約３ｎｍ程度）、又は高誘電体
膜（例えばＴａ2Ｏ5膜、膜厚は２０ｎｍ程度）からなる
ゲート絶縁膜１３を堆積する。
【００３６】次に、図１（ｂ）に示すように、このゲー
ト絶縁膜１３上にダミーゲートパターン用のシリコン窒
化膜を４００ｎｍ程度の膜厚に堆積し、これをリソグラ
フィ工程で形成したレジストパターン（図示せず）をマ
スクとして用いてＲＩＥ法によりエッチングし、ダミー
ゲートパターン１４を形成する。ＬＤＤ構造を形成する
ため、ダミーゲートパターン１４をマスクとして用い
て、ｎチャネルトランジスタの場合には、例えばリン
（Ｐ+）イオンを７０ｋｅＶ、４×１０13ｃｍ-2程度注
入し、ｎ-型拡散領域１５ａを形成する。
ト絶縁膜１３上にダミーゲートパターン用のシリコン窒
化膜を４００ｎｍ程度の膜厚に堆積し、これをリソグラ
フィ工程で形成したレジストパターン（図示せず）をマ
スクとして用いてＲＩＥ法によりエッチングし、ダミー
ゲートパターン１４を形成する。ＬＤＤ構造を形成する
ため、ダミーゲートパターン１４をマスクとして用い
て、ｎチャネルトランジスタの場合には、例えばリン
（Ｐ+）イオンを７０ｋｅＶ、４×１０13ｃｍ-2程度注
入し、ｎ-型拡散領域１５ａを形成する。
【００３７】続いて、ＳｉＯ2膜を全面に堆積し、全面
のＲＩＥ法によるエッチバックを行い、ダミーゲートパ
ターン１４の側壁に膜厚２０ｎｍ程度のサイドウォール
絶縁膜１６を形成する。その後、ダミーゲートパターン
１４及びサイドウォール絶縁膜１６をマスクとして用い
て、例えば砒素（Ａｓ+）イオンを３０ｋｅＶ、５×１
０15ｃｍ-2程度注入し、ｎ+型拡散領域１５ｂを形成す
る。
のＲＩＥ法によるエッチバックを行い、ダミーゲートパ
ターン１４の側壁に膜厚２０ｎｍ程度のサイドウォール
絶縁膜１６を形成する。その後、ダミーゲートパターン
１４及びサイドウォール絶縁膜１６をマスクとして用い
て、例えば砒素（Ａｓ+）イオンを３０ｋｅＶ、５×１
０15ｃｍ-2程度注入し、ｎ+型拡散領域１５ｂを形成す
る。
【００３８】次に、図１（ｃ）に示すように、シリコン
基板１１上にシリコン窒化膜を４００ｎｍ程度の膜厚に
堆積し、平坦化を行った後、シリコン窒化膜をリソグラ
フィ工程で形成したレジストをマスクとして用いてＲＩ
Ｅ法によりエッチングし、サイドウォール絶縁膜１６を
囲み、後の工程でコンタクト孔を形成するために除去さ
れるダミーコンタクトパターン１７を形成する。
基板１１上にシリコン窒化膜を４００ｎｍ程度の膜厚に
堆積し、平坦化を行った後、シリコン窒化膜をリソグラ
フィ工程で形成したレジストをマスクとして用いてＲＩ
Ｅ法によりエッチングし、サイドウォール絶縁膜１６を
囲み、後の工程でコンタクト孔を形成するために除去さ
れるダミーコンタクトパターン１７を形成する。
【００３９】次いで、図１（ｄ）に示すように、シリコ
ン基板１１上全面にＣＶＤ−ＳｉＯ 2膜からなる層間絶
縁膜１８を、例えば４００ｎｍ程度堆積し、８００℃程
度のＮ2雰囲気下で３０分間程度、緻密化する。ここで
の熱処理は、ソース／ドレイン領域におけるイオン注入
領域の活性化をも兼ねている。
ン基板１１上全面にＣＶＤ−ＳｉＯ 2膜からなる層間絶
縁膜１８を、例えば４００ｎｍ程度堆積し、８００℃程
度のＮ2雰囲気下で３０分間程度、緻密化する。ここで
の熱処理は、ソース／ドレイン領域におけるイオン注入
領域の活性化をも兼ねている。
【００４０】その後、図１（ｅ）に示すように、層間絶
縁膜１８の表面をＣＭＰ法により平坦化し、さらに、ダ
ミーゲートパターン１４の表面を露出させる。この際、
ゲート電極とコンタクトとのショートを防ぐため、サイ
ドウォール絶縁膜１６の上部も平坦化してもよい。この
場合、ダミーゲートパターン１４及びダミーコンタクト
パターン１７の表面が露出した時点で熱燐酸あるいはＲ
ＩＥによりダミーゲートパターン１４及びダミーコンタ
クトパターン１７の表面をエッチングすることでシリコ
ン窒化膜を後退させ、再度ＣＭＰによりサイドウォール
絶縁膜１６の上部も平坦化する。
縁膜１８の表面をＣＭＰ法により平坦化し、さらに、ダ
ミーゲートパターン１４の表面を露出させる。この際、
ゲート電極とコンタクトとのショートを防ぐため、サイ
ドウォール絶縁膜１６の上部も平坦化してもよい。この
場合、ダミーゲートパターン１４及びダミーコンタクト
パターン１７の表面が露出した時点で熱燐酸あるいはＲ
ＩＥによりダミーゲートパターン１４及びダミーコンタ
クトパターン１７の表面をエッチングすることでシリコ
ン窒化膜を後退させ、再度ＣＭＰによりサイドウォール
絶縁膜１６の上部も平坦化する。
【００４１】続いて、図２（ｆ）に示すように、熱燐酸
あるいはＲＩＥによりダミーゲートパターン１４及びダ
ミーコンタクトパターン１７を選択的に除去する。次い
で、チャネル・イオン注入を行う。ｎチャネルトランジ
スタの場合、例えば０．７Ｖ程度のしきい値電圧
（Ｖth）を設定するためには、例えば、ボロン（Ｂ+）
を１０ｋｅＶ、５×１０12ｃｍ-2程度イオン注入し、ｐ
型チャネル不純物領域（図示せず）を形成する。その
後、例えばＲＴＡを用いて８００℃、１０秒間程度の熱
処理を行う。これにより、この後工程では高温の熱処理
工程がないので、トランジスタのショート・チャネル効
果を抑えることができるようにチャネル領域の不純物プ
ロファイルを最適化できる。
あるいはＲＩＥによりダミーゲートパターン１４及びダ
ミーコンタクトパターン１７を選択的に除去する。次い
で、チャネル・イオン注入を行う。ｎチャネルトランジ
スタの場合、例えば０．７Ｖ程度のしきい値電圧
（Ｖth）を設定するためには、例えば、ボロン（Ｂ+）
を１０ｋｅＶ、５×１０12ｃｍ-2程度イオン注入し、ｐ
型チャネル不純物領域（図示せず）を形成する。その
後、例えばＲＴＡを用いて８００℃、１０秒間程度の熱
処理を行う。これにより、この後工程では高温の熱処理
工程がないので、トランジスタのショート・チャネル効
果を抑えることができるようにチャネル領域の不純物プ
ロファイルを最適化できる。
【００４２】さらに、図２（ｇ）に示すように、例え
ば、Ａｌ膜を全面に堆積し、ＣＭＰ法により表面を平坦
化し、ゲート電極１９及びコンタクトプラグ２０を形成
する。この際、サイドウォール絶縁膜１６及び層間絶縁
膜１８がＣＭＰのストッパーとしての役割を果たす。
ば、Ａｌ膜を全面に堆積し、ＣＭＰ法により表面を平坦
化し、ゲート電極１９及びコンタクトプラグ２０を形成
する。この際、サイドウォール絶縁膜１６及び層間絶縁
膜１８がＣＭＰのストッパーとしての役割を果たす。
【００４３】次に、図２（ｈ）に示すように、得られた
シリコン基板１１上全面に、プラズマＴＥＯＳ法による
ＳｉＯ2膜からなる層間絶縁膜２２を、約３００ｎｍ程
度の膜厚で堆積し、リソグラフィ工程により形成したレ
ジストパターン２３をマスクとして用いてＲＩＥ法によ
り、コンタクトプラグ２０へのコンタクト孔２４及びゲ
ート電極１９へのコンタクト孔（図示せず）を形成す
る。次いで、レジストパターン２３を除去し、図２
（ｉ）に示すように、いわゆるデュアルダマシン法で配
線を形成する。つまり、リソグラフィ工程により、配線
パターンを形成する領域に開口を有するレジストパター
ン２６を形成し、ＲＩＥ法により、層間絶縁膜２２に深
さ０．２５μｍ程度の溝２５を形成する。
シリコン基板１１上全面に、プラズマＴＥＯＳ法による
ＳｉＯ2膜からなる層間絶縁膜２２を、約３００ｎｍ程
度の膜厚で堆積し、リソグラフィ工程により形成したレ
ジストパターン２３をマスクとして用いてＲＩＥ法によ
り、コンタクトプラグ２０へのコンタクト孔２４及びゲ
ート電極１９へのコンタクト孔（図示せず）を形成す
る。次いで、レジストパターン２３を除去し、図２
（ｉ）に示すように、いわゆるデュアルダマシン法で配
線を形成する。つまり、リソグラフィ工程により、配線
パターンを形成する領域に開口を有するレジストパター
ン２６を形成し、ＲＩＥ法により、層間絶縁膜２２に深
さ０．２５μｍ程度の溝２５を形成する。
【００４４】その後、レジストパターン２６を除去す
る。図２（ｊ）に示すように、コンタクト孔２４及び溝
２５に、例えばＡｌ−Ｃｕ膜を高温スパッタなどでリフ
ローして埋め込み、ＣＭＰ法で平坦化し、配線２７を形
成する。このような半導体装置の製造方法により、コン
タクトプラグ２０をゲート電極１９に隣接して自己整合
的に形成することができ、配線のコンタクトとゲート電
極とをショートさせないように確実に分離することがで
き、しかも、サイドウォール絶縁膜１６の膜厚を調整す
ることにより、所望の間隔、つまり、最小限の間隔を有
して形成することができる。よって、実質的なゲート電
極−コンタクト間の距離を近づけることができ、ソース
／ドレイン領域における寄生抵抗を低減できるととも
に、トランジスタの素子特性を向上させることができ
る。
る。図２（ｊ）に示すように、コンタクト孔２４及び溝
２５に、例えばＡｌ−Ｃｕ膜を高温スパッタなどでリフ
ローして埋め込み、ＣＭＰ法で平坦化し、配線２７を形
成する。このような半導体装置の製造方法により、コン
タクトプラグ２０をゲート電極１９に隣接して自己整合
的に形成することができ、配線のコンタクトとゲート電
極とをショートさせないように確実に分離することがで
き、しかも、サイドウォール絶縁膜１６の膜厚を調整す
ることにより、所望の間隔、つまり、最小限の間隔を有
して形成することができる。よって、実質的なゲート電
極−コンタクト間の距離を近づけることができ、ソース
／ドレイン領域における寄生抵抗を低減できるととも
に、トランジスタの素子特性を向上させることができ
る。
【００４５】実施の形態２ まず、実施の形態１と実質的に同様に、図３（ａ）に示
すように、トレンチ素子分離層１２を有するシリコン基
板１１上に、ＴａＯ2からなるゲート絶縁膜１３、ＣＶ
Ｄ−ＳｉＯ2膜からなるダミーゲートパターン１４を形
成し、さらに、ｎ-型拡散領域１５ａ、シリコン窒化膜
からなるサイドウォール絶縁膜１６及びｎ+型拡散領域
１５ｂを形成する。次に、図３（ｂ）に示すように、実
施の形態１と実質的に同様に、シリコン基板１１上にＣ
ＶＤ−ＳｉＯ2膜からなる層間絶縁膜１８を形成し、緻
密化する。続いて、図３（ｃ）に示すように、層間絶縁
膜１８の表面をＣＭＰ法により平坦化し、ダミーゲート
パターン１４の表面を露出させる。
すように、トレンチ素子分離層１２を有するシリコン基
板１１上に、ＴａＯ2からなるゲート絶縁膜１３、ＣＶ
Ｄ−ＳｉＯ2膜からなるダミーゲートパターン１４を形
成し、さらに、ｎ-型拡散領域１５ａ、シリコン窒化膜
からなるサイドウォール絶縁膜１６及びｎ+型拡散領域
１５ｂを形成する。次に、図３（ｂ）に示すように、実
施の形態１と実質的に同様に、シリコン基板１１上にＣ
ＶＤ−ＳｉＯ2膜からなる層間絶縁膜１８を形成し、緻
密化する。続いて、図３（ｃ）に示すように、層間絶縁
膜１８の表面をＣＭＰ法により平坦化し、ダミーゲート
パターン１４の表面を露出させる。
【００４６】次いで、図３（ｄ）に示すように、リソグ
ラフィ工程で形成したレジストパターン２８をマスクと
して用いて、サイドウォール絶縁膜１６を囲み、後の工
程でコンタクトを形成する領域の層間絶縁膜１８と、ダ
ミーゲートパターン１４とを選択的に除去する。その後
の工程は、実施の形態１と同様に行うことができる。こ
のような半導体装置の製造方法により、実施の形態１と
同様の効果を得ることができる。
ラフィ工程で形成したレジストパターン２８をマスクと
して用いて、サイドウォール絶縁膜１６を囲み、後の工
程でコンタクトを形成する領域の層間絶縁膜１８と、ダ
ミーゲートパターン１４とを選択的に除去する。その後
の工程は、実施の形態１と同様に行うことができる。こ
のような半導体装置の製造方法により、実施の形態１と
同様の効果を得ることができる。
【００４７】実施の形態３ まず、実施の形態１と同様に、トレンチ素子分離層１２
を有するシリコン基板１１上にゲート絶縁膜１３を堆積
する。次いで、図４（ａ）に示すように、ゲート絶縁膜
１３上にゲート電極となるポリシリコン膜３２を２００
ｎｍ堆積し、ドーピングを行い、さらにダミーゲートパ
ターン用のシリコン窒化膜を２００ｎｍ程度の膜厚に堆
積し、これらをリソグラフィ工程で形成したレジストパ
ターン（図示せず）をマスクとして用いてＲＩＥ法など
によりエッチングしてポリシリコン膜３２をパターニン
グするとともに、後の工程でゲート電極を形成するため
に除去されるダミーゲートパターン３３を形成する。
を有するシリコン基板１１上にゲート絶縁膜１３を堆積
する。次いで、図４（ａ）に示すように、ゲート絶縁膜
１３上にゲート電極となるポリシリコン膜３２を２００
ｎｍ堆積し、ドーピングを行い、さらにダミーゲートパ
ターン用のシリコン窒化膜を２００ｎｍ程度の膜厚に堆
積し、これらをリソグラフィ工程で形成したレジストパ
ターン（図示せず）をマスクとして用いてＲＩＥ法など
によりエッチングしてポリシリコン膜３２をパターニン
グするとともに、後の工程でゲート電極を形成するため
に除去されるダミーゲートパターン３３を形成する。
【００４８】次に、ダミーゲートパターン３３をマスク
として用いて、実施の形態１と同様に、ｎ-型拡散領域
１５ａを形成する。続いて、実施の形態１と同様に、サ
イドウォール絶縁膜１６を形成する。その後、ダミーゲ
ートパターン１３及び側壁膜１６をマスクとして用い
て、実施の形態１と同様に、ｎ+型拡散領域１５ｂを形
成する。次いで、図４（ｂ）に示すように、サイドウォ
ール絶縁膜１６を囲むように、実施の形態１と同様に、
ダミーコンタクトパターン１７を形成する。続いて、図
４（ｃ）に示すように、実施の形態１と同様に、全面に
層間絶縁膜１８を形成し、図４（ｄ）に示すように、実
施の形態１と同様に、その表面を平坦化してダミーゲー
トパターン３３の表面を露出させる。
として用いて、実施の形態１と同様に、ｎ-型拡散領域
１５ａを形成する。続いて、実施の形態１と同様に、サ
イドウォール絶縁膜１６を形成する。その後、ダミーゲ
ートパターン１３及び側壁膜１６をマスクとして用い
て、実施の形態１と同様に、ｎ+型拡散領域１５ｂを形
成する。次いで、図４（ｂ）に示すように、サイドウォ
ール絶縁膜１６を囲むように、実施の形態１と同様に、
ダミーコンタクトパターン１７を形成する。続いて、図
４（ｃ）に示すように、実施の形態１と同様に、全面に
層間絶縁膜１８を形成し、図４（ｄ）に示すように、実
施の形態１と同様に、その表面を平坦化してダミーゲー
トパターン３３の表面を露出させる。
【００４９】その後、図４（ｅ）に示すように、実施の
形態１と同様に、ダミーゲートパターン３３及びダミー
コンタクトパターン１７を選択的に除去する。この際、
ダミーゲートパターン３３下のポリシリコン膜３２は除
去されずに残存する。次いで、Ｔｉ、Ｔａ、ＴａＮ、
Ｗ、ＴｉＮなどのバリアメタルを形成した後（図示せ
ず）、図４（ｆ）に示すように、実施の形態１と同様
に、例えばＡｌ膜３５を形成し、その表面を平坦化し
て、ポリシリコン膜３２とＡｌ膜３５とからなるゲート
電極３６及びＡｌ膜３５からなるコンタクトプラグ２０
を形成する。
形態１と同様に、ダミーゲートパターン３３及びダミー
コンタクトパターン１７を選択的に除去する。この際、
ダミーゲートパターン３３下のポリシリコン膜３２は除
去されずに残存する。次いで、Ｔｉ、Ｔａ、ＴａＮ、
Ｗ、ＴｉＮなどのバリアメタルを形成した後（図示せ
ず）、図４（ｆ）に示すように、実施の形態１と同様
に、例えばＡｌ膜３５を形成し、その表面を平坦化し
て、ポリシリコン膜３２とＡｌ膜３５とからなるゲート
電極３６及びＡｌ膜３５からなるコンタクトプラグ２０
を形成する。
【００５０】その後、実施の形態１と同様に、デュアル
ダマシン法により、配線２７を形成する。この半導体装
置の製造方法によれば、ゲート絶縁膜１３上にはポリシ
リコン膜３２が存在するので、オーバーエッチされるこ
とがなく、ゲート絶縁膜１３の劣化を防止することがで
きる。
ダマシン法により、配線２７を形成する。この半導体装
置の製造方法によれば、ゲート絶縁膜１３上にはポリシ
リコン膜３２が存在するので、オーバーエッチされるこ
とがなく、ゲート絶縁膜１３の劣化を防止することがで
きる。
【００５１】実施の形態４ まず、実施の形態１と同様に、トレンチ素子分離層１２
を有するシリコン基板１１上にゲート絶縁膜１３を堆積
する。次に、図５（ａ）に示すように、ゲート絶縁膜１
３上にダミーゲートパターン用のシリコン窒化膜を３０
０ｎｍ程度の膜厚に堆積し、これをリソグラフィ工程で
形成したレジストをマスクとして用いてＲＩＥ法により
エッチングし、ダミーゲートパターン１４を形成する。
この際、同時に素子分離層１２上にダミーゲートパター
ン１４ａを形成し、後工程におけるセルフアラインのダ
ミーコンタクトパターンを形成する領域に溝３７を形成
する。
を有するシリコン基板１１上にゲート絶縁膜１３を堆積
する。次に、図５（ａ）に示すように、ゲート絶縁膜１
３上にダミーゲートパターン用のシリコン窒化膜を３０
０ｎｍ程度の膜厚に堆積し、これをリソグラフィ工程で
形成したレジストをマスクとして用いてＲＩＥ法により
エッチングし、ダミーゲートパターン１４を形成する。
この際、同時に素子分離層１２上にダミーゲートパター
ン１４ａを形成し、後工程におけるセルフアラインのダ
ミーコンタクトパターンを形成する領域に溝３７を形成
する。
【００５２】次に、ダミーゲートパターン１４、１４ａ
をマスクとして用いて、実施の形態１と同様に、ｎ-型
拡散領域１５ａを形成する。続いて、実施の形態１と同
様に、ダミーゲートパターン１４、１４ａの側壁にサイ
ドウォール絶縁膜１６を形成する。その後、ダミーゲー
トパターン１４、１４ａ及びサイドウォール絶縁膜１６
をマスクとして用いて、実施の形態１と同様に、ｎ+型
拡散領域１５ｂを形成する。
をマスクとして用いて、実施の形態１と同様に、ｎ-型
拡散領域１５ａを形成する。続いて、実施の形態１と同
様に、ダミーゲートパターン１４、１４ａの側壁にサイ
ドウォール絶縁膜１６を形成する。その後、ダミーゲー
トパターン１４、１４ａ及びサイドウォール絶縁膜１６
をマスクとして用いて、実施の形態１と同様に、ｎ+型
拡散領域１５ｂを形成する。
【００５３】次いで、図５（ｂ）に示すように、溝３７
を含むシリコン基板１１上に、シリコン窒化膜３８ａを
膜厚４００ｎｍ程度で形成し、例えば、７５０℃程度の
Ｎ2雰囲気下、６０分間程度のアニール処理を行い、ソ
ース／ドレイン注入によるダメージの回復を行い、さら
に１０００℃程度のＮ2雰囲気下、１０秒間程度のＲＴ
Ａ処理を行う。続いて、図５（ｃ）に示すように、ＣＭ
Ｐ法によってシリコン窒化膜３８ａを平坦化し、ダミー
ゲートパターン１４、１４ａの表面を露出させることに
より、溝３７内にダミーコンタクトパターン３８を形成
する。
を含むシリコン基板１１上に、シリコン窒化膜３８ａを
膜厚４００ｎｍ程度で形成し、例えば、７５０℃程度の
Ｎ2雰囲気下、６０分間程度のアニール処理を行い、ソ
ース／ドレイン注入によるダメージの回復を行い、さら
に１０００℃程度のＮ2雰囲気下、１０秒間程度のＲＴ
Ａ処理を行う。続いて、図５（ｃ）に示すように、ＣＭ
Ｐ法によってシリコン窒化膜３８ａを平坦化し、ダミー
ゲートパターン１４、１４ａの表面を露出させることに
より、溝３７内にダミーコンタクトパターン３８を形成
する。
【００５４】次いで、図５（ｄ）に示すように、実施の
形態１と同様にダミーゲートパターン１４、１４ａ及び
ダミーコンタクトパターン３８を選択的に除去し、実施
の形態１と同様にチャネル・イオン注入を行う。さら
に、図５（ｅ）に示すように、実施の形態１と同様に、
例えばＡｌ膜を全面に堆積し、ＣＭＰ法により表面を平
坦化してゲート電極１９及びコンタクトプラグ２０を形
成する。
形態１と同様にダミーゲートパターン１４、１４ａ及び
ダミーコンタクトパターン３８を選択的に除去し、実施
の形態１と同様にチャネル・イオン注入を行う。さら
に、図５（ｅ）に示すように、実施の形態１と同様に、
例えばＡｌ膜を全面に堆積し、ＣＭＰ法により表面を平
坦化してゲート電極１９及びコンタクトプラグ２０を形
成する。
【００５５】次に、図６（ｆ）に示すように、実施の形
態１と同様に、得られたシリコン基板１１上全面に層間
絶縁膜２２を形成し、レジストパターン２３をマスクと
して用いてコンタクト孔２４及びゲート電極１９へのコ
ンタクト孔（図示せず）を形成する。次いで、レジスト
パターン２３を除去し、図６（ｇ）に示すように、実施
の形態１と同様に層間絶縁膜２２に、深さ０．２５μｍ
程度の溝２５を形成し、レジストパターン２６を除去す
る。
態１と同様に、得られたシリコン基板１１上全面に層間
絶縁膜２２を形成し、レジストパターン２３をマスクと
して用いてコンタクト孔２４及びゲート電極１９へのコ
ンタクト孔（図示せず）を形成する。次いで、レジスト
パターン２３を除去し、図６（ｇ）に示すように、実施
の形態１と同様に層間絶縁膜２２に、深さ０．２５μｍ
程度の溝２５を形成し、レジストパターン２６を除去す
る。
【００５６】その後、図６（ｈ）に示すように、実施の
形態１と同様に、コンタクト孔２４及び溝２５に、例え
ばＡｌ−Ｃｕ膜を埋め込み、平坦化して配線２７を形成
する。このような半導体装置の製造方法により、実施の
形態１と同様の効果を得ることができるとともに、さら
に、ダミーコンタクトパターン３８を、フォトリソグラ
フィ工程を利用してサイドウォール絶縁膜１６を囲むよ
うにパターニングする必要がなくなるため、フォト工程
を１回省略することができ、実施の形態１よりもさら製
造工程の簡略化を図ることができる。
形態１と同様に、コンタクト孔２４及び溝２５に、例え
ばＡｌ−Ｃｕ膜を埋め込み、平坦化して配線２７を形成
する。このような半導体装置の製造方法により、実施の
形態１と同様の効果を得ることができるとともに、さら
に、ダミーコンタクトパターン３８を、フォトリソグラ
フィ工程を利用してサイドウォール絶縁膜１６を囲むよ
うにパターニングする必要がなくなるため、フォト工程
を１回省略することができ、実施の形態１よりもさら製
造工程の簡略化を図ることができる。
【００５７】実施の形態５ まず、実施の形態１と同様に、トレンチ素子分離層１２
を有するシリコン基板１１上にゲート絶縁膜１３を堆積
する。次いで、図７（ａ）に示すように、実施の形態３
と同様に、膜厚２００ｎｍ程度のポリシリコン膜３２及
び膜厚２００ｎｍ程度のシリコン窒化膜３３を堆積し、
これらをパターニングしてダミーゲートパターン３３を
形成する。この際、実施の形態４と同様に、溝３７を形
成する。
を有するシリコン基板１１上にゲート絶縁膜１３を堆積
する。次いで、図７（ａ）に示すように、実施の形態３
と同様に、膜厚２００ｎｍ程度のポリシリコン膜３２及
び膜厚２００ｎｍ程度のシリコン窒化膜３３を堆積し、
これらをパターニングしてダミーゲートパターン３３を
形成する。この際、実施の形態４と同様に、溝３７を形
成する。
【００５８】次に、ダミーゲートパターン３３をマスク
として用いて、実施の形態１と同様に、ｎ-型拡散領域
１５ａを形成する。続いて、実施の形態１と同様に、サ
イドウォール絶縁膜１６を形成する。その後、ダミーゲ
ートパターン１３及びサイドウォール絶縁膜１６をマス
クとして用いて、実施の形態１と同様に、ｎ+型拡散領
域１５ｂを形成する。次いで、図７（ｂ）に示すよう
に、実施の形態４と同様に、溝３７を含むシリコン基板
１１上に、シリコン窒化膜３８ａを形成し、熱処理を行
う。
として用いて、実施の形態１と同様に、ｎ-型拡散領域
１５ａを形成する。続いて、実施の形態１と同様に、サ
イドウォール絶縁膜１６を形成する。その後、ダミーゲ
ートパターン１３及びサイドウォール絶縁膜１６をマス
クとして用いて、実施の形態１と同様に、ｎ+型拡散領
域１５ｂを形成する。次いで、図７（ｂ）に示すよう
に、実施の形態４と同様に、溝３７を含むシリコン基板
１１上に、シリコン窒化膜３８ａを形成し、熱処理を行
う。
【００５９】続いて、図７（ｃ）に示すように、実施の
形態４と同様に、シリコン窒化膜３８ａを平坦化し、ダ
ミーゲートパターン３３、３３ａの表面を露出させるこ
とにより、溝３７内にダミーコンタクトパターン３８を
形成する。その後、図７（ｄ）に示すように、実施の形
態１と同様に、ダミーゲートパターン３３、３３ａ及び
ダミーコンタクトパターン３８を選択的に除去する。
形態４と同様に、シリコン窒化膜３８ａを平坦化し、ダ
ミーゲートパターン３３、３３ａの表面を露出させるこ
とにより、溝３７内にダミーコンタクトパターン３８を
形成する。その後、図７（ｄ）に示すように、実施の形
態１と同様に、ダミーゲートパターン３３、３３ａ及び
ダミーコンタクトパターン３８を選択的に除去する。
【００６０】次いで、図７（ｅ）に示すように、実施の
形態３と同様に、例えばＡｌ膜３５を形成し、その表面
を平坦化して、ポリシリコン膜３２とＡｌ膜３５とから
なるゲート電極３６及びＡｌ膜３５からなるコンタクト
プラグ２０を形成する。その後、実施の形態１と同様
に、デュアルダマシン法により、配線２７を形成する。
この半導体装置の製造方法によれば、実施の形態４と同
様の効果が得られるとともに、さらに、ゲート絶縁膜１
３上にはポリシリコン膜３２が存在するので、オーバー
エッチされることがなく、ゲート絶縁膜１３の劣化を防
止することができる。
形態３と同様に、例えばＡｌ膜３５を形成し、その表面
を平坦化して、ポリシリコン膜３２とＡｌ膜３５とから
なるゲート電極３６及びＡｌ膜３５からなるコンタクト
プラグ２０を形成する。その後、実施の形態１と同様
に、デュアルダマシン法により、配線２７を形成する。
この半導体装置の製造方法によれば、実施の形態４と同
様の効果が得られるとともに、さらに、ゲート絶縁膜１
３上にはポリシリコン膜３２が存在するので、オーバー
エッチされることがなく、ゲート絶縁膜１３の劣化を防
止することができる。
【００６１】実施の形態６ 図８（ａ）に示すように、実施の形態１及び４と同様
に、トレンチ素子分離層１２を有するシリコン基板１１
上に、ゲート絶縁膜１３、膜厚３００ｎｍ程度のダミー
ゲートパターン１４、１４ａ、溝３７、ｎ-型拡散領域
１５ａ、ｎ+型拡散領域１５ｂ及びサイドウォール絶縁
膜１６を形成する。
に、トレンチ素子分離層１２を有するシリコン基板１１
上に、ゲート絶縁膜１３、膜厚３００ｎｍ程度のダミー
ゲートパターン１４、１４ａ、溝３７、ｎ-型拡散領域
１５ａ、ｎ+型拡散領域１５ｂ及びサイドウォール絶縁
膜１６を形成する。
【００６２】次いで、図８（ｂ）に示すように、得られ
たシリコン基板１１上に、ダミーゲートパターン１４、
１４ａを構成する膜とは異なる膜、例えば、シリコン酸
化膜３９を膜厚５ｎｍ程度で形成する。ここでのシリコ
ン酸化膜３９の膜厚は、後工程でのダミーゲートパター
ン１４、１４ａのエッチング法によって調整することが
でき、この実施の形態では、ダミーゲートパターン１
４、１４ａを構成するシリコン窒化膜とシリコン酸化膜
３９との選択比が約６０程度であることを想定して決定
している。その後、実施の形態１又は４と同様に、熱処
理を行う。
たシリコン基板１１上に、ダミーゲートパターン１４、
１４ａを構成する膜とは異なる膜、例えば、シリコン酸
化膜３９を膜厚５ｎｍ程度で形成する。ここでのシリコ
ン酸化膜３９の膜厚は、後工程でのダミーゲートパター
ン１４、１４ａのエッチング法によって調整することが
でき、この実施の形態では、ダミーゲートパターン１
４、１４ａを構成するシリコン窒化膜とシリコン酸化膜
３９との選択比が約６０程度であることを想定して決定
している。その後、実施の形態１又は４と同様に、熱処
理を行う。
【００６３】その後、図８（ｃ）に示すように、実施の
形態１に準じて、シリコン酸化膜３９をＣＭＰ法により
平坦化し、ダミーゲートパターン１４、１４ａの表面を
露出させる。次いで、図８（ｄ）に示すように、実施の
形態１と同様に、ダミーゲートパターンを除去し、チャ
ネル注入、熱処理等を行う。この際、溝３７内のシリコ
ン酸化膜３９も完全に除去される。
形態１に準じて、シリコン酸化膜３９をＣＭＰ法により
平坦化し、ダミーゲートパターン１４、１４ａの表面を
露出させる。次いで、図８（ｄ）に示すように、実施の
形態１と同様に、ダミーゲートパターンを除去し、チャ
ネル注入、熱処理等を行う。この際、溝３７内のシリコ
ン酸化膜３９も完全に除去される。
【００６４】続いて、図８（ｅ）に示すように、実施の
形態１及び４と同様に、ゲート電極１９及びコンタクト
プラグ２０を形成し、実施の形態１と同様に、デュアル
ダマシン法により、配線２７を形成する。このような半
導体装置の製造方法により、実施の形態４及び５を同様
の効果を得ることができる。
形態１及び４と同様に、ゲート電極１９及びコンタクト
プラグ２０を形成し、実施の形態１と同様に、デュアル
ダマシン法により、配線２７を形成する。このような半
導体装置の製造方法により、実施の形態４及び５を同様
の効果を得ることができる。
【００６５】実施の形態７ 図９（ａ）に示すように、実施の形態１と実質的に同様
に、シリコン基板１１上に、トレンチ素子分離層１２を
形成する。次いで、図９（ｂ）に示すように、実施の形
態４と同様に、得られたシリコン基板１１上に、ダミー
ゲートパターン１４、１４ａ、溝３７、ｎ-型拡散領域
１５ａ、ｎ+型拡散領域１５ｂ及びサイドウォール絶縁
膜１６を形成する。
に、シリコン基板１１上に、トレンチ素子分離層１２を
形成する。次いで、図９（ｂ）に示すように、実施の形
態４と同様に、得られたシリコン基板１１上に、ダミー
ゲートパターン１４、１４ａ、溝３７、ｎ-型拡散領域
１５ａ、ｎ+型拡散領域１５ｂ及びサイドウォール絶縁
膜１６を形成する。
【００６６】続いて、図９（ｃ）に示すように、得られ
たシリコン基板１１上全面に、Ｃｕ膜を形成し、ＣＭＰ
法により平坦化し、ダミーゲートパターン１４、１４ａ
の表面を露出させることにより、コンタクトプラグ２９
を形成する。その後、実施の形態１又は４と同様に熱処
理を行う。次いで、図９（ｄ）に示すように、実施の形
態１と実質的に同様に、ダミーゲートパターン１４、１
４ａを選択的に除去し、実施の形態１又は４と同様に、
チャネル・イオン注入、熱処理等を行う。
たシリコン基板１１上全面に、Ｃｕ膜を形成し、ＣＭＰ
法により平坦化し、ダミーゲートパターン１４、１４ａ
の表面を露出させることにより、コンタクトプラグ２９
を形成する。その後、実施の形態１又は４と同様に熱処
理を行う。次いで、図９（ｄ）に示すように、実施の形
態１と実質的に同様に、ダミーゲートパターン１４、１
４ａを選択的に除去し、実施の形態１又は４と同様に、
チャネル・イオン注入、熱処理等を行う。
【００６７】続いて、図９（ｅ）に示すように、実施の
形態１と実質的に同様に、得られたシリコン基板１１上
全面にゲート絶縁膜２１を形成する。ゲート絶縁膜２１
上に、図１０（ｆ）に示すように、実施の形態１と同様
に、例えば、Ａｌ膜を全面に堆積し、平坦化することに
よりゲート電極１９を形成する。さらに、図１０（ｇ）
に示すように、実施の形態１と同様に、得られたシリコ
ン基板１１上全面に層間絶縁膜２２を堆積し、レジスト
パターン２３をマスクとして用いてコンタクトプラグ２
９へのコンタクト孔２４及びゲート電極１９へのコンタ
クト孔（図示せず）を形成する。
形態１と実質的に同様に、得られたシリコン基板１１上
全面にゲート絶縁膜２１を形成する。ゲート絶縁膜２１
上に、図１０（ｆ）に示すように、実施の形態１と同様
に、例えば、Ａｌ膜を全面に堆積し、平坦化することに
よりゲート電極１９を形成する。さらに、図１０（ｇ）
に示すように、実施の形態１と同様に、得られたシリコ
ン基板１１上全面に層間絶縁膜２２を堆積し、レジスト
パターン２３をマスクとして用いてコンタクトプラグ２
９へのコンタクト孔２４及びゲート電極１９へのコンタ
クト孔（図示せず）を形成する。
【００６８】次いで、レジストパターン２３を除去し、
図１０（ｈ）に示すように、実施の形態１と同様に、い
わゆるデュアルダマシン法で配線を形成する。つまり、
レジストパターン２６を利用して溝２５を形成する。そ
の後、レジストパターン２６を除去する。図１０（ｉ）
に示すように、実施の形態１と同様に、コンタクト孔２
４及び溝２５にＡｌ−Ｃｕ膜を埋め込み、平坦化し、配
線２７を形成する。このような半導体装置の製造方法に
より、実施の形態１と同様の効果を得ることができる。
また、ゲート絶縁膜を、ゲート電極を形成する直前に形
成するため、さらにゲート絶縁膜の劣化を防止すること
ができ、信頼性の高いゲート絶縁膜を得ることができ
る。
図１０（ｈ）に示すように、実施の形態１と同様に、い
わゆるデュアルダマシン法で配線を形成する。つまり、
レジストパターン２６を利用して溝２５を形成する。そ
の後、レジストパターン２６を除去する。図１０（ｉ）
に示すように、実施の形態１と同様に、コンタクト孔２
４及び溝２５にＡｌ−Ｃｕ膜を埋め込み、平坦化し、配
線２７を形成する。このような半導体装置の製造方法に
より、実施の形態１と同様の効果を得ることができる。
また、ゲート絶縁膜を、ゲート電極を形成する直前に形
成するため、さらにゲート絶縁膜の劣化を防止すること
ができ、信頼性の高いゲート絶縁膜を得ることができ
る。
【００６９】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、コンタクトプラグをゲート電極に対して自己整合的
に形成できるため、コンタクトプラグとゲート電極との
アライメントずれに起因するショートを防止することが
できる。また、コンタクトプラグとゲート電極との距離
は、実質的にサイドウォール絶縁膜の膜厚により制御す
ることができるため、サイドウォール絶縁膜の膜厚を薄
膜化することにより、素子の占有面積をより縮小化する
ことができ、集積度を上げることができる。
ば、コンタクトプラグをゲート電極に対して自己整合的
に形成できるため、コンタクトプラグとゲート電極との
アライメントずれに起因するショートを防止することが
できる。また、コンタクトプラグとゲート電極との距離
は、実質的にサイドウォール絶縁膜の膜厚により制御す
ることができるため、サイドウォール絶縁膜の膜厚を薄
膜化することにより、素子の占有面積をより縮小化する
ことができ、集積度を上げることができる。
【００７０】また、ダミーゲートパターンの形成の前
に、予め導電膜を形成する場合には、ゲート絶縁膜がプ
ロセス中導電膜に被覆され、露出することがないため、
ゲート絶縁膜の劣化をより抑制することができる。さら
に、ダミーゲートパターンを複数形成する場合には、ダ
ミーコンタクトパターンは、ダミーゲートパターン間に
形成することができるため、ダミーコンタクトパターン
を形成するためのフォトリソグラフィ工程を省略するこ
とができ、より製造方法の簡略化を図ることができる。
に、予め導電膜を形成する場合には、ゲート絶縁膜がプ
ロセス中導電膜に被覆され、露出することがないため、
ゲート絶縁膜の劣化をより抑制することができる。さら
に、ダミーゲートパターンを複数形成する場合には、ダ
ミーコンタクトパターンは、ダミーゲートパターン間に
形成することができるため、ダミーコンタクトパターン
を形成するためのフォトリソグラフィ工程を省略するこ
とができ、より製造方法の簡略化を図ることができる。
【００７１】さらに、ゲート絶縁膜をプロセスのより後
工程とすることにより、ゲート絶縁膜の劣化をさらに防
止することができ、非常に信頼性の高い半導体装置を製
造することが可能となる。また、溝を形成する前又は後
にサイドウォール絶縁膜の上部を平坦化する場合には、
ゲート電極とコンタクトプラグとの接触をより確実に防
止することができ、ゲート電極とコンタクトプラグとの
ショートを回避することが可能となる。
工程とすることにより、ゲート絶縁膜の劣化をさらに防
止することができ、非常に信頼性の高い半導体装置を製
造することが可能となる。また、溝を形成する前又は後
にサイドウォール絶縁膜の上部を平坦化する場合には、
ゲート電極とコンタクトプラグとの接触をより確実に防
止することができ、ゲート電極とコンタクトプラグとの
ショートを回避することが可能となる。
【００７２】さらに、高温熱工程をゲート電極の形成前
に行うため、融点が低い導電材をゲート電極として用い
ることができるため、高速化等、素子特性の向上を図る
ことが可能となる。また、ダミーゲートパターンが又は
ダミーゲートとダミーコンタクトパラーンとがシリコン
窒化膜であり、サイドウォール絶縁膜がシリコン酸化膜
である場合には、溝を形成する際に、ダミーゲートパタ
ーンを容易に選択的に除去することができ、半導体装置
を簡便に製造することが可能となる。
に行うため、融点が低い導電材をゲート電極として用い
ることができるため、高速化等、素子特性の向上を図る
ことが可能となる。また、ダミーゲートパターンが又は
ダミーゲートとダミーコンタクトパラーンとがシリコン
窒化膜であり、サイドウォール絶縁膜がシリコン酸化膜
である場合には、溝を形成する際に、ダミーゲートパタ
ーンを容易に選択的に除去することができ、半導体装置
を簡便に製造することが可能となる。
【００７３】さらに、ゲート電極とコンタクトプラグと
の間に、サイドウォール絶縁膜とゲート絶縁膜とを配置
し、ゲート電極の上面をコンタクトプラグの上面と同一
高さとする場合には、ゲート電極とコンタクトプラグと
の平坦性が保たれるため、後工程のメタル形成工程のプ
ロセスマージン、特にフォトマージンを確保することが
できる。さらに、本発明の半導体装置によれば、最小面
積で確実に素子内又は素子間のショートを防止すること
ができ、さらにゲート絶縁膜の劣化が抑制された信頼性
の高い半導体装置を提供することが可能となる。
の間に、サイドウォール絶縁膜とゲート絶縁膜とを配置
し、ゲート電極の上面をコンタクトプラグの上面と同一
高さとする場合には、ゲート電極とコンタクトプラグと
の平坦性が保たれるため、後工程のメタル形成工程のプ
ロセスマージン、特にフォトマージンを確保することが
できる。さらに、本発明の半導体装置によれば、最小面
積で確実に素子内又は素子間のショートを防止すること
ができ、さらにゲート絶縁膜の劣化が抑制された信頼性
の高い半導体装置を提供することが可能となる。
【図１】本発明における半導体装置の製造方法の第１の
実施形態を示す概略工程断面図である。
実施形態を示す概略工程断面図である。
【図２】本発明における半導体装置の製造方法の第１の
実施形態を示す概略工程断面図である。
実施形態を示す概略工程断面図である。
【図３】本発明における半導体装置の製造方法の第２の
実施形態を示す概略工程断面図である。
実施形態を示す概略工程断面図である。
【図４】本発明における半導体装置の製造方法の第３の
実施形態を示す概略工程断面図である。
実施形態を示す概略工程断面図である。
【図５】本発明における半導体装置の製造方法の第４の
実施形態を示す概略工程断面図である。
実施形態を示す概略工程断面図である。
【図６】本発明における半導体装置の製造方法の第５の
実施形態を示す概略工程断面図である。
実施形態を示す概略工程断面図である。
【図７】本発明における半導体装置の製造方法の第５の
実施形態を示す概略工程断面図である。
実施形態を示す概略工程断面図である。
【図８】本発明における半導体装置の製造方法の第６の
実施形態を示す概略工程断面図である。
実施形態を示す概略工程断面図である。
【図９】本発明における半導体装置の製造方法の第７の
実施形態を示す概略工程断面図である。
実施形態を示す概略工程断面図である。
【図１０】本発明における半導体装置の製造方法の第７
の実施形態を示す概略工程断面図である。
の実施形態を示す概略工程断面図である。
【図１１】従来の半導体装置の製造方法を示す概略工程
断面図である。
断面図である。
【図１２】従来の半導体装置の製造方法を示す概略工程
断面図である。
断面図である。
１１ シリコン基板（半導体基板） １２ トレンチ素子分離層 １３、２１ ゲート絶縁膜 １４、１４ａ、３３、３３ａ ダミーゲートパターン １５ａ ｎ-型拡散領域 １５ｂ ｎ+型拡散領域 １６ サイドウォール絶縁膜 １７、３８ ダミーコンタクトパターン １８ 層間絶縁膜 １９、３６ ゲート電極 ２０、２９ コンタクトプラグ ２２ 層間絶縁膜 ２３、２６、２８ レジストパターン ２４ コンタクト孔 ２５、３７ 溝 ２７ 配線 ３２ ポリシリコン膜 ３５ Ａｌ膜 ３８ａ シリコン窒化膜 ３９ シリコン酸化膜
フロントページの続き Ｆターム(参考） 4M104 BB01 BB02 BB04 BB05 BB08 BB09 BB14 BB17 BB18 BB30 BB32 BB33 CC01 CC05 DD03 DD04 DD08 DD09 DD16 DD17 DD65 EE09 EE16 HH20 5F033 HH04 HH07 HH08 HH11 HH13 HH14 HH18 HH19 HH21 HH26 HH33 HH34 JJ01 JJ04 JJ07 JJ08 JJ11 JJ13 JJ14 JJ18 JJ19 JJ21 JJ26 JJ33 JJ34 KK01 MM01 MM02 NN40 PP06 PP15 PP19 QQ09 QQ13 QQ31 QQ37 QQ48 QQ49 QQ74 RR04 SS11 TT08 VV01 VV06 XX31 5F040 DA14 DA19 DC01 DC03 DC04 DC05 EB12 EC02 EC04 EC07 EC10 EC12 ED03 ED04 EE05 EF02 EH07 EH08 EK01 EK05 EL02 FA01 FA02 FA05 FB02 FB05 FC28
Claims (11)
- 【請求項１】 （ａ）半導体基板上にゲート絶縁膜を介
してダミーゲートパターンを形成する工程と、（ｂ）該
ダミーゲートパターンの側壁にサイドウォール絶縁膜を
形成する工程と、（ｃ）少なくともコンタクトプラグ形
成領域に前記ダミーゲートパターンと同一材料の膜を形
成する工程と、（ｄ）該ダミーゲートパターンと同一材
料の膜の周囲の前記半導体基板上に層間絶縁膜を形成す
る工程と、（ｅ）ダミーゲートパターンと、前記コンタ
クト形成領域上に配置されるダミーゲートパターンと同
一材料の膜とを除去して前記層間絶縁膜に溝を形成する
工程と、（ｆ）該溝内に導電材を埋め込んでゲート電極
とコンタクトプラグとを形成する工程を含むことを特徴
とする半導体装置の製造方法。 - 【請求項２】 （ａ’）半導体基板上にゲート絶縁膜を
介して所定形状の導電膜と、該導電膜上にダミーゲート
パターンとを形成する工程と、（ｂ’）該導電膜及びダ
ミーゲートパターンの側壁にサイドウォール絶縁膜を形
成する工程と、（ｃ）少なくともコンタクトプラグ形成
領域に前記ダミーゲートパターンと同一材料の膜を形成
する工程と、（ｄ）該ダミーゲートパターンと同一材料
の膜の周囲の前記半導体基板上に層間絶縁膜を形成する
工程と、（ｅ）ダミーゲートパターンと、前記コンタク
ト形成領域上に配置されるダミーゲートパターンと同一
材料の膜とを除去して前記層間絶縁膜に溝を形成する工
程と、（ｆ’）該溝内に導電材を埋め込んで、コンタク
トプラグと、前記導電膜及び導電材からなるゲート電極
とを形成する工程を含むことを特徴とする半導体装置の
製造方法。 - 【請求項３】 （ａ”）半導体基板上にゲート絶縁膜を
介して複数のダミーゲートパターンを形成する工程と、
（ｂ）該ダミーゲートパターンの側壁にサイドウォール
絶縁膜を形成する工程と、（ｃ”）前記ダミーゲートパ
ターン間であって、コンタクトプラグ形成領域に、ダミ
ーコンタクトパターンをセルフアラインで形成する工程
と、（ｅ”）ダミーゲートパターンとダミーコンタクト
パターンとを除去して溝を形成する工程と、（ｆ）該溝
内に導電材を埋め込んでゲート電極とコンタクトプラグ
とを形成する工程を含むことを特徴とする半導体装置の
製造方法。 - 【請求項４】 （ａ”’）半導体基板上にゲート絶縁膜
を介して複数の所定形状の導電膜と、該導電膜上にダミ
ーゲートパターンとを形成する工程と、（ｂ’）該導電
膜及びダミーゲートパターンの側壁にサイドウォール絶
縁膜を形成する工程と、（ｃ”）前記ダミーゲートパタ
ーン間であって、コンタクトプラグ形成領域に、ダミー
コンタクトパターンをセルフアラインで形成する工程
と、（ｅ”）ダミーゲートパターンとダミーコンタクト
パターンとを除去して溝を形成する工程と、（ｆ’）該
溝内に導電材を埋め込んで、コンタクトプラグと、前記
導電膜及び導電材からなるゲート電極とを形成する工程
を含むことを特徴とする半導体装置の製造方法。 - 【請求項５】 （aa）半導体基板上に複数のダミーゲー
トパターンを形成する工程と、（ｂ）該ダミーゲートパ
ターンの側壁にサイドウォール絶縁膜を形成する工程
と、（cc）前記ダミーゲートパターン間であって、コン
タクトプラグ形成領域に導電材を埋め込んでコンタクト
プラグを形成する工程と、（dd）前記ダミーゲートパタ
ーンを除去して溝を形成する工程と、（ee）少なくとも
溝底面にゲート絶縁膜を形成する工程と、（ff）該溝内
に導電材を埋め込んでゲート電極を形成する工程を含む
ことを特徴とする半導体装置の製造方法。 - 【請求項６】 溝を形成する前又は後、サイドウォール
絶縁膜の上部を平坦化する請求項１〜５のいずれか１つ
に記載の方法。 - 【請求項７】 導電材が、金属又は高融点金属である請
求項１〜６のいずれか１つに記載の方法。 - 【請求項８】 ダミーゲートパターンがシリコン窒化膜
であり、サイドウォール絶縁膜がシリコン酸化膜である
請求項１、２、６、７のいずれか１つに記載の方法。 - 【請求項９】 ダミーゲートパターンとダミーコンタク
トパターンとがシリコン窒化膜であり、サイドウォール
絶縁膜がシリコン酸化膜である請求項３〜７のいずれか
１つに記載の方法。 - 【請求項１０】 ゲート電極とコンタクトプラグとの間
に、サイドウォール絶縁膜とゲート絶縁膜とを配置し、
ゲート電極の上面をコンタクトプラグの上面と同一高さ
とする請求項５に記載の方法。 - 【請求項１１】 半導体基板上にゲート絶縁膜を介して
形成されたゲート電極と、ゲート電極の側壁に形成され
たサイドウォール絶縁膜と、前記半導体基板内に形成さ
れたソース／ドレイン領域と、該ソース／ドレイン領域
上に形成されたコンタクトプラグとからなり、 前記ゲート電極とコンタクトプラグとがサイドウォール
絶縁膜のみにより電気的に分離され、前記ゲート電極の
一部又は全部がコンタクトプラグと同一材料によって形
成され、前記ゲート電極とコンタクトプラグとが同一の
高さで形成されて構成される半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000368661A JP3669919B2 (ja) | 2000-12-04 | 2000-12-04 | 半導体装置の製造方法 |
| US09/986,059 US20020068394A1 (en) | 2000-12-04 | 2001-11-07 | Semiconductor device and fabrication process therefor |
| TW090127686A TW512534B (en) | 2000-12-04 | 2001-11-07 | Semiconductor device and the manufacturing method thereof |
| DE60132748T DE60132748T2 (de) | 2000-12-04 | 2001-11-14 | Herstellungsverfahren für ein Halbleiterbauelement unter Benutzung eines Dummy-Gates |
| EP01127063A EP1211716B1 (en) | 2000-12-04 | 2001-11-14 | Fabrication process for semiconductor device using a dummy gate |
| KR10-2001-0074548A KR100465380B1 (ko) | 2000-12-04 | 2001-11-28 | 반도체 장치 및 그의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000368661A JP3669919B2 (ja) | 2000-12-04 | 2000-12-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002170953A true JP2002170953A (ja) | 2002-06-14 |
| JP3669919B2 JP3669919B2 (ja) | 2005-07-13 |
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ID=18838836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000368661A Expired - Fee Related JP3669919B2 (ja) | 2000-12-04 | 2000-12-04 | 半導体装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
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| EP (1) | EP1211716B1 (ja) |
| JP (1) | JP3669919B2 (ja) |
| KR (1) | KR100465380B1 (ja) |
| DE (1) | DE60132748T2 (ja) |
| TW (1) | TW512534B (ja) |
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| KR101393308B1 (ko) * | 2008-01-30 | 2014-05-12 | 삼성전자주식회사 | 실리사이드화 공정을 이용하는 반도체 소자의 제조 방법 |
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| KR102173638B1 (ko) | 2014-10-01 | 2020-11-04 | 삼성전자주식회사 | 반도체 소자 및 그 형성방법 |
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