JP2013524529A - 電界効果トランジスタを形成するための方法および電界効果トランジスタ・デバイス - Google Patents

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Abstract

【課題】 電界効果トランジスタを形成するための方法を提供する。
【解決手段】 この方法は、ゲート・スタックと、ゲート・スタックの両側に隣接するスペーサと、スペーサの両側のシリサイド・ソース領域およびシリサイド・ドレイン領域と、ソース領域およびドレイン領域の上のエピタキシャル成長シリコンとを形成することと、ゲート・スタックおよびスペーサ上にライナ層を形成することと、ライナ層の一部分を除去して、ハードマスク層の一部分を露出することと、ハードマスク層の露出部分を除去して、ゲート・スタックのシリコン層を露出することと、露出したシリコンを除去して、ゲート・スタック、ソース領域、およびドレイン領域の金属層の一部分を露出することと、ゲート・スタック、シリサイド・ソース領域、およびシリサイド・ドレイン領域の金属層上に導電物質を付着させることを含む。
【選択図】 図８Ｂ

Description

本発明は、半導体電界効果トランジスタに関する。
半導体電界効果トランジスタ（ＦＥＴ）は、しばしば金属接点に電気的に接続される、ソース領域、ドレイン領域、およびゲート領域を含む。
金属接点が形成プロセスにおいて整合不良になる場合、金属接点の形成によって接点間に短絡を引き起こす可能性がある。
本発明の一態様では、電界効果トランジスタを形成するための方法は、基板上にゲート・スタックを形成することと、ゲート・スタックの両側に隣接して基板上にスペーサを形成することと、ゲート・スタックの第１の側のスペーサに隣接して基板にシリサイド・ソース領域を形成することと、ゲート・スタックの第２の側のスペーサに隣接して基板にシリサイド・ドレイン領域を形成することと、露出するシリサイド・ソース領域および露出するシリサイド・ドレイン領域の上にシリコンをエピタキシャル成長させることと、ゲート・スタックのハードマスク層およびスペーサの上にライナ層を形成することと、ライナ層の一部分を除去して、ハードマスク層の一部分を露出することと、ハードマスク層の露出部分を除去して、ゲート・スタックのシリコン層を露出することと、露出したシリコンを除去して、ゲート・スタック、シリサイド・ソース領域、およびシリサイド・ドレイン領域の金属層の一部分を露出することと、ゲート・スタック、露出したシリサイド・ソース領域、および露出したシリサイド・ドレイン領域の露出した金属層上に導電物質を付着させることを含む。
本発明の他の態様では、電界効果トランジスタ・デバイスは、基板上に配置されたゲート・スタックと、ゲート・スタックの第１の遠位端に配置された第１の接点部分と、ゲート・スタックの第２の遠位端に配置された第２の接点部分であって、第２の接点部分から距離（ｄ）に第１の接点部分が配置される第２の接点部分と、デバイスのソース領域内に配置され、幅（ｗ）を有する第３の接点部分であって、距離（ｄ）が幅（ｗ）より大きい第３の接点とを含む。
追加の特徴および利点は本発明の技法により認識される。本発明のその他の実施形態および態様は、本明細書に詳細に記載されており、請求された発明の一部と見なされる。これらの利点および特徴を有する本発明をさらに理解するために、以下の説明および図面を参照されたい。
本発明と見なされる主題は、本明細書の末尾にある特許請求の範囲において詳細に指摘され、明確に請求されている。本発明の上記その他の特徴および利点は、添付図面に併せて示されている以下の詳細の説明から明らかである。
電界効果トランジスタ・デバイスを形成するための方法および結果の構造体を示す図である。 電界効果トランジスタ・デバイスを形成するための方法および結果の構造体を示す図である。 電界効果トランジスタ・デバイスを形成するための方法および結果の構造体を示す図である。 電界効果トランジスタ・デバイスを形成するための方法および結果の構造体を示す図である。 電界効果トランジスタ・デバイスを形成するための方法および結果の構造体を示す図である。 電界効果トランジスタ・デバイスを形成するための方法および結果の構造体を示す図である。 電界効果トランジスタ・デバイスを形成するための方法および結果の構造体を示す図である。 電界効果トランジスタ・デバイスを形成するための方法および結果の構造体を示す図である。 電界効果トランジスタ・デバイスを形成するための方法および結果の構造体を示す図である。 電界効果トランジスタ・デバイスを形成するための方法および結果の構造体を示す図である。 電界効果トランジスタ・デバイスを形成するための方法および結果の構造体を示す図である。 電界効果トランジスタ・デバイスを形成するための方法および結果の構造体を示す図である。 電界効果トランジスタ・デバイスを形成するための方法および結果の構造体を示す図である。 電界効果トランジスタ・デバイスを形成するための方法および結果の構造体を示す図である。 電界効果トランジスタ・デバイスを形成するための方法および結果の構造体を示す図である。 電界効果トランジスタ・デバイスを形成するための方法および結果の構造体を示す図である。 電界効果トランジスタ・デバイスを形成するための方法および結果の構造体を示す図である。 電界効果トランジスタ・デバイスを形成するための方法および結果の構造体を示す図である。
図１Ａおよび図１Ｂは、それぞれ、ＦＥＴを形成するための方法の断面図および平面図を示している。図１Ａは、シリコン部分とシリコン・オン・インシュレータ・トレンチ部分（ＳＯＩ）５０１（以下に記載する図５Ａに示されている）を含む可能性のあるシリコン基板１０２上に配置された複数のゲート・スタック１００を示している。ゲート・スタック１００は、縦軸ｘ（図１Ｂに示されている）を有し、平行に配列されている。例示されている実施形態では、ゲート・スタック１００は、たとえば、基板１０２上に配置されたハイＫ誘電体物質などの誘電体層１０４を含む。たとえば、ＴａＮなどの金属層１０６は誘電体層１０４上に配置される。シリコン層１０８は金属層１０６上に配置され、たとえば、ＳｉＮ物質などのハードマスク層１１０はシリコン層１０８上に配置される。スペーサ１１２はゲート・スタック１００の側面に沿って基板１０２上に形成される。スペーサ１１２は、たとえば、窒化物物質から形成することができ、任意の数の層を含むことができ、層内の物質の組み合わせを含むことができる。例示されている実施形態では、スペーサ１１２は２層のスペーサ物質を含む。ソース領域（Ｓ）およびドレイン領域（Ｄ）はスペーサ１１２に隣接して基板１０２上に形成される。ソース領域およびドレイン領域は、たとえば、ソース領域およびドレイン領域上に形成されるＷＳｉ２またはＮｉＳｉ２などのシリサイド物質１１４を含む。
図２Ａおよび図２Ｂは、ソース領域およびドレイン領域の露出するシリサイド１１４上にシリコンをエピタキシャル成長させた後の結果の構造体を示している。エピタキシャル成長の結果、シリサイド１１４から延びる露出したシリコン領域２０２が得られる。
図３Ａおよび図３Ｂは、ゲート・スタック１００、シリコン領域２０２、およびスペーサ１１２の上にライナ層３０２を付着させた後の結果の構造体を示している。ライナ層３０２は、たとえば、酸化物層を含むことができる。
図４Ａおよび図４Ｂは、シリコン領域２０２の一部分を露出するためにライナ層３０２の一部分を除去した後の結果の構造体を示している。ライナ層３０２の一部分は、たとえば、化学的機械的研磨（ＣＭＰ）プロセスあるいはその他の適切な機械的または化学的プロセスによって除去することができる。
図５Ａおよび図５Ｂは、ハードマスク層１１０の一部分を露出するためにライナ層３０２の一部分を除去した後の結果の構造体を示している。ライナ層３０２の一部分の除去により、ハードマスク層１１０およびライナ層３０２によって定義される空洞が形成される。
図６Ａおよび図６Ｂは、ハードマスク層１１０の露出部分を除去した後の結果の構造体を示しており、その除去によりシリコン層１０８の一部分が露出される。ハードマスク層１１０の露出部分は、たとえば、反応性イオン・エッチング（ＲＩＥ）または他の適切なエッチング・プロセスなど、ハードマスク層１１０の物質をエッチングするために選択されるエッチング・プロセスによって除去することができる。
図７Ａ、図７Ｂ、および図７Ｃは、シリコン層１０８（図６Ａ）およびシリコン領域２０２（図６Ｂ）の露出部分を除去した後の結果の構造体を示している。露出したシリコンは、たとえば、シリコンを除去するＲＩＥプロセスまたは任意のその他の適切なエッチング・プロセスによって除去することができる。シリコン層１０８の露出部分の除去により、金属層１０６の一部分が露出され、空洞５０２がライナ層３０２、スペーサ１１２、および金属層１０６によって定義されるように空洞５０２の深さが増加し、シリコン領域２０２の除去により、シリサイド１１４のソース領域およびドレイン領域が露出され、ライナ層３０２内に空洞７０２が形成される。空洞７０２はライナ層３０２およびシリサイド１１４によって定義される。
図８Ａ、図８Ｂ、および図８Ｃは、空洞５０２および７０７（図７Ａおよび図７Ｃ）内に導電接点８０２および８０２ｇを形成した後の結果の構造体を示している。導電接点８０２および８０２ｇは、空洞５０２および７０２の内部および露出するライナ層３０２の上に、たとえば、銀、金、またはアルミニウムなどの金属物質の層を付着させることによって形成することができる。たとえば、ＣＭＰなどの研磨プロセスまたは他の適切なプロセスを使用して、ライナ層３０２から、実施形態によってはライナ層３０２の一部分から、金属物質を除去し、接点８０２および８０２ｇを定義することができる。接点８０２および８０２ｇは、デバイスのソース領域、ドレイン領域、およびゲート（Ｇ）領域に電気的に接続される。
図８Ｂを参照すると、ソース領域およびドレイン領域の接点８０２は、ゲート・スタック１００（図１Ｂ）の縦軸ｘと直交する線８Ｃによって示される横軸に沿って配列され、線８Ｃはゲート・スタック１００の中程を横切る。ゲート領域接点８０２ｇは、ゲート・スタック１００の縦軸と直交する線８Ｃおよびｙによって示される平行軸には沿っていてかつ縦軸ｘには平行に配列される。ゲート領域接点８０２ｇはゲート・スタック１００の遠位端上に距離（ｄ）の間隔で配置される。ソース領域およびドレイン領域の接点８０２は幅（ｗ）を有する。例示されている実施形態では、距離ｄは幅ｗより大きい。ソース領域およびドレイン領域の接点８０２からゲート領域接点８０２ｇのオフセットにより、形成時に接点８０２および８０２ｇ間の短絡の発生が低減される。
本明細書で使用する用語は、特定の諸実施形態のみを記述するためのものであり、本発明を制限するためのものではない。本明細書で使用するように、「ａ」、「ａｎ」、および「ｔｈｅ」という単数形は、文脈が明らかに他の指示を示さない限り、複数形も含むためのものである。「ｃｏｍｐｒｉｓｅｓ」あるいは「ｃｏｍｐｒｉｓｉｎｇ」またはその両方の用語は、本明細書で使用される場合、所定の特徴、整数、ステップ、動作、要素、あるいはコンポーネント、またはこれらの組み合わせの存在を指定するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素コンポーネント、あるいはそのグループ、またはこれらの組み合わせの存在または追加を排除するものではないことはさらに理解されるであろう。
以下の特許請求の範囲におけるすべての手段またはステップならびに機能要素の対応する構造、物質、行為、および同等のものは、具体的に請求されているようにその他の請求要素と組み合わせてその機能を実行するための任意の構造、物質、または行為を含むためのものである。本発明の説明は例示および解説のために提示されたものであるが、網羅するためまたは開示された形式に本発明を限定するためのものではない。多くの変更および変形は、本発明の範囲および思想を逸脱せずに当業者にとって明らかになるであろう。この実施形態は、本発明の原理および実用的な適用例を最も良く説明するため、ならびにその他の当業者が企図された特定の用途に適した様々な変更を含む様々な実施形態について本発明を理解できるようにするために、選択され記載されたものである。
本明細書に描写された流れ図は一例に過ぎない。本発明の思想を逸脱せずに、この図またはそこに記載されたステップ（または動作）に対する多くの変形が可能である。たとえば、諸ステップは異なる順序で実行することができ、あるいは諸ステップを追加、削除、または変更することができる。これらの変形はいずれも請求された本発明の一部と見なされる。
本発明の好ましい実施形態について説明してきたが、当業者であれば、現在および今後のいずれでも、以下の特許請求の範囲内に入る様々な改良および機能強化を行うことができることが理解されるであろう。このような特許請求の範囲は、最初に記載した本発明に関する適切な保護を維持するものと解釈されなければならない。

Claims (20)

  1. 電界効果トランジスタを形成するための方法であって、前記方法が、
    基板上にゲート・スタックを形成することと、
    前記ゲート・スタックの両側に隣接して前記基板上にスペーサを形成することと、
    前記ゲート・スタックの第１の側の前記スペーサに隣接して前記基板にシリサイド・ソース領域を形成することと、
    前記ゲート・スタックの第２の側の前記スペーサに隣接して前記基板にシリサイド・ドレイン領域を形成することと、
    露出する前記シリサイド・ソース領域および露出する前記シリサイド・ドレイン領域の上にシリコンをエピタキシャル成長させることと、
    前記ゲート・スタックのハードマスク層および前記スペーサの上にライナ層を形成することと、
    前記ライナ層の一部分を除去して、前記ハードマスク層の一部分を露出することと、
    前記ハードマスク層の前記露出部分を除去して、前記ゲート・スタックのシリコン層を露出することと、
    露出したシリコンを除去して、前記ゲート・スタック、前記シリサイド・ソース領域、および前記シリサイド・ドレイン領域の金属層の一部分を露出することと、
    前記ゲート・スタック、前記露出したシリサイド・ソース領域、および前記露出したシリサイド・ドレイン領域の前記露出した金属層上に導電物質を付着させること
    を含む、方法。
  2. 前記シリサイド・ソース領域および前記シリサイド・ドレイン領域が第１の軸上に位置合わせされ、前記第１の軸が前記ゲート・スタックと直交するように位置合わせされる、請求項１記載の方法。
  3. 前記ゲート・スタックの前記ハードマスク層の前記露出部分が第２の軸上に位置合わせされ、前記第２の軸が前記第１の軸に平行に位置合わせされる、請求項２記載の方法。
  4. 前記ゲート・スタックが、前記基板上に配置された誘電体層と、前記誘電体層上に配置された前記金属層と、前記誘電体層上に配置された前記シリコン層と、前記シリコン層上に配置された前記ハードマスク層とを含む、請求項１記載の方法。
  5. 前記スペーサが窒化物物質を含む、請求項１記載の方法。
  6. 前記スペーサが第１の窒化物層と第２の窒化物層とを含む、請求項１記載の方法。
  7. 前記ハードマスク層の一部分を露出するために前記ライナ層の前記一部分を除去することにより、前記ライナ層および前記ハードマスク層の前記露出部分によって定義される空洞が形成される、請求項１記載の方法。
  8. 前記露出したシリコンを除去することにより、前記ライナ層および前記シリサイド・ドレイン領域によって定義される空洞が形成される、請求項１記載の方法。
  9. 前記基板がシリコン領域とシリコン・オン・インシュレータ・トレンチ領域（ＳＯＩ）とを含む、請求項１記載の方法。
  10. 前記ソース領域および前記ドレイン領域が前記基板のシリコン領域上にあり、前記ゲート・スタックの前記露出した金属層が前記基板のＳＯＩ領域上にある、請求項１記載の方法。
  11. 前記ライナ層が前記エピタキシャル成長させたシリコン上に形成され、前記方法が、前記ライナ層の一部分を除去して前記ハードマスク層の一部分を露出する前に、前記ライナ層の一部分および前記エピタキシャル成長させたシリコンを除去することをさらに含む、請求項１記載の方法。
  12. 前記ライナ層の前記一部分および前記エピタキシャル成長させたシリコンが化学的機械的研磨プロセスによって除去される、請求項１１記載の方法。
  13. 前記露出したシリコンが反応性イオン・エッチング・プロセスによって除去される、請求項１記載の方法。
  14. 前記ハードマスク層の前記露出部分が反応性イオン・エッチング・プロセスによって除去される、請求項１記載の方法。
  15. 電界効果トランジスタ・デバイスであって、
    基板上に配置されたゲート・スタックと、
    前記ゲート・スタックの第１の遠位端に配置された第１の接点部分と、
    前記ゲート・スタックの第２の遠位端に配置された第２の接点部分であって、前記第２の接点部分から距離（ｄ）に第１の接点部分が配置される第２の接点部分と、
    前記デバイスのソース領域内に配置され、幅（ｗ）を有する第３の接点部分であって、前記距離（ｄ）が前記幅（ｗ）より大きい第３の接点と
    を含む、電界効果トランジスタ・デバイス。
  16. 前記第１の接点部分および前記第２の接点部分が前記ゲート・スタックの金属層に接触する、請求項１５記載のデバイス。
  17. 前記デバイスが、前記デバイスのドレイン領域内に配置され、幅（ｗ）を有する第４の接点部分を含む、請求項１５記載のデバイス。
  18. 前記ソース領域がシリサイド物質を含む、請求項１５記載のデバイス。
  19. 前記第３の接点部分が、前記ゲート・スタックの中央横軸と位置合わせされた横軸によって配列される、請求項１５記載のデバイス。
  20. 前記ゲート・スタックが、前記基板上に配置された誘電体層と、前記誘電体層上に配置された金属層と、前記誘電体層上に配置されたシリコン層と、前記シリコン層上に配置されたハードマスク層とを含む、請求項１５記載のデバイス。
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