JPS61133664A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS61133664A JPS61133664A JP59255405A JP25540584A JPS61133664A JP S61133664 A JPS61133664 A JP S61133664A JP 59255405 A JP59255405 A JP 59255405A JP 25540584 A JP25540584 A JP 25540584A JP S61133664 A JPS61133664 A JP S61133664A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
-
- H—ELECTRICITY
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、絶縁ゲート型電界トランジスタを有する半導
体集積回路に関する。
体集積回路に関する。
第４図は従来の半導体集積回路（以下、ＩＣという。）
に用いられる絶縁ゲート型電界効果トランジスタ（以下
、ＭＩＳＦＥＴという。）の基本的な構造を示す模式的
平面図である。同図において、１０は素子間分離絶縁領
域、１１．１２はソース領域又はドレイン領域で、この
ソース領域とドレイン領域の間の基板上にゲート電極１
４が設けられておシ、そのゲート電極１４の下に薄い絶
縁膜をはさんでチャネル領域１３が形成される。ゲート
電極１４．ソース又はドレイン領域１１，１２はそれぞ
れコンタクト１５及び配線１６によ）他ゲート幅ＷのＷ
／Ｌに依存し、Ｗ／Ｌが大きいほどｐｍは大きくなる。
に用いられる絶縁ゲート型電界効果トランジスタ（以下
、ＭＩＳＦＥＴという。）の基本的な構造を示す模式的
平面図である。同図において、１０は素子間分離絶縁領
域、１１．１２はソース領域又はドレイン領域で、この
ソース領域とドレイン領域の間の基板上にゲート電極１
４が設けられておシ、そのゲート電極１４の下に薄い絶
縁膜をはさんでチャネル領域１３が形成される。ゲート
電極１４．ソース又はドレイン領域１１，１２はそれぞ
れコンタクト１５及び配線１６によ）他ゲート幅ＷのＷ
／Ｌに依存し、Ｗ／Ｌが大きいほどｐｍは大きくなる。
一般に回路上に必要な１１ｍを実現するために、Ｗは必
然的に犬きくなシ、第４図の様にゲート電極は細長い形
状となる。
然的に犬きくなシ、第４図の様にゲート電極は細長い形
状となる。
この場合、ゲート電極の材質によっては、その電極両端
の４し主抵抗の抵抗値はかなり大きなものになる。例え
ば、ゲート電極材質がポリシリコンの場合、ＦＥＴの大
きさによっては数１０Ωから数にΩにまでなシ得る。一
方、ゲート電極は薄い絶縁膜を介して、ソース、ドレイ
ン及びサブ領域間で寄生容量も形成する。
の４し主抵抗の抵抗値はかなり大きなものになる。例え
ば、ゲート電極材質がポリシリコンの場合、ＦＥＴの大
きさによっては数１０Ωから数にΩにまでなシ得る。一
方、ゲート電極は薄い絶縁膜を介して、ソース、ドレイ
ン及びサブ領域間で寄生容量も形成する。
ＮチャネルＭＩＳＦＥＴを例に掲げて、上記の寄生抵抗
と寄生容量が付加された状態を説明する。
と寄生容量が付加された状態を説明する。
第６図は半導体基板上のＮチャネルＭＩＳＦＥＴの断面
図と寄生素子の状態を示す説明図である。厚い素子間分
離絶縁領域２０に囲まれるようにしてＮ型拡散層からな
るドレイン領域２１．ソース領域２２がｐｄ導体基板２
７上に形成されている。
図と寄生素子の状態を示す説明図である。厚い素子間分
離絶縁領域２０に囲まれるようにしてＮ型拡散層からな
るドレイン領域２１．ソース領域２２がｐｄ導体基板２
７上に形成されている。
さらにドレイン、ソース領域２１．２２の間のチャネル
領域２３の上に薄い絶縁膜２４をはさんでゲート電極２
５があシ、チャネル領域２３の外の配線とのコンタクト
設置位置２６まで延在している。
領域２３の上に薄い絶縁膜２４をはさんでゲート電極２
５があシ、チャネル領域２３の外の配線とのコンタクト
設置位置２６まで延在している。
ここで問題となるのは、ゲート電極２５の寄生抵抗であ
るＲＧと、ソース領域２２．ドレイン領域２１．半導体
基板２７との寄生容量Ｃｓ ＋ ＣＤ ＋ＣＧで、これ
が分布定数回路を形成していることである。
るＲＧと、ソース領域２２．ドレイン領域２１．半導体
基板２７との寄生容量Ｃｓ ＋ ＣＤ ＋ＣＧで、これ
が分布定数回路を形成していることである。
第５図は、第４図のＭＩＳＦＥＴについてのこの寄生効
果を示す等価回路図で、ＲＧは全体の寄生抵抗、Ｃは全
体の寄生容量である。
果を示す等価回路図で、ＲＧは全体の寄生抵抗、Ｃは全
体の寄生容量である。
いま、ゲート電極のコンタクト１５へ信号電圧を印加し
ても、これらの寄生Ｃ−ＲＧのために、ゲート電極全体
に信号が伝搬するのに、その充放電時間分だけ遅延が生
じ、ＭＩＳＦＥＴの入出力応答時間を悪化させる。しか
も今後ＩＣのチップ面積縮少化や出力電流駆動能力の向
上のために、ＩＣ内部のＭＩＳＦＥＴのゲート長りは短
かく、ゲート幅Ｗは長くなる傾向にあシ、ゲート電極の
寄生抵抗Ｒ，はさらに大きくなｐ、上記畜生Ｃ−Ｒ。
ても、これらの寄生Ｃ−ＲＧのために、ゲート電極全体
に信号が伝搬するのに、その充放電時間分だけ遅延が生
じ、ＭＩＳＦＥＴの入出力応答時間を悪化させる。しか
も今後ＩＣのチップ面積縮少化や出力電流駆動能力の向
上のために、ＩＣ内部のＭＩＳＦＥＴのゲート長りは短
かく、ゲート幅Ｗは長くなる傾向にあシ、ゲート電極の
寄生抵抗Ｒ，はさらに大きくなｐ、上記畜生Ｃ−Ｒ。
による動作速度の劣化が著しくなるという問題点があっ
た。
た。
従って、本発明の目的は、上記問題点を解決することに
よシ、上記ゲート電極の寄生容量と寄生容量と寄生抵抗
による動作速度の劣化を軽減したＭＩＳＦＥＴを有する
半導体集積回路を提供することにある。
よシ、上記ゲート電極の寄生容量と寄生容量と寄生抵抗
による動作速度の劣化を軽減したＭＩＳＦＥＴを有する
半導体集積回路を提供することにある。
本発明の半導体集積回路は、−導電型の半導体基板に設
けられた通導Ｎ、型のソース領域及びドレイン領域と該
ドレイン領域と前記ソース領域間のチャネル領域上に絶
縁膜を介しかつ前記チャネル領域の外まで延在して設け
られたゲート電極を有する絶縁ゲート型電界効果トラン
ジスタを含む半導体集積回路において、前記ゲート電極
へ信号を印加するための配線のコンタクトを該ゲート電
極の前記チャネル領域の外まで延在した部分Ｉこ２個有
している。
けられた通導Ｎ、型のソース領域及びドレイン領域と該
ドレイン領域と前記ソース領域間のチャネル領域上に絶
縁膜を介しかつ前記チャネル領域の外まで延在して設け
られたゲート電極を有する絶縁ゲート型電界効果トラン
ジスタを含む半導体集積回路において、前記ゲート電極
へ信号を印加するための配線のコンタクトを該ゲート電
極の前記チャネル領域の外まで延在した部分Ｉこ２個有
している。
本発明の半導体集積回路は、上記手段に述べた１が共に
１／２となり、寄生効果は実効的に１／４に軽減される
。
１／２となり、寄生効果は実効的に１／４に軽減される
。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例によるＭＩＳＦＥＴを示す模
式的平面図で、第４図の従来例に対して本発明を適用し
た場合を示す。第１図において、１０は素子間分離絶縁
領域１１．１２はソース又はドレイン領域、１３はチャ
ネル領域、１５はコンタクト、１６は配線で第４図と同
じである。そして、本実施例においては、ゲート電極１
４ａとして、コンタクト部分をチャネル領域１３から延
在して２箇所設け、２個のコンタク）１５ａ、１５ｂが
設けられ、コンタクト１５ａ、１５ｂ間は配線１６と、
配線１６とは層の異なるトンネル配線３０及びスルーホ
ール３１で接続される。
式的平面図で、第４図の従来例に対して本発明を適用し
た場合を示す。第１図において、１０は素子間分離絶縁
領域１１．１２はソース又はドレイン領域、１３はチャ
ネル領域、１５はコンタクト、１６は配線で第４図と同
じである。そして、本実施例においては、ゲート電極１
４ａとして、コンタクト部分をチャネル領域１３から延
在して２箇所設け、２個のコンタク）１５ａ、１５ｂが
設けられ、コンタクト１５ａ、１５ｂ間は配線１６と、
配線１６とは層の異なるトンネル配線３０及びスルーホ
ール３１で接続される。
第２図は本実施例におけるゲート電極に関する寄生効果
を示す等価回路図である。第２図と従来例の第５図と比
較すると、実効的ｌこ寄生抵抗Ｒ’ａ ＃寄生容量Ｃ′
の値は共に１７２の値となるので、その寄生効果は１／
４となり、寄生容量への充放電６一 が速やかに行なわれる。
を示す等価回路図である。第２図と従来例の第５図と比
較すると、実効的ｌこ寄生抵抗Ｒ’ａ ＃寄生容量Ｃ′
の値は共に１７２の値となるので、その寄生効果は１／
４となり、寄生容量への充放電６一 が速やかに行なわれる。
ここで、両コンタクト１５ａ、１５ｂ間を接続した配線
１６．３０はすべて厚い絶縁膜（第６図の素子間分離領
域２０）上にある。例えば、ゲート電極直下の絶縁膜の
厚さは数百１なのに対し、この配線直下のそれは数千Ｘ
〜１号数千久もあシ、配線自体の寄生容量＆格蓼かであ
る。そのため、トンネル配線３０がたとえゲート′Ｉｉ
ｔ極と同一層、同一材質で、ある程度のを主抵抗があっ
ても所望の効果を得ることは可能である。
１６．３０はすべて厚い絶縁膜（第６図の素子間分離領
域２０）上にある。例えば、ゲート電極直下の絶縁膜の
厚さは数百１なのに対し、この配線直下のそれは数千Ｘ
〜１号数千久もあシ、配線自体の寄生容量＆格蓼かであ
る。そのため、トンネル配線３０がたとえゲート′Ｉｉ
ｔ極と同一層、同一材質で、ある程度のを主抵抗があっ
ても所望の効果を得ることは可能である。
第３図は本発明の他の実施例の＊部を示すパターンレイ
アウト図で、本発明をＭＩＳＦＥＴを含むケートアレイ
に対して実施した場合を示す。同図において４０はゲー
ト電極、４はソース又はドレイン領域である。
アウト図で、本発明をＭＩＳＦＥＴを含むケートアレイ
に対して実施した場合を示す。同図において４０はゲー
ト電極、４はソース又はドレイン領域である。
ゲートアレイは同一形状の素子が多数アレイ状に並んだ
下地構造をもち、その上層の配線パターンによシ所望の
機能をもつ回路を組むことができるデバイスであるが、
任意の回路に対応させるため、その構成素子は、形状、
動作速度を含む性能の規格化がなされ、素子間の配線の
ための領域も専用に設けられている。
下地構造をもち、その上層の配線パターンによシ所望の
機能をもつ回路を組むことができるデバイスであるが、
任意の回路に対応させるため、その構成素子は、形状、
動作速度を含む性能の規格化がなされ、素子間の配線の
ための領域も専用に設けられている。
仮にゲートアレイ内で高速動作を要求される回路を組む
場合、本実施例の様に、全てのＭＩＦＢＴで本発明が実
施可能な形状のゲート電極構造にしておき、回路全体の
動作速度のネックとなる部分、例えばプリスケーラ回路
の場合、入力最前段の回路素子にのみ、本発明を実施す
ることによシ、全回路の動作速度を向上させることがで
き、しかもそれによって他の素子間の配線領域はほとん
ど侵すことがなく、従がって配線領域ひいてはチップ面
積を拡大させる必要がまったくない。
場合、本実施例の様に、全てのＭＩＦＢＴで本発明が実
施可能な形状のゲート電極構造にしておき、回路全体の
動作速度のネックとなる部分、例えばプリスケーラ回路
の場合、入力最前段の回路素子にのみ、本発明を実施す
ることによシ、全回路の動作速度を向上させることがで
き、しかもそれによって他の素子間の配線領域はほとん
ど侵すことがなく、従がって配線領域ひいてはチップ面
積を拡大させる必要がまったくない。
以上、詳細説明したとおシ、本発明によれば、ゲート電
極へ信号を印加するためのコンタクトを２個設けること
によシ、ゲート電極の寄生効果は実質的に１／４に軽減
され、ゲート電極の寄生容量への充放電時間が短縮した
ところの絶縁ゲート型電界効果トランジスタを有する半
導体集積回路が得られる。しかも本発明を実施しても従
来からの半導体集積回路製造上のプロセス変更はまった
くなく、素子形状及びレイアウトの修正も僅かにすぎな
いので、そのチップ面積、製造工数が増加することもな
い。
極へ信号を印加するためのコンタクトを２個設けること
によシ、ゲート電極の寄生効果は実質的に１／４に軽減
され、ゲート電極の寄生容量への充放電時間が短縮した
ところの絶縁ゲート型電界効果トランジスタを有する半
導体集積回路が得られる。しかも本発明を実施しても従
来からの半導体集積回路製造上のプロセス変更はまった
くなく、素子形状及びレイアウトの修正も僅かにすぎな
いので、そのチップ面積、製造工数が増加することもな
い。
第１図は本発明の一実施例によるＭＩＳＦＥＴを示す模
式的平面図、第２図はそのゲート電極の寄生効果を示す
等価回路図、第３図は本発明の他の実施例を示すパター
ンレイアウト図、第４図は従来のＭＩＳＦＥＴを示す模
式的平面図、第５図はそのゲート電極の寄生効果を示す
等価回路図、第６図はＭＩＳＦＥＴのゲート電極の寄生
効果の説明図−ス又はドレイン領域、１３・・・・・・
チャネル領域、１４．１４ａ、１４ｂ ・、＝・・ゲ
ート電極、１５１１５ａ１１５ｂ ・・・・・・コンタ
クト、１６・・・・・・配線、２０・・・・・・素子間
分離絶縁領域、２１・・・・−・ドレイン領域、２２・
・・・・・ソース領域、２３・・・・−チャネル領域、
２４・・・・・・絶縁膜、２５・・−・・・ゲート電極
、２６・・・・・・コンタクト設置位置、２７・・・・
・・半導体基板、３０・・・・・・トンネル配線、３１
・・・・・・スルーホール、４０・・・・・−ゲート電
極、４１・・・・・・ソース又はドレイン領域、Ｒ，ｔ
Ｒ’、・・・・・・ゲート寄生抵抗、Ｃ９Ｃ′・・・・
・・ゲート寄生容量。 ＼ 〜 午←、−
２− 第 ３ 圀
式的平面図、第２図はそのゲート電極の寄生効果を示す
等価回路図、第３図は本発明の他の実施例を示すパター
ンレイアウト図、第４図は従来のＭＩＳＦＥＴを示す模
式的平面図、第５図はそのゲート電極の寄生効果を示す
等価回路図、第６図はＭＩＳＦＥＴのゲート電極の寄生
効果の説明図−ス又はドレイン領域、１３・・・・・・
チャネル領域、１４．１４ａ、１４ｂ ・、＝・・ゲ
ート電極、１５１１５ａ１１５ｂ ・・・・・・コンタ
クト、１６・・・・・・配線、２０・・・・・・素子間
分離絶縁領域、２１・・・・−・ドレイン領域、２２・
・・・・・ソース領域、２３・・・・−チャネル領域、
２４・・・・・・絶縁膜、２５・・−・・・ゲート電極
、２６・・・・・・コンタクト設置位置、２７・・・・
・・半導体基板、３０・・・・・・トンネル配線、３１
・・・・・・スルーホール、４０・・・・・−ゲート電
極、４１・・・・・・ソース又はドレイン領域、Ｒ，ｔ
Ｒ’、・・・・・・ゲート寄生抵抗、Ｃ９Ｃ′・・・・
・・ゲート寄生容量。 ＼ 〜 午←、−
２− 第 ３ 圀
Claims (1)
- 【特許請求の範囲】 一導電型の半導体基板に設けられた逆導電型のソース
領域及びドレイン領域と該ドレイン領域と前記ソース領
域間のチャネル領域上に絶縁膜を介しかつ前記チャネル
領域の外まで延在して設けられたゲート電極を有する絶
縁ゲート型電界 効果トランジスタを有する半導体集積回路において、前
記ゲート電極へ信号を印加するための配線のコンタクト
が該ゲート電極の前記チャネル領域の外まで延在した部
分に２個設けられていることを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59255405A JPS61133664A (ja) | 1984-12-03 | 1984-12-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59255405A JPS61133664A (ja) | 1984-12-03 | 1984-12-03 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61133664A true JPS61133664A (ja) | 1986-06-20 |
Family
ID=17278306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59255405A Pending JPS61133664A (ja) | 1984-12-03 | 1984-12-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61133664A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172435A (ja) * | 1987-01-09 | 1988-07-16 | Matsushita Electronics Corp | 半導体装置 |
| US6218694B1 (en) | 1998-06-25 | 2001-04-17 | Nec Corporation | Semiconductor memory device and method for manufacturing same |
| JP2013524529A (ja) * | 2010-04-09 | 2013-06-17 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 電界効果トランジスタを形成するための方法および電界効果トランジスタ・デバイス |
-
1984
- 1984-12-03 JP JP59255405A patent/JPS61133664A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172435A (ja) * | 1987-01-09 | 1988-07-16 | Matsushita Electronics Corp | 半導体装置 |
| US6218694B1 (en) | 1998-06-25 | 2001-04-17 | Nec Corporation | Semiconductor memory device and method for manufacturing same |
| JP2013524529A (ja) * | 2010-04-09 | 2013-06-17 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 電界効果トランジスタを形成するための方法および電界効果トランジスタ・デバイス |
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