JPS6313350B2 - - Google Patents
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- Publication number
- JPS6313350B2 JPS6313350B2 JP54103995A JP10399579A JPS6313350B2 JP S6313350 B2 JPS6313350 B2 JP S6313350B2 JP 54103995 A JP54103995 A JP 54103995A JP 10399579 A JP10399579 A JP 10399579A JP S6313350 B2 JPS6313350 B2 JP S6313350B2
- Authority
- JP
- Japan
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- source
- drain
- semiconductor region
- wiring
- channel length
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- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 description 5
- 230000006378 damage Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007812 deficiency Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
この発明は絶縁ゲート半導体装置、特に静電破
壊強度を改善したバツフアMOS半導体装置に関
する。
壊強度を改善したバツフアMOS半導体装置に関
する。
従来よりMOS構造を有する半導体装置におけ
る静電破壊への対策は主として入力ピンを通じて
の薄いゲート絶縁膜の保護に向けられていたが、
MOS素子の微細化に伴なつて出力ピンを通じて
入力するサージ電圧による静電破壊が問題となつ
てきている。出力ピンを通じての破壊は第１図を
参照し通常出力インバータのグランド側ドライバ
MOSトランジスタのpn接合破壊Ｘとなつてあら
われる。これは第２図に示すようにグランド側に
接続したソース配線Ｓと出力側に接続したドレイ
ン配線Ｄとが交互に配設され、ソース、ドレイン
配線の間に絶縁ゲートとしてポリSiゲートＧが設
けられたバツフアMOS構造において、サージ電
圧が入力する出力側（OUT）のドレインの接合
部がブレークダウンしやすいこととともに、ソー
ス、ドレイン間でラテラルトランジスタ効果によ
る電流集中から接合部で熱破壊を起すことが問題
であつて、この破壊は特に電流集中のしやすい出
力側（ドレイン）のAl電極の入口附近（Ｘ）で
最も起り易い。
る静電破壊への対策は主として入力ピンを通じて
の薄いゲート絶縁膜の保護に向けられていたが、
MOS素子の微細化に伴なつて出力ピンを通じて
入力するサージ電圧による静電破壊が問題となつ
てきている。出力ピンを通じての破壊は第１図を
参照し通常出力インバータのグランド側ドライバ
MOSトランジスタのpn接合破壊Ｘとなつてあら
われる。これは第２図に示すようにグランド側に
接続したソース配線Ｓと出力側に接続したドレイ
ン配線Ｄとが交互に配設され、ソース、ドレイン
配線の間に絶縁ゲートとしてポリSiゲートＧが設
けられたバツフアMOS構造において、サージ電
圧が入力する出力側（OUT）のドレインの接合
部がブレークダウンしやすいこととともに、ソー
ス、ドレイン間でラテラルトランジスタ効果によ
る電流集中から接合部で熱破壊を起すことが問題
であつて、この破壊は特に電流集中のしやすい出
力側（ドレイン）のAl電極の入口附近（Ｘ）で
最も起り易い。
本発明は上記した従来技術の欠定を取除くため
になされたもので、その目的はMOS半導体装置
におけるサージ入力による静電破壊防止にある。
になされたもので、その目的はMOS半導体装置
におけるサージ入力による静電破壊防止にある。
上記目的を達成するため本発明はMOS半導体
装置において、サージ入力側となるゲートの一部
のチヤネル長を他部よりも大きく形成するととも
にサージ入力側に近い拡散層のグランドに接続す
るコンタクトの一部を省略して電流を制限するよ
うにしたことを特徴とする。
装置において、サージ入力側となるゲートの一部
のチヤネル長を他部よりも大きく形成するととも
にサージ入力側に近い拡散層のグランドに接続す
るコンタクトの一部を省略して電流を制限するよ
うにしたことを特徴とする。
第３図は本発明によるバツフアMOS半導体装
置の配線パターンの一実施例を示し、第３Ａ図、
第３Ｂ図はその断面を示す。同図において、１は
Si基板、２，３はソース、ドレイン拡散層、４は
ゲート絶縁膜、５はボリSiからなるゲートで共通
のポリSi配線６により入力側に接続される。７は
ソースにコンタクトするAl配線でグランド側に
接続され、８はドレインにコンタクトするAl配
線で出力（OUT PUT）側に接続される。
置の配線パターンの一実施例を示し、第３Ａ図、
第３Ｂ図はその断面を示す。同図において、１は
Si基板、２，３はソース、ドレイン拡散層、４は
ゲート絶縁膜、５はボリSiからなるゲートで共通
のポリSi配線６により入力側に接続される。７は
ソースにコンタクトするAl配線でグランド側に
接続され、８はドレインにコンタクトするAl配
線で出力（OUT PUT）側に接続される。
同図に示されるようにサージ入力側となるゲー
トの一部をチヤネル長l′が他部のチヤネル長ｌよ
りも大きく形成してある。そして２つのゲートに
はさまれたソース上の狭くなつた部分９ではソー
スのコンタクトの一部を省略し、第３Ｂ図に示す
ようにサージ入力側のソースとコンタクトとの間
隔を大きくとつてその間の抵抗Ｒにより電流を制
限するようになつている。
トの一部をチヤネル長l′が他部のチヤネル長ｌよ
りも大きく形成してある。そして２つのゲートに
はさまれたソース上の狭くなつた部分９ではソー
スのコンタクトの一部を省略し、第３Ｂ図に示す
ようにサージ入力側のソースとコンタクトとの間
隔を大きくとつてその間の抵抗Ｒにより電流を制
限するようになつている。
以上実施例で述べた本発明によれば、サージ入
力に最も近く電流集中の起り易い部分でチヤネル
長を大きくしているためにラテラルnpnトランジ
スタ効果がおさえられ、かつその部分でグランド
側配線とのコンタクトをとらないようにして、ソ
ース拡散層の抵抗で電流を制限するため電流集中
がさけられ、出力インバータの静電破壊強度を大
幅に改善できることになつた。このような本発明
によるMOS半導体装置はポリSiゲートのホトマ
スクパターン、ソース電極のコンタクトホトマス
クのパターン及びソース配線のパターンを変える
のみで特に新たな工程を付加することなく実現で
きる。
力に最も近く電流集中の起り易い部分でチヤネル
長を大きくしているためにラテラルnpnトランジ
スタ効果がおさえられ、かつその部分でグランド
側配線とのコンタクトをとらないようにして、ソ
ース拡散層の抵抗で電流を制限するため電流集中
がさけられ、出力インバータの静電破壊強度を大
幅に改善できることになつた。このような本発明
によるMOS半導体装置はポリSiゲートのホトマ
スクパターン、ソース電極のコンタクトホトマス
クのパターン及びソース配線のパターンを変える
のみで特に新たな工程を付加することなく実現で
きる。
本発明は前記実施例に限定されない。実施例で
はｎチヤネルMOSFETにつき説明したがｐチヤ
ネルMOSFETの場合においても同様に適用でき
る。
はｎチヤネルMOSFETにつき説明したがｐチヤ
ネルMOSFETの場合においても同様に適用でき
る。
第１図はMOSFETにサージ入力による接合破
壊の起る状態を説明するための回路図、第２図は
従来のバツフアMOS半導体装置の配線パターン
の例を示す平面図、第２Ａ図は第２図Ａ−A′断
面に対応するMOS半導体装置の断面図である。
第３図は本発明によるMOS半導体装置の配線パ
ターンの実施例を示す平面図、第３Ａ図、第３Ｂ
図は第３図におけるＡ−A′断面及びＢ−B′断面
にそれぞれ対応するMOS半導体装置の断面図で
ある。 １……Si基板、２……ソース拡散層、３……ド
レイン拡散層、４……絶縁膜、５……ポリSiゲー
ト、６……ボリSi配線、７……ソースにコンタク
トするAl配線、８……ドレインにコンタクトす
るAl配線、９……ソースの一部。
壊の起る状態を説明するための回路図、第２図は
従来のバツフアMOS半導体装置の配線パターン
の例を示す平面図、第２Ａ図は第２図Ａ−A′断
面に対応するMOS半導体装置の断面図である。
第３図は本発明によるMOS半導体装置の配線パ
ターンの実施例を示す平面図、第３Ａ図、第３Ｂ
図は第３図におけるＡ−A′断面及びＢ−B′断面
にそれぞれ対応するMOS半導体装置の断面図で
ある。 １……Si基板、２……ソース拡散層、３……ド
レイン拡散層、４……絶縁膜、５……ポリSiゲー
ト、６……ボリSi配線、７……ソースにコンタク
トするAl配線、８……ドレインにコンタクトす
るAl配線、９……ソースの一部。
Claims (1)
- １ 半導体基板主面に並行に配置された細長形状
のソースおよびドレイン半導体領域と、前記ソー
スおよびドレイン半導体領域間の基板表面に絶縁
膜を介して形成された細長形状のゲートとを有す
るMOSFETを具備し、前記MOSFETのドレイ
ン半導体領域は、該ドレイン半導体領域にその一
端部がコンタクトして延在する第１の配線によつ
て外部接続ピンに電気的接続され、前記
MOSFETのソース半導体領域は、該ソース半導
体領域にその一端部がコンタクトして延在する第
２の配線によつてグランドに電気的接続されてな
るMOS半導体装置において、前記外部接続ピン
と前記ドレイン半導体領域との間に延在する前記
第１の配線に近い前記MOSFETのゲート部のチ
ヤンネル長を、その他のゲート部のチヤンネル長
より大きく形成するとともに、前記第２の配線の
ソース半導体領域に対するコンタクトは、前記チ
ヤンネル長の大きい部分において省略され、前記
チヤンネル長の短い部分において形成されてなる
ことを特徴とするMOS半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10399579A JPS5627969A (en) | 1979-08-17 | 1979-08-17 | Mos semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10399579A JPS5627969A (en) | 1979-08-17 | 1979-08-17 | Mos semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5627969A JPS5627969A (en) | 1981-03-18 |
| JPS6313350B2 true JPS6313350B2 (ja) | 1988-03-25 |
Family
ID=14368871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10399579A Granted JPS5627969A (en) | 1979-08-17 | 1979-08-17 | Mos semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5627969A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5990958A (ja) * | 1982-11-16 | 1984-05-25 | Nec Corp | 半導体装置 |
| JPS60246665A (ja) * | 1984-05-22 | 1985-12-06 | Nec Corp | 入力保護装置 |
| TW447046B (en) * | 2000-04-19 | 2001-07-21 | United Microelectronics Corp | CMOS sensing area structure having surrounding silicon oxide and method for manufacturing the same |
| JP4750746B2 (ja) * | 2006-03-31 | 2011-08-17 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置 |
| JP6193771B2 (ja) * | 2014-01-28 | 2017-09-06 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1979
- 1979-08-17 JP JP10399579A patent/JPS5627969A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5627969A (en) | 1981-03-18 |
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