JPH06275826A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06275826A JPH06275826A JP5064999A JP6499993A JPH06275826A JP H06275826 A JPH06275826 A JP H06275826A JP 5064999 A JP5064999 A JP 5064999A JP 6499993 A JP6499993 A JP 6499993A JP H06275826 A JPH06275826 A JP H06275826A
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- Japan
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- channel transistor
- input
- input terminal
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- channel
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Abstract
(57)【要約】
【目的】 ２入力ＣＭＯＳ論理回路を構成する半導体装
置に関し、２入力ＣＭＯＳ論理回路を２個のＭＯＳＦＥ
Ｔをもって構成しうるようにして所要面積の低減を可能
にする半導体装置を提供することを目的とする。 【構成】 絶縁膜２上に形成された薄膜シリコン層３に
Ｎチャネルトランジスタ用のＮ型ソース・ドレイン５と
Ｐチャネルトランジスタ用のＰ型ソース・ドレイン６と
が形成され、ＮチャネルトランジスタとＰチャネルトラ
ンジスタとのチャネル領域を挟んでそれぞれフロントゲ
ート８とバックゲート９とが形成され、Ｎチャネルトラ
ンジスタとＰチャネルトランジスタのバックゲート９が
相互に接続されて第１入力端子Ａが形成され、Ｎチャネ
ルトランジスタとＰチャネルトランジスタのフロントゲ
ート８が相互に接続されて第２入力端子Ｂが形成され、
ＮチャネルトランジスタとＰチャネルトランジスタのド
レインが相互に接続されて出力端子Ｃが形成されてい
る。
置に関し、２入力ＣＭＯＳ論理回路を２個のＭＯＳＦＥ
Ｔをもって構成しうるようにして所要面積の低減を可能
にする半導体装置を提供することを目的とする。 【構成】 絶縁膜２上に形成された薄膜シリコン層３に
Ｎチャネルトランジスタ用のＮ型ソース・ドレイン５と
Ｐチャネルトランジスタ用のＰ型ソース・ドレイン６と
が形成され、ＮチャネルトランジスタとＰチャネルトラ
ンジスタとのチャネル領域を挟んでそれぞれフロントゲ
ート８とバックゲート９とが形成され、Ｎチャネルトラ
ンジスタとＰチャネルトランジスタのバックゲート９が
相互に接続されて第１入力端子Ａが形成され、Ｎチャネ
ルトランジスタとＰチャネルトランジスタのフロントゲ
ート８が相互に接続されて第２入力端子Ｂが形成され、
ＮチャネルトランジスタとＰチャネルトランジスタのド
レインが相互に接続されて出力端子Ｃが形成されてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、２入力ＣＭＯＳ論理回
路を２素子をもって構成する半導体装置に関する。
路を２素子をもって構成する半導体装置に関する。
【０００２】
【従来の技術】従来、２入力ＮＡＮＤ回路や２入力ＮＯ
Ｒ回路を構成するには、ｐチャネルＭＯＳ型電界効果ト
ランジスタ（以下、ＭＯＳＦＥＴと云う。）２個とｎチ
ャネルＭＯＳＦＥＴ２個の合計４個のトランジスタが必
要である。１例として２入力ＮＯＲ回路の回路図を図８
に示し、その真理値表を表１に示す。
Ｒ回路を構成するには、ｐチャネルＭＯＳ型電界効果ト
ランジスタ（以下、ＭＯＳＦＥＴと云う。）２個とｎチ
ャネルＭＯＳＦＥＴ２個の合計４個のトランジスタが必
要である。１例として２入力ＮＯＲ回路の回路図を図８
に示し、その真理値表を表１に示す。
【０００３】
【表１】 但し、記号“０”はＬレベル（０）に、また、“１”は
Ｈレベル（Ｖdd）に対応する。
Ｈレベル（Ｖdd）に対応する。
【０００４】
【発明が解決しようとする課題】２入力ＮＡＮＤ回路や
２入力ＮＯＲ回路を構成するのに現在は４個のトランジ
スタを必要としており、所要面積が大きくなっている。
そのため、集積回路の集積度を向上する上での妨げとな
っている。
２入力ＮＯＲ回路を構成するのに現在は４個のトランジ
スタを必要としており、所要面積が大きくなっている。
そのため、集積回路の集積度を向上する上での妨げとな
っている。
【０００５】本発明の目的は、この欠点を解消すること
にあり、２入力ＣＭＯＳ論理回路を２個のＭＯＳＦＥＴ
をもって構成しうるようにして所要面積の低減を可能に
する半導体装置を提供することにある。
にあり、２入力ＣＭＯＳ論理回路を２個のＭＯＳＦＥＴ
をもって構成しうるようにして所要面積の低減を可能に
する半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】上記の目的は、絶縁膜
（２）上に形成された薄膜シリコン層（３）にＮチャネ
ルトランジスタ用のＮ型ソース・ドレイン（５）とＰチ
ャネルトランジスタ用のＰ型ソース・ドレイン（６）と
が形成され、前記のＮチャネルトランジスタと前記のＰ
チャネルトランジスタとのチャネル領域を挟んでそれぞ
れフロントゲート（８）とバックゲート（９）とが形成
され、前記のＮチャネルトランジスタの前記のバックゲ
ート（９）と前記のＰチャネルトランジスタの前記のバ
ックゲート（９）とが相互に接続されて第１入力端子
（Ａ）が形成され、前記のＮチャネルトランジスタの前
記のフロントゲート（８）と前記のＰチャネルトランジ
スタの前記のフロントゲート（８）とが相互に接続され
て第２入力端子（Ｂ）が形成され、前記のＮチャネルト
ランジスタのドレインと前記のＰチャネルトランジスタ
のドレインとが相互に接続されて出力端子（Ｃ）が形成
されている半導体装置によって達成される。
（２）上に形成された薄膜シリコン層（３）にＮチャネ
ルトランジスタ用のＮ型ソース・ドレイン（５）とＰチ
ャネルトランジスタ用のＰ型ソース・ドレイン（６）と
が形成され、前記のＮチャネルトランジスタと前記のＰ
チャネルトランジスタとのチャネル領域を挟んでそれぞ
れフロントゲート（８）とバックゲート（９）とが形成
され、前記のＮチャネルトランジスタの前記のバックゲ
ート（９）と前記のＰチャネルトランジスタの前記のバ
ックゲート（９）とが相互に接続されて第１入力端子
（Ａ）が形成され、前記のＮチャネルトランジスタの前
記のフロントゲート（８）と前記のＰチャネルトランジ
スタの前記のフロントゲート（８）とが相互に接続され
て第２入力端子（Ｂ）が形成され、前記のＮチャネルト
ランジスタのドレインと前記のＰチャネルトランジスタ
のドレインとが相互に接続されて出力端子（Ｃ）が形成
されている半導体装置によって達成される。
【０００７】なお、前記の第２入力端子（Ｂ）の入力に
対応する前記のＮチャネルトランジスタと前記のＰチャ
ネルトランジスタのしきい値電圧を、前記の第１入力端
子（Ａ）の入力がＬレベルの場合は前記の第２入力端子
（Ｂ）の入力のＨレベルより大きく、前記の第１入力端
子（Ａ）の入力がＨレベルの場合は前記の第２入力端子
（Ｂ）の入力のＬレベルとＨレベルとの間にあるように
すればＮＡＮＤ回路が構成され、また、前記の第２入力
端子（Ｂ）の入力に対応する前記のＮチャネルトランジ
スタと前記のＰチャネルトランジスタのしきい値電圧
を、前記の第１入力端子（Ａ）の入力がＬレベルの場合
は前記の第２入力端子（Ｂ）の入力のＬレベルとＨレベ
ルとの間にあり、前記の第１入力端子（Ａ）の入力がＨ
レベルの場合は前記の第２入力端子（Ｂ）の入力のＬレ
ベルより小さいようにすればＮＯＲ回路が構成される。
対応する前記のＮチャネルトランジスタと前記のＰチャ
ネルトランジスタのしきい値電圧を、前記の第１入力端
子（Ａ）の入力がＬレベルの場合は前記の第２入力端子
（Ｂ）の入力のＨレベルより大きく、前記の第１入力端
子（Ａ）の入力がＨレベルの場合は前記の第２入力端子
（Ｂ）の入力のＬレベルとＨレベルとの間にあるように
すればＮＡＮＤ回路が構成され、また、前記の第２入力
端子（Ｂ）の入力に対応する前記のＮチャネルトランジ
スタと前記のＰチャネルトランジスタのしきい値電圧
を、前記の第１入力端子（Ａ）の入力がＬレベルの場合
は前記の第２入力端子（Ｂ）の入力のＬレベルとＨレベ
ルとの間にあり、前記の第１入力端子（Ａ）の入力がＨ
レベルの場合は前記の第２入力端子（Ｂ）の入力のＬレ
ベルより小さいようにすればＮＯＲ回路が構成される。
【０００８】
【作用】例えば、チャネルを挟んで両側にフロントゲー
トとバックゲートとが形成されているＮチャネルＭＯＳ
ＦＥＴにおいて、バックゲートに印加する電圧Ｖb を変
化させると、フロントゲートに印加される電圧Ｖf に対
応するしきい値電圧Ｖft h は、図２に示すように、チャ
ージカップリング効果によってＶfthLとＶfthHとの間で
変化することが知られている。このことは、ソース・ド
レイン電流Ｉd とフロントゲート電圧Ｖf との関係を示
す特性曲線が、図３に示すように、バックゲート電圧Ｖ
b を大きくするのにともなって左方に移動することを意
味する。
トとバックゲートとが形成されているＮチャネルＭＯＳ
ＦＥＴにおいて、バックゲートに印加する電圧Ｖb を変
化させると、フロントゲートに印加される電圧Ｖf に対
応するしきい値電圧Ｖft h は、図２に示すように、チャ
ージカップリング効果によってＶfthLとＶfthHとの間で
変化することが知られている。このことは、ソース・ド
レイン電流Ｉd とフロントゲート電圧Ｖf との関係を示
す特性曲線が、図３に示すように、バックゲート電圧Ｖ
b を大きくするのにともなって左方に移動することを意
味する。
【０００９】図４と図５において、バックゲート電圧Ｖ
b がＬレベル（例えば０Ｖ）のときのソース・ドレイン
電流Ｉd とフロントゲート電圧Ｖf との関係をグラフＡ
に示し、バックゲート電圧Ｖb がＨレベル（例えば５
Ｖ）のときのソース・ドレイン電流Ｉd とフロントゲー
ト電圧Ｖf との関係をグラフＢに示す。そして、グラフ
Ａにおけるしきい値電圧をＶfthLとし、グラフＢにおけ
るしきい値電圧をＶfthHとする。
b がＬレベル（例えば０Ｖ）のときのソース・ドレイン
電流Ｉd とフロントゲート電圧Ｖf との関係をグラフＡ
に示し、バックゲート電圧Ｖb がＨレベル（例えば５
Ｖ）のときのソース・ドレイン電流Ｉd とフロントゲー
ト電圧Ｖf との関係をグラフＢに示す。そして、グラフ
Ａにおけるしきい値電圧をＶfthLとし、グラフＢにおけ
るしきい値電圧をＶfthHとする。
【００１０】こゝで、このＮチャネルＭＯＳＦＥＴの動
作電圧幅、即ちフロントゲートに印加される電圧Ｖf の
Ｌレベル（例えば０Ｖ）とＨレベル（例えば５Ｖ）との
間の動作電圧幅が図５にをもって示す領域にくるよう
にデバイス設計する。即ち、バックゲート電圧Ｖb が０
Ｖのときのしきい値電圧ＶfthLは動作電圧幅の外にあ
り、バックゲート電圧Ｖb が５Ｖのときのしきい値電圧
ＶfthHは動作電圧幅の中にあるように設定すると、こ
のトランジスタはフロントゲート電圧Ｖf に対して以下
のように動作する。 Ｖb ＝５Ｖの場合： Ｖf がＶfthH〜５ＶのときトランジスタＯＮ Ｖf がＶfthH以下のときトランジスタＯＦＦ Ｖb ＝０Ｖの場合： Ｖf が０〜５ＶのときトランジスタＯＦＦ
作電圧幅、即ちフロントゲートに印加される電圧Ｖf の
Ｌレベル（例えば０Ｖ）とＨレベル（例えば５Ｖ）との
間の動作電圧幅が図５にをもって示す領域にくるよう
にデバイス設計する。即ち、バックゲート電圧Ｖb が０
Ｖのときのしきい値電圧ＶfthLは動作電圧幅の外にあ
り、バックゲート電圧Ｖb が５Ｖのときのしきい値電圧
ＶfthHは動作電圧幅の中にあるように設定すると、こ
のトランジスタはフロントゲート電圧Ｖf に対して以下
のように動作する。 Ｖb ＝５Ｖの場合： Ｖf がＶfthH〜５ＶのときトランジスタＯＮ Ｖf がＶfthH以下のときトランジスタＯＦＦ Ｖb ＝０Ｖの場合： Ｖf が０〜５ＶのときトランジスタＯＦＦ
【００１１】次に、動作電圧幅が図４にをもって示す
領域にくるようにデバイス設計する。即ち、バックゲー
ト電圧Ｖb が０Ｖのときのしきい値電圧ＶfthLはトラン
ジスタの動作電圧幅の中にあり、バックゲート電圧Ｖ
b が５Ｖのときのしきい値電圧ＶfthHはトランジスタの
動作電圧幅より低いところにあるように設定すると、
このトランジスタはフロントゲート電圧Ｖf に対して以
下のように動作する。 Ｖb ＝５Ｖの場合： Ｖf が０〜５ＶのときトランジスタＯＮ Ｖb ＝０Ｖの場合： Ｖf がＶfthL以下のときトランジスタＯＦＦ Ｖf がＶfthL〜５ＶのときトランジスタＯＮ
領域にくるようにデバイス設計する。即ち、バックゲー
ト電圧Ｖb が０Ｖのときのしきい値電圧ＶfthLはトラン
ジスタの動作電圧幅の中にあり、バックゲート電圧Ｖ
b が５Ｖのときのしきい値電圧ＶfthHはトランジスタの
動作電圧幅より低いところにあるように設定すると、
このトランジスタはフロントゲート電圧Ｖf に対して以
下のように動作する。 Ｖb ＝５Ｖの場合： Ｖf が０〜５ＶのときトランジスタＯＮ Ｖb ＝０Ｖの場合： Ｖf がＶfthL以下のときトランジスタＯＦＦ Ｖf がＶfthL〜５ＶのときトランジスタＯＮ
【００１２】上記の動作を表にまとめると表２のように
なる。
なる。
【００１３】
【表２】 但し、この例ではＶf 、Ｖb の記号“０”は０Ｖ、
“１”は５Ｖに対応する。
“１”は５Ｖに対応する。
【００１４】ＰチャネルＭＯＳＦＥＴについても、Ｎチ
ャネルＭＯＳＦＥＴの場合と同様に、バックゲート電圧
Ｖb が０Ｖのときと５Ｖのときのフロントゲート電圧Ｖ
f とソース・ドレイン電流Ｉd との関係は図６に示すよ
うになる。動作電圧幅が図６にまたはをもって示す
幅となるようにそれぞれデバイス設計すれば、このＰチ
ャネルＭＯＳＦＥＴの動作は表３に示すようになること
はＮチャネルＭＯＳＦＥＴの例から容易に判断される。
ャネルＭＯＳＦＥＴの場合と同様に、バックゲート電圧
Ｖb が０Ｖのときと５Ｖのときのフロントゲート電圧Ｖ
f とソース・ドレイン電流Ｉd との関係は図６に示すよ
うになる。動作電圧幅が図６にまたはをもって示す
幅となるようにそれぞれデバイス設計すれば、このＰチ
ャネルＭＯＳＦＥＴの動作は表３に示すようになること
はＮチャネルＭＯＳＦＥＴの例から容易に判断される。
【００１５】
【表３】
【００１６】図４のをもって示す動作電圧幅を有する
ＮチャネルＭＯＳＦＥＴと図６のをもって示す動作電
圧幅を有するＰチャネルＭＯＳＦＥＴとを図７に示すよ
うに直列に接続し、両者のバックゲートを相互に接続し
た端子をＡとし、両者のフロントゲートを相互に接続し
た端子をＢとし、両者のドレインを相互に接続した端子
をＣとする。
ＮチャネルＭＯＳＦＥＴと図６のをもって示す動作電
圧幅を有するＰチャネルＭＯＳＦＥＴとを図７に示すよ
うに直列に接続し、両者のバックゲートを相互に接続し
た端子をＡとし、両者のフロントゲートを相互に接続し
た端子をＢとし、両者のドレインを相互に接続した端子
をＣとする。
【００１７】この結果、端子Ａを第１入力端子、端子Ｂ
を第２入力端子、端子Ｃを出力端子とする２入力ＮＯＲ
回路が構成され、その真理値表は表２と表３とから表４
に示すようになる。
を第２入力端子、端子Ｃを出力端子とする２入力ＮＯＲ
回路が構成され、その真理値表は表２と表３とから表４
に示すようになる。
【００１８】
【表４】
【００１９】同様にして、図５のをもって示す動作電
圧幅を有するＮチャネルＭＯＳＦＥＴと図６のをもっ
て示す動作電圧幅を有するＰチャネルＭＯＳＦＥＴとを
直列に接続すると、表５の真理値表に示すように２入力
ＮＡＮＤ回路が構成される。
圧幅を有するＮチャネルＭＯＳＦＥＴと図６のをもっ
て示す動作電圧幅を有するＰチャネルＭＯＳＦＥＴとを
直列に接続すると、表５の真理値表に示すように２入力
ＮＡＮＤ回路が構成される。
【００２０】
【表５】
【００２１】
【実施例】以下、図面を参照して、本発明の一実施例に
係る半導体装置について説明する。
係る半導体装置について説明する。
【００２２】図１参照 図１に本発明に係る半導体装置の断面図を示す。シリコ
ン基板１上に絶縁膜２が形成され、その上に０．１μｍ
程度の薄いシリコン層３が形成されているＳＯＩ（シリ
コンオンインシュレータ）基板の薄膜シリコン層３にフ
ィールド酸化膜４が形成されている。５は薄膜シリコン
層に形成されたＮチャネルＭＯＳＦＥＴ用ソース・ドレ
インであり、６は同じくＰチャネルＭＯＳＦＥＴ用ソー
ス・ドレインである。８・９はソース・ドレイン間のチ
ャネル領域を挟んで両側にそれぞれゲート酸化膜７を介
して対称に形成されたゲート電極であり、一方のゲート
電極８をフロントゲートと呼び、他方のゲート電極９を
バックゲートと呼ぶ。ＮチャネルＭＯＳＦＥＴとＰチャ
ネルＭＯＳＦＥＴのバックゲート９が相互に接続されて
第１入力端子Ａが形成され、フロントゲート８が相互に
接続されて第２入力端子Ｂが形成され、ドレインが相互
に接続されて出力端子Ｃが形成されている。
ン基板１上に絶縁膜２が形成され、その上に０．１μｍ
程度の薄いシリコン層３が形成されているＳＯＩ（シリ
コンオンインシュレータ）基板の薄膜シリコン層３にフ
ィールド酸化膜４が形成されている。５は薄膜シリコン
層に形成されたＮチャネルＭＯＳＦＥＴ用ソース・ドレ
インであり、６は同じくＰチャネルＭＯＳＦＥＴ用ソー
ス・ドレインである。８・９はソース・ドレイン間のチ
ャネル領域を挟んで両側にそれぞれゲート酸化膜７を介
して対称に形成されたゲート電極であり、一方のゲート
電極８をフロントゲートと呼び、他方のゲート電極９を
バックゲートと呼ぶ。ＮチャネルＭＯＳＦＥＴとＰチャ
ネルＭＯＳＦＥＴのバックゲート９が相互に接続されて
第１入力端子Ａが形成され、フロントゲート８が相互に
接続されて第２入力端子Ｂが形成され、ドレインが相互
に接続されて出力端子Ｃが形成されている。
【００２３】作用の項で説明したとおり、ＮチャネルＭ
ＯＳＦＥＴの動作電圧幅を図４ので示す幅に、また、
ＰチャネルＭＯＳＦＥＴの動作電圧幅を図６ので示す
幅に設定すれば、表４に示すように２入力ＮＯＲ回路が
２個のＭＯＳＦＥＴで形成される。また、ＮチャネルＭ
ＯＳＦＥＴの動作電圧幅を図５ので示す幅に、また、
ＰチャネルＭＯＳＦＥＴの動作電圧幅を図６ので示す
幅に設定すれば、表５に示すように２入力ＮＡＮＤ回路
が２個のＭＯＳＦＥＴで形成される。
ＯＳＦＥＴの動作電圧幅を図４ので示す幅に、また、
ＰチャネルＭＯＳＦＥＴの動作電圧幅を図６ので示す
幅に設定すれば、表４に示すように２入力ＮＯＲ回路が
２個のＭＯＳＦＥＴで形成される。また、ＮチャネルＭ
ＯＳＦＥＴの動作電圧幅を図５ので示す幅に、また、
ＰチャネルＭＯＳＦＥＴの動作電圧幅を図６ので示す
幅に設定すれば、表５に示すように２入力ＮＡＮＤ回路
が２個のＭＯＳＦＥＴで形成される。
【００２４】
【発明の効果】以上説明したとおり、本発明に係る半導
体装置においては、フロントゲートとバックゲートとを
有するＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥ
Ｔとをそれぞれ１個使用して、バックゲート電圧による
しきい値電圧の変化と、フロントゲートの動作電圧幅の
設定とを巧みに組み合わせて２個の素子で２入力ＣＭＯ
Ｓ論理回路を構成することが可能になったので、半導体
集積回路の高集積化に寄与するところが大きい。
体装置においては、フロントゲートとバックゲートとを
有するＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥ
Ｔとをそれぞれ１個使用して、バックゲート電圧による
しきい値電圧の変化と、フロントゲートの動作電圧幅の
設定とを巧みに組み合わせて２個の素子で２入力ＣＭＯ
Ｓ論理回路を構成することが可能になったので、半導体
集積回路の高集積化に寄与するところが大きい。
【図１】本発明に係る半導体装置の断面図である。
【図２】しきい値電圧のバックゲート電圧依存性を示す
グラフである。
グラフである。
【図３】ＮチャネルＭＯＳＦＥＴ特性のバックゲート電
圧依存性を示すグラフである。
圧依存性を示すグラフである。
【図４】ＮチャネルＭＯＳＦＥＴ特性と動作電圧幅との
関係を示すグラフである。
関係を示すグラフである。
【図５】ＮチャネルＭＯＳＦＥＴ特性と動作電圧幅との
関係を示すグラフである。
関係を示すグラフである。
【図６】ＰチャネルＭＯＳＦＥＴ特性と動作電圧幅との
関係を示すグラフである。
関係を示すグラフである。
【図７】２入力論理回路の回路図である。
【図８】従来の２入力論理回路の回路図である。
１ シリコン基板 ２ 絶縁膜 ３ 薄膜シリコン層 ４ フィールド酸化膜 ５・６ ソース・ドレイン ７ ゲート酸化膜 ８ フロントゲート ９ バックゲート Ａ 第１入力端子 Ｂ 第２入力端子 Ｃ 出力端子
Claims (3)
- 【請求項１】 絶縁膜（２）上に形成された薄膜シリコ
ン層（３）にＮチャネルトランジスタ用のＮ型ソース・
ドレイン（５）とＰチャネルトランジスタ用のＰ型ソー
ス・ドレイン（６）とが形成され、 前記Ｎチャネルトランジスタと前記Ｐチャネルトランジ
スタとのチャネル領域を挟んでそれぞれフロントゲート
（８）とバックゲート（９）とが形成され、 前記Ｎチャネルトランジスタの前記バックゲート（９）
と前記Ｐチャネルトランジスタの前記バックゲート
（９）とが相互に接続されて第１入力端子（Ａ）が形成
され、 前記Ｎチャネルトランジスタの前記フロントゲート
（８）と前記Ｐチャネルトランジスタの前記フロントゲ
ート（８）とが相互に接続されて第２入力端子（Ｂ）が
形成され、 前記Ｎチャネルトランジスタのドレインと前記Ｐチャネ
ルトランジスタのドレインとが相互に接続されて出力端
子（Ｃ）が形成されてなることを特徴とする半導体装
置。 - 【請求項２】 前記第２入力端子（Ｂ）の入力に対応す
る前記Ｎチャネルトランジスタと前記Ｐチャネルトラン
ジスタのしきい値電圧は、前記第１入力端子（Ａ）の入
力がＬレベルの場合は前記第２入力端子（Ｂ）の入力の
Ｈレベルより大きく、前記第１入力端子（Ａ）の入力が
Ｈレベルの場合は前記第２入力端子（Ｂ）の入力のＬレ
ベルとＨレベルとの間にあることを特徴とする請求項１
記載の半導体装置。 - 【請求項３】 前記第２入力端子（Ｂ）の入力に対応す
る前記Ｎチャネルトランジスタと前記Ｐチャネルトラン
ジスタのしきい値電圧は、前記第１入力端子（Ａ）の入
力がＬレベルの場合は前記第２入力端子（Ｂ）の入力の
ＬレベルとＨレベルとの間にあり、前記第１入力端子
（Ａ）の入力がＨレベルの場合は前記第２入力端子
（Ｂ）の入力のＬレベルより小さいことを特徴とする請
求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5064999A JPH06275826A (ja) | 1993-03-24 | 1993-03-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5064999A JPH06275826A (ja) | 1993-03-24 | 1993-03-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06275826A true JPH06275826A (ja) | 1994-09-30 |
Family
ID=13274278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5064999A Withdrawn JPH06275826A (ja) | 1993-03-24 | 1993-03-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06275826A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6188111B1 (en) | 1997-03-31 | 2001-02-13 | Nec Corporation | Dual gate semiconductor device for shortening channel length |
| WO2004049445A1 (en) * | 2002-11-22 | 2004-06-10 | Advanced Micro Devices Inc. | Two transistor nor device |
| JP2009260361A (ja) * | 2009-05-15 | 2009-11-05 | Sharp Corp | 半導体装置およびその駆動方法 |
| US7709313B2 (en) * | 2005-07-19 | 2010-05-04 | International Business Machines Corporation | High performance capacitors in planar back gates CMOS |
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