JPH01309367A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01309367A JPH01309367A JP63139421A JP13942188A JPH01309367A JP H01309367 A JPH01309367 A JP H01309367A JP 63139421 A JP63139421 A JP 63139421A JP 13942188 A JP13942188 A JP 13942188A JP H01309367 A JPH01309367 A JP H01309367A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
ＣＭＯＳ型ＩＣにおいて、ゲート絶縁膜の膜厚を最適化
した半導体装置に関し、 ＣＭＯＳ型半導体装置において、Ｎチャネル及びＰチャ
ネルＭＯＳＦＥＴの性能を十分に発揮させ、高速化を図
ることができる半導体装置を提供することを目的とし、 ＣＭＯＳ型の半導体装置において、Ｎチャネル型のＭＯ
Ｓ電界効果トランジスタのゲート酸化膜の膜厚が、Ｐチ
ャネル型のＭＯＳ電界効果トランジスタのゲート酸化膜
の膜厚より厚いことを特徴とする半導体装置を含み構成
する。
した半導体装置に関し、 ＣＭＯＳ型半導体装置において、Ｎチャネル及びＰチャ
ネルＭＯＳＦＥＴの性能を十分に発揮させ、高速化を図
ることができる半導体装置を提供することを目的とし、 ＣＭＯＳ型の半導体装置において、Ｎチャネル型のＭＯ
Ｓ電界効果トランジスタのゲート酸化膜の膜厚が、Ｐチ
ャネル型のＭＯＳ電界効果トランジスタのゲート酸化膜
の膜厚より厚いことを特徴とする半導体装置を含み構成
する。
来光ｔ９１４よ、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒ
ｙ Ｍｅｔａｌ ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏ
ｒ）型ＩＣ（ＩｎｔｅｇｒａＬｅｄ Ｃ１ｒｃｕｉｔ）
において、ゲート絶縁膜の膜厚を最適化した半導体装置
に関する。
ｙ Ｍｅｔａｌ ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏ
ｒ）型ＩＣ（ＩｎｔｅｇｒａＬｅｄ Ｃ１ｒｃｕｉｔ）
において、ゲート絶縁膜の膜厚を最適化した半導体装置
に関する。
近年、低消費電力のＣＭＯＳ型ＩＣが注目されており、
その高集積化と高性能化が要求されている。このため、
ＣＭＯＳを構成するＮチャネル及びＰチャネルＭＯＳ電
界効果トランジスタ（ＭＯＳＦＥＴ）を、高速化、微細
化する必要がある。
その高集積化と高性能化が要求されている。このため、
ＣＭＯＳを構成するＮチャネル及びＰチャネルＭＯＳ電
界効果トランジスタ（ＭＯＳＦＥＴ）を、高速化、微細
化する必要がある。
従来のＣＭＯＳ型ＩＣにおいては、ＭＯＳＦＥＴのゲー
ト絶縁膜を薄膜化することによって性能を向上させ、ま
た微細化を可能にしてきた。ところが、ゲート絶縁膜が
薄膜化していき、２０ｎｍ以下になると、ＮチャネルＭ
ＯＳＦＥＴの電流駆動能力は向上せず、逆に膜厚が薄く
なるとともに寄生容量が大きくなり、ゲート容量が増え
る骨性能の向上が望めなくなってきた。一方、Ｐチャネ
ルＭＯＳＦＥＴは、そのゲート絶縁膜が２０ｎｍ以下で
もまだ電流駆動能力の増加が見られる。
ト絶縁膜を薄膜化することによって性能を向上させ、ま
た微細化を可能にしてきた。ところが、ゲート絶縁膜が
薄膜化していき、２０ｎｍ以下になると、ＮチャネルＭ
ＯＳＦＥＴの電流駆動能力は向上せず、逆に膜厚が薄く
なるとともに寄生容量が大きくなり、ゲート容量が増え
る骨性能の向上が望めなくなってきた。一方、Ｐチャネ
ルＭＯＳＦＥＴは、そのゲート絶縁膜が２０ｎｍ以下で
もまだ電流駆動能力の増加が見られる。
従って、従来のようにゲート地縁膜をＮチャネル、Ｐチ
ャネル同時に形成し、その膜ｊγを同じにすると、それ
ぞれの性能を十分に発揮させることができない問題を生
じていた。すなわち、ＣＭＯ５型半導体装置の高集積化
と高性能化のために、ゲート酸化膜の膜厚を最適化する
必要があるが、ＮチャネルとＰチャネルの膜厚の最適値
が相違する。
ャネル同時に形成し、その膜ｊγを同じにすると、それ
ぞれの性能を十分に発揮させることができない問題を生
じていた。すなわち、ＣＭＯ５型半導体装置の高集積化
と高性能化のために、ゲート酸化膜の膜厚を最適化する
必要があるが、ＮチャネルとＰチャネルの膜厚の最適値
が相違する。
そこで本発明は、ＣＭＯ５型半導体装置において、Ｎチ
ャネル及びＰチャネルＭＯＳＦＥＴの性能を十分に発揮
させ、高速化を図ることができる半導体装置を提供する
ことを目的とする。
ャネル及びＰチャネルＭＯＳＦＥＴの性能を十分に発揮
させ、高速化を図ることができる半導体装置を提供する
ことを目的とする。
〔課題を解決する手段］
上記課題は、ＣＭＯ５型の半導体装置において、Ｎチャ
ネル型のＭＯ５電界効果トランジスタのゲート酸化膜の
膜厚が、１）チャネル型のＭＯ３電界効果１−ランジ不
夕のゲート酸化膜の膜厚より厚いことを特徴とする半導
体装置によって解決される。
ネル型のＭＯ５電界効果トランジスタのゲート酸化膜の
膜厚が、１）チャネル型のＭＯ３電界効果１−ランジ不
夕のゲート酸化膜の膜厚より厚いことを特徴とする半導
体装置によって解決される。
第１図は本発明のＣＭＯ３型半導体装置の原理説明図で
ある。同図において、１１はシリコン基板、１２は素子
分離用の酸化膜、１３はＮチャネルＭＯＳＦＥＴのゲー
ト酸化膜、１４はＰチャネルＭＯ５ｌｉｌＥＴ（７）ゲ
ート酸化１１り、１５はゲート電極、１Ｇはソース・ト
レイン拡散層、１９はＰウェルであり、ＮチャネルＭＯ
ＳＦＥＴのゲート酸化膜１３の膜厚（ＴＯＸＮ）は、Ｐ
チャネルＭＯＳＦＥＴのデー１−酸化膜１４の膜厚（Ｔ
ＯＸＰ）より厚く（Ｔ、ＸＮ＞ＴＯＸＰ）形成するよう
構成している。
ある。同図において、１１はシリコン基板、１２は素子
分離用の酸化膜、１３はＮチャネルＭＯＳＦＥＴのゲー
ト酸化膜、１４はＰチャネルＭＯ５ｌｉｌＥＴ（７）ゲ
ート酸化１１り、１５はゲート電極、１Ｇはソース・ト
レイン拡散層、１９はＰウェルであり、ＮチャネルＭＯ
ＳＦＥＴのゲート酸化膜１３の膜厚（ＴＯＸＮ）は、Ｐ
チャネルＭＯＳＦＥＴのデー１−酸化膜１４の膜厚（Ｔ
ＯＸＰ）より厚く（Ｔ、ＸＮ＞ＴＯＸＰ）形成するよう
構成している。
［作用］
本発明では、ＮチャネルＭＯＳＦＥＴのゲート酸化膜１
３の膜厚を厚くすることにより、寄生容量となるゲート
容量の低減を図り、かつＰチャネルＭＯＳＦＥＴのゲー
ト酸化膜１４の膜厚を薄くすることによってＰチャネル
ＭＯＳＦＥＴの電流駆動能力の向上を図っている。
３の膜厚を厚くすることにより、寄生容量となるゲート
容量の低減を図り、かつＰチャネルＭＯＳＦＥＴのゲー
ト酸化膜１４の膜厚を薄くすることによってＰチャネル
ＭＯＳＦＥＴの電流駆動能力の向上を図っている。
第２図はドレイン電流とゲート絶縁膜の膜厚との関係を
示す図である。同図において、（ａ）はＮチャネルＭＯ
ＳＦＥＴ、 （ｂ）はＰチャネル間５ＦＥＴ、のドレイ
ン電流（Ｉｄ／１ μＡ／μｍ）のゲート絶縁膜厚（ｎ
ｍ）依存を示しており、両方ともゲート絶縁ＩＩりの膜
厚が薄くなるとともに、ドレイン電流が増加する傾向に
あるが、（ａ）のＮチ中ネルＭＯ３Ｉ？ＥＴでは、ゲー
ト絶縁膜厚が２０ｎｍ以下での電流の増加が小さく飽和
している。一方、（ｂ）のＰチャネル１１０ＳＮＥＴで
は、ゲート絶縁膜厚を２０ｎｍ以下に薄膜化することに
よって大きく増加している。従って、Ｎチャネルでは、
ゲート絶縁膜厚を２０ｎｍ以下にすると寄生容量が大き
くなるだけで、性能の向上が望めない。一方、Ｐチャネ
ルでは、ゲート絶縁膜厚を２０ｎｍ以下に薄膜化するこ
とによって、ゲート長の短い領域でＭＯＳＦＥＴのしき
い値電圧（Ｖｔｌ、）が低下する、いわゆる短チヤネル
効果の抑制効果が得られる。この点でも短チヤネル効果
の大きいＰチャネルＭＯＳＦＥＴのゲート酸化膜１４の
膜厚を薄くする意味がある。さらに、ＮチャネルＭＯＳ
ＦＥＴでは、ＰチャネルＭＯ３ＦＩＥＴよりも不純物拡
散分布が急になるため、ホットキャリアが生じ、このホ
ットキャリアがゲート酸化膜中または５ｔ−５ｉＯ□界
面に注入されることにより、ＭＯＳＦＥＴのしきい値電
圧（Ｖい）が変動し、デバイスの性能を示すトランスコ
ンダクタンス（ｇｌ）を劣化させる、いわゆるホットキ
ャリア効果の問題があるが、このポットキャリア効果は
、デー１−絶縁膜の薄膜化により悪くなるため、Ｎチャ
ふルのゲート絶縁膜はｊｌい方がよい。
示す図である。同図において、（ａ）はＮチャネルＭＯ
ＳＦＥＴ、 （ｂ）はＰチャネル間５ＦＥＴ、のドレイ
ン電流（Ｉｄ／１ μＡ／μｍ）のゲート絶縁膜厚（ｎ
ｍ）依存を示しており、両方ともゲート絶縁ＩＩりの膜
厚が薄くなるとともに、ドレイン電流が増加する傾向に
あるが、（ａ）のＮチ中ネルＭＯ３Ｉ？ＥＴでは、ゲー
ト絶縁膜厚が２０ｎｍ以下での電流の増加が小さく飽和
している。一方、（ｂ）のＰチャネル１１０ＳＮＥＴで
は、ゲート絶縁膜厚を２０ｎｍ以下に薄膜化することに
よって大きく増加している。従って、Ｎチャネルでは、
ゲート絶縁膜厚を２０ｎｍ以下にすると寄生容量が大き
くなるだけで、性能の向上が望めない。一方、Ｐチャネ
ルでは、ゲート絶縁膜厚を２０ｎｍ以下に薄膜化するこ
とによって、ゲート長の短い領域でＭＯＳＦＥＴのしき
い値電圧（Ｖｔｌ、）が低下する、いわゆる短チヤネル
効果の抑制効果が得られる。この点でも短チヤネル効果
の大きいＰチャネルＭＯＳＦＥＴのゲート酸化膜１４の
膜厚を薄くする意味がある。さらに、ＮチャネルＭＯＳ
ＦＥＴでは、ＰチャネルＭＯ３ＦＩＥＴよりも不純物拡
散分布が急になるため、ホットキャリアが生じ、このホ
ットキャリアがゲート酸化膜中または５ｔ−５ｉＯ□界
面に注入されることにより、ＭＯＳＦＥＴのしきい値電
圧（Ｖい）が変動し、デバイスの性能を示すトランスコ
ンダクタンス（ｇｌ）を劣化させる、いわゆるホットキ
ャリア効果の問題があるが、このポットキャリア効果は
、デー１−絶縁膜の薄膜化により悪くなるため、Ｎチャ
ふルのゲート絶縁膜はｊｌい方がよい。
［実施例〕
以下、本発明を図示の一実施例により具体的に説明する
。
。
第３図（ａ）〜（ｄ）は本発明実施例の製造工程断面図
である。この実施例は、ＣＭＯ５型半導体装置の製造プ
ロセスを示し、第１図に対応する部分は同一の符号を記
す。
である。この実施例は、ＣＭＯ５型半導体装置の製造プ
ロセスを示し、第１図に対応する部分は同一の符号を記
す。
まず、同図（ａ）に示す如く、シリコン基板１１に選択
酸化法（ＬＯＣＯ５法）により、素子分離用の厚い膜厚
の酸化膜１２を形成し、ついで全面を酸化し、Ｎチャネ
ル及びＰウェル１９が形成された］）チャネルの素子領
域に、酸化膜１７を形成する。
酸化法（ＬＯＣＯ５法）により、素子分離用の厚い膜厚
の酸化膜１２を形成し、ついで全面を酸化し、Ｎチャネ
ル及びＰウェル１９が形成された］）チャネルの素子領
域に、酸化膜１７を形成する。
次に、同図（ｂ）に示す如く、フォトリソグラフィ技術
により、Ｎチャネル領域のみを覆うレジスト膜１８を形
成し、このレジス１−膜１８をマスクにしてＰチャネル
領域の酸化膜１７をエツチングする。
により、Ｎチャネル領域のみを覆うレジスト膜１８を形
成し、このレジス１−膜１８をマスクにしてＰチャネル
領域の酸化膜１７をエツチングする。
次に、同図（Ｃ）に示す如く、レジス１−膜１８を除去
後、全面を再び酸化することにより、Ｎチャネル領域に
は厚いゲート酸化膜１３、Ｐチャネル領域には薄いゲー
ト酸化膜１４を形成する。
後、全面を再び酸化することにより、Ｎチャネル領域に
は厚いゲート酸化膜１３、Ｐチャネル領域には薄いゲー
ト酸化膜１４を形成する。
次に、同図（ｄ）に示す如く、通常の工程によりゲート
電極１５を形成し、ソース・ドレイン拡散層１６をイオ
ン注入により形成し、図示しない層間絶縁膜、配線層な
どを形成しＣＭＯＳ型半導体装置が完成する。
電極１５を形成し、ソース・ドレイン拡散層１６をイオ
ン注入により形成し、図示しない層間絶縁膜、配線層な
どを形成しＣＭＯＳ型半導体装置が完成する。
上記構成の半導体装置の一例として、Ｎチャネルのゲー
ト酸化膜１３の膜厚を２０ｎｍ、チャネル長を０．５μ
ｍ、Ｐチャネルのゲート酸化膜１４の膜厚を１０ｎｍ、
チャネル長を０．７μｍとしたときの、インバータの遅
延時間は３４０ｐｓｅｃ（Ｆｌｏ ＝ ３ ）であった
。
ト酸化膜１３の膜厚を２０ｎｍ、チャネル長を０．５μ
ｍ、Ｐチャネルのゲート酸化膜１４の膜厚を１０ｎｍ、
チャネル長を０．７μｍとしたときの、インバータの遅
延時間は３４０ｐｓｅｃ（Ｆｌｏ ＝ ３ ）であった
。
一方、Ｎチャネル、Ｐチャネルともデー１−酸化膜の膜
厚を１０ｎｍにすると、４２０ｐｓｅｃであった。従っ
て、本発明例によるＣＭＯＳ型半導体装置の高速化が達
成された。このときの遅延時間のデータは、回路シュミ
レーションにより求めたものであり、その条件は、 Ｎチャネル： Ｌ／Ｗ＝ ０．５μｍ／２０μｍ１’
ＯＸＮ ＝１０ｎｍまたは２０ｎｍＶい・０．６Ｖ（基
板バイアス−２，５ｖ印加時） 基板バイアス・−２，５ｖ Ｐチャネル： Ｌ／Ｗ＝ ０．７μｍ／２０μｍＴ ｏ
ｘｐ ＝１０ｎｍ Ｖい−０，７Ｖ 基板バイアス−０Ｖ Ｆｌｏ： ３ Ｖｃｃ： ５．０ν の通りであり、インバータは、第４図に示す如く、Ｐチ
ャネルＭＯ３ＦＥＴとＮチャネルＭＯ５ＦＥＴとを組み
合わせ、その共通デーｌ−電極側が入力（Ｉｎｐｕｔ）
、ドレイン結線側が出力（Ｏｕ ｔｐｕ Ｌ）である。
厚を１０ｎｍにすると、４２０ｐｓｅｃであった。従っ
て、本発明例によるＣＭＯＳ型半導体装置の高速化が達
成された。このときの遅延時間のデータは、回路シュミ
レーションにより求めたものであり、その条件は、 Ｎチャネル： Ｌ／Ｗ＝ ０．５μｍ／２０μｍ１’
ＯＸＮ ＝１０ｎｍまたは２０ｎｍＶい・０．６Ｖ（基
板バイアス−２，５ｖ印加時） 基板バイアス・−２，５ｖ Ｐチャネル： Ｌ／Ｗ＝ ０．７μｍ／２０μｍＴ ｏ
ｘｐ ＝１０ｎｍ Ｖい−０，７Ｖ 基板バイアス−０Ｖ Ｆｌｏ： ３ Ｖｃｃ： ５．０ν の通りであり、インバータは、第４図に示す如く、Ｐチ
ャネルＭＯ３ＦＥＴとＮチャネルＭＯ５ＦＥＴとを組み
合わせ、その共通デーｌ−電極側が入力（Ｉｎｐｕｔ）
、ドレイン結線側が出力（Ｏｕ ｔｐｕ Ｌ）である。
なお、本発明においては、少なくともＮチャネルのゲー
ト酸化膜１３の膜厚を、Ｐチャネルのゲート酸化膜１４
の膜厚よりも厚く形成すればよく、好ましくは、Ｎチャ
ネルのゲート酸化膜１３の膜厚を、Ｐチャネルのゲート
酸化膜１４の膜厚よりも１．５〜２倍程度にするのがよ
い。
ト酸化膜１３の膜厚を、Ｐチャネルのゲート酸化膜１４
の膜厚よりも厚く形成すればよく、好ましくは、Ｎチャ
ネルのゲート酸化膜１３の膜厚を、Ｐチャネルのゲート
酸化膜１４の膜厚よりも１．５〜２倍程度にするのがよ
い。
また、それぞれのゲート酸化膜１３．１４を上記製造工
程により所定の膜厚に形成するためには、初期に形成す
る酸化膜１７と、後の工程の酸化量を制御することによ
りできる。
程により所定の膜厚に形成するためには、初期に形成す
る酸化膜１７と、後の工程の酸化量を制御することによ
りできる。
〔発明の効果］
以上説明したように本発明によれば、ＣＭＯ５型の半導
体装置において、マチャネルのゲート酸化膜の膜厚を、
Ｉ）チャネルのゲート酸化膜の膜厚よりも厚くすること
により、ゲート酸化膜の膜厚の最適化ができ電流駆動能
力が向上し、高速化が可能になり、かかる半導体装置の
性能向上に寄与するところが大きい。
体装置において、マチャネルのゲート酸化膜の膜厚を、
Ｉ）チャネルのゲート酸化膜の膜厚よりも厚くすること
により、ゲート酸化膜の膜厚の最適化ができ電流駆動能
力が向上し、高速化が可能になり、かかる半導体装置の
性能向上に寄与するところが大きい。
第１図は本発明の原理説明図、
第２図はトレイン電流とゲーＩ−絶縁膜の膜厚との関係
を示す図、 第３図（ａ）〜（ｄ）は本発明実施例の製造工程断面図
、第４図は本発明実施例のインバータ回路図である。 図中、 １１はシリコン基板、 １２は素子分離用の酸化膜、 １３ばゲート酸化膜、 １４はゲート酸化膜、 １５はゲート電極、 １６はソース・ドレイン拡散層、 １７は酸化膜、 ｔｏはレジスト膜 １９はＰウェル を示す。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰 同 大菅義之 ■ｃ。 Ａ陵にヨ月笑努社イ孕トイレバニア」判ンコ第４図
を示す図、 第３図（ａ）〜（ｄ）は本発明実施例の製造工程断面図
、第４図は本発明実施例のインバータ回路図である。 図中、 １１はシリコン基板、 １２は素子分離用の酸化膜、 １３ばゲート酸化膜、 １４はゲート酸化膜、 １５はゲート電極、 １６はソース・ドレイン拡散層、 １７は酸化膜、 ｔｏはレジスト膜 １９はＰウェル を示す。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰 同 大菅義之 ■ｃ。 Ａ陵にヨ月笑努社イ孕トイレバニア」判ンコ第４図
Claims (1)
- ＣＭＯＳ型の半導体装置において、Ｎチャネル型のＭ
ＯＳ電界効果トランジスタのゲート酸化膜（１３）の膜
厚が、Ｐチャネル型のＭＯＳ電界効果トランジスタのゲ
ート酸化膜（１４）の膜厚より厚いことを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63139421A JPH01309367A (ja) | 1988-06-08 | 1988-06-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63139421A JPH01309367A (ja) | 1988-06-08 | 1988-06-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01309367A true JPH01309367A (ja) | 1989-12-13 |
Family
ID=15244816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63139421A Pending JPH01309367A (ja) | 1988-06-08 | 1988-06-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01309367A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0818819A1 (en) * | 1996-07-12 | 1998-01-14 | Texas Instruments Incorporated | Improvements in or relating to semiconductor devices |
| US5866445A (en) * | 1997-07-11 | 1999-02-02 | Texas Instruments Incorporated | High density CMOS circuit with split gate oxide |
| EP0951072A1 (en) * | 1996-04-08 | 1999-10-20 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2006179635A (ja) * | 2004-12-22 | 2006-07-06 | Nec Electronics Corp | Ｃｍｏｓ半導体装置 |
| JP2008270380A (ja) * | 2007-04-18 | 2008-11-06 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| WO2023105679A1 (ja) * | 2021-12-08 | 2023-06-15 | 株式会社ソシオネクスト | Ｅｓｄ保護回路 |
-
1988
- 1988-06-08 JP JP63139421A patent/JPH01309367A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0818819A1 (en) * | 1996-07-12 | 1998-01-14 | Texas Instruments Incorporated | Improvements in or relating to semiconductor devices |
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