JPH01309367A - 半導体装置 - Google Patents
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- JPH01309367A JPH01309367A JP63139421A JP13942188A JPH01309367A JP H01309367 A JPH01309367 A JP H01309367A JP 63139421 A JP63139421 A JP 63139421A JP 13942188 A JP13942188 A JP 13942188A JP H01309367 A JPH01309367 A JP H01309367A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
CMOS型ICにおいて、ゲート絶縁膜の膜厚を最適化
した半導体装置に関し、 CMOS型半導体装置において、Nチャネル及びPチャ
ネルMOSFETの性能を十分に発揮させ、高速化を図
ることができる半導体装置を提供することを目的とし、 CMOS型の半導体装置において、Nチャネル型のMO
S電界効果トランジスタのゲート酸化膜の膜厚が、Pチ
ャネル型のMOS電界効果トランジスタのゲート酸化膜
の膜厚より厚いことを特徴とする半導体装置を含み構成
する。
した半導体装置に関し、 CMOS型半導体装置において、Nチャネル及びPチャ
ネルMOSFETの性能を十分に発揮させ、高速化を図
ることができる半導体装置を提供することを目的とし、 CMOS型の半導体装置において、Nチャネル型のMO
S電界効果トランジスタのゲート酸化膜の膜厚が、Pチ
ャネル型のMOS電界効果トランジスタのゲート酸化膜
の膜厚より厚いことを特徴とする半導体装置を含み構成
する。
来光t914よ、CMOS(Complementar
y Metal OxideSemiconducto
r)型IC(IntegraLed C1rcuit)
において、ゲート絶縁膜の膜厚を最適化した半導体装置
に関する。
y Metal OxideSemiconducto
r)型IC(IntegraLed C1rcuit)
において、ゲート絶縁膜の膜厚を最適化した半導体装置
に関する。
近年、低消費電力のCMOS型ICが注目されており、
その高集積化と高性能化が要求されている。このため、
CMOSを構成するNチャネル及びPチャネルMOS電
界効果トランジスタ(MOSFET)を、高速化、微細
化する必要がある。
その高集積化と高性能化が要求されている。このため、
CMOSを構成するNチャネル及びPチャネルMOS電
界効果トランジスタ(MOSFET)を、高速化、微細
化する必要がある。
従来のCMOS型ICにおいては、MOSFETのゲー
ト絶縁膜を薄膜化することによって性能を向上させ、ま
た微細化を可能にしてきた。ところが、ゲート絶縁膜が
薄膜化していき、20nm以下になると、NチャネルM
OSFETの電流駆動能力は向上せず、逆に膜厚が薄く
なるとともに寄生容量が大きくなり、ゲート容量が増え
る骨性能の向上が望めなくなってきた。一方、Pチャネ
ルMOSFETは、そのゲート絶縁膜が20nm以下で
もまだ電流駆動能力の増加が見られる。
ト絶縁膜を薄膜化することによって性能を向上させ、ま
た微細化を可能にしてきた。ところが、ゲート絶縁膜が
薄膜化していき、20nm以下になると、NチャネルM
OSFETの電流駆動能力は向上せず、逆に膜厚が薄く
なるとともに寄生容量が大きくなり、ゲート容量が増え
る骨性能の向上が望めなくなってきた。一方、Pチャネ
ルMOSFETは、そのゲート絶縁膜が20nm以下で
もまだ電流駆動能力の増加が見られる。
従って、従来のようにゲート地縁膜をNチャネル、Pチ
ャネル同時に形成し、その膜jγを同じにすると、それ
ぞれの性能を十分に発揮させることができない問題を生
じていた。すなわち、CMO5型半導体装置の高集積化
と高性能化のために、ゲート酸化膜の膜厚を最適化する
必要があるが、NチャネルとPチャネルの膜厚の最適値
が相違する。
ャネル同時に形成し、その膜jγを同じにすると、それ
ぞれの性能を十分に発揮させることができない問題を生
じていた。すなわち、CMO5型半導体装置の高集積化
と高性能化のために、ゲート酸化膜の膜厚を最適化する
必要があるが、NチャネルとPチャネルの膜厚の最適値
が相違する。
そこで本発明は、CMO5型半導体装置において、Nチ
ャネル及びPチャネルMOSFETの性能を十分に発揮
させ、高速化を図ることができる半導体装置を提供する
ことを目的とする。
ャネル及びPチャネルMOSFETの性能を十分に発揮
させ、高速化を図ることができる半導体装置を提供する
ことを目的とする。
〔課題を解決する手段]
上記課題は、CMO5型の半導体装置において、Nチャ
ネル型のMO5電界効果トランジスタのゲート酸化膜の
膜厚が、1)チャネル型のMO3電界効果1−ランジ不
夕のゲート酸化膜の膜厚より厚いことを特徴とする半導
体装置によって解決される。
ネル型のMO5電界効果トランジスタのゲート酸化膜の
膜厚が、1)チャネル型のMO3電界効果1−ランジ不
夕のゲート酸化膜の膜厚より厚いことを特徴とする半導
体装置によって解決される。
第1図は本発明のCMO3型半導体装置の原理説明図で
ある。同図において、11はシリコン基板、12は素子
分離用の酸化膜、13はNチャネルMOSFETのゲー
ト酸化膜、14はPチャネルMO5lilET(7)ゲ
ート酸化11り、15はゲート電極、1Gはソース・ト
レイン拡散層、19はPウェルであり、NチャネルMO
SFETのゲート酸化膜13の膜厚(TOXN)は、P
チャネルMOSFETのデー1−酸化膜14の膜厚(T
OXP)より厚く(T、XN>TOXP)形成するよう
構成している。
ある。同図において、11はシリコン基板、12は素子
分離用の酸化膜、13はNチャネルMOSFETのゲー
ト酸化膜、14はPチャネルMO5lilET(7)ゲ
ート酸化11り、15はゲート電極、1Gはソース・ト
レイン拡散層、19はPウェルであり、NチャネルMO
SFETのゲート酸化膜13の膜厚(TOXN)は、P
チャネルMOSFETのデー1−酸化膜14の膜厚(T
OXP)より厚く(T、XN>TOXP)形成するよう
構成している。
[作用]
本発明では、NチャネルMOSFETのゲート酸化膜1
3の膜厚を厚くすることにより、寄生容量となるゲート
容量の低減を図り、かつPチャネルMOSFETのゲー
ト酸化膜14の膜厚を薄くすることによってPチャネル
MOSFETの電流駆動能力の向上を図っている。
3の膜厚を厚くすることにより、寄生容量となるゲート
容量の低減を図り、かつPチャネルMOSFETのゲー
ト酸化膜14の膜厚を薄くすることによってPチャネル
MOSFETの電流駆動能力の向上を図っている。
第2図はドレイン電流とゲート絶縁膜の膜厚との関係を
示す図である。同図において、(a)はNチャネルMO
SFET、 (b)はPチャネル間5FET、のドレイ
ン電流(Id/1 μA/μm)のゲート絶縁膜厚(n
m)依存を示しており、両方ともゲート絶縁IIりの膜
厚が薄くなるとともに、ドレイン電流が増加する傾向に
あるが、(a)のNチ中ネルMO3I?ETでは、ゲー
ト絶縁膜厚が20nm以下での電流の増加が小さく飽和
している。一方、(b)のPチャネル110SNETで
は、ゲート絶縁膜厚を20nm以下に薄膜化することに
よって大きく増加している。従って、Nチャネルでは、
ゲート絶縁膜厚を20nm以下にすると寄生容量が大き
くなるだけで、性能の向上が望めない。一方、Pチャネ
ルでは、ゲート絶縁膜厚を20nm以下に薄膜化するこ
とによって、ゲート長の短い領域でMOSFETのしき
い値電圧(Vtl、)が低下する、いわゆる短チヤネル
効果の抑制効果が得られる。この点でも短チヤネル効果
の大きいPチャネルMOSFETのゲート酸化膜14の
膜厚を薄くする意味がある。さらに、NチャネルMOS
FETでは、PチャネルMO3FIETよりも不純物拡
散分布が急になるため、ホットキャリアが生じ、このホ
ットキャリアがゲート酸化膜中または5t−5iO□界
面に注入されることにより、MOSFETのしきい値電
圧(Vい)が変動し、デバイスの性能を示すトランスコ
ンダクタンス(gl)を劣化させる、いわゆるホットキ
ャリア効果の問題があるが、このポットキャリア効果は
、デー1−絶縁膜の薄膜化により悪くなるため、Nチャ
ふルのゲート絶縁膜はjlい方がよい。
示す図である。同図において、(a)はNチャネルMO
SFET、 (b)はPチャネル間5FET、のドレイ
ン電流(Id/1 μA/μm)のゲート絶縁膜厚(n
m)依存を示しており、両方ともゲート絶縁IIりの膜
厚が薄くなるとともに、ドレイン電流が増加する傾向に
あるが、(a)のNチ中ネルMO3I?ETでは、ゲー
ト絶縁膜厚が20nm以下での電流の増加が小さく飽和
している。一方、(b)のPチャネル110SNETで
は、ゲート絶縁膜厚を20nm以下に薄膜化することに
よって大きく増加している。従って、Nチャネルでは、
ゲート絶縁膜厚を20nm以下にすると寄生容量が大き
くなるだけで、性能の向上が望めない。一方、Pチャネ
ルでは、ゲート絶縁膜厚を20nm以下に薄膜化するこ
とによって、ゲート長の短い領域でMOSFETのしき
い値電圧(Vtl、)が低下する、いわゆる短チヤネル
効果の抑制効果が得られる。この点でも短チヤネル効果
の大きいPチャネルMOSFETのゲート酸化膜14の
膜厚を薄くする意味がある。さらに、NチャネルMOS
FETでは、PチャネルMO3FIETよりも不純物拡
散分布が急になるため、ホットキャリアが生じ、このホ
ットキャリアがゲート酸化膜中または5t−5iO□界
面に注入されることにより、MOSFETのしきい値電
圧(Vい)が変動し、デバイスの性能を示すトランスコ
ンダクタンス(gl)を劣化させる、いわゆるホットキ
ャリア効果の問題があるが、このポットキャリア効果は
、デー1−絶縁膜の薄膜化により悪くなるため、Nチャ
ふルのゲート絶縁膜はjlい方がよい。
[実施例〕
以下、本発明を図示の一実施例により具体的に説明する
。
。
第3図(a)〜(d)は本発明実施例の製造工程断面図
である。この実施例は、CMO5型半導体装置の製造プ
ロセスを示し、第1図に対応する部分は同一の符号を記
す。
である。この実施例は、CMO5型半導体装置の製造プ
ロセスを示し、第1図に対応する部分は同一の符号を記
す。
まず、同図(a)に示す如く、シリコン基板11に選択
酸化法(LOCO5法)により、素子分離用の厚い膜厚
の酸化膜12を形成し、ついで全面を酸化し、Nチャネ
ル及びPウェル19が形成された])チャネルの素子領
域に、酸化膜17を形成する。
酸化法(LOCO5法)により、素子分離用の厚い膜厚
の酸化膜12を形成し、ついで全面を酸化し、Nチャネ
ル及びPウェル19が形成された])チャネルの素子領
域に、酸化膜17を形成する。
次に、同図(b)に示す如く、フォトリソグラフィ技術
により、Nチャネル領域のみを覆うレジスト膜18を形
成し、このレジス1−膜18をマスクにしてPチャネル
領域の酸化膜17をエツチングする。
により、Nチャネル領域のみを覆うレジスト膜18を形
成し、このレジス1−膜18をマスクにしてPチャネル
領域の酸化膜17をエツチングする。
次に、同図(C)に示す如く、レジス1−膜18を除去
後、全面を再び酸化することにより、Nチャネル領域に
は厚いゲート酸化膜13、Pチャネル領域には薄いゲー
ト酸化膜14を形成する。
後、全面を再び酸化することにより、Nチャネル領域に
は厚いゲート酸化膜13、Pチャネル領域には薄いゲー
ト酸化膜14を形成する。
次に、同図(d)に示す如く、通常の工程によりゲート
電極15を形成し、ソース・ドレイン拡散層16をイオ
ン注入により形成し、図示しない層間絶縁膜、配線層な
どを形成しCMOS型半導体装置が完成する。
電極15を形成し、ソース・ドレイン拡散層16をイオ
ン注入により形成し、図示しない層間絶縁膜、配線層な
どを形成しCMOS型半導体装置が完成する。
上記構成の半導体装置の一例として、Nチャネルのゲー
ト酸化膜13の膜厚を20nm、チャネル長を0.5μ
m、Pチャネルのゲート酸化膜14の膜厚を10nm、
チャネル長を0.7μmとしたときの、インバータの遅
延時間は340psec(Flo = 3 )であった
。
ト酸化膜13の膜厚を20nm、チャネル長を0.5μ
m、Pチャネルのゲート酸化膜14の膜厚を10nm、
チャネル長を0.7μmとしたときの、インバータの遅
延時間は340psec(Flo = 3 )であった
。
一方、Nチャネル、Pチャネルともデー1−酸化膜の膜
厚を10nmにすると、420psecであった。従っ
て、本発明例によるCMOS型半導体装置の高速化が達
成された。このときの遅延時間のデータは、回路シュミ
レーションにより求めたものであり、その条件は、 Nチャネル: L/W= 0.5μm/20μm1’
OXN =10nmまたは20nmVい・0.6V(基
板バイアス−2,5v印加時) 基板バイアス・−2,5v Pチャネル: L/W= 0.7μm/20μmT o
xp =10nm Vい−0,7V 基板バイアス−0V Flo: 3 Vcc: 5.0ν の通りであり、インバータは、第4図に示す如く、Pチ
ャネルMO3FETとNチャネルMO5FETとを組み
合わせ、その共通デーl−電極側が入力(Input)
、ドレイン結線側が出力(Ou tpu L)である。
厚を10nmにすると、420psecであった。従っ
て、本発明例によるCMOS型半導体装置の高速化が達
成された。このときの遅延時間のデータは、回路シュミ
レーションにより求めたものであり、その条件は、 Nチャネル: L/W= 0.5μm/20μm1’
OXN =10nmまたは20nmVい・0.6V(基
板バイアス−2,5v印加時) 基板バイアス・−2,5v Pチャネル: L/W= 0.7μm/20μmT o
xp =10nm Vい−0,7V 基板バイアス−0V Flo: 3 Vcc: 5.0ν の通りであり、インバータは、第4図に示す如く、Pチ
ャネルMO3FETとNチャネルMO5FETとを組み
合わせ、その共通デーl−電極側が入力(Input)
、ドレイン結線側が出力(Ou tpu L)である。
なお、本発明においては、少なくともNチャネルのゲー
ト酸化膜13の膜厚を、Pチャネルのゲート酸化膜14
の膜厚よりも厚く形成すればよく、好ましくは、Nチャ
ネルのゲート酸化膜13の膜厚を、Pチャネルのゲート
酸化膜14の膜厚よりも1.5〜2倍程度にするのがよ
い。
ト酸化膜13の膜厚を、Pチャネルのゲート酸化膜14
の膜厚よりも厚く形成すればよく、好ましくは、Nチャ
ネルのゲート酸化膜13の膜厚を、Pチャネルのゲート
酸化膜14の膜厚よりも1.5〜2倍程度にするのがよ
い。
また、それぞれのゲート酸化膜13.14を上記製造工
程により所定の膜厚に形成するためには、初期に形成す
る酸化膜17と、後の工程の酸化量を制御することによ
りできる。
程により所定の膜厚に形成するためには、初期に形成す
る酸化膜17と、後の工程の酸化量を制御することによ
りできる。
〔発明の効果]
以上説明したように本発明によれば、CMO5型の半導
体装置において、マチャネルのゲート酸化膜の膜厚を、
I)チャネルのゲート酸化膜の膜厚よりも厚くすること
により、ゲート酸化膜の膜厚の最適化ができ電流駆動能
力が向上し、高速化が可能になり、かかる半導体装置の
性能向上に寄与するところが大きい。
体装置において、マチャネルのゲート酸化膜の膜厚を、
I)チャネルのゲート酸化膜の膜厚よりも厚くすること
により、ゲート酸化膜の膜厚の最適化ができ電流駆動能
力が向上し、高速化が可能になり、かかる半導体装置の
性能向上に寄与するところが大きい。
第1図は本発明の原理説明図、
第2図はトレイン電流とゲーI−絶縁膜の膜厚との関係
を示す図、 第3図(a)〜(d)は本発明実施例の製造工程断面図
、第4図は本発明実施例のインバータ回路図である。 図中、 11はシリコン基板、 12は素子分離用の酸化膜、 13ばゲート酸化膜、 14はゲート酸化膜、 15はゲート電極、 16はソース・ドレイン拡散層、 17は酸化膜、 toはレジスト膜 19はPウェル を示す。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰 同 大菅義之 ■c。 A陵にヨ月笑努社イ孕トイレバニア」判ンコ第4図
を示す図、 第3図(a)〜(d)は本発明実施例の製造工程断面図
、第4図は本発明実施例のインバータ回路図である。 図中、 11はシリコン基板、 12は素子分離用の酸化膜、 13ばゲート酸化膜、 14はゲート酸化膜、 15はゲート電極、 16はソース・ドレイン拡散層、 17は酸化膜、 toはレジスト膜 19はPウェル を示す。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰 同 大菅義之 ■c。 A陵にヨ月笑努社イ孕トイレバニア」判ンコ第4図
Claims (1)
- CMOS型の半導体装置において、Nチャネル型のM
OS電界効果トランジスタのゲート酸化膜(13)の膜
厚が、Pチャネル型のMOS電界効果トランジスタのゲ
ート酸化膜(14)の膜厚より厚いことを特徴とする半
導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63139421A JPH01309367A (ja) | 1988-06-08 | 1988-06-08 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63139421A JPH01309367A (ja) | 1988-06-08 | 1988-06-08 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01309367A true JPH01309367A (ja) | 1989-12-13 |
Family
ID=15244816
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63139421A Pending JPH01309367A (ja) | 1988-06-08 | 1988-06-08 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01309367A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0818819A1 (en) * | 1996-07-12 | 1998-01-14 | Texas Instruments Incorporated | Improvements in or relating to semiconductor devices |
US5866445A (en) * | 1997-07-11 | 1999-02-02 | Texas Instruments Incorporated | High density CMOS circuit with split gate oxide |
EP0951072A1 (en) * | 1996-04-08 | 1999-10-20 | Hitachi, Ltd. | Semiconductor integrated circuit device |
JP2006179635A (ja) * | 2004-12-22 | 2006-07-06 | Nec Electronics Corp | Cmos半導体装置 |
JP2008270380A (ja) * | 2007-04-18 | 2008-11-06 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
WO2023105679A1 (ja) * | 2021-12-08 | 2023-06-15 | 株式会社ソシオネクスト | Esd保護回路 |
-
1988
- 1988-06-08 JP JP63139421A patent/JPH01309367A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0951072A1 (en) * | 1996-04-08 | 1999-10-20 | Hitachi, Ltd. | Semiconductor integrated circuit device |
EP0951072B1 (en) * | 1996-04-08 | 2009-12-09 | Hitachi, Ltd. | Semiconductor integrated circuit device |
EP0818819A1 (en) * | 1996-07-12 | 1998-01-14 | Texas Instruments Incorporated | Improvements in or relating to semiconductor devices |
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JP2006179635A (ja) * | 2004-12-22 | 2006-07-06 | Nec Electronics Corp | Cmos半導体装置 |
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WO2023105679A1 (ja) * | 2021-12-08 | 2023-06-15 | 株式会社ソシオネクスト | Esd保護回路 |
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