JP2000012841A - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/512—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being parallel to the channel plane
Abstract
(57)【要約】
【課題】半導体装置の高速化とノイズ低減を容易にし、
動作性能とその信頼性を向上させる。 【解決手段】半導体基板上に形成されたＭＯＳＦＥＴに
おいて、１個の前記ＭＯＳＦＥＴに互いに異なるしきい
値を有するチャネル領域が形成される。例えば、１個の
ＭＯＳＦＥＴに、誘電率の互いに異なる第１のゲート絶
縁膜と第２のゲート絶縁膜とが形成される。あるいは、
１個のＭＯＳＦＥＴに同じ絶縁材料で互いに膜厚の異な
る第１のゲート絶縁膜と第２のゲート絶縁膜とが形成さ
れる。または、１個のＭＯＳＦＥＴに互いに同一導電型
で濃度の異なる不純物を有するチャネル領域が複数形成
される。また、半導体装置の基本回路を構成するＣＭＯ
ＳＦＥＴに、互いに異なるしきい値を有するチャネル領
域がそれぞれ形成される。
動作性能とその信頼性を向上させる。 【解決手段】半導体基板上に形成されたＭＯＳＦＥＴに
おいて、１個の前記ＭＯＳＦＥＴに互いに異なるしきい
値を有するチャネル領域が形成される。例えば、１個の
ＭＯＳＦＥＴに、誘電率の互いに異なる第１のゲート絶
縁膜と第２のゲート絶縁膜とが形成される。あるいは、
１個のＭＯＳＦＥＴに同じ絶縁材料で互いに膜厚の異な
る第１のゲート絶縁膜と第２のゲート絶縁膜とが形成さ
れる。または、１個のＭＯＳＦＥＴに互いに同一導電型
で濃度の異なる不純物を有するチャネル領域が複数形成
される。また、半導体装置の基本回路を構成するＣＭＯ
ＳＦＥＴに、互いに異なるしきい値を有するチャネル領
域がそれぞれ形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、複数種のしきい値を有するチャネル領域の存
在する絶縁ゲート電界効果トランジスタ（以下、ＭＯＳ
ＦＥＴという）によって構成される半導体装置に関す
る。
し、特に、複数種のしきい値を有するチャネル領域の存
在する絶縁ゲート電界効果トランジスタ（以下、ＭＯＳ
ＦＥＴという）によって構成される半導体装置に関す
る。
【０００２】
【従来の技術】従来の半導体装置で使用されるＭＯＳＦ
ＥＴでは、そのチャネル領域が１種類のしきい値でもっ
て形成されている。そして、このようなＭＯＳＦＥＴで
もって論理回路が構成される。
ＥＴでは、そのチャネル領域が１種類のしきい値でもっ
て形成されている。そして、このようなＭＯＳＦＥＴで
もって論理回路が構成される。
【０００３】以下に、図６に基づいて、従来の上記のＭ
ＯＳＦＥＴの構造について説明する。図６（ａ）は、Ｍ
ＯＳＦＥＴの模式的な平面図である。そして、図６
（ｂ）は、図６（ａ）に記すＣ−Ｄで切断したところの
断面図である。
ＯＳＦＥＴの構造について説明する。図６（ａ）は、Ｍ
ＯＳＦＥＴの模式的な平面図である。そして、図６
（ｂ）は、図６（ａ）に記すＣ−Ｄで切断したところの
断面図である。
【０００４】以下、図６（ａ）と図６（ｂ）とを合わせ
て説明する。半導体基板１０１表面に、選択的に素子分
離絶縁膜１０２が形成されている。そして、この素子分
離絶縁膜１０２に囲われる領域すなわち素子活性領域に
ゲート絶縁膜１０３が形成され、このゲート絶縁膜１０
３上にゲート電極１０４が形成されている。ここで、こ
のゲート絶縁膜１０３は、均一の膜厚を有する１種類の
絶縁膜でもって形成される。
て説明する。半導体基板１０１表面に、選択的に素子分
離絶縁膜１０２が形成されている。そして、この素子分
離絶縁膜１０２に囲われる領域すなわち素子活性領域に
ゲート絶縁膜１０３が形成され、このゲート絶縁膜１０
３上にゲート電極１０４が形成されている。ここで、こ
のゲート絶縁膜１０３は、均一の膜厚を有する１種類の
絶縁膜でもって形成される。
【０００５】そして、図６（ａ）に示すように、ゲート
電極１０４を挟んでＭＯＳＦＥＴのソース領域１０５と
ドレイン領域１０６とが形成されている。
電極１０４を挟んでＭＯＳＦＥＴのソース領域１０５と
ドレイン領域１０６とが形成されている。
【０００６】以上のＭＯＳＦＥＴとしては、Ｐチャネル
型のものあるいはＮチャネル型のものが用いられる。あ
るいは、Ｐチャネル型およびＮチャネル型を含む両チャ
ネル型のものすなわちＣＭＯＳＦＥＴが用いられる。
型のものあるいはＮチャネル型のものが用いられる。あ
るいは、Ｐチャネル型およびＮチャネル型を含む両チャ
ネル型のものすなわちＣＭＯＳＦＥＴが用いられる。
【０００７】半導体素子である上記のようなＭＯＳＦＥ
ＴあるいはＣＭＯＳＦＥＴで構成される半導体装置は、
半導体素子の微細化に伴い、高集積化、高速化、多機能
化に向けて種々に検討開発されている。
ＴあるいはＣＭＯＳＦＥＴで構成される半導体装置は、
半導体素子の微細化に伴い、高集積化、高速化、多機能
化に向けて種々に検討開発されている。
【０００８】このような中で、ＡＳＩＣ（Ａｐｐｌｉｃ
ａｔｉｏｎ Ｓｐｅｃｉｆｉｃ ＩＣ）では、多機能化
と共に高速化が要求される。しかし、このようなＡＳＩ
Ｃが従来型のＭＯＳＦＥＴあるいはＣＭＯＳＦＥＴで構
成されると、顧客仕様が充分に満たされない場合が多発
するようになる。
ａｔｉｏｎ Ｓｐｅｃｉｆｉｃ ＩＣ）では、多機能化
と共に高速化が要求される。しかし、このようなＡＳＩ
Ｃが従来型のＭＯＳＦＥＴあるいはＣＭＯＳＦＥＴで構
成されると、顧客仕様が充分に満たされない場合が多発
するようになる。
【０００９】
【発明が解決しようとする課題】以上に説明した従来の
技術においては、半導体装置の高速動作のために、上記
のＭＯＳＦＥＴ等を高速に動作させると、配線にノイズ
が発生しやすくなる。特に、共通の配線となる電源配線
およびＧＮＤ配線に大きなノイズが発生する。そして、
論理回路の誤動作が起こる。このような論理回路の誤動
作は、電源の低電圧化あるいは半導体装置の多機能化に
伴い深刻な問題として顕在化してくる。特にＡＳＩＣの
ような半導体装置では、ＡＳＩＣを構成する論理回路が
複雑化し、その動作による駆動電流が局在化し易くな
り、上記の問題が現れやすい。
技術においては、半導体装置の高速動作のために、上記
のＭＯＳＦＥＴ等を高速に動作させると、配線にノイズ
が発生しやすくなる。特に、共通の配線となる電源配線
およびＧＮＤ配線に大きなノイズが発生する。そして、
論理回路の誤動作が起こる。このような論理回路の誤動
作は、電源の低電圧化あるいは半導体装置の多機能化に
伴い深刻な問題として顕在化してくる。特にＡＳＩＣの
ような半導体装置では、ＡＳＩＣを構成する論理回路が
複雑化し、その動作による駆動電流が局在化し易くな
り、上記の問題が現れやすい。
【００１０】本発明の目的は、半導体装置の高速化とノ
イズ低減を容易にし、動作性能が高く信頼性の高い半導
体装置を提供することにある。
イズ低減を容易にし、動作性能が高く信頼性の高い半導
体装置を提供することにある。
【００１１】
【課題を解決するための手段】このために、本発明の半
導体装置では、半導体基板上に形成された絶縁ゲート電
界効果トランジスタにおいて、１個の前記絶縁ゲート電
界効果トランジスタに互いに異なるしきい値を有するチ
ャネル領域が形成されている。
導体装置では、半導体基板上に形成された絶縁ゲート電
界効果トランジスタにおいて、１個の前記絶縁ゲート電
界効果トランジスタに互いに異なるしきい値を有するチ
ャネル領域が形成されている。
【００１２】ここで、前記１個の絶縁ゲート電界効果ト
ランジスタに、誘電率の互いに異なる第１のゲート絶縁
膜と第２のゲート絶縁膜とが形成されている。そして、
前記第１のゲート絶縁膜はシリコン窒化膜あるいはシリ
コンオキシナイトライド膜で構成され、前記第２のゲー
ト絶縁膜はシリコン酸化膜で構成される。
ランジスタに、誘電率の互いに異なる第１のゲート絶縁
膜と第２のゲート絶縁膜とが形成されている。そして、
前記第１のゲート絶縁膜はシリコン窒化膜あるいはシリ
コンオキシナイトライド膜で構成され、前記第２のゲー
ト絶縁膜はシリコン酸化膜で構成される。
【００１３】あるいは、前記１個の絶縁ゲート電界効果
トランジスタに同じ絶縁材料で互いに膜厚の異なる第１
のゲート絶縁膜と第２のゲート絶縁膜とが形成されてい
る。または、前記１個の絶縁ゲート電界効果トランジス
タ互いに同一導電型で濃度の異なる不純物を有するチャ
ネル領域が複数形成されている。
トランジスタに同じ絶縁材料で互いに膜厚の異なる第１
のゲート絶縁膜と第２のゲート絶縁膜とが形成されてい
る。または、前記１個の絶縁ゲート電界効果トランジス
タ互いに同一導電型で濃度の異なる不純物を有するチャ
ネル領域が複数形成されている。
【００１４】また、本発明の半導体装置では、半導体装
置の基本回路を構成するＮチャネル型の１個の絶縁ゲー
ト電界効果トランジスタおよびＰチャネル型の１個の絶
縁ゲート電界効果トランジスタ共に、互いに異なるしき
い値を有するチャネル領域がそれぞれ形成されている。
ここで、前記基本回路は上記ＣＭＯＳＦＥＴのインバー
ターを構成している。
置の基本回路を構成するＮチャネル型の１個の絶縁ゲー
ト電界効果トランジスタおよびＰチャネル型の１個の絶
縁ゲート電界効果トランジスタ共に、互いに異なるしき
い値を有するチャネル領域がそれぞれ形成されている。
ここで、前記基本回路は上記ＣＭＯＳＦＥＴのインバー
ターを構成している。
【００１５】このように、１個のＭＯＳＦＥＴにしきい
値の異なるチャネル領域が形成されるために、このＭＯ
ＳＦＥＴ駆動の過渡期に流れる電流波形が急峻でなく、
なだらかな波形になる。そして、上記のＭＯＳＦＥＴで
構成される半導体装置において、電気的ノイズが低減す
るようになり、半導体装置の高速化あるいは多機能化が
容易になる。
値の異なるチャネル領域が形成されるために、このＭＯ
ＳＦＥＴ駆動の過渡期に流れる電流波形が急峻でなく、
なだらかな波形になる。そして、上記のＭＯＳＦＥＴで
構成される半導体装置において、電気的ノイズが低減す
るようになり、半導体装置の高速化あるいは多機能化が
容易になる。
【００１６】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１に基づいて説明する。図１（ａ）は、ＭＯＳＦＥ
Ｔの模式的な平面図である。そして、図１（ｂ）は、図
１（ａ）に記すＡ−Ｂで切断したところの断面図であ
る。なお、図１（ａ）には、発明を明確にするために、
斜線が施されている。また、図１はＮチャネル型のＭＯ
ＳＦＥＴとなっている。
を図１に基づいて説明する。図１（ａ）は、ＭＯＳＦＥ
Ｔの模式的な平面図である。そして、図１（ｂ）は、図
１（ａ）に記すＡ−Ｂで切断したところの断面図であ
る。なお、図１（ａ）には、発明を明確にするために、
斜線が施されている。また、図１はＮチャネル型のＭＯ
ＳＦＥＴとなっている。
【００１７】以下、図１（ａ）と図１（ｂ）とを合わせ
て説明する。導電型がＰ型のシリコン基板１表面に、選
択的に素子分離絶縁膜２が形成されている。ここで、素
子分離絶縁膜２は、シリコン基板表面に形成される溝に
一部が埋め込まれたシリコン酸化膜で形成される。
て説明する。導電型がＰ型のシリコン基板１表面に、選
択的に素子分離絶縁膜２が形成されている。ここで、素
子分離絶縁膜２は、シリコン基板表面に形成される溝に
一部が埋め込まれたシリコン酸化膜で形成される。
【００１８】そして、図１（ａ）および図１（ｂ）に示
すように、この素子分離絶縁膜２に囲われる領域すなわ
ち素子活性領域に第１のゲート絶縁膜３および第２のゲ
ート絶縁膜４が形成されている。また、これらの第１の
ゲート絶縁膜３および第２のゲート絶縁膜４上にゲート
電極５が形成されている。ここで、この第１のゲート絶
縁膜３は、例えば膜厚１０ｎｍ程度のシリコン窒化膜で
構成され、第２のゲート絶縁膜４は、同様に膜厚１０ｎ
ｍ程度のシリコン酸化膜で構成されている。ここで、第
１のゲート絶縁膜３はシリコンオキシナイトライド膜で
形成されてもよい。何れにしろ、第１のゲート絶縁膜３
の単位面積当たりの容量値が、第２のゲート絶縁膜４の
単位面積当たりの容量値より大きくなるように形成され
る。
すように、この素子分離絶縁膜２に囲われる領域すなわ
ち素子活性領域に第１のゲート絶縁膜３および第２のゲ
ート絶縁膜４が形成されている。また、これらの第１の
ゲート絶縁膜３および第２のゲート絶縁膜４上にゲート
電極５が形成されている。ここで、この第１のゲート絶
縁膜３は、例えば膜厚１０ｎｍ程度のシリコン窒化膜で
構成され、第２のゲート絶縁膜４は、同様に膜厚１０ｎ
ｍ程度のシリコン酸化膜で構成されている。ここで、第
１のゲート絶縁膜３はシリコンオキシナイトライド膜で
形成されてもよい。何れにしろ、第１のゲート絶縁膜３
の単位面積当たりの容量値が、第２のゲート絶縁膜４の
単位面積当たりの容量値より大きくなるように形成され
る。
【００１９】このような第１のゲート絶縁膜３と第２の
ゲート絶縁膜４の形成は次のようである。すなわち、予
め素子活性領域に膜厚１ｎｍ程度のシリコン酸化膜が公
知の熱酸化法で形成される。次に、化学気相成長（ＣＶ
Ｄ）法で膜厚９ｎｍ程度のシリコン窒化膜が堆積され
る。そして、公知のフォトリソグラフィ技術とドライエ
ッチング技術とでシリコン窒化膜がパターニングされ、
初めに第１のゲート絶縁膜３が形成される。
ゲート絶縁膜４の形成は次のようである。すなわち、予
め素子活性領域に膜厚１ｎｍ程度のシリコン酸化膜が公
知の熱酸化法で形成される。次に、化学気相成長（ＣＶ
Ｄ）法で膜厚９ｎｍ程度のシリコン窒化膜が堆積され
る。そして、公知のフォトリソグラフィ技術とドライエ
ッチング技術とでシリコン窒化膜がパターニングされ、
初めに第１のゲート絶縁膜３が形成される。
【００２０】次に、再度熱酸化が施される。この熱酸化
で、第１のゲート絶縁膜３の形成されていない領域のシ
リコン基板表面に選択的に膜厚９ｎｍのシリコン酸化膜
が形成される。このようにして、膜厚１０ｎｍの第２の
ゲート絶縁膜４が形成されるようになる。
で、第１のゲート絶縁膜３の形成されていない領域のシ
リコン基板表面に選択的に膜厚９ｎｍのシリコン酸化膜
が形成される。このようにして、膜厚１０ｎｍの第２の
ゲート絶縁膜４が形成されるようになる。
【００２１】そして、図１（ａ）に示すように、ゲート
電極５を挟んでＭＯＳＦＥＴのソース領域６とドレイン
領域７とが形成されている。ここで、ソース領域６とド
レイン領域７には、ヒ素等のＮ型不純物が高濃度に導入
されている。
電極５を挟んでＭＯＳＦＥＴのソース領域６とドレイン
領域７とが形成されている。ここで、ソース領域６とド
レイン領域７には、ヒ素等のＮ型不純物が高濃度に導入
されている。
【００２２】半導体装置を構成するＭＯＳＦＥＴが上記
のような構造であれば、第１のゲート絶縁膜３下のチャ
ネル領域のしきい値は０．３５Ｖ程度になり、第２のゲ
ート絶縁膜４下のチャネル領域のしきい値０．４５Ｖよ
り小さくなる。
のような構造であれば、第１のゲート絶縁膜３下のチャ
ネル領域のしきい値は０．３５Ｖ程度になり、第２のゲ
ート絶縁膜４下のチャネル領域のしきい値０．４５Ｖよ
り小さくなる。
【００２３】このために、このＭＯＳＦＥＴを動作させ
るためにゲート電極５に印加される電気信号が、急峻な
波形を有していても、ＭＯＳＦＥＴの駆動は緩やかなも
のとなり、ノイズが大幅に低減するようになる。この詳
細については後述される。
るためにゲート電極５に印加される電気信号が、急峻な
波形を有していても、ＭＯＳＦＥＴの駆動は緩やかなも
のとなり、ノイズが大幅に低減するようになる。この詳
細については後述される。
【００２４】次に、本発明の第２の実施の形態を図２に
基づいて説明する。図２は、別のＭＯＳＦＥＴの模式的
な断面図である。なお、この場合、第１の実施の形態と
同一のものは同一符号で示され、Ｎチャネル型のＭＯＳ
ＦＥＴとなっている。
基づいて説明する。図２は、別のＭＯＳＦＥＴの模式的
な断面図である。なお、この場合、第１の実施の形態と
同一のものは同一符号で示され、Ｎチャネル型のＭＯＳ
ＦＥＴとなっている。
【００２５】図２に示すように、第１の実施の形態と同
様に、シリコン基板１表面に、選択的に素子分離絶縁膜
２が形成されている。
様に、シリコン基板１表面に、選択的に素子分離絶縁膜
２が形成されている。
【００２６】そして、この素子分離絶縁膜２に囲われる
領域すなわち素子活性領域に、シリコン酸化膜で第１の
ゲート絶縁膜３ａおよび第２のゲート絶縁膜４ａが形成
されている。ここでは、第１のゲート絶縁膜３ａの膜厚
が、第２のゲート絶縁膜４ａの膜厚より小さくなるよう
に形成されている。
領域すなわち素子活性領域に、シリコン酸化膜で第１の
ゲート絶縁膜３ａおよび第２のゲート絶縁膜４ａが形成
されている。ここでは、第１のゲート絶縁膜３ａの膜厚
が、第２のゲート絶縁膜４ａの膜厚より小さくなるよう
に形成されている。
【００２７】そして、このように同一の絶縁材料で膜厚
の異なる第１のゲート絶縁膜３ａおよび第２のゲート絶
縁膜４ａ上にゲート電極５が形成されている。ここで、
この第１のゲート絶縁膜３ａは、例えば膜厚６ｎｍ程度
のシリコン酸化膜で構成され、第２のゲート絶縁膜４ａ
は、同様に膜厚１０ｎｍ程度のシリコン酸化膜で構成さ
れている。この場合も、第１のゲート絶縁膜３ａの単位
面積当たりの容量値が、第２のゲート絶縁膜４ａの単位
面積当たりの容量値より大きくなるように形成される。
の異なる第１のゲート絶縁膜３ａおよび第２のゲート絶
縁膜４ａ上にゲート電極５が形成されている。ここで、
この第１のゲート絶縁膜３ａは、例えば膜厚６ｎｍ程度
のシリコン酸化膜で構成され、第２のゲート絶縁膜４ａ
は、同様に膜厚１０ｎｍ程度のシリコン酸化膜で構成さ
れている。この場合も、第１のゲート絶縁膜３ａの単位
面積当たりの容量値が、第２のゲート絶縁膜４ａの単位
面積当たりの容量値より大きくなるように形成される。
【００２８】そして、図示されないが、第１の実施の形
態と同様に、ゲート電極５を挟んでＭＯＳＦＥＴのソー
ス領域とドレイン領域とが形成される。
態と同様に、ゲート電極５を挟んでＭＯＳＦＥＴのソー
ス領域とドレイン領域とが形成される。
【００２９】この場合も、第１のゲート絶縁膜３ａ下の
チャネル領域のしきい値は、第２のゲート絶縁膜４ａ下
のチャネル領域のしきい値より小さくなる。そして、第
１の実施の形態と同様の効果が生じるようになる。
チャネル領域のしきい値は、第２のゲート絶縁膜４ａ下
のチャネル領域のしきい値より小さくなる。そして、第
１の実施の形態と同様の効果が生じるようになる。
【００３０】次に、本発明の第３の実施の形態を図３に
基づいて説明する。図３は、更に別のＭＯＳＦＥＴの模
式的な断面図である。なお、この場合、第１の実施の形
態と同一のものは同一符号で示され、Ｎチャネル型のＭ
ＯＳＦＥＴとなっている。
基づいて説明する。図３は、更に別のＭＯＳＦＥＴの模
式的な断面図である。なお、この場合、第１の実施の形
態と同一のものは同一符号で示され、Ｎチャネル型のＭ
ＯＳＦＥＴとなっている。
【００３１】図３に示すように、第１の実施の形態と同
様に、Ｐ型シリコン基板１表面に、選択的に素子分離絶
縁膜２が形成されている。ここで、シリコン基板１の不
純物濃度は、５×１０16原子／ｃｍ3 程度になるように
設定されている。
様に、Ｐ型シリコン基板１表面に、選択的に素子分離絶
縁膜２が形成されている。ここで、シリコン基板１の不
純物濃度は、５×１０16原子／ｃｍ3 程度になるように
設定されている。
【００３２】そして、この素子分離絶縁膜２に囲われる
領域すなわち素子活性領域の所定の領域に、Ｐ型拡散層
８が形成されている。ここで、Ｐ型拡散層８の不純物濃
度は、１×１０17原子／ｃｍ3 程度になるように設定さ
れている。
領域すなわち素子活性領域の所定の領域に、Ｐ型拡散層
８が形成されている。ここで、Ｐ型拡散層８の不純物濃
度は、１×１０17原子／ｃｍ3 程度になるように設定さ
れている。
【００３３】そして、膜厚６ｎｍ程度の均一なシリコン
酸化膜でゲート絶縁膜９が形成され、このゲート絶縁膜
９上にゲート電極５が形成されている。そして、図示さ
れないが、第１の実施の形態と同様に、ゲート電極５を
挟んでＭＯＳＦＥＴのソース領域とドレイン領域とが形
成される。
酸化膜でゲート絶縁膜９が形成され、このゲート絶縁膜
９上にゲート電極５が形成されている。そして、図示さ
れないが、第１の実施の形態と同様に、ゲート電極５を
挟んでＭＯＳＦＥＴのソース領域とドレイン領域とが形
成される。
【００３４】この場合、シリコン基板１表面の領域のし
きい値は、Ｐ型拡散層８表面の領域のしきい値より小さ
くなる。そして、第１の実施の形態と同様の効果が生じ
るようになる。
きい値は、Ｐ型拡散層８表面の領域のしきい値より小さ
くなる。そして、第１の実施の形態と同様の効果が生じ
るようになる。
【００３５】次に、本発明の第４の実施の形態を図４と
図５に基づいて説明する。図４は、ＣＭＯＳＦＥＴの模
式的な平面図である。この場合、Ｐチャネル型とＮチャ
ネル型のＭＯＳＦＥＴでインバーターが形成されてい
る。なお、図４には、発明を明確にするために、斜線が
施されている。また、図５は図４に示したインバーター
の基本特性を示すタイムチャートである。
図５に基づいて説明する。図４は、ＣＭＯＳＦＥＴの模
式的な平面図である。この場合、Ｐチャネル型とＮチャ
ネル型のＭＯＳＦＥＴでインバーターが形成されてい
る。なお、図４には、発明を明確にするために、斜線が
施されている。また、図５は図４に示したインバーター
の基本特性を示すタイムチャートである。
【００３６】図４に示すように、第１の実施の形態と同
様に、シリコン基板表面の素子分離絶縁膜２に囲われた
素子活性領域内に、Ｎチャネル型のＭＯＳＦＥＴの第１
のゲート絶縁膜１０と第２のゲート絶縁膜１１が形成さ
れている。そして、これらの第１のゲート絶縁膜１０お
よび第２のゲート絶縁膜１１上にゲート電極５ａが形成
され、このゲート電極５ａを挟んでソース流域１２とド
レイン領域１３が形成されている。
様に、シリコン基板表面の素子分離絶縁膜２に囲われた
素子活性領域内に、Ｎチャネル型のＭＯＳＦＥＴの第１
のゲート絶縁膜１０と第２のゲート絶縁膜１１が形成さ
れている。そして、これらの第１のゲート絶縁膜１０お
よび第２のゲート絶縁膜１１上にゲート電極５ａが形成
され、このゲート電極５ａを挟んでソース流域１２とド
レイン領域１３が形成されている。
【００３７】また、同様に、Ｐチャネル型のＭＯＳＦＥ
Ｔの第１のゲート絶縁膜１０ａと第２のゲート絶縁膜１
１ａとが形成されている。そして、これらの第１のゲー
ト絶縁膜１０ａおよび第２のゲート絶縁膜１１ａ上に上
記と共通のゲート電極５ａが形成され、このゲート電極
５ａを挟んでソース流域１４とドレイン領域１５が形成
されている。
Ｔの第１のゲート絶縁膜１０ａと第２のゲート絶縁膜１
１ａとが形成されている。そして、これらの第１のゲー
ト絶縁膜１０ａおよび第２のゲート絶縁膜１１ａ上に上
記と共通のゲート電極５ａが形成され、このゲート電極
５ａを挟んでソース流域１４とドレイン領域１５が形成
されている。
【００３８】このようにして、Ｎチャネル型およびＰチ
ャネル型のＭＯＳＦＥＴのドレイン領域１３，１５が出
力配線１６に電気接続されている。そして、Ｎチャネル
型のＭＯＳＦＥＴのソース領域１２にＧＮＤ配線１７が
接続され、Ｐチャネル型のＭＯＳＦＥＴのソース領域１
４に電源配線１８が接続されている。
ャネル型のＭＯＳＦＥＴのドレイン領域１３，１５が出
力配線１６に電気接続されている。そして、Ｎチャネル
型のＭＯＳＦＥＴのソース領域１２にＧＮＤ配線１７が
接続され、Ｐチャネル型のＭＯＳＦＥＴのソース領域１
４に電源配線１８が接続されている。
【００３９】ここで、この第１のゲート絶縁膜１０，１
０ａは、膜厚１０ｎｍ程度のシリコン窒化膜で構成さ
れ、第２のゲート絶縁膜１１，１１ａは、同様に膜厚１
０ｎｍ程度のシリコン酸化膜で構成されている。また、
第１のゲート絶縁膜１０，１０ａ領域のチャネル幅と、
第２のゲート絶縁膜１１，１１ａのチャネル幅の比は
１：５に設定されている。
０ａは、膜厚１０ｎｍ程度のシリコン窒化膜で構成さ
れ、第２のゲート絶縁膜１１，１１ａは、同様に膜厚１
０ｎｍ程度のシリコン酸化膜で構成されている。また、
第１のゲート絶縁膜１０，１０ａ領域のチャネル幅と、
第２のゲート絶縁膜１１，１１ａのチャネル幅の比は
１：５に設定されている。
【００４０】次に、上記のＣＭＯＳＦＥＴにおける効果
を図５に基づいて説明する。図５では、共通のゲート電
極５ａへのＩＮ（入力）電圧、出力配線１６に生じるＯ
ＵＴ（出力）電圧、および電源配線１８に生じる電源配
線電流が、従来の技術の場合と共に示されている。ここ
で、従来の技術では、ゲート絶縁膜が第２のゲート絶縁
膜のみで形成されている以外は、上記のＣＭＯＳＦＥＴ
と同じ構造となっている。
を図５に基づいて説明する。図５では、共通のゲート電
極５ａへのＩＮ（入力）電圧、出力配線１６に生じるＯ
ＵＴ（出力）電圧、および電源配線１８に生じる電源配
線電流が、従来の技術の場合と共に示されている。ここ
で、従来の技術では、ゲート絶縁膜が第２のゲート絶縁
膜のみで形成されている以外は、上記のＣＭＯＳＦＥＴ
と同じ構造となっている。
【００４１】図５に示されるように、ＩＮ電圧が高電位
から低電位に変化すると、ＯＵＴ電圧は低電位から高電
位に変化する。この場合に、本発明ではｔａ時に電圧が
立ち上がり始めるのに対して、従来の技術の場合では、
ｔａ時より遅れたｔｂ時に立ち上がり始める。同様に、
電源配線電流においても、本発明の場合では、従来の技
術の場合より速く流れ始める。そして、その電流のピー
ク値は、従来の技術の場合よりも小さくなる。しかし、
本発明の場合と、従来の技術の場合とで、立ち上がりの
終了時期に大きな差は生じない。
から低電位に変化すると、ＯＵＴ電圧は低電位から高電
位に変化する。この場合に、本発明ではｔａ時に電圧が
立ち上がり始めるのに対して、従来の技術の場合では、
ｔａ時より遅れたｔｂ時に立ち上がり始める。同様に、
電源配線電流においても、本発明の場合では、従来の技
術の場合より速く流れ始める。そして、その電流のピー
ク値は、従来の技術の場合よりも小さくなる。しかし、
本発明の場合と、従来の技術の場合とで、立ち上がりの
終了時期に大きな差は生じない。
【００４２】本発明における上記の現象は、第１のゲー
ト絶縁膜１０，１０ａが形成されているために生じる特
有の効果である。
ト絶縁膜１０，１０ａが形成されているために生じる特
有の効果である。
【００４３】このような現象のために、本発明の場合に
は、従来の技術の場合より動作が早い時期に始まり、駆
動電流のピーク値が４０％程度低減するようになる。そ
して、電流波形がなめらかになる。また、この場合に、
動作速度が低減するようなことは生じない。
は、従来の技術の場合より動作が早い時期に始まり、駆
動電流のピーク値が４０％程度低減するようになる。そ
して、電流波形がなめらかになる。また、この場合に、
動作速度が低減するようなことは生じない。
【００４４】半導体装置では、上記のようなＣＭＯＳＦ
ＥＴの集合体あるいは他の基本回路でもって、多数の論
理回路が構成されている。このために、これらの論理回
路の共通配線となる電源配線には、上記のような多数の
電源配線電流が加算され、瞬間的な大電流が生じる場合
がある。そして、この瞬間的な大電流は、他の論理回路
に対して電源ノイズとなる。
ＥＴの集合体あるいは他の基本回路でもって、多数の論
理回路が構成されている。このために、これらの論理回
路の共通配線となる電源配線には、上記のような多数の
電源配線電流が加算され、瞬間的な大電流が生じる場合
がある。そして、この瞬間的な大電流は、他の論理回路
に対して電源ノイズとなる。
【００４５】そこで、半導体装置の論理回路に本発明の
上記ＣＭＯＳＦＥＴが用いられると、上記のような電源
ノイズは大幅に低減するようになる。
上記ＣＭＯＳＦＥＴが用いられると、上記のような電源
ノイズは大幅に低減するようになる。
【００４６】図５には示されていないが、ＩＮ電圧が低
電位から高電位に変化する場合も、その詳細な説明を省
くが、上記と同様の効果が生じる。この場合の効果も、
上記のようにＣＭＯＳＦＥＴに第１のゲート絶縁膜１
０，１０ａが形成されていることに因っている。そし
て、半導体装置の論理回路に本発明の上記ＣＭＯＳＦＥ
Ｔが用いられると、今度は、ＧＮＤ配線の電気的ノイズ
が大幅に低減する。
電位から高電位に変化する場合も、その詳細な説明を省
くが、上記と同様の効果が生じる。この場合の効果も、
上記のようにＣＭＯＳＦＥＴに第１のゲート絶縁膜１
０，１０ａが形成されていることに因っている。そし
て、半導体装置の論理回路に本発明の上記ＣＭＯＳＦＥ
Ｔが用いられると、今度は、ＧＮＤ配線の電気的ノイズ
が大幅に低減する。
【００４７】第４の実施の形態では、ＣＭＯＳＦＥＴが
インバーター回路を構成する場合について説明されてい
るが、本発明はこれに限定するものでない。本発明は、
この他の基本回路、例えば、ＮＡＮＤ、ラッチ回路、フ
リップ回路等にも適用できるものである。
インバーター回路を構成する場合について説明されてい
るが、本発明はこれに限定するものでない。本発明は、
この他の基本回路、例えば、ＮＡＮＤ、ラッチ回路、フ
リップ回路等にも適用できるものである。
【００４８】
【発明の効果】以上に説明したように本発明の半導体装
置では、半導体基板上に形成されたＭＯＳＦＥＴにおい
て、１個の前記ＭＯＳＦＥＴに互いに異なるしきい値を
有するチャネル領域が形成される。例えば、１個のＭＯ
ＳＦＥＴに、誘電率の互いに異なる第１のゲート絶縁膜
と第２のゲート絶縁膜とが形成される。あるいは、１個
のＭＯＳＦＥＴに同じ絶縁材料で互いに膜厚の異なる第
１のゲート絶縁膜と第２のゲート絶縁膜とが形成され
る。または、１個のＭＯＳＦＥＴに互いに同一導電型で
濃度の異なる不純物を有するチャネル領域が複数形成さ
れる。また、半導体装置の基本回路を構成するＣＭＯＳ
ＦＥＴに、互いに異なるしきい値を有するチャネル領域
がそれぞれ形成される。
置では、半導体基板上に形成されたＭＯＳＦＥＴにおい
て、１個の前記ＭＯＳＦＥＴに互いに異なるしきい値を
有するチャネル領域が形成される。例えば、１個のＭＯ
ＳＦＥＴに、誘電率の互いに異なる第１のゲート絶縁膜
と第２のゲート絶縁膜とが形成される。あるいは、１個
のＭＯＳＦＥＴに同じ絶縁材料で互いに膜厚の異なる第
１のゲート絶縁膜と第２のゲート絶縁膜とが形成され
る。または、１個のＭＯＳＦＥＴに互いに同一導電型で
濃度の異なる不純物を有するチャネル領域が複数形成さ
れる。また、半導体装置の基本回路を構成するＣＭＯＳ
ＦＥＴに、互いに異なるしきい値を有するチャネル領域
がそれぞれ形成される。
【００４９】このようにして、このＭＯＳＦＥＴ駆動の
過渡期に流れる電流波形が急峻でなくなりなだらかな波
形になってくる。そして、上記のＭＯＳＦＥＴで構成さ
れる半導体装置において、電気的ノイズが大幅に低減す
るようになり、半導体装置の信頼性が向上する。そし
て、半導体装置の高速化あるいは多機能化が促進される
ようになる。
過渡期に流れる電流波形が急峻でなくなりなだらかな波
形になってくる。そして、上記のＭＯＳＦＥＴで構成さ
れる半導体装置において、電気的ノイズが大幅に低減す
るようになり、半導体装置の信頼性が向上する。そし
て、半導体装置の高速化あるいは多機能化が促進される
ようになる。
【図１】本発明の第１の実施の形態を説明するためのＭ
ＯＳＦＥＴの平面図と断面図である。
ＯＳＦＥＴの平面図と断面図である。
【図２】本発明の第２の実施の形態を説明するためのＭ
ＯＳＦＥＴの断面図である。
ＯＳＦＥＴの断面図である。
【図３】本発明の第３の実施の形態を説明するためのＭ
ＯＳＦＥＴの断面図である。
ＯＳＦＥＴの断面図である。
【図４】本発明の第４の実施の形態を説明するためのＣ
ＭＯＳＦＥＴの平面図である。
ＭＯＳＦＥＴの平面図である。
【図５】本発明の効果を説明するための信号の波形図で
ある。
ある。
【図６】従来の技術を説明するためのＭＯＳＦＥＴの平
面図と断面図である。
面図と断面図である。
１ シリコン基板 ２，１０２ 素子分離絶縁膜 ３，３ａ，１０，１０ａ 第１のゲート絶縁膜 ４，４ａ，１１，１１ａ 第２のゲート絶縁膜 ５，５ａ，１０４ ゲート電極 ６，１２，１４，１０５ ソース領域 ７，１３，１５，１０６ ドレイン領域 ８ Ｐ型拡散層 ９，１０３ ゲート絶縁膜 １６ 出力配線 １７ ＧＮＤ配線 １８ 電源配線
Claims (7)
- 【請求項１】 半導体基板上に形成された絶縁ゲート電
界効果トランジスタにおいて、１個の前記絶縁ゲート電
界効果トランジスタに互いに異なるしきい値を有するチ
ャネル領域が形成されていることを特徴とする半導体装
置。 - 【請求項２】 前記１個の絶縁ゲート電界効果トランジ
スタに、誘電率の互いに異なる第１のゲート絶縁膜と第
２のゲート絶縁膜とが形成されていることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 前記第１のゲート絶縁膜がシリコン窒化
膜あるいはシリコンオキシナイトライド膜で構成され、
前記第２のゲート絶縁膜がシリコン酸化膜で構成されて
いることを特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記１個の絶縁ゲート電界効果トランジ
スタに同じ絶縁材料で互いに膜厚の異なる第１のゲート
絶縁膜と第２のゲート絶縁膜とが形成されていることを
特徴とする請求項１記載の半導体装置。 - 【請求項５】 前記１個の絶縁ゲート電界効果トランジ
スタに互いに同一導電型で濃度の異なる不純物を有する
チャネル領域が複数形成されていることを特徴とする請
求項１記載の半導体装置。 - 【請求項６】 半導体装置の基本回路を構成するＮチャ
ネル型の１個の絶縁ゲート電界効果トランジスタおよび
Ｐチャネル型の１個の絶縁ゲート電界効果トランジスタ
共に、互いに異なるしきい値を有するチャネル領域がそ
れぞれ形成されていることを特徴とする半導体装置。 - 【請求項７】 前記基本回路がインバーターを構成して
いることを特徴とする請求項６記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10171088A JP2000012841A (ja) | 1998-06-18 | 1998-06-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10171088A JP2000012841A (ja) | 1998-06-18 | 1998-06-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000012841A true JP2000012841A (ja) | 2000-01-14 |
Family
ID=15916781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10171088A Pending JP2000012841A (ja) | 1998-06-18 | 1998-06-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000012841A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003060199A (ja) * | 2001-08-10 | 2003-02-28 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| JP2008263136A (ja) * | 2007-04-13 | 2008-10-30 | Denso Corp | 半導体装置 |
| CN106449416A (zh) * | 2016-12-08 | 2017-02-22 | 西安电子科技大学 | 基于Ga2O3材料的复合型双栅高速PMOS器件及其制备方法 |
| CN106449415A (zh) * | 2016-12-08 | 2017-02-22 | 西安电子科技大学 | 基于P型Ga2O3材料的复合型双栅高速NMOS器件及其制备方法 |
| CN111785637A (zh) * | 2020-07-17 | 2020-10-16 | 上海华力集成电路制造有限公司 | 栅极环绕结构的鳍式晶体管及其制造方法 |
-
1998
- 1998-06-18 JP JP10171088A patent/JP2000012841A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003060199A (ja) * | 2001-08-10 | 2003-02-28 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| JP2008263136A (ja) * | 2007-04-13 | 2008-10-30 | Denso Corp | 半導体装置 |
| CN106449416A (zh) * | 2016-12-08 | 2017-02-22 | 西安电子科技大学 | 基于Ga2O3材料的复合型双栅高速PMOS器件及其制备方法 |
| CN106449415A (zh) * | 2016-12-08 | 2017-02-22 | 西安电子科技大学 | 基于P型Ga2O3材料的复合型双栅高速NMOS器件及其制备方法 |
| CN111785637A (zh) * | 2020-07-17 | 2020-10-16 | 上海华力集成电路制造有限公司 | 栅极环绕结构的鳍式晶体管及其制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010130 |