JP3714654B2

JP3714654B2 - 半導体装置の製造方法

Info

Publication number: JP3714654B2
Application number: JP04064298A
Authority: JP
Inventors: 清隆澤
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1998-02-23
Filing date: 1998-02-23
Publication date: 2005-11-09
Anticipated expiration: 2018-02-23
Also published as: JPH11238854A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置および半導体装置の製造方法に関し、特に使用電圧が違う半導体素子形成領域を同一の半導体基板上に有する半導体装置および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置には、より一層の低消費電力化、高集積化が求められている。これは、携帯情報端末（ＰＤΑ）等のモバイル製品への対応が求められているからである。このような低消費電力化、高集積化等に対応する手段として、ＳＯＩ（Silicon On Insulator）基板を用いる方法がある。
【０００３】
ここで、ＳＯＩ構造を有する半導体基板（以下、ＳＯＩ基板とする）について図４Αを用いて説明する。ＳＯＩ基板１００は、５００〜７００μｍ厚のシリコン基板１０１上に埋め込み酸化層１０３を０．１〜１μｍ形成し、さらに埋め込み酸化膜層１０３の上に簿膜シリコン層１０５を数１０〜数１００ｎｍ形成したものである。
【０００４】
近年、ＳＯＩ基板として商用化されているものには、ＳＩＭＯＸ（Separation by Implanted Oxygen）とＢＥ−ＳＯＩ（Bonded and Etched SOI）がある。ＳＩＭＯＸは、単結晶シリコン基板上に１０の１７〜１８乗個/ｃｍ²程度の酸素イオンを注入し、高温熱処理を経て、シリコン基板中に埋め込み酸化膜を形成することによってＳＯＩ構造を形成したものである。
【０００５】
一方、ＢＥ−ＳＯＩは、２枚のシリコン基板の一方、もしくは両方に熱酸化膜を形成し、それらを張り合わせた後、一方を研磨、簿膜化してＳＯＩ構造を形成したものである。
【０００６】
図４Ｂは、図４Αに示すＳＯＩ基板１００上の領域Ｒ１に形成したＭＯＳＦＥＴ１５０の断面構造を示したものである。ＭＯＳＦＥＴ１５０は、従来のＭＯＳＦＥＴと同様に、ソース領域１５１、ドレイン領域１５３、ゲート電極１５５、コンタクト電極１５７、層間膜１５９を有している。
【０００７】
このように、ＳＯＩ基板上に形成された各半導体素子は、互いに絶縁膜で完全に分離されている。一般に、通常のバルクシリコン基板上にｐＭＯＳとｎＭＯＳのトランジスタを配置する場合、最小加工寸法の５倍〜１０倍近く離す必要がある。
【０００８】
しかし、ＳＯＩ基板を用いるとｐＭＯＳとｎＭＯＳのトランジスタとを最小加工寸法で配置することができる。これにより、従来よりおよそ１５〜３０％チップ面積を縮小できる。つまり、ＳＯＩ基板を用いることによって、より高集積化が可能となる。
【０００９】
また、ＳＯＩ基板上に通常のバルク基板と同じ回路を形成した場合、負荷容量が減少する。これは、埋め込み酸化層１０３の形成により、接合容量および配線容量を低減することができるからである。従来のバルクシリコン基板と比較して、０．６μｍのデザインルールを用いたゲートアレーの場合、接合容量を３０〜５０％、配線容量を４４〜６５％に低減することができる。
【００１０】
つまり、通常のバルクシリコン基板と同じ回路をＳＯＩ基板上に形成すると、負荷容量が低減するので、動作速度そのものが速くなる。また、この効果を低電源電圧化に振り向けることによって、同じ動作速度で消費電力をバルクシリコン基板上のデバイスより約１／３に減少させることが可能となる。（応用物理第64巻第11号（1995） P.1104-P.1110参照）
【００１１】
【発明が解決しようとする課題】
前述のＳＯＩ基板には次のような問題点がある。一般に、ＳＯＩ基板は、ソース／ドレイン間の耐圧が低い。したがって、ＳＯＩ基板は低電圧領域でしか使用できない。このソース／ドレイン間の耐圧低下は、基板浮遊効果によるものである。
【００１２】
基板浮遊効果によるソース／ドレイン間の耐圧の低下は次のようにして起こる（図５参照）。ドレイン近傍の高電界領域で発生した正孔がチャネル下部に蓄積され、チャネル部の電位を上昇させる。このために、ソース、チャネル、ドレイン領域をそれぞれエミッタ、ベース、コレクタとする寄生バイポーラトランジスタがオンしてしまうのである。
【００１３】
この基板浮遊効果に対しては、いくつかの対策が施されている。しかし、依然として、高電圧を必要とする領域にＳＯＩ基板を使用することはできない。したがって、高電圧で使用する領域には、ＳＯＩ基板ではなくバルクシリコン基板を使用することになる。
【００１４】
ここで、ある半導体装置内に高電圧が必要な高電圧部と低電圧が必要な低電圧部とが存在する場合を考えてみる。この場合、例えば、高電圧部にはバルクシリコン基板を使用し、低電圧部にはＳＯＩ基板を使用することがある。
【００１５】
このように、バルクシリコン基板とＳＯＩ基板とを使用する場合、２枚の基板が必要となることから、基板の占有面積を小さくすることができず、延いては半導体装置全体を縮小することができない。
【００１６】
また、前述のＢＥ−ＳＯＩには次のような問題点がある。ＢＥ−ＳＯＩでは、均一な膜厚さを有するＳＯＩ膜（埋め込み酸化層および簿膜シリコン層）を形成することは難しい。このＳＯＩ膜の均一性という観点から、ハーフミクロン以下のデバイスをＢＥ−ＳＯＩに形成することは一般的ではない。したがって、ハーフミクロン以下のデバイスを形成する場合、一般的にはＳＩＭＯＸの方を利用する。
【００１７】
ハーフミクロン以下のデバイスを形成し、より半導体装置全体のサイズを小さくしたい機器、例えば軍事用の携帯機器等では、ＳＩＭＯＸを使用し、半導体基板の占有面積を小さくすることによって、機器全体の縮小を試みている。この場合、ＳＩＭＯＸが用いられるのは主に内部ロジック回路部分である。というのも、現在のところでは、供給電圧は以前として高電圧であるためである。
【００１８】
したがって、高電圧領域と低電圧領域とが混在するため、前述のように、バルクシリコン基板とＳＯＩ基板という２枚の基板が必要となり、半導体装置全体を縮小することは困難である。
【００１９】
そこで、本発明は、低電圧領域と高電圧領域が共存する半導体装置であっても、半導体装置全体を縮小することができる半導体装置を提供することを目的とする。
【００２４】
【課題を解決するための手段および発明の効果】
この発明の半導体装置の製造方法では、シリコンによって形成される基板、シリコン酸化物によって形成される絶縁層であって、基板上に形成される絶縁層、シリコンによって形成される素子形成層であって、絶縁層上に形成される素子形成層、を有する多層基板を用意し、素子形成層上に酸化防止層を形成し、酸化防止層の一部を除去し、酸化防止層を除去することによって露出した素子形成層を酸化し、除去されていない残りの酸化防止層を除去し、酸化した素子形成層、および酸化した素子形成層の下部に存在する絶縁層を基板に対して選択的に除去することによって、絶縁層及び素子形成層の一部を取除き、基板の表面を露出させる。
【００２５】
これにより、所望の部分の絶縁層および素子形成層を容易かつ同時に除去することができる。したがって、素子形成層に半導体素子を形成する部分と基板に半導体素子を形成する部分とを容易に基板上に形成することができる。
【００３０】
【発明の実施の形態】
本発明にかかる半導体装置の一実施形態を図１に基づいて説明する。図１の半導体装置１は、ＳＯＩ構造を有する１枚の半導体基板３上に、低電圧領域Ｌ１および高電圧領域Ｈ１を有している。
【００３１】
ＳＯＩ構造を有する半導体基板３（以下、半導体基板３とする）は、シリコン基板５、埋め込み酸化層７および簿膜シリコン層９を有している。また、半導体基板３上には、層間膜３３およびパッシベーション膜３５が形成されている。
【００３２】
低電圧領域Ｌ１は、半導体基板３がシリコン基板５、埋め込み酸化層７および簿膜シリコン層９による３層構造となっている領域に形成されている。つまり、ＳＯＩ構造である部分が低電圧領域Ｌ１となる。
【００３３】
一方、高電圧領域Ｈ１は、半導体基板３がシリコン基板５のみによる１層構造となっている領域に形成されている。つまり、バルク構造となっている領域が高電圧領域Ｈ１となる。
【００３４】
なお、低電圧領域Ｌ１は、ＰチャネルトランジスタＬＰ１およびＮチャネルトランジスタＬＮ１を有している。ＰチャネルトランジスタＬＰ１は、Ｐ型ソース領域１１、Ｐ型ドレイン領域１３、Ｎ型チャネル領域１５、ゲート電極１７、コンタクト電極１９を有している。ＮチャネルトランジスタＬＮ１は、Ｎ型ソース領域７１、Ｎ型ドレイン領域７３、Ｐ型チャネル領域７５、ゲート電極７７、コンタクト電極７９を有している。
【００３５】
また、高電圧領域Ｈ１は、ＰチャネルトランジスタＨＰ１およびＮチャネルトランジスタＨＮ１を有している。ＰチャネルトランジスタＨＰ１は、Ｎウェル領域２１、Ｐ型ソース領域２３、Ｐ型ドレイン領域２５、ゲート電極２７、コンタクト電極２９およびＬＯＣＯＳ３１を有している。ＮチャネルトランジスタＨＮ１は、Ｎ型ソース領域８３、Ｎ型ドレイン領域８５、ゲート電極８７、コンタクト電極８９およびＬＯＣＯＳ３１を有している。
【００３６】
これにより、半導体装置１では、第１の素子形成領域と第２の素子形成領域とを別々の基板上に形成する場合よりも、基板の占有面積を小さくすることができ、延いては、半導体装置全体を小さくすることができる。
【００３７】
ここで、請求項にかかる構成要素と本実施形態にかかる半導体装置１の構成要素との対応関係を示す。ＳＯＩ構造を有する１枚の半導体基板３は多層基板に、高電圧領域Ｈ１は第２の素子形成領域に、低電圧領域Ｌ１は第１の素子形成領域にそれぞれ対応する。
【００３８】
また、シリコン基板５は基板に、埋め込み酸化層７は絶縁層に、簿膜シリコン層９は素子形成層に、それぞれ対応する。なお、シリコン基板５のうち、高電圧領域Ｈ１に含まれる部分が第２の基板部に、また、低電圧領域Ｌ１に含まれる部分が第１の基板部に対応する。
【００３９】
次に、半導体装置１の製造方法を図２〜３を用いて説明する。以下の工程において製造する半導体装置１は、１．５ボルト以下で動作する内部ロジック回路と３．３ボルト〜５ボルトで動作する外部入出力用ＭＯＳＬＳＩとを有するものとする。
【００４０】
まず、半導体基板３としてＳＩＭＯＸを用意する（図２Α参照）。ＳＩＭＯＸとは、単結晶シリコン基板５に酸素イオンを注入し、高温処理を経て、単結晶シリコン基板５中に埋め込み酸化層７を形成したものである。
【００４１】
酸素イオンを単結晶シリコン基板５に注入する際には、適当なエネルギーを酸素イオンに与え、単結晶シリコン基板５の表面から適当な距離をおいた場所に埋め込み酸化層７が形成されるようにする。なお、今回用意するＳＩＭＯＸは、１０００オングストロームの埋め込み酸化層７および１０００オングストローム以下の簿膜シリコン層９を有するものとする。
【００４２】
次に、簿膜シリコン層９上に、熱酸化によりパッド酸化膜５１を１５０オングストローム形成する（図２Ｂ参照）。このパッド酸化膜５１上に減圧窒化シリコン（Si₃N₄)膜５３を堆積させる（図２Ｃ参照）。この後、低電圧領域のみ減圧窒化シリコン膜５３を残すように、フォトリソグラフィプロセスを実行する（図２Ｄ参照）。
【００４３】
そして、熱酸化工程を行なう。この熱酸化工程では、酸化膜は減圧窒化シリコン膜５３上には成長しない。したがって、減圧窒化シリコン膜５３が取除かれた部分にのみ、酸化膜が成長することになる。つまり、この新たに成長する酸化膜は、パッド酸化膜５１上に成長する。
【００４４】
一方、この熱酸化工程においては、パッド酸化膜５１の下部に存在する簿膜シリコン層９も酸化される。簿膜シリコン層９が酸化されることによって、その下部に存在する埋め込み酸化層７と一体となる酸化膜が形成される。
【００４５】
この結果、減圧窒化シリコン膜５３を取除いた部分には、埋め込み酸化層７、酸化された簿膜シリコン層９、パッド酸化膜５１、新たに成長させた酸化膜からなる酸化層５５が形成されることになる（図３Α参照）。なお、酸化層５５の厚さは、３５００オングストローム程度である。
【００４６】
その後、減圧窒化シリコン膜５３を取除く（図３Ｂ参照）。続いて、取除いた減圧窒化シリコン膜５３の下部に存在していたパッド酸化膜５１および酸化層５５を取除く。この除去工程には、シリコンを残しパッド酸化膜５１および酸化層５５を除去することができるＨＦ系の液体を用いる。これにより、パッド酸化膜５１および酸化層５５のみが除去される。この結果、図３Ｃにおいて半導体基板の向かって左側には、簿膜シリコン層９が表面に露出し、向かって右側には、最下部のシリコン基板が表面に露出することになる。
【００４７】
このような工程を経ることによって、半導体基板３に、ＳＯＩ構造が残っている部分と、ＳＯＩ構造が取除かれシリコン基板５が露出している部分（従来のバルク基板と同様の構造を有する部分）とを混在させることができる。つまり、一つの半導体基板にＳＯＩ構造有する領域とバルク基板を有する領域とを形成することができる。
【００４８】
この後、ＳＯＩ構造が残存している部分には、低電圧用のデバイスを形成し、ＳＯＩ構造が除去された部分には、高電圧用のデバイスを形成する（図１参照）。それぞれのデバイスの形成は、従来と同様にして行なう。
【００４９】
［その他の実施形態］
前記実施形態において、酸化膜を除去する際に、ＨＦ系の液体を用いたが、シリコン部分を残し、酸化膜部分を除去できる方法であれば例示したものに限定されない。例えば、ドライエッチングにより、酸化膜のみを除去するようにしてもよい。
【００５０】
また、前記実施形態において、ＳＯＩ構造を除去する方法として、減圧窒化シリコン膜５３を一部除去し、減圧窒化シリコン膜５３を除去した領域における簿膜シリコン層９を酸化し、その下部に存在する埋め込み酸化層７と一体化して除去したが、ＳＯＩ構造を除去する方法はこれに限定されない。
【００５１】
例えば、減圧窒化シリコン膜５３を一部除去した後、その減圧窒化シリコン膜５３を除去した領域における簿膜シリコン層９をリソグラフィにより除去し、その下部の埋め込み酸化層をエッチングにより除去するようにしてもよい。
【００５２】
さらに、前記実施形態においては、半導体基板３上にＰチャネルトランジスタおよびＮチャネルトランジスタを形成したが、半導体素子であればこれに限定されない。たとえば、ダイオードや抵抗等の半導体素子であってもよい。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置１の要部断面図である。
【図２】図１にかかる半導体装置１の製造方法を示す図である。
【図３】図１にかかる半導体装置１の製造方法を示す図である。
【図４】従来の半導体装置を説明するための図であり、ΑはＳＯＩ構造を有する半導体基板を、ＢはＳＯＩ構造を有する半導体基板に形成されたＭＯＳＦＥＴの断面構造を示す図である。
【図５】ＳＯＩ構造を有する半導体装置で発生する基板浮遊効果を説明するための図である。
【符号の説明】
１・・・・・半導体装置
５・・・・・シリコン半導体基板
７・・・・・埋め込み酸化層
９・・・・・簿膜シリコン層
Ｌ１・・・・・停電圧領域
Ｈ１・・・・・高電圧領域

Claims

基板、前記基板上に形成される絶縁層、および前記絶縁層上に形成される素子形成層を有する多層基板を用意し、
前記絶縁層及び前記素子形成層の一部を取除き、前記基板の表面を露出させ、
前記素子形成層に一または複数の半導体素子を形成し、
前記露出させた基板に一または複数の半導体素子を形成する、
半導体装置の製造方法であって、
シリコンによって形成される基板、
シリコン酸化物によって形成される絶縁層であって、前記基板上に形成される絶縁層、
シリコンによって形成される素子形成層であって、前記絶縁層上に形成される素子形成層、
を有する多層基板を用意し、
前記素子形成層上に酸化防止層を形成し、
前記酸化防止層の一部を除去し、
前記酸化防止層を除去することによって露出した素子形成層を酸化し、
除去されていない残りの酸化防止層を除去し、
酸化した素子形成層、および酸化した素子形成層の下部に存在する絶縁層を基板に対して選択的に除去することによって、前記絶縁層及び前記素子形成層の一部を取除き、前記基板の表面を露出させる、
ことを特徴とする半導体装置の製造方法。