JPH11340465A - Ｓｏｉ半導体装置及びその製造方法 - Google Patents
Ｓｏｉ半導体装置及びその製造方法Info
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- JPH11340465A JPH11340465A JP10141487A JP14148798A JPH11340465A JP H11340465 A JPH11340465 A JP H11340465A JP 10141487 A JP10141487 A JP 10141487A JP 14148798 A JP14148798 A JP 14148798A JP H11340465 A JPH11340465 A JP H11340465A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 ＳＯＩ基板に形成されたウェルを完全に分離
し、そのウェルのポテンシャルをウェル・コンタクトに
印加するバイアス電圧により制御することで、ダイナミ
ックに変化させることができる半導体装置を提供するこ
とを目的とする。 【解決手段】 埋め込み絶縁膜２及び表面半導体層３が
積層されたＳＯＩ基板１０と、表面半導体層３に形成さ
れたウェル１１、２１と、これらウェル１１、２１に形
成されたトランジスタ１４、２４とからなり、ウェル１
１、２１が表面半導体層３の表面から埋め込み絶縁膜２
に至るウェル完全分離膜４によって分離され、かつバイ
アス電圧印加用ウェル・コンタクト１５、２５を有し、
トランジスタ１４、２４が表面半導体層３の表面に形成
された素子分離膜５により分離され、かつトランジスタ
１４、２４を構成するチャネル領域が部分空乏化され、
ソース／ドレイン領域１２、２２下が完全空乏化されて
いるＳＯＩ半導体装置。
し、そのウェルのポテンシャルをウェル・コンタクトに
印加するバイアス電圧により制御することで、ダイナミ
ックに変化させることができる半導体装置を提供するこ
とを目的とする。 【解決手段】 埋め込み絶縁膜２及び表面半導体層３が
積層されたＳＯＩ基板１０と、表面半導体層３に形成さ
れたウェル１１、２１と、これらウェル１１、２１に形
成されたトランジスタ１４、２４とからなり、ウェル１
１、２１が表面半導体層３の表面から埋め込み絶縁膜２
に至るウェル完全分離膜４によって分離され、かつバイ
アス電圧印加用ウェル・コンタクト１５、２５を有し、
トランジスタ１４、２４が表面半導体層３の表面に形成
された素子分離膜５により分離され、かつトランジスタ
１４、２４を構成するチャネル領域が部分空乏化され、
ソース／ドレイン領域１２、２２下が完全空乏化されて
いるＳＯＩ半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ半導体装置
及びその製造方法に関し、より詳細には、アクティブ時
の駆動能力を向上させ、かつスタンバイ時の消費電流を
低減させることができるＳＯＩ半導体装置及びその製造
方法に関する。
及びその製造方法に関し、より詳細には、アクティブ時
の駆動能力を向上させ、かつスタンバイ時の消費電流を
低減させることができるＳＯＩ半導体装置及びその製造
方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】近年、
高速化・高集積化を図るために使用される基板として、
埋め込み絶縁膜上に非常に薄膜の半導体層、例えば単結
晶シリコン層を有する基板、いわゆるＳＯＩ基板が注目
を集めている。このＳＯＩ基板上に相補型ＭＩＳＦＥＴ
を形成する場合には、薄膜の単結晶シリコン層に起因し
てソース−基板間、ドレイン−基板間、ゲート−基板間
のいずれの電気的容量も、従来のバルクシリコン基板に
形成されたＭＩＳＦＥＴに比べて大きく軽減され、よっ
て、集積回路の高速化が可能となる。また、埋込み絶縁
膜が存在することにより、隣接する二つのトランジスタ
の素子分離領域をバルクシリコン基板に比べて非常に狭
く形成でき、さらなる高集積化が可能となる。
高速化・高集積化を図るために使用される基板として、
埋め込み絶縁膜上に非常に薄膜の半導体層、例えば単結
晶シリコン層を有する基板、いわゆるＳＯＩ基板が注目
を集めている。このＳＯＩ基板上に相補型ＭＩＳＦＥＴ
を形成する場合には、薄膜の単結晶シリコン層に起因し
てソース−基板間、ドレイン−基板間、ゲート−基板間
のいずれの電気的容量も、従来のバルクシリコン基板に
形成されたＭＩＳＦＥＴに比べて大きく軽減され、よっ
て、集積回路の高速化が可能となる。また、埋込み絶縁
膜が存在することにより、隣接する二つのトランジスタ
の素子分離領域をバルクシリコン基板に比べて非常に狭
く形成でき、さらなる高集積化が可能となる。
【０００３】しかし、その一方で、ＳＯＩ基板は、例え
ば、１Ｖ以下の非常に低い電源電圧で集積回路を動作さ
せるには、スタンバイ時のリーク電流がなお大きく、待
機時消費電流も大きくなるという問題を有している。そ
こで、この対策として、ＳＯＩ基板上に形成された各ト
ランジスタにボディ・コンタクトを形成した、いわゆる
四端子素子を有する半導体集積回路が、特開平７−３０
２９０８号公報及び特開平８−１２５１８７号公報等に
提案されている。
ば、１Ｖ以下の非常に低い電源電圧で集積回路を動作さ
せるには、スタンバイ時のリーク電流がなお大きく、待
機時消費電流も大きくなるという問題を有している。そ
こで、この対策として、ＳＯＩ基板上に形成された各ト
ランジスタにボディ・コンタクトを形成した、いわゆる
四端子素子を有する半導体集積回路が、特開平７−３０
２９０８号公報及び特開平８−１２５１８７号公報等に
提案されている。
【０００４】この四端子素子を有する半導体集積回路
は、図１２に示したように、支持基板４１上に埋め込み
絶縁膜４２及び非常に薄膜の単結晶シリコン層４３が形
成されたＳＯＩ基板４０上に形成されている。単結晶シ
リコン層４３上には、主としてゲート電極４６、ゲート
絶縁膜及びソース/ ドレイン領域領域４８からなるＰＭ
ＯＳＦＥＴ４７及び主としてゲート電極５６、ゲート絶
縁膜及びソース/ ドレイン領域領域５８からなるＮＭＯ
ＳＦＥＴ５７が形成され、これらＦＥＴが素子分離膜４
４により分離されている。また、ＰＭＯＳＦＥＴ４７及
びＮＭＯＳＦＥＴ５７の近傍には、それぞれボディ・コ
ンタクト４５、５５が形成されている。
は、図１２に示したように、支持基板４１上に埋め込み
絶縁膜４２及び非常に薄膜の単結晶シリコン層４３が形
成されたＳＯＩ基板４０上に形成されている。単結晶シ
リコン層４３上には、主としてゲート電極４６、ゲート
絶縁膜及びソース/ ドレイン領域領域４８からなるＰＭ
ＯＳＦＥＴ４７及び主としてゲート電極５６、ゲート絶
縁膜及びソース/ ドレイン領域領域５８からなるＮＭＯ
ＳＦＥＴ５７が形成され、これらＦＥＴが素子分離膜４
４により分離されている。また、ＰＭＯＳＦＥＴ４７及
びＮＭＯＳＦＥＴ５７の近傍には、それぞれボディ・コ
ンタクト４５、５５が形成されている。
【０００５】このような構成を有する半導体集積回路に
おける四端子素子は、これらボディ・コンタクト４５、
５５に電圧を印加することにより、各トランジスタのチ
ャネル部のポテンシャルを制御することができ、例え
ば、トランジスタ特性を決定する因子の一つであるしき
い値電圧をダイナミックに変化させることができるとい
う利点を有する。
おける四端子素子は、これらボディ・コンタクト４５、
５５に電圧を印加することにより、各トランジスタのチ
ャネル部のポテンシャルを制御することができ、例え
ば、トランジスタ特性を決定する因子の一つであるしき
い値電圧をダイナミックに変化させることができるとい
う利点を有する。
【０００６】しかし、上述のボディ・コンタクト４５、
５５を有する四端子素子は、セル面積を従来のＭＯＳＦ
ＥＴに比較して大きくするなどの欠点を有している。ま
た、特開平７−７４３６３号公報には、個々のＭＯＳＦ
ＥＴごとではなく、複数のＭＯＳＦＥＴに対して１つの
ウェル・コンタクトが形成された半導体装置が提案され
ており、これにより、セル面積の縮小化を図っている。
５５を有する四端子素子は、セル面積を従来のＭＯＳＦ
ＥＴに比較して大きくするなどの欠点を有している。ま
た、特開平７−７４３６３号公報には、個々のＭＯＳＦ
ＥＴごとではなく、複数のＭＯＳＦＥＴに対して１つの
ウェル・コンタクトが形成された半導体装置が提案され
ており、これにより、セル面積の縮小化を図っている。
【０００７】しかし、この半導体装置においては、表面
半導体層として５０〜１００ｎｍと非常に薄いシリコン
膜を使用しており、しかもウェル・コンタクトを用いて
ウェルの電位を固定するため、スタンバイ時のリーク電
流がなお大きく、待機時消費電流も大きくなるという課
題がある。本発明は上記課題に鑑みなされたものであ
り、アクティブ時の駆動能力を向上させ、かつスタンバ
イ時の消費電流を低減させることができるとともに、半
導体装置のセル面積を最小限にとどめてさらなる微細化
を実現することができるＳＯＩ半導体装置及びその製造
方法を提供することを目的としている。
半導体層として５０〜１００ｎｍと非常に薄いシリコン
膜を使用しており、しかもウェル・コンタクトを用いて
ウェルの電位を固定するため、スタンバイ時のリーク電
流がなお大きく、待機時消費電流も大きくなるという課
題がある。本発明は上記課題に鑑みなされたものであ
り、アクティブ時の駆動能力を向上させ、かつスタンバ
イ時の消費電流を低減させることができるとともに、半
導体装置のセル面積を最小限にとどめてさらなる微細化
を実現することができるＳＯＩ半導体装置及びその製造
方法を提供することを目的としている。
【０００８】
【課題を解決するための手段】本発明によれば、埋め込
み絶縁膜及び表面半導体層が積層されてなるＳＯＩ基板
と、前記表面半導体層に形成された少なくとも１つのウ
ェルと、該ウェルに形成された少なくとも１つのトラン
ジスタからなり、前記ウェルが、前記表面半導体層の該
ウェル以外の領域から完全に分離され、かつ前記ウェル
にバイアス電圧を印加するためのウェル・コンタクトを
有し、前記トランジスタが、前記半導体層の表面に形成
された素子分離膜により分離され、かつ前記トランジス
タを構成するチャネル領域が部分空乏化され、ソース／
ドレイン領域下が完全空乏化されているＳＯＩ半導体装
置が提供される。
み絶縁膜及び表面半導体層が積層されてなるＳＯＩ基板
と、前記表面半導体層に形成された少なくとも１つのウ
ェルと、該ウェルに形成された少なくとも１つのトラン
ジスタからなり、前記ウェルが、前記表面半導体層の該
ウェル以外の領域から完全に分離され、かつ前記ウェル
にバイアス電圧を印加するためのウェル・コンタクトを
有し、前記トランジスタが、前記半導体層の表面に形成
された素子分離膜により分離され、かつ前記トランジス
タを構成するチャネル領域が部分空乏化され、ソース／
ドレイン領域下が完全空乏化されているＳＯＩ半導体装
置が提供される。
【０００９】また、上記構成を有するＳＯＩ半導体装置
の製造方法において、ウェルの完全分離を、所定領域に
おける表面半導体層を埋め込み絶縁膜に至るまで絶縁膜
を形成することにより行う半導体装置の製造方法が提供
される。
の製造方法において、ウェルの完全分離を、所定領域に
おける表面半導体層を埋め込み絶縁膜に至るまで絶縁膜
を形成することにより行う半導体装置の製造方法が提供
される。
【００１０】
【発明の実施の形態】本発明のＳＯＩ半導体装置は、主
として、埋め込み絶縁膜及び表面半導体層が積層されて
なるＳＯＩ基板と、表面半導体層に形成された少なくと
も１つのウェルと、このウェルを完全に分離するウェル
完全分離膜（ただし、メサ分離でもよい）と、ウェルに
バイアス電圧を印加するためのウェル・コンタクトと、
ウェルに形成された少なくとも１つのトランジスタと、
このトランジスタを分離する素子分離膜とからなる。
として、埋め込み絶縁膜及び表面半導体層が積層されて
なるＳＯＩ基板と、表面半導体層に形成された少なくと
も１つのウェルと、このウェルを完全に分離するウェル
完全分離膜（ただし、メサ分離でもよい）と、ウェルに
バイアス電圧を印加するためのウェル・コンタクトと、
ウェルに形成された少なくとも１つのトランジスタと、
このトランジスタを分離する素子分離膜とからなる。
【００１１】ＳＯＩ基板は、通常支持基板上に、埋め込
み絶縁膜、さらにその上に表面半導体層が形成されてな
ることで、低消費電力、高速動作の実現に有効な基板
で、結合ＳＯＩ（ＢＥＳＯＩ）、ＳＩＭＯＸ（Separati
on by Implantation of Oxygen）型基板等として用いら
れるものが挙げられる。支持基板としては、例えば、シ
リコン、ゲルマニウム等の半導体基板、ＧａＡｓ、Ｉｎ
ＧａＡｓ等の化合物半導体、サファイア、石英、ガラ
ス、プラスチック等の絶縁性基板等、種々の基板を使用
することができる。なお、この支持基板として、上記支
持基板上にトランジスタやキャパシタ等の素子又は回路
等が形成された基板を使用してもよい。
み絶縁膜、さらにその上に表面半導体層が形成されてな
ることで、低消費電力、高速動作の実現に有効な基板
で、結合ＳＯＩ（ＢＥＳＯＩ）、ＳＩＭＯＸ（Separati
on by Implantation of Oxygen）型基板等として用いら
れるものが挙げられる。支持基板としては、例えば、シ
リコン、ゲルマニウム等の半導体基板、ＧａＡｓ、Ｉｎ
ＧａＡｓ等の化合物半導体、サファイア、石英、ガラ
ス、プラスチック等の絶縁性基板等、種々の基板を使用
することができる。なお、この支持基板として、上記支
持基板上にトランジスタやキャパシタ等の素子又は回路
等が形成された基板を使用してもよい。
【００１２】埋め込み絶縁膜としては、例えばＳｉＯ2
膜、ＳｉＮ膜等が挙げられる。この際の膜厚は、得よう
とする半導体装置の特性、得られた半導体装置を使用す
る際の印加電圧の高さ等を考慮して適宜調整することが
できるが、例えば、５０〜４００ｎｍ程度が挙げられ
る。表面半導体層は、トランジスタを形成するための活
性層として機能する半導体薄膜であり、シリコン、ゲル
マニウム等の半導体、ＧａＡｓ、ＩｎＧａＡｓ等の化合
物半導体等による薄膜で形成することができる。なかで
もシリコン薄膜が好ましい。表面半導体層の膜厚は、後
述するトランジスタのソース／ドレイン領域の深さＸj
とこのソース／ドレイン領域下の空乏層の接合面からの
幅Ｗdeplとの合計以下で、かつ１００ｎｍ程度以上の膜
厚Ｔsemi 約１００ｎｍ≦Ｔsemi＜Ｘj＋Ｗdepl である必要がある。
膜、ＳｉＮ膜等が挙げられる。この際の膜厚は、得よう
とする半導体装置の特性、得られた半導体装置を使用す
る際の印加電圧の高さ等を考慮して適宜調整することが
できるが、例えば、５０〜４００ｎｍ程度が挙げられ
る。表面半導体層は、トランジスタを形成するための活
性層として機能する半導体薄膜であり、シリコン、ゲル
マニウム等の半導体、ＧａＡｓ、ＩｎＧａＡｓ等の化合
物半導体等による薄膜で形成することができる。なかで
もシリコン薄膜が好ましい。表面半導体層の膜厚は、後
述するトランジスタのソース／ドレイン領域の深さＸj
とこのソース／ドレイン領域下の空乏層の接合面からの
幅Ｗdeplとの合計以下で、かつ１００ｎｍ程度以上の膜
厚Ｔsemi 約１００ｎｍ≦Ｔsemi＜Ｘj＋Ｗdepl である必要がある。
【００１３】具体的には、表面半導体層の膜厚は１００
ｎｍ〜４００ｎｍ程度の範囲で選択することが可能であ
る。なお、Ｘj及びＷdeplはともに、得られる半導体装
置の特性等を考慮して適宜調整することができるが、い
ずれも２００ｎｍ程度まで設定することが可能である。
また、特に空乏層の幅Ｗdeplは、後述するウェルの不純
物濃度、得られたＳＯＩ半導体装置のウェルに印加する
バイアス電圧Ｖw の高さ、その他表面半導体層を構成す
る半導体の誘電率ε、素電荷量ｑ、ソース／ドレイン領
域に印加する電圧Ｖd の高さ、ビルトイン電圧Ｖbi等に
より影響される。例えば、図１０に示したように、ウェ
ルの不純物濃度Ｎa を６×１０17ｃｍ-3とした場合で
も、空乏層の幅Ｗdeplは、ドレイン電圧Ｖd −ウェルの
バイアス電圧Ｖw により変化する。よって、空乏層の幅
Ｗdeplは、上記式を満たすとともに、以下の関係を満足
させる必要がある。
ｎｍ〜４００ｎｍ程度の範囲で選択することが可能であ
る。なお、Ｘj及びＷdeplはともに、得られる半導体装
置の特性等を考慮して適宜調整することができるが、い
ずれも２００ｎｍ程度まで設定することが可能である。
また、特に空乏層の幅Ｗdeplは、後述するウェルの不純
物濃度、得られたＳＯＩ半導体装置のウェルに印加する
バイアス電圧Ｖw の高さ、その他表面半導体層を構成す
る半導体の誘電率ε、素電荷量ｑ、ソース／ドレイン領
域に印加する電圧Ｖd の高さ、ビルトイン電圧Ｖbi等に
より影響される。例えば、図１０に示したように、ウェ
ルの不純物濃度Ｎa を６×１０17ｃｍ-3とした場合で
も、空乏層の幅Ｗdeplは、ドレイン電圧Ｖd −ウェルの
バイアス電圧Ｖw により変化する。よって、空乏層の幅
Ｗdeplは、上記式を満たすとともに、以下の関係を満足
させる必要がある。
【００１４】
【数１】
【００１５】ＳＯＩ基板における表面半導体層には、少
なくとも１つのウェルが形成されている。ウェルは、ｐ
型及びｎ型のいずれでもよく、その濃度は、得ようとす
る半導体の特性等を考慮して適宜調整することができる
が、例えば、１０16〜１０18ｉｏｎｓ／ｃｍ3 オーダー
が挙げられる。上記ウェルは、表面半導体層のウェル以
外の領域から完全に分離されている。この場合のウェル
完全分離は、ロコス法により、表面半導体層の表面から
埋め込み絶縁膜に至る、つまり表面半導体層の膜厚以上
の膜厚のロコス酸化膜を形成することにより行われてい
てもよいし、表面半導体層の所望の領域にトレンチを形
成し、トレンチ内に絶縁膜を形成／埋め込み、任意に平
坦化することによる、表面半導体層の表面から埋め込み
絶縁膜に至るトレンチ素子分離膜を形成するトレンチ素
子分離法により行われていてもよいし、所望の領域の表
面半導体層を埋め込み絶縁膜に至るまで除去することに
よるメサ分離法により行われていてもよい。これらロコ
ス法、トレンチ素子分離法及びメサ分離法は、公知の方
法、例えばフォトリソグラフィ工程、エッチング法、Ｃ
ＭＰ法等を利用することにより行うことができる。
なくとも１つのウェルが形成されている。ウェルは、ｐ
型及びｎ型のいずれでもよく、その濃度は、得ようとす
る半導体の特性等を考慮して適宜調整することができる
が、例えば、１０16〜１０18ｉｏｎｓ／ｃｍ3 オーダー
が挙げられる。上記ウェルは、表面半導体層のウェル以
外の領域から完全に分離されている。この場合のウェル
完全分離は、ロコス法により、表面半導体層の表面から
埋め込み絶縁膜に至る、つまり表面半導体層の膜厚以上
の膜厚のロコス酸化膜を形成することにより行われてい
てもよいし、表面半導体層の所望の領域にトレンチを形
成し、トレンチ内に絶縁膜を形成／埋め込み、任意に平
坦化することによる、表面半導体層の表面から埋め込み
絶縁膜に至るトレンチ素子分離膜を形成するトレンチ素
子分離法により行われていてもよいし、所望の領域の表
面半導体層を埋め込み絶縁膜に至るまで除去することに
よるメサ分離法により行われていてもよい。これらロコ
ス法、トレンチ素子分離法及びメサ分離法は、公知の方
法、例えばフォトリソグラフィ工程、エッチング法、Ｃ
ＭＰ法等を利用することにより行うことができる。
【００１６】また、ウェルは、このウェルに所定のバイ
アス電圧を印可するためのウェル・コンタクトを有して
いる。このウェル・コンタクトは、ウェルの大きさ、ウ
ェル内に形成されるトランジスタの数等に応じて、１ウ
ェル内に形成される数を調整することができるが、素子
の占有面積の縮小化を考慮して１ウェルに１ウェル・コ
ンタクトとすることが好ましい。
アス電圧を印可するためのウェル・コンタクトを有して
いる。このウェル・コンタクトは、ウェルの大きさ、ウ
ェル内に形成されるトランジスタの数等に応じて、１ウ
ェル内に形成される数を調整することができるが、素子
の占有面積の縮小化を考慮して１ウェルに１ウェル・コ
ンタクトとすることが好ましい。
【００１７】ウェル・コンタクトは、通常、ウェル内の
一部の領域であって、適当のコンタクト抵抗となるコン
タクト領域に電極を接続することにより形成することが
できる。この際のコンタクト領域は、１０20ｉｏｎｓ／
ｃｍ3 オーダかそれ以上の不純物濃度を有することがで
きる。また、電極材料としては、通常電極や配線層とし
て使用することができる導電性材料であれば特に限定さ
れることなく使用することができる。
一部の領域であって、適当のコンタクト抵抗となるコン
タクト領域に電極を接続することにより形成することが
できる。この際のコンタクト領域は、１０20ｉｏｎｓ／
ｃｍ3 オーダかそれ以上の不純物濃度を有することがで
きる。また、電極材料としては、通常電極や配線層とし
て使用することができる導電性材料であれば特に限定さ
れることなく使用することができる。
【００１８】本発明のＳＯＩ基板の表面半導体層におけ
るウェルには、ゲート酸化膜を介して形成されたゲート
電極と、表面半導体層内であってゲート電極の両側に形
成されたソース／ドレイン領域とから構成されたトラン
ジスタが形成されている。ゲート酸化膜は、通常ゲート
酸化膜として機能する材料及び膜厚で形成することがで
きる。ゲート電極は、ポリシリコン；Ｗ、Ｔａ、Ｔｉ、
Ｍｏ等の高融点金属のシリサイド；これらシリサイドと
ポリシリコンとからなるポリサイド；その他の金属等に
より、膜厚１５０ｎｍ〜３００ｎｍ程度で形成すること
ができる。なお、ゲート電極は、後述するソース／ドレ
イン領域形成のための不純物の横方向への拡散等を考慮
して、絶縁膜によるサイドウォールスペーサを有してい
てもよい。ソース／ドレイン領域は、ウェルの導電型と
逆導電型の不純物を１×１０20〜１×１０21ｉｏｎｓ／
ｃｍ3 程度の濃度で含有して形成することができる。な
お、このソース／ドレイン領域は、チャネル側のソース
／ドレイン領域端にＬＤＤ構造のような低濃度の領域、
あるいは同じ濃度の領域や高濃度の領域で、ソース／ド
レイン領域の接合深さよりやや浅い領域を有していても
よい。また、ソース／ドレイン領域の深さは、得られる
半導体装置の特性等により適宜調整することができる
が、例えば７０〜２００ｎｍ程度とすることができる。
るウェルには、ゲート酸化膜を介して形成されたゲート
電極と、表面半導体層内であってゲート電極の両側に形
成されたソース／ドレイン領域とから構成されたトラン
ジスタが形成されている。ゲート酸化膜は、通常ゲート
酸化膜として機能する材料及び膜厚で形成することがで
きる。ゲート電極は、ポリシリコン；Ｗ、Ｔａ、Ｔｉ、
Ｍｏ等の高融点金属のシリサイド；これらシリサイドと
ポリシリコンとからなるポリサイド；その他の金属等に
より、膜厚１５０ｎｍ〜３００ｎｍ程度で形成すること
ができる。なお、ゲート電極は、後述するソース／ドレ
イン領域形成のための不純物の横方向への拡散等を考慮
して、絶縁膜によるサイドウォールスペーサを有してい
てもよい。ソース／ドレイン領域は、ウェルの導電型と
逆導電型の不純物を１×１０20〜１×１０21ｉｏｎｓ／
ｃｍ3 程度の濃度で含有して形成することができる。な
お、このソース／ドレイン領域は、チャネル側のソース
／ドレイン領域端にＬＤＤ構造のような低濃度の領域、
あるいは同じ濃度の領域や高濃度の領域で、ソース／ド
レイン領域の接合深さよりやや浅い領域を有していても
よい。また、ソース／ドレイン領域の深さは、得られる
半導体装置の特性等により適宜調整することができる
が、例えば７０〜２００ｎｍ程度とすることができる。
【００１９】上記ウェルに形成されたトランジスタは、
素子分離膜により分離されている。この素子分離膜は、
公知の素子分離法、例えばロコス法、トレンチ分離法等
により形成することができる。なお、素子分離膜は、ウ
ェルにおいてその表面にのみ形成されているものであ
り、表面半導体層の深さ方向の全てにわたって形成され
ているものではない。また、上記素子分離膜は、通常、
トランジスタを形成する前に形成されるが、素子分離膜
を形成した後に、上述のウェルを完全に分離する処理を
行ってもよいし、逆に、ウェルを完全に分離する処理を
施した後、ウェル表面に素子分離膜を形成してもよい。
素子分離膜により分離されている。この素子分離膜は、
公知の素子分離法、例えばロコス法、トレンチ分離法等
により形成することができる。なお、素子分離膜は、ウ
ェルにおいてその表面にのみ形成されているものであ
り、表面半導体層の深さ方向の全てにわたって形成され
ているものではない。また、上記素子分離膜は、通常、
トランジスタを形成する前に形成されるが、素子分離膜
を形成した後に、上述のウェルを完全に分離する処理を
行ってもよいし、逆に、ウェルを完全に分離する処理を
施した後、ウェル表面に素子分離膜を形成してもよい。
【００２０】本発明のＳＯＩ半導体装置におけるトラン
ジスタは、トランジスタを構成するチャネル領域が部分
空乏化され、ソース／ドレイン領域下が完全空乏化され
ている。ここで、チャネル領域が部分空乏化されている
とは、ゲート電極直下のチャネル領域はソース領域−ド
レイン領域間で均一に空乏化されているが、その空乏化
された領域の下方においては空乏化されていない状態を
意味する。また、ソース／ドレイン領域下が完全空乏化
されているとは、ソース／ドレイン領域の下方が、すな
わちソース／ドレイン領域の接合面から表面半導体層と
埋め込み絶縁膜との界面まで、全て空乏化されている状
態を意味する。
ジスタは、トランジスタを構成するチャネル領域が部分
空乏化され、ソース／ドレイン領域下が完全空乏化され
ている。ここで、チャネル領域が部分空乏化されている
とは、ゲート電極直下のチャネル領域はソース領域−ド
レイン領域間で均一に空乏化されているが、その空乏化
された領域の下方においては空乏化されていない状態を
意味する。また、ソース／ドレイン領域下が完全空乏化
されているとは、ソース／ドレイン領域の下方が、すな
わちソース／ドレイン領域の接合面から表面半導体層と
埋め込み絶縁膜との界面まで、全て空乏化されている状
態を意味する。
【００２１】このようにチャネル領域を部分空乏化の状
態に制御することにより、ウェル・コンタクトに印可さ
れた電圧が、空乏化されていない領域に伝わり、チャネ
ル領域のポテンシャル制御を実現する。また、ソース／
ドレイン領域下を完全空乏化の状態に制御することによ
り、ソース／ドレイン領域下に広がる空乏層による容量
が埋め込み絶縁膜の容量と直列接続するので、トランジ
スタの負荷容量を低減することができ、ひいては装置自
体の低消費電力化・高速化を実現できる。
態に制御することにより、ウェル・コンタクトに印可さ
れた電圧が、空乏化されていない領域に伝わり、チャネ
ル領域のポテンシャル制御を実現する。また、ソース／
ドレイン領域下を完全空乏化の状態に制御することによ
り、ソース／ドレイン領域下に広がる空乏層による容量
が埋め込み絶縁膜の容量と直列接続するので、トランジ
スタの負荷容量を低減することができ、ひいては装置自
体の低消費電力化・高速化を実現できる。
【００２２】また、本発明のＳＯＩ半導体装置は、ウェ
ル・コンタクトにバイアス電圧を印加すること及びその
バイアス電圧を変化させることにより、トランジスタの
しきい値電圧が制御される。この際のバイアス電圧は、
例えば、一定の電位に固定することにより、トランジス
タのアクティブ時（オン時）の駆動能力を向上させる
か、スタンバイ時（オフ時）のリーク電流又は消費電流
を低減させられる。もう一つの手法として、アクティブ
時とスタンバイ時とで電圧を変化させることにより、駆
動能力の向上及び消費電流の低減の両方の効果が得られ
る。例えば、バイアス電圧は、−２Ｖ〜１Ｖ程度の範囲
で選択することができる。具体的には、トランジスタが
ｎＭＯＳの場合には、アクティブ時に電源電圧程度、ス
タンバイ時に０Ｖ程度、トランジスタがｐＭＯＳの場合
には、アクティブ時に０Ｖ程度、スタンバイ時に電源電
圧程度を印加することが挙げられる。
ル・コンタクトにバイアス電圧を印加すること及びその
バイアス電圧を変化させることにより、トランジスタの
しきい値電圧が制御される。この際のバイアス電圧は、
例えば、一定の電位に固定することにより、トランジス
タのアクティブ時（オン時）の駆動能力を向上させる
か、スタンバイ時（オフ時）のリーク電流又は消費電流
を低減させられる。もう一つの手法として、アクティブ
時とスタンバイ時とで電圧を変化させることにより、駆
動能力の向上及び消費電流の低減の両方の効果が得られ
る。例えば、バイアス電圧は、−２Ｖ〜１Ｖ程度の範囲
で選択することができる。具体的には、トランジスタが
ｎＭＯＳの場合には、アクティブ時に電源電圧程度、ス
タンバイ時に０Ｖ程度、トランジスタがｐＭＯＳの場合
には、アクティブ時に０Ｖ程度、スタンバイ時に電源電
圧程度を印加することが挙げられる。
【００２３】以下に、本発明のＳＯＩ半導体装置及びそ
の製造方法の実施例を図面に基づいて説明する。図１
は、本発明のＳＯＩ半導体装置である。この半導体装置
は、支持基板１上に埋め込み絶縁膜２及び表面シリコン
層３が形成されたＳＯＩ基板１０上に形成されている。
表面シリコン層３及埋め込み絶縁膜２の膜厚は、それぞ
れ１８０ｎｍ程度、５０〜４００ｎｍ程度で形成されて
いる。
の製造方法の実施例を図面に基づいて説明する。図１
は、本発明のＳＯＩ半導体装置である。この半導体装置
は、支持基板１上に埋め込み絶縁膜２及び表面シリコン
層３が形成されたＳＯＩ基板１０上に形成されている。
表面シリコン層３及埋め込み絶縁膜２の膜厚は、それぞ
れ１８０ｎｍ程度、５０〜４００ｎｍ程度で形成されて
いる。
【００２４】表面シリコン層３にはＰウェル１１及びＮ
ウェル２１が、１０16〜１０18ｉｏｎｓ／ｃｍ3 オーダ
の不純物濃度を有するように形成されており、これらＰ
ウェル１１及びＮウェル２１を完全に分離するため、ウ
ェル１１、１２間に表面シリコン層３の膜厚以上の厚膜
のウェル完全分離酸化膜４が形成されている。Ｐウェル
１１には、各ＭＯＳＦＥＴを分離するための素子分離膜
５により規定された活性領域内に、ソース／ドレイン領
域１２及びゲート電極１３からなるＮＭＯＳＦＥＴ１４
が形成されており、さらに、Ｐウェル・コンタクト１５
が形成されている。また、Ｎウェル２１には、各ＭＯＳ
ＦＥＴを分離するための素子分離膜５により規定された
活性領域内に、ソース／ドレイン領域２２及びゲート電
極２３からなるＮＭＯＳＦＥＴ２４が形成されており、
さらに、Ｎウェル・コンタクト２５が形成されている。
ウェル２１が、１０16〜１０18ｉｏｎｓ／ｃｍ3 オーダ
の不純物濃度を有するように形成されており、これらＰ
ウェル１１及びＮウェル２１を完全に分離するため、ウ
ェル１１、１２間に表面シリコン層３の膜厚以上の厚膜
のウェル完全分離酸化膜４が形成されている。Ｐウェル
１１には、各ＭＯＳＦＥＴを分離するための素子分離膜
５により規定された活性領域内に、ソース／ドレイン領
域１２及びゲート電極１３からなるＮＭＯＳＦＥＴ１４
が形成されており、さらに、Ｐウェル・コンタクト１５
が形成されている。また、Ｎウェル２１には、各ＭＯＳ
ＦＥＴを分離するための素子分離膜５により規定された
活性領域内に、ソース／ドレイン領域２２及びゲート電
極２３からなるＮＭＯＳＦＥＴ２４が形成されており、
さらに、Ｎウェル・コンタクト２５が形成されている。
【００２５】 なお、ソース／ドレイン領域１２、２２は
それぞれ接合深さが１５０ｎｍ程度で形成されており、
これにより、ソース／ドレイン領域１２、２２下に形成
される空乏層（図示せず）の幅が３０ｎｍ程度となる。
以下に、本発明のＳＯＩ半導体装置の製造方法を示す。
図２に示したように、ｐ型Ｓｉからなる支持基板１上
に、膜厚１００ｎｍ程度の酸化膜からなる埋め込み絶縁
膜２及び膜厚１８０ｎｍ程度の表面シリコン層３を形成
してＳＯＩ基板１０を形成する。
それぞれ接合深さが１５０ｎｍ程度で形成されており、
これにより、ソース／ドレイン領域１２、２２下に形成
される空乏層（図示せず）の幅が３０ｎｍ程度となる。
以下に、本発明のＳＯＩ半導体装置の製造方法を示す。
図２に示したように、ｐ型Ｓｉからなる支持基板１上
に、膜厚１００ｎｍ程度の酸化膜からなる埋め込み絶縁
膜２及び膜厚１８０ｎｍ程度の表面シリコン層３を形成
してＳＯＩ基板１０を形成する。
【００２６】このＳＯＩ基板１０を、８００℃以上の条
件で熱酸化し、その表面に膜厚７ｎｍ程度の熱酸化膜２
６を形成する。その熱酸化膜２６上に膜厚８０ｎｍ程度
のシリコンナイトライド膜２７及びフォトレジスト２８
を堆積し、その後、フォトリソグラフィ及びエッチング
工程によって、フォトレジスト２８を所望の形状にパタ
ーニングする。このフォトレジスト２８をマスクとして
用いて、ＣＨＦ3＋ＳＦ6系のガスを利用してシリコンナ
イトライド膜２７をドライエッチングし、シリコンナイ
トライド膜２７を所定の箇所に残す。
件で熱酸化し、その表面に膜厚７ｎｍ程度の熱酸化膜２
６を形成する。その熱酸化膜２６上に膜厚８０ｎｍ程度
のシリコンナイトライド膜２７及びフォトレジスト２８
を堆積し、その後、フォトリソグラフィ及びエッチング
工程によって、フォトレジスト２８を所望の形状にパタ
ーニングする。このフォトレジスト２８をマスクとして
用いて、ＣＨＦ3＋ＳＦ6系のガスを利用してシリコンナ
イトライド膜２７をドライエッチングし、シリコンナイ
トライド膜２７を所定の箇所に残す。
【００２７】次いで、フォトレジスト２８を除去し、１
０００℃以上の温度で熱酸化を行うことにより、図３に
示したように、表面シリコン層３の膜厚にまで達しな
い、つまり、表面シリコン層３を深さ方向に完全に酸化
しない、素子分離膜５を形成するとともに、ウェル・コ
ンタクト１５を形成する。その後、リン酸を用いて、シ
リコンナイトライド膜２７を除去する。
０００℃以上の温度で熱酸化を行うことにより、図３に
示したように、表面シリコン層３の膜厚にまで達しな
い、つまり、表面シリコン層３を深さ方向に完全に酸化
しない、素子分離膜５を形成するとともに、ウェル・コ
ンタクト１５を形成する。その後、リン酸を用いて、シ
リコンナイトライド膜２７を除去する。
【００２８】続いて、図４に示したように、得られたＳ
ＯＩ基板１０を、再度８００℃以上の温度で熱酸化し、
その表面に膜厚１０ｎｍの熱酸化膜３６を形成する。そ
の熱酸化膜３６上に膜厚２０ｎｍ程度のシリコンナイト
ライド膜３７及びフォトレジスト３８を堆積し、その
後、フォトリソグラフィ及びエッチング工程によって、
フォトレジスト３８を所望の形状にパターニングする。
このフォトレジスト３８をマスクとして用いて、ＣＨＦ
3＋ＳＦ6系のガスを利用してシリコンナイトライド膜３
７をドライエッチングし、シリコンナイトライド膜３７
を所定の箇所に残す。
ＯＩ基板１０を、再度８００℃以上の温度で熱酸化し、
その表面に膜厚１０ｎｍの熱酸化膜３６を形成する。そ
の熱酸化膜３６上に膜厚２０ｎｍ程度のシリコンナイト
ライド膜３７及びフォトレジスト３８を堆積し、その
後、フォトリソグラフィ及びエッチング工程によって、
フォトレジスト３８を所望の形状にパターニングする。
このフォトレジスト３８をマスクとして用いて、ＣＨＦ
3＋ＳＦ6系のガスを利用してシリコンナイトライド膜３
７をドライエッチングし、シリコンナイトライド膜３７
を所定の箇所に残す。
【００２９】そして、フォトレジスト３８を除去し、１
０００℃以上の温度で熱酸化を行うことにより、図５に
示したように、表面シリコン層３の膜厚にまで達する、
つまり、表面シリコン層３を深さ方向に完全に酸化する
ウェル完全分離酸膜４を形成する。その後、リン酸を用
いて、シリコンナイトライド膜３７を除去する。次に、
Ｐウェル形成領域１１ａ及びＮウェル形成領域２１ａ
に、公知の方法に従って加速エネルギー６０ｋｅＶ程
度、ドーズ７×１０12ｃｍ-2程度で、それぞれボロンイ
オン、リンイオンを注入し、最終的な不純物濃度が６×
１０17ｃｍ-3程度となるＰウェル１１及びＮウェル２１
を形成する。
０００℃以上の温度で熱酸化を行うことにより、図５に
示したように、表面シリコン層３の膜厚にまで達する、
つまり、表面シリコン層３を深さ方向に完全に酸化する
ウェル完全分離酸膜４を形成する。その後、リン酸を用
いて、シリコンナイトライド膜３７を除去する。次に、
Ｐウェル形成領域１１ａ及びＮウェル形成領域２１ａ
に、公知の方法に従って加速エネルギー６０ｋｅＶ程
度、ドーズ７×１０12ｃｍ-2程度で、それぞれボロンイ
オン、リンイオンを注入し、最終的な不純物濃度が６×
１０17ｃｍ-3程度となるＰウェル１１及びＮウェル２１
を形成する。
【００３０】続いて、各ウェル１１、１２内に、８００
℃前後の熱酸化による膜厚１０ｎｍ程度のゲート絶縁
膜、膜厚２００ｎｍ程度の多結晶シリコンを形成し、Ｈ
Ｂｒ系又はＨＣｌ系エッチングガスを用いたドライエッ
チングにより、所望の形状のゲート電極１３、２３を形
成する。このゲート電極１３、２３をマスクとして、例
えばＮＭＯＳの場合、６０ｋｅＶ程度の加速エネルギ
ー、ドーズ５×１０15ｃｍ -2程度でリンをイオン注入す
ることにより、接合深さが１５０ｎｍ程度のソース／ド
レイン領域１２、２２を形成し、図１に示したＮＭＯＳ
ＦＥＴ１４、ＰＭＯＳＦＥＴ２４等からなるＳＯＩ半導
体装置を完成する。
℃前後の熱酸化による膜厚１０ｎｍ程度のゲート絶縁
膜、膜厚２００ｎｍ程度の多結晶シリコンを形成し、Ｈ
Ｂｒ系又はＨＣｌ系エッチングガスを用いたドライエッ
チングにより、所望の形状のゲート電極１３、２３を形
成する。このゲート電極１３、２３をマスクとして、例
えばＮＭＯＳの場合、６０ｋｅＶ程度の加速エネルギ
ー、ドーズ５×１０15ｃｍ -2程度でリンをイオン注入す
ることにより、接合深さが１５０ｎｍ程度のソース／ド
レイン領域１２、２２を形成し、図１に示したＮＭＯＳ
ＦＥＴ１４、ＰＭＯＳＦＥＴ２４等からなるＳＯＩ半導
体装置を完成する。
【００３１】上記により、チャネル部では部分空乏化
し、ソース／ドレイン領域では完全空乏化しているＳＯ
Ｉ半導体装置を得ることができる。以上の方法で作製さ
れたＳＯＩ半導体装置において、Ｐウェルのウェル・コ
ンタクトにバイアス電圧Ｖｗを０〜０．６Ｖの範囲で印
加した場合のＮＭＯＳＦＥＴの電流−電圧特性を測定し
た。その結果を図６に示す。なお、図６は、ゲート長を
０．３５μｍ、ゲート幅を２μｍとしたＭＯＳＦＥＴを
用い、Ｖｄｓ＝０．６Ｖにて測定した結果である。
し、ソース／ドレイン領域では完全空乏化しているＳＯ
Ｉ半導体装置を得ることができる。以上の方法で作製さ
れたＳＯＩ半導体装置において、Ｐウェルのウェル・コ
ンタクトにバイアス電圧Ｖｗを０〜０．６Ｖの範囲で印
加した場合のＮＭＯＳＦＥＴの電流−電圧特性を測定し
た。その結果を図６に示す。なお、図６は、ゲート長を
０．３５μｍ、ゲート幅を２μｍとしたＭＯＳＦＥＴを
用い、Ｖｄｓ＝０．６Ｖにて測定した結果である。
【００３２】図６から、ウェル・コンタクトにバイアス
電圧を印加し、その電圧を大きくすることにより、トラ
ンジスタのしきい値電圧を制御することができる、つま
り、バイアス電圧の変化によって、ドレイン電流の自由
度を増大させることができることが分かる。よって、図
７に示したように、ＳＯＩ半導体装置におけるｎ型ＭＯ
Ｓトランジスタのアクティブ時とスタンバイ時とのウェ
ルのバイアス電圧を変化させることにより、つまり、ア
クティブ時にハイ（例えば０．６Ｖ）、スタンバイ時に
ロー（例えば０Ｖ）のバイアス電圧Ｖｗを印加すること
により、アクティブ時のしきい値電圧をスタンバイ時の
しきい値電圧に比べて低下させることができ、このしき
い値電圧の低下に対応して、ゲート電圧Ｖｇｓに電源電
圧Ｖｄｄと同じ電圧を印加した際のドレイン電流を上昇
させることができる（図７中、点Ａ）ことから、ＳＯＩ
半導体装置の駆動能力の向上を実現できることが分か
る。
電圧を印加し、その電圧を大きくすることにより、トラ
ンジスタのしきい値電圧を制御することができる、つま
り、バイアス電圧の変化によって、ドレイン電流の自由
度を増大させることができることが分かる。よって、図
７に示したように、ＳＯＩ半導体装置におけるｎ型ＭＯ
Ｓトランジスタのアクティブ時とスタンバイ時とのウェ
ルのバイアス電圧を変化させることにより、つまり、ア
クティブ時にハイ（例えば０．６Ｖ）、スタンバイ時に
ロー（例えば０Ｖ）のバイアス電圧Ｖｗを印加すること
により、アクティブ時のしきい値電圧をスタンバイ時の
しきい値電圧に比べて低下させることができ、このしき
い値電圧の低下に対応して、ゲート電圧Ｖｇｓに電源電
圧Ｖｄｄと同じ電圧を印加した際のドレイン電流を上昇
させることができる（図７中、点Ａ）ことから、ＳＯＩ
半導体装置の駆動能力の向上を実現できることが分か
る。
【００３３】また、スタンバイ時のしきい値電圧をアク
ティブ時のしきい値電圧に比べて上昇させることがで
き、このしきい値電圧の増大に対応して、ゲート電圧Ｖ
ｇｓに０Ｖの電圧を印加した際のドレイン電流を低下さ
せることができる（図７中、点Ｘ（約１００ｐＡ／μ
ｍ）→点Ｙ（約０．１ｐＡ／μｍ））ことから、スタン
バイ時の消費電流の低減を実現できることが分かる。
ティブ時のしきい値電圧に比べて上昇させることがで
き、このしきい値電圧の増大に対応して、ゲート電圧Ｖ
ｇｓに０Ｖの電圧を印加した際のドレイン電流を低下さ
せることができる（図７中、点Ｘ（約１００ｐＡ／μ
ｍ）→点Ｙ（約０．１ｐＡ／μｍ））ことから、スタン
バイ時の消費電流の低減を実現できることが分かる。
【００３４】さらに、本発明のＳＯＩ半導体装置におい
て、セル面積の増大抑制効果を検討した。つまり、上記
実施例と同様方法によって、Ｐウェルに１個又は複数個
のＮＭＯＳＦＥＴと１個のウェル・コンタクトとを形成
し、ウェル・コンタクト１個に対してＮＭＯＳＦＥＴ数
を増加させた場合のＮＭＯＳＦＥＴ１個が占める面積の
相対比を測定した。この際のＮＭＯＳＦＥＴは、ゲート
長を０．３５μｍ、ゲート幅を５．０μｍで形成した。
その結果を図８に示す。
て、セル面積の増大抑制効果を検討した。つまり、上記
実施例と同様方法によって、Ｐウェルに１個又は複数個
のＮＭＯＳＦＥＴと１個のウェル・コンタクトとを形成
し、ウェル・コンタクト１個に対してＮＭＯＳＦＥＴ数
を増加させた場合のＮＭＯＳＦＥＴ１個が占める面積の
相対比を測定した。この際のＮＭＯＳＦＥＴは、ゲート
長を０．３５μｍ、ゲート幅を５．０μｍで形成した。
その結果を図８に示す。
【００３５】なお、ＮＭＯＳＦＥＴ１個が占める面積の
相対比は、素子分離膜の占有面積を考慮し、ＮＭＯＳＦ
ＥＴ１個につきボディ・コンタクトが１個常に必要であ
るため、これに対する比、つまり、（ウェル・コンタク
トを用いた場合のＮＭＯＳＦＥＴ１個が占める面積）／
（ボディ・コンタクトを用いた場合のＮＭＯＳＦＥＴ１
個が占める面積）として表した。
相対比は、素子分離膜の占有面積を考慮し、ＮＭＯＳＦ
ＥＴ１個につきボディ・コンタクトが１個常に必要であ
るため、これに対する比、つまり、（ウェル・コンタク
トを用いた場合のＮＭＯＳＦＥＴ１個が占める面積）／
（ボディ・コンタクトを用いた場合のＮＭＯＳＦＥＴ１
個が占める面積）として表した。
【００３６】また、比較のため、ウェル・コンタクトも
ボディ・コンタクトも形成しない場合のＮＭＯＳＦＥＴ
１個の占める面積のボディ・コンタクトを用いた場合の
ＮＭＯＳＦＥＴ１個が占める面積に対する相対比を測定
したところ、ほぼ０．７４であった。図８の測定結果か
ら、例えば、ウェル・コンタクト１個でＮＭＯＳＦＥＴ
を４個以上制御することで、ボディ・コンタクトを用い
た半導体装置を形成する場合に比べて、約２０％以上セ
ル面積を低減することができる。
ボディ・コンタクトも形成しない場合のＮＭＯＳＦＥＴ
１個の占める面積のボディ・コンタクトを用いた場合の
ＮＭＯＳＦＥＴ１個が占める面積に対する相対比を測定
したところ、ほぼ０．７４であった。図８の測定結果か
ら、例えば、ウェル・コンタクト１個でＮＭＯＳＦＥＴ
を４個以上制御することで、ボディ・コンタクトを用い
た半導体装置を形成する場合に比べて、約２０％以上セ
ル面積を低減することができる。
【００３７】よって、本発明のＳＯＩ半導体装置によれ
ば、従来用いられていたボディ・コンタクトを備えた半
導体装置に比較して、セル面積の増大を最小限に抑制す
ることが可能となる。また、本発明のＳＯＩ半導体装置
における負荷容量について検討した。図９に示したよう
に、ＮＭＯＳＦＥＴにおいて、表面シリコン層３の膜厚
Ｔsiを、ソース／ドレイン領域１２の接合深さＸjとそ
の下に形成される空乏層６の幅Ｗdeplとの合計よりも小
さくなるように調整することにより、具体的には、表面
シリコン層３の膜厚Ｔsiを１８０ｎｍ程度、ソース/ ド
レイン領域の深さＸjを１５０ｎｍ、空乏層幅Ｗdeplを
３０ｎｍに設定することで、空乏層６による容量が埋め
込み絶縁膜２の容量とのカップリングにより非常に小さ
くすることができ、トランジスタの負荷容量の低減を低
減することができ、ひいては装置自体の高速化が実現で
きる。
ば、従来用いられていたボディ・コンタクトを備えた半
導体装置に比較して、セル面積の増大を最小限に抑制す
ることが可能となる。また、本発明のＳＯＩ半導体装置
における負荷容量について検討した。図９に示したよう
に、ＮＭＯＳＦＥＴにおいて、表面シリコン層３の膜厚
Ｔsiを、ソース／ドレイン領域１２の接合深さＸjとそ
の下に形成される空乏層６の幅Ｗdeplとの合計よりも小
さくなるように調整することにより、具体的には、表面
シリコン層３の膜厚Ｔsiを１８０ｎｍ程度、ソース/ ド
レイン領域の深さＸjを１５０ｎｍ、空乏層幅Ｗdeplを
３０ｎｍに設定することで、空乏層６による容量が埋め
込み絶縁膜２の容量とのカップリングにより非常に小さ
くすることができ、トランジスタの負荷容量の低減を低
減することができ、ひいては装置自体の高速化が実現で
きる。
【００３８】さらに、本発明においては、図１１（ａ）
〜（ｃ）に示したように、ウェルごとを完全に分離され
るウェル完全分離膜を有しているため、ＮウェルとＰウ
ェルとが接することによって生じる寄生サイリスタの発
生を防止することができ、半導体装置におけるラッチア
ップを抑制することができる。また、ウェル完全分離膜
は、上述したロコス分離法以外に、トレンチ分離法によ
っても形成することができる。
〜（ｃ）に示したように、ウェルごとを完全に分離され
るウェル完全分離膜を有しているため、ＮウェルとＰウ
ェルとが接することによって生じる寄生サイリスタの発
生を防止することができ、半導体装置におけるラッチア
ップを抑制することができる。また、ウェル完全分離膜
は、上述したロコス分離法以外に、トレンチ分離法によ
っても形成することができる。
【００３９】まず、ＳＯＩ基板における表面シリコン層
を熱酸化して、表面シリコン層表面に酸化膜を形成した
後、シリコンナイトライド膜を堆積させる。続いて、フ
ォトリソグラフィ及びエッチング法により、シリコンナ
イトライド膜におけるウェル完全分離膜を形成する領域
に開口を形成し、この開口内にＴＥＯＳ等の酸化膜を堆
積させる。その後、この酸化膜をＣＭＰ法等により表面
平坦化し、リン酸を用いてシリコンナイトライド膜を除
去することにより、トレンチによるウェル完全分離膜を
形成する。
を熱酸化して、表面シリコン層表面に酸化膜を形成した
後、シリコンナイトライド膜を堆積させる。続いて、フ
ォトリソグラフィ及びエッチング法により、シリコンナ
イトライド膜におけるウェル完全分離膜を形成する領域
に開口を形成し、この開口内にＴＥＯＳ等の酸化膜を堆
積させる。その後、この酸化膜をＣＭＰ法等により表面
平坦化し、リン酸を用いてシリコンナイトライド膜を除
去することにより、トレンチによるウェル完全分離膜を
形成する。
【００４０】さらに、ウェル完全分離膜は、上述したロ
コス分離法、トレンチ分離法以外に、メサ分離法によっ
ても形成することができる。まず、ＳＯＩ基板における
表面シリコン層上に、フォトリソグラフィ工程により所
望の領域を開口したレジストマスクを形成し、このレジ
ストマスクを用いてＨＢｒ系又はＨＣｌ系のガスを用い
たドライエッチング法により、分離のための所望領域の
表面シリコン層を除去し、メサ分離することによりウェ
ルを完全分離することができる。
コス分離法、トレンチ分離法以外に、メサ分離法によっ
ても形成することができる。まず、ＳＯＩ基板における
表面シリコン層上に、フォトリソグラフィ工程により所
望の領域を開口したレジストマスクを形成し、このレジ
ストマスクを用いてＨＢｒ系又はＨＣｌ系のガスを用い
たドライエッチング法により、分離のための所望領域の
表面シリコン層を除去し、メサ分離することによりウェ
ルを完全分離することができる。
【００４１】
【発明の効果】本発明によれば、ウェル・コンタクトを
利用して、トランジスタのしきい値電圧をダイナミック
に制御することができるため、動作時の駆動能力を高く
しながら、同時に待機時消費電流も低減することができ
る。しかも、このような駆動能力の向上及び消費電流の
低減を実現しながらも、従来の四端子素子のような素子
の占有面積の増大をもたらすことなく、セル面積を最小
限に抑制することが可能となり、高性能・高集積化を実
現した半導体装置を得ることができる。
利用して、トランジスタのしきい値電圧をダイナミック
に制御することができるため、動作時の駆動能力を高く
しながら、同時に待機時消費電流も低減することができ
る。しかも、このような駆動能力の向上及び消費電流の
低減を実現しながらも、従来の四端子素子のような素子
の占有面積の増大をもたらすことなく、セル面積を最小
限に抑制することが可能となり、高性能・高集積化を実
現した半導体装置を得ることができる。
【００４２】また、表面半導体層の膜厚が、ソース／ド
レイン領域の接合深さとその下に形成される空乏層の幅
との合計よりも薄くなるように設定されているため、空
乏層による容量が埋込み酸化膜の容量と直列接続し、こ
れにより、トランジスタの負荷容量を著しく低減するこ
とができ、素子の動作の高速化が実現できる。さらに、
ウェルが、表面半導体層における他の領域と完全に分離
されているため、従来のツィンウェルの場合に存在して
いた寄生サイリスタの発生が防止され、ラッチアップフ
リーを実現することができる。
レイン領域の接合深さとその下に形成される空乏層の幅
との合計よりも薄くなるように設定されているため、空
乏層による容量が埋込み酸化膜の容量と直列接続し、こ
れにより、トランジスタの負荷容量を著しく低減するこ
とができ、素子の動作の高速化が実現できる。さらに、
ウェルが、表面半導体層における他の領域と完全に分離
されているため、従来のツィンウェルの場合に存在して
いた寄生サイリスタの発生が防止され、ラッチアップフ
リーを実現することができる。
【図１】本発明のＳＯＩ半導体装置の要部を示す概略斜
視断面図である。
視断面図である。
【図２】図１のＳＯＩ半導体装置の製造工程を示す概略
斜視断面図である。
斜視断面図である。
【図３】図１のＳＯＩ半導体装置の製造工程を示す概略
斜視断面図である。
斜視断面図である。
【図４】図１のＳＯＩ半導体装置の製造工程を示す概略
斜視断面図である。
斜視断面図である。
【図５】図１のＳＯＩ半導体装置の製造工程を示す概略
斜視断面図である。
斜視断面図である。
【図６】本発明のＳＯＩ半導体装置においてウェルバイ
アス電圧を印加した際のトランジスタのＩd −Ｖg （サ
ブスレッショルド）特性を示す図である。
アス電圧を印加した際のトランジスタのＩd −Ｖg （サ
ブスレッショルド）特性を示す図である。
【図７】本発明のＳＯＩ半導体装置においてアクティブ
時とスタンバイ時とで異なるウェルバイアス電圧を印加
した際のトランジスタのサブスレッショルド特性を示す
図である。
時とスタンバイ時とで異なるウェルバイアス電圧を印加
した際のトランジスタのサブスレッショルド特性を示す
図である。
【図８】本発明のＳＯＩ半導体装置のセル面積の増大抑
制効果を説明するための図である。
制効果を説明するための図である。
【図９】本発明のＳＯＩ半導体装置の表面半導体層、ソ
ース／ドレイン領域深さ及び空乏層の幅の関係を説明す
るための概念図である。
ース／ドレイン領域深さ及び空乏層の幅の関係を説明す
るための概念図である。
【図１０】本発明のＳＯＩ半導体装置における空乏層の
幅と電圧（Ｖd −Ｖw ）との関係を説明するためのもの
である。
幅と電圧（Ｖd −Ｖw ）との関係を説明するためのもの
である。
【図１１】本発明のＳＯＩ半導体装置の別の平面図、断
面図、等価回路図を示した図である。
面図、等価回路図を示した図である。
【図１２】従来の四端子素子を示す概略斜視断面図であ
る。
る。
１ 支持基板 ２ 埋め込み絶縁膜 ３ 表面半導体層 ４ ウェル完全分離膜 ５ 素子分離膜 ６ 空乏層 １０ ＳＯＩ基板 １１ Ｐウェル １１ａ Ｐウェル形成領域 １２、２２ ソース／ドレイン領域 １３、２３ ゲート電極 １４ ＮＭＯＳＦＥＴ １５、２５ ウェル・コンタクト ２１ Ｎウェル ２１ａ Ｎウェル形成領域 ２４ ＰＭＯＳＦＥＴ ２６、３６ 熱酸化膜 ２７、３７ シリコンナイトライド膜 ２８、３８ フォトレジスト
Claims (4)
- 【請求項１】 埋め込み絶縁膜及び表面半導体層が積層
されてなるＳＯＩ基板と、前記表面半導体層に形成され
た少なくとも１つのウェルと、該ウェルに形成された少
なくとも１つのトランジスタからなり、 前記ウェルが、前記表面半導体層の該ウェル以外の領域
から完全に分離され、かつ前記ウェルにバイアス電圧を
印加するためのウェル・コンタクトを有し、 前記トランジスタが、前記半導体層の表面に形成された
素子分離膜により分離され、かつ前記トランジスタを構
成するチャネル領域が部分空乏化され、ソース／ドレイ
ン領域下が完全空乏化されていることを特徴とするＳＯ
Ｉ半導体装置。 - 【請求項２】 表面半導体層が、ソース／ドレイン領域
の深さＸj と該ソース／ドレイン領域下の空乏層の接合
面からの幅Ｗdeplとの合計以下で、かつ１００ｎｍ以上
の膜厚Ｔsemiを有し、 ソース／ドレイン領域の接合容量が、膜厚方向において
埋め込み絶縁膜の容量と直列接続されてなる請求項１記
載の半導体装置。 - 【請求項３】 ウェル・コンタクトに印加されるバイア
ス電圧が変化することによりトランジスタのしきい値電
圧が制御される請求項１又は２記載の半導体装置。 - 【請求項４】 請求項１記載のＳＯＩ半導体装置の製造
方法において、ウェルの完全分離を、所定領域における
表面半導体層を埋め込み絶縁膜に至るまで絶縁膜を形成
することにより行うことを特徴とする半導体装置の製造
方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14148798A JP3383219B2 (ja) | 1998-05-22 | 1998-05-22 | Ｓｏｉ半導体装置及びその製造方法 |
| US09/311,309 US6462379B2 (en) | 1998-05-22 | 1999-05-14 | SOI semiconductor device and method for manufacturing the same |
| TW088107990A TW432593B (en) | 1998-05-22 | 1999-05-17 | SOI semiconductor device and method for manufacturing the same |
| EP99303815A EP0962988B1 (en) | 1998-05-22 | 1999-05-17 | SOI semiconductor device and method for manufacturing the same |
| DE69936487T DE69936487T2 (de) | 1998-05-22 | 1999-05-17 | SOI-Halbleiteranordnung und Verfahren zur Herstellung |
| KR1019990018232A KR100333168B1 (ko) | 1998-05-22 | 1999-05-20 | Ｓｏｉ 반도체장치 및 그 제조방법 |
| CNB991070054A CN1147003C (zh) | 1998-05-22 | 1999-05-21 | “绝缘体上的硅”半导体装置及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14148798A JP3383219B2 (ja) | 1998-05-22 | 1998-05-22 | Ｓｏｉ半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11340465A true JPH11340465A (ja) | 1999-12-10 |
| JP3383219B2 JP3383219B2 (ja) | 2003-03-04 |
Family
ID=15293062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14148798A Expired - Fee Related JP3383219B2 (ja) | 1998-05-22 | 1998-05-22 | Ｓｏｉ半導体装置及びその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6462379B2 (ja) |
| EP (1) | EP0962988B1 (ja) |
| JP (1) | JP3383219B2 (ja) |
| KR (1) | KR100333168B1 (ja) |
| CN (1) | CN1147003C (ja) |
| DE (1) | DE69936487T2 (ja) |
| TW (1) | TW432593B (ja) |
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| US6341087B1 (en) | 2000-03-28 | 2002-01-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6953979B1 (en) | 1998-12-24 | 2005-10-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device, method of manufacturing same and method of designing same |
| JP2007150360A (ja) * | 1998-12-24 | 2007-06-14 | Renesas Technology Corp | 半導体装置 |
| JP2009260069A (ja) * | 2008-04-17 | 2009-11-05 | Sharp Corp | 半導体装置、ｔｆｔ基板、表示装置、携帯機器 |
| JP2011109130A (ja) * | 2011-01-27 | 2011-06-02 | Renesas Electronics Corp | 半導体装置の製造方法 |
| KR101198938B1 (ko) * | 2005-12-21 | 2012-11-07 | 매그나칩 반도체 유한회사 | 고전압 소자의 소자 분리 방법 |
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|---|---|---|---|---|
| KR20020003246A (ko) * | 2000-03-10 | 2002-01-10 | 구사마 사부로 | 전기 광학 장치 및 전자 기기 |
| JP2001274264A (ja) | 2000-03-24 | 2001-10-05 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| TWI288472B (en) | 2001-01-18 | 2007-10-11 | Toshiba Corp | Semiconductor device and method of fabricating the same |
| JP2002246600A (ja) * | 2001-02-13 | 2002-08-30 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP5000055B2 (ja) * | 2001-09-19 | 2012-08-15 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US6747318B1 (en) * | 2001-12-13 | 2004-06-08 | Lsi Logic Corporation | Buried channel devices and a process for their fabrication simultaneously with surface channel devices to produce transistors and capacitors with multiple electrical gate oxides |
| JP2003318405A (ja) * | 2002-04-25 | 2003-11-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| DE10301243B4 (de) | 2003-01-15 | 2009-04-16 | Infineon Technologies Ag | Verfahren zum Herstellen einer integrierten Schaltungsanordnung, insbesondere mit Kondensatoranordnung |
| KR100542986B1 (ko) | 2003-04-29 | 2006-01-20 | 삼성에스디아이 주식회사 | 박막 트랜지스터, 상기 박막 트랜지스터 제조 방법 및 이를 이용한 표시장치 |
| KR100975972B1 (ko) * | 2003-07-11 | 2010-08-13 | 매그나칩 반도체 유한회사 | Ｃｍｏｓ 트랜지스터의 구조 및 그 제조 방법 |
| SG113006A1 (en) * | 2004-01-04 | 2005-07-28 | Teradyne Inc | Silicon-on-insulator channel architecture of automatic test equipment |
| US7288802B2 (en) | 2005-07-27 | 2007-10-30 | International Business Machines Corporation | Virtual body-contacted trigate |
| US7402885B2 (en) * | 2006-05-15 | 2008-07-22 | Toshiba America Electronic Components, Inc. | LOCOS on SOI and HOT semiconductor device and method for manufacturing |
| KR100878284B1 (ko) | 2007-03-09 | 2009-01-12 | 삼성모바일디스플레이주식회사 | 박막트랜지스터와 그 제조 방법 및 이를 구비한유기전계발광표시장치 |
| TWM435722U (en) | 2012-03-22 | 2012-08-11 | Excelliance Mos Corp | Power MOSFET |
| CN111240392B (zh) * | 2020-01-19 | 2021-07-27 | 中国科学院上海微系统与信息技术研究所 | 阈值电压的调节方法、装置、cmos器件、电子设备及存储介质 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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