DE69936487T2 - SOI-Halbleiteranordnung und Verfahren zur Herstellung - Google Patents

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Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf eine SOI-Halbleiteranordnung und noch spezieller auf ein Verfahren zum Betreiben einer SOI-Halbleiteranordnung derart, dass die Betriebsfähigkeit in einem aktiven Zustand verbessert wird, und der elektrische Stromverbrauch in einem Stand-by-Zustand reduziert wird.
  • 2. Beschreibung des diesbezüglichen Standes der Technik
  • In den jüngsten Jahren zieht ein sogenanntes SOI-Substrat als ein Substrat, das zum Erreichen eines Hochgeschwindigkeitsbetriebs und hoher Integration verwendet wird, das ein Substrat darstellt, das eine sehr dünne Halbleiterschicht enthält, gebildet auf einem bedeckten dielektrischen Film, wie ein Substrat mit einer Einkristall-Siliciumschicht, öffentliches Interesse auf sich.
  • Wenn ein komplementärer MISFET auf dem SOI-Substrat gebildet wird, wird eine beträchtliche Reduktion jeglicher Source-Substrat-Kapazität, Drain-Substrat-Kapazität und Gate-Substrat-Kapazität erreicht, aufgrund der dünnen Einkristall-Siliciumschicht, verglichen mit einem herkömmlichen MISFET, gebildet auf einem Masse-Siliciumsubstrat. Daher kann ein Hochgeschwindigkeitsbetrieb eines integrierten Schaltkreises erreicht werden. Da auch der bedeckte dielektrische Film vorliegt, ist es möglich, eine sehr schmale Anordnungsisolationsregion zwischen zwei benachbarten Transistoren zu bilden, verglichen mit dem Masse-Siliciumsubstrat, wodurch eine weitere Hochintegration erreicht wird.
  • Andererseits hat das SOI-Substrat einen Nachteil dahingehend, dass, wenn ein integrierter Schaltkreis mit einer sehr geringen Leistungsspannung von 1 V oder weniger betrieben werden soll, ein Leckstrom im Stand-by-Zustand nach wie vor groß ist, was zu einem großen elektrischen Stromverbrauch führt.
  • Um dieses Problem zu lösen, schlagen die ungeprüften japanischen Patentveröffentlichungen Nr. HEI 7(1995)-302908 und HEI 8(1996)-125187 und dergleichen einen integrierten Halbleiter-Schaltkreis vor, der eine sogenannte Vieranschlussanordnung enthält, in der ein Kontakt in jedem Transistor, gebildet auf dem SOI-Substrat, gebildet wird.
  • Der integrierte Halbleiter-Schaltkreis, der die Vieranschlussanordnung enthält, wird auf einem SOI-Substrat 40 gebildet, indem ein bedeckter dielektrischer Film 42 und eine sehr dünne Einkristall-Siliciumschicht 43 auf einem Trägersubstrat 41, wie in 12 gezeigt, gebildet werden. Auf dem Einkristall-Siliciumsubstrat 43 werden ein PMOSFET 47, hauptsächlich zusammengesetzt aus einer Gateelektrode 46, einem dielektrischen Gatefilm und Source/Drain-Regionen 48 sowie einem NMOSFET 57, hauptsächlich zusammengesetzt aus einer Gateelektrode 56, einem dielektrischen Gatefilm und Source/Drain-Regionen 58, gebildet. Diese FETs werden durch einen Anordnungsisolationsfilm 44 isoliert. Weiterhin werden Körperkontakte 45, 55 nahe des PMOSFET 47 und des NMOSFET 57 gebildet.
  • Die Vieranschlussanordnung in einem integrierten Halbleiter-Schaltkreis mit einem derartigen Aufbau hat den Vorteil, dass ein elektrisches Potential eines Kanalbereichs jedes Transistors durch Anlegen einer Spannung an die Körperkontakte 45, 55 gesteuert werden kann, wobei eine Spannungsschwelle, die einen der Faktoren darstellt, die die Transistor-Charakteristika bestimmen, beispielsweise dynamisch geändert werden kann.
  • Jedoch hat die Vieranschlussanordnung mit den Körperkontakten 45, 55 den Nachteil, dass der Zellbereich, verglichen mit einem herkömmlichen MOSFET, vergrößert wird.
  • Auch schlägt die ungeprüfte japanische Patentveröffentlichung Nr. HEI 7(1995)-74363 eine Halbleiteranordnung vor, in der ein Wannenkontakt für eine Vielzahl von MOSFETs anstelle des Bildens des Wannenkontakts für jeden MOSFET gebildet wird, um eine Reduktion des Zellbereichs zu erreichen.
  • In dieser Halbleiteranordnung wird jedoch ein sehr dünner Siliciumfilm mit einer Dicke von 50 bis 100 nm als Oberflächenhalbleiterschicht verwendet, und darüber hinaus ist das elektrische Potential der Wanne durch Verwendung des Wannenkontakts festgelegt, so dass der Leckstrom im Stand-by-Zustand nach wie vor groß ist, was zu großem elektrischen Stromverbrauch führt.
  • Die US 5 463 238 offenbart eine CMOS-Halbleiteranordnung mit einer SOI-Struktur. Ein Einkristall-Silicium in einer Region, in der ein MOS-Transistor vom N-Typ gebildet wird, wird dicker hergestellt als eine Region, in der ein MOS-Transistor vom P-Typ gebildet wird. Die Böden der Source- und Drain-Regionen des Transistors vom N-Typ werden durch die elektrisch isolierende Schicht getrennt, um parasitische bzw. schädliche Kanalbildung zu verhindern.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung wurde im Hinblick auf diese Umstände gemacht, und der Zweck hiervon ist es, ein Verfahren zum Betreiben einer SOI-Halbleiteranordnung bereitzustellen, in dem die Betriebsfähigkeit in einem aktiven Zustand verbessert wird und der elektrische Stromverbrauch in einem Stand-by-Zustand verringert wird.
  • Demgemäß liefert die vorliegenden Erfindung ein Verfahren zum Betreiben einer SOI-Halbleiteranordnung, wobei die Anordnung umfasst: Ein SOI-Substrat (1, 2, 3), worin ein bedeckter dielektrischer Film (2) und eine Oberflächenhalbleiterschicht (3) laminiert sind; mindestens eine Wanne („well”) (11, 21), gebildet in der Oberflächenhalbleiterschicht; und mindestens einen Transistor (14, 24), der in der Wanne gebildet ist, und eine Kanalregion und Source-/Drain-Regionen (12, 22) in der Oberflächenhalbleiterschicht aufweist, wobei die Wanne in der Oberflächenhalbleiterschicht durch einen Komplettisolationsfilm (4), der die Tiefe der Oberflächenhalbleiterschicht erreicht, elektrisch vollkommen isoliert ist, und einen Wannenkontakt (15, 25) zum Anlegen einer Vorspannung an die Wanne aufweist; und der Transistor durch einen Anordnungsisolationsfilm (5), gebildet auf der Oberfläche der Oberflächenhalbleiterschicht, isoliert ist, dadurch gekennzeichnet, dass das Verfahren die Kontrolle der Kanalregion umfasst, so dass diese teilweise abgereichert wird, und der Oberflächenhalbleiterschicht, so dass diese unter den Source-/Drain-Regionen vollständig abgereichert wird, und Ändern der angelegten Vorspannung an die nicht-abgereicherte Region der Kanalregion über den Wannenkontakt zwischen einem aktiven Zustand und einem Stand-by-Zustand des Transistors, wobei die Spannungsschwelle des Transistors so gesteuert wird, dass sie im aktiven Zustand geringer ist als im Stand-by-Zustand.
  • Bevorzugt weist die Oberflächenhalbleiterschicht eine Filmdicke Tsemi auf, die kleineroder gleich der Summe einer Tiefe Xj der Source/Drain-Regionen und einer Weite bzw.Breite Wdepl der abgereicherten Schicht ist, die unter den Source/Drain-Regionen ein Verbindungs- bzw. Übergangsinterface bildet und größer oder gleich 100 nm ist, und worin ein Verbindungskondensator der Source/Drain-Regionen mit einem Kondensator des bedecktendielektrischen Films in Reihe in einer Filmdickenrichtung verbunden ist, wobei die Weitebzw. Breite Wdepl der abgereicherten Schicht die Beziehung erfüllt:
    Figure 00030001
    worin ε die Dielektrizitätskonstante der Oberflächenhalbleiterschicht darstellt; q die elektrische Ladung darstellt; Na die Verunreinigungskonzentration der Wanne darstellt; Vd die Stärke einer an die Source-/Drain-Regionen angelegten Spannung darstellt; Vw die an die Wanne angelegte Vorspannung darstellt; und Vbi die eingebaute Spannung darstellt.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Erfindung wird aus der nachfolgenden detaillierten Beschreibung bevorzugter Ausführungsformen der Erfindung im Zusammenhang mit den beigefügten Zeichnungen besser verständlich, worin:
  • 1 eine schematische perspektivische Querschnittsansicht darstellt, die einen wesentlichen Teil einer SOI-Halbleiteranordnung zeigt, die in einem erfindungsgemäßen Verfahren verwendet wird;
  • 2 eine schematische perspektivische Querschnittsansicht darstellt, die einen Herstellungsschritt der SOI-Halbleiteranordnung von 1 zeigt;
  • 3 eine schematische perspektivische Querschnittsansicht darstellt, die einen Herstellungsschritt der SOI-Halbleiteranordnung von 1 zeigt;
  • 4 eine schematische perspektivische Querschnittsansicht darstellt, die einen Herstellungsschritt der SOI-Halbleiteranordnung von 1 zeigt;
  • 5 eine schematische perspektivische Querschnittsansicht darstellt, die einen Herstellungsschritt der SOI-Halbleiteranordnung von 1 zeigt;
  • 6 eine Ansicht ist, die die Id-Vg-(Subschwelle-)Charakteristika eines Transistors zeigt, wenn eine Wannenvorspannung in einer SOI-Halbleiteranordnung, die in der vorliegenden Erfindung verwendet wird, angelegt wird;
  • 7 eine Ansicht ist, die Subschwellen-Charakteristika des Transistors zeigt, wenn Wannenvorspannungen, die zwischen einem aktiven Zustand und einem Stand-by-Zustand verschieden sind, an eine SOI-Halbleiteranordnung, die in der vorliegenden Erfindung verwendet wird, angelegt werden;
  • 8 eine Ansicht ist, die die Effekte der Abnahme eines Zellbereichs einer SOI-Halbleiteranordnung, die in der vorliegenden Erfindung verwendet wird, zeigt;
  • 9 eine konzeptionelle Ansicht ist zur Erläuterung der Dicke einer Oberfläche der Halbleiterschicht, der Tiefe der Source/Drain-Regionen und der Breite einer Abreicherungsschicht in einer SOI-Halbleiteranordnung, die in der vorliegenden Erfindung verwendet wird;
  • 10 eine Ansicht ist zur Erläuterung der Beziehung zwischen der Breite der Abreicherungsschicht und der Spannungen (Vd–Vw) in einer SOI-Halbleiteranordnung, die in der vorliegenden Erfindung verwendet wird;
  • Die 11(a) bis 11(c) Ansichten darstellen, die jeweils eine weitere Draufsicht, eine Querschnittsansicht und ein äquivalentes Schaltkreisdiagramm einer SOI-Halbleiteranordnung, die in der vorliegenden Erfindung verwendet wird, zeigen; und
  • 12 eine schematische perspektivische Querschnittsansicht darstellt, die eine herkömmliche Vieranschlussanordnung zeigt.
  • DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Eine SOI-Halbleiteranordnung, die in einem erfindungsgemäßen Verfahren verwendet wird, ist aus einem SOI-Substrat aufgebaut, indem ein bedeckter dielektrischer Film und eine Oberflächenhalbleiterschicht laminiert werden; mindestens eine Wanne, gebildet in der Oberflächenhalbleiterschicht; ein Wannen-Komplettisolationsfilm, der die Wanne vollständig isoliert (die Isolation kann durch Mesa-Isolation erreicht werden); ein Wannenkontakt zum Anlegen einer Vorspannung an die Wanne; mindestens ein Transistor, gebildet in der Wanne, sowie ein Anordnungsisolationsfilm zum Isolieren des Transistors.
  • Das SOI-Substrat kann ein Substrat sein, das typischerweise durch Laminieren eines bedeckten dielektrischen Films sowie einer Oberflächenhalbleiterschicht nacheinander auf einem Trägersubstrat gebildet wird, um geringen Stromverbrauch und Hochgeschwindigkeitsbetrieb zu erreichen, und kann ein Substrat sein, das ein Eindungs-SOI- (BESOI) oder SIMOX- (Separation by Implantation of Oxygen [Trennung durch Implantation von Sauerstoff])-Typ-Substrat verwendet oder dergleichen. Das Trägersubstrat kann ausgewählt werden aus einer Vielzahl von Substraten, wie einem Halbleitersubstrat aus Silicium, Germanium oder dergleichen, einem Verbindungshalbleitersubstrat aus GaAs, InGaAs oder dergleichen und einem Isolationssubstrat aus Saphir, Quarz, Glas oder Kunststoff. Hier kann das Trägersubstrat ein Element, wie einen Transistor oder einen Kondensator oder einen Schaltkreis, gebildet auf dem Trägersubstrat, enthalten.
  • Der bedeckte dielektrische Film kann beispielsweise ein SiO2-Film oder ein SiN-Film sein. Die Dicke des bedeckten dielektrischen Films kann geeigneterweise unter Berücksichtigung der Charakteristika, der Halbleiteranordnung, die erhalten werden soll, der Größe der angelegten Spannung während der Verwendung der erhaltenen Halbleiteranordnung oder dergleichen eingestellt werden. Die Dicke des dielektrischen Films kann beispielsweise etwa 50 bis etwa 400 nm betragen.
  • Die Oberflächenhalbleiterschicht ist ein Halbleiterdünnfilm, der als aktive Schicht zum Bilden des Transistors fungiert, und kann mit einem Dünnfilm, hergestellt aus einem Halbleiter, wie Silicium oder Germanium, oder einem Verbindungshalbleiter, wie GaAs oder InGaAs, gebildet werden. Von diesen ist ein Siliciumdünnfilm bevorzugt. Es ist notwendig, dass die Oberflächenhalbleiterschicht eine Filmdicke Tsemi aufweist, die kleiner oder gleich der Summe einer Tiefe Xj der Source/Drain-Regionen eines später erwähnten Transistors und einer Weite bzw. Breite Wdepl einer abgereicherten Schicht unter den Source/Drain-Regionen von einem Verbindungs- bzw. Übergangsinterface ist und größer oder gleich etwa 100 nm ist, d.h. etwa 100 nm ≤ Tsemi < Xj + Wdepl.
  • Speziell kann die Dicke der Oberflächenhalbleiterschicht ausgewählt werden aus dem Bereich von etwa 100 bis 400 nm. Obwohl sowohl Xj als auch Wdepl hier in geeigneter Weise gemäß den Charakteristika der zu erhaltenden Halbleiteranordnung eingestellt werden können, können sie auf bis zu etwa 200 nm eingestellt werden. Weiterhin wird die Weite bzw. Breite Wdepl der abgereicherten Schicht durch die Verunreinigungskonzentration einer später erläuterten Wanne, der Größe einer Vorspannung Vw, angelegt an die Wanne der erhaltenen SOI-Halbleiteranordnung und weiterhin die Dielektrizitätskonstante ε des Halbleiters, der die Oberflächenhalbleiterschicht bildet, die elektrische Ladung q, die Größe der Span nung Vd, die an die Source/Drain-Regionen anzulegen ist, eine Aufbauspannung Vbi und dergleichen beeinflusst. Selbst wenn beispielsweise die Verunreinigungskonzentration Na der Wanne auf 6 × 1017 cm–3 eingestellt wird, ändert sich die Weite bzw. Breite Wdepl der abgereicherten Schicht gemäß (der Drainspannung Vd) – (der Vorspannung Vw der Wanne), wie in 10 gezeigt. Daher muss zusätzlich zur obigen Formel die Weite bzw. Breite Wdepl derabgereicherten Schicht die nachfolgende Beziehung erfüllen:
    Figure 00060001
  • Die Oberflächenhalbleiterschicht des SOI-Substrats enthält mindestens eine Wanne. Die Wanne kann eine Wanne vom p-Typ oder n-Typ sein. Die Konzentration der Wanne kann in geeigneter Weise durch Berücksichtigung der Charakteristika des zu erhaltenden Halbleiters eingestellt werden. Die Konzentration der Wanne kann beispielsweise in der Größenordnung von 1016 bis 1018 Ionen/cm3 sein.
  • Die Wanne ist von einer Region der Oberflächenhalbleiterschicht, außer der Wanne, isoliert. Diese vollständige Isolation der Wanne kann durch das LOCOS-Verfahren erreicht werden, worin ein LOCOS-Oxidfilm gebildet wird, um sich von der Oberfläche der Oberflächenhalbleiterschicht zum bedeckten Oxidfilm zu erstrecken, d.h. ein LOCOS-Film mit einer Dicke größer als der Dicke der Oberflächenhalbleiterschicht. Alternativ kann die vollständige Isolation der Wanne durch das Grabenanordnungsisolationsverfahren erreicht werden, worin ein Grabenanordnungsisolationsfilm gebildet wird, um sich von der Oberfläche der Oberflächenhalbleiterschicht zum bedeckten dielektrischen Film durch Bilden eines Grabens in einer gewünschten Region der Oberflächenhalbleiterschicht und Bilden/Bedecken eines dielektrischen Films im Graben, gefolgt von einer optionalen Planarisierungsbehandlung, zu erstrecken. Weiterhin kann die vollständige Isolation der Wanne alternativ durch das Mesa-Isolationsverfahren erreicht werden, in dem eine gewünschte Region der Oberflächenhalbleiterschicht entfernt wird, bis der entfernte Bereich den bedeckten dielektrischen Film erreicht. Das LOCOS-Verfahren, das Grabenanordnungsisolationsverfahren und das Mesa-Isolationsverfahren können unter Verwendung eines bekannten Verfahrens, wie einem photolithographischen Verfahren, einem Ätzverfahren, einem CMP-Verfahren und dergleichen, durchgeführt werden.
  • Die Wanne enthält einen Wannenkontakt zum Anlegen einer vorbestimmten Vorspannung an die Wanne. Die Anzahl von Wannenkontakten, die in einer Wanne gebildet werden sollen, kann gemß der Größe der Wanne, der Anzahl an in der Wanne zu bildenden Transistoren und dergleichen eingestellt werden. Jedoch ist es bevorzugt, dass eine Wanne einen Wannenkontakt im Hinblick auf die Verringerung des durch die Anordnung besetzten Bereichs enthält.
  • Der Wannenkontakt ist typischerweise ein Teil der Wanne und kann durch Verbinden einer Elektrode mit einer Kontaktregion, die einen geeigneten Kontaktwiderstand darstellen soll, gebildet werden. Die zu bildende Kontaktregion kann eine Verunreinigungskonzentration in der Größenordnung von 1020 Ionen/cm3 oder mehr aufweisen. Die Elektrode kann aus irgendeinem Material gebildet werden, solange dieses ein elektrisch leitendes Material ist, das im Allgemeinen als Elektroden- oder Verdrahtungsschicht verwendet werden kann.
  • Ein Transistor wird bei der Wanne in der Oberflächenhalbleiterschicht des SOI-Substrats der vorliegenden Erfindung gebildet. Der Transistor enthält eine Gateelektrode, gebildet über einem Gateoxidfilm, und Source/Drain-Regionen, gebildet in der Oberflächenhalbleiterschicht auf beiden Seiten der Gateelektrode. Der Gateoxidfilm kann mit einem Material und einer Dicke gebildet werden, derart, dass dieser allgemein als Gateelektrode fungiert. Die Gateelektrode kann mit einer Dicke von etwa 150 bis etwa 300 nm mit einem Polysilicium; einem Silicid mit Metall mit hohem Schmelzpunkt, wie W, Ta, Ti oder Mo, einem Polycid, hergestellt aus einem derartigen Silicid und Polysilicium, einem weiteren Metall oder dergleichen, gebildet werden. Hier kann die Gateelektrode einen Seitenwand-Spacer, hergestellt aus einem dielektrischen Film, im Hinblick auf laterale Diffusion einer Verunreinigung, zum Bilden der später erwähnten Source/Drain-Regionen, enthalten. Die Source/Drain-Regionen können gebildet werden, um eine Verunreinigung eines leitfähigen Typs, entgegengesetzt zu derjenigen der Wanne, mit einer Konzentration von etwa 1 × 1020 bis 1 × 1021 Ionen/cm3 zu enthalten. Hier können die Source/Drain-Regionen eine Region mit geringer Konzentration, wie eine LDD-Struktur, eine Region desselben Konzentrationsgrads oder eine Region mit hoher Konzentration am Ende der Source/Drain-Region auf der Kanalseite und mit einer Tiefe, die etwas kleiner ist als eine Verbindungs- bzw. Übergangstiefe der Source/Drain-Regionen, enthalten. Die Tiefe der Source/Drain-Regionen kann beispielsweise etwa 70 bis etwa 200 nm betragen, obwohl die Tiefe gemäß den Charakteristika der zu erhaltenden Halbleiteranordnung oder dergleichen in geeigneter Weise eingestellt werden kann.
  • Der bei der Wanne gebildete Transistor wird von einem anderen Transistor durch einen Anordnungsisolationsfilm isoliert. Der Anordnungsisolationsfilm kann durch ein bekanntes Anordnungsisolationsverfahren, wie das LOCOS-Verfahren, das Grabenisolationsverfahren oder dergleichen, gebildet werden. Hier wird der Anordnungsisolationsfilm nur in der Oberfläche der Wanne gebildet und nicht gebildet, um sich entlang der gesamten Tiefe der Oberflächenhalbleiterschicht zu erstrecken. Auch wird der Anordnungsisolationsfilm in der Regel gebildet, bevor der Transistor gebildet wird. Jedoch kann das oben erwähnte Verfahren der vollständigen Isolation der Wanne durchgeführt werden, nachdem der Anordnungsisolationsfilm gebildet wurde, oder alternativ kann der Anordnungsisolationsfilm in der Oberfläche der Wanne gebildet werden, nachdem das Verfahren der vollständigen Isolation der Wanne durchgeführt wurde.
  • Im Hinblick auf den Transistor in der SOI-Halbleiteranordnung, im Verfahren zum Betreiben gemäß der vorliegenden Erfindung, wird die den Transistor bildende Kanalregion teilweise abgereichert, und die Oberflächenhalbleiterschicht unter den Source/Drain-Regionen wird vollständig abgereichert. Hier bedeutet die teilweise abgereicherte Schicht der Kanalregion, dass die Kanalregion unmittelbar unter der Gateelektrode zwischen den Source/Drain-Regionen gleichmäßig abgereichert wird, während ein Bereich der Oberflächenhalbleiterschicht unter der abgereicherten Region nicht abgereichert wird. Auch bedeutet die vollständig abgereicherte Schicht unter der Source/Drain-Region, dass der Bereich der Oberflächenhalbleiterschicht unter den Source/Drain-Regionen vollständig oder völlig abgereichert wird, nämlich, dass der Bereich der Oberflächenhalbleiterschicht vom Verbindungs- bzw. Übergangsinterface der Source/Drain-Regionen zum Interface zwischen der Oberflächenhalbleiterschicht und dem bedeckten dielektrischen Film vollständig abgereichert wird.
  • Durch Kontrolle der partiell abzureichernden Kanalregion wird die Spannung, die an den Wannenkontakt angelegt wird, an die nicht abgereicherte Region übermittelt, um die elektrische Potentialkontrolle der Kanalregion zu erreichen. Da auch die Oberflächenhalbleiterschicht unter den Source/Drain-Regionen vollständig abgereichert wird, wird die durch die abgereicherte Schicht, die sich unter den Source/Drain-Regionen erstreckt, erzeugte Kapazität mit der Kapazität des bedeckten dielektrischen Films in Reihe verbunden, so dass die Lastkapazität des Transistors verringert werden kann, was zu geringerem Verbrauch von elektrischem Strom und Hochgeschwindigkeitsbetrieb der Anordnung als ganzer führt.
  • Bei der Vorgehensweise des Verfahrens der vorliegenden Erfindung wird ebenfalls die Schwellenspannung des Transistors durch Anlegen einer Vorspannung an den Wannenkontakt kontrolliert und die Vorspannung geändert. Durch Festsetzen der Vorspannung auf eine vorbestimmte konstante Spannung ist es möglich, die Betriebsfähigkeit des Transistors in einem aktiven Zustand (ON-Zustand) zu verbessern, oder den Leckstrom oder elektrischen Stromverbrauch in einem Stand-by-Zustand (OFF-Zustand) zu reduzieren. Sowohl der Effekt der Verbesserung der Betriebsfähigkeit als auch der Effekt der Reduktion des elektrischen Stromverbrauchs werden durch Ändern der Spannung zwischen dem aktiven Zustand und dem Stand-by-Zustand erhalten. Beispielsweise kann die Vorspannung im Bereich von etwa –2 V bis etwa 1 V ausgewählt werden. Speziell wenn der Transistor einen NMOS darstellt, kann die Vorspannung beispielsweise etwa die Leistungsspannung im aktiven Zustand und etwa 0 V im Stand-by-Zustand zeigen. Wenn der Transistor ein PMOS ist, kann die Vorspannung beispielsweise etwa –0,5 V im aktiven Zustand und die Leistungsspannung im Stand-by-Zustand sein.
  • Nachfolgend werden Ausführungsformen der SOI-Halbleiteranordnung, die in der vorliegenden Erfindung verwendet wird, und das Verfahren zur Herstellung derselben anhand der beigefügten Zeichnungen erläutert.
  • 1 ist eine Ansicht, die eine SOI-Halbleiteranordnung zeigt, auf die ein Verfahren der vorliegenden Erfindung anwendbar ist. Die Halbleiteranordnung wird auf einem SOI-Substrat 10 gebildet, enthaltend einen bedeckten dielektrischen Film 2 und eine Oberflächensiliciumschicht 3, gebildet auf einem Trägersubstrat 1. Die Oberflächensiliciumschicht 3 und der bedeckte dielektrische Film 2 werden gebildet, um jeweils eine Dicke von etwa 180 nm bzw. eine Dicke von etwa 50 bis etwa 400 nm aufzuweisen.
  • Die Oberflächensiliciumschicht 3 enthält eine P-Wanne 11 und eine N-Wanne 21, jeweils gebildet, um eine Verunreinigungskonzentration in der Größenordnung von 1016 bis 1018 Ionen/cm3 zu haben. Ein Wannen-Komplettisolationsoxidfilm 4 mit einer Dicke, die größer oder gleich der Dicke der Oberflächensiliciumschicht 3 ist, wird zwischen der P-Wanne 11 und der N-Wanne 21 gebildet, um die P-Wanne 11 und die N-Wanne 21 vollständig zu isolieren.
  • Bei der P-Wanne 11 wird ein NMOSFET 14 gebildet, enthaltend Source/Drain-Regionen 12 und eine Gateelektrode 13 in einer aktiven Region, die durch den Anordnungsisolationsfilm 5 definiert wird, zum Isolieren der MOSFETs, und weiterhin wird ein P-Wannenkontakt 15 gebildet. Bei der N-Wanne 21 wird ein PMOSFET 24 gebildet, enthaltend Source/Drain-Regionen 22 und eine Gateelektrode 23 in einer aktiven Region, die durch den Anordnungsisolationsfilm 5 definiert wird, zum Isolieren der MOSFETs, und weiterhin wird ein N-Wannenkontakt 25 gebildet.
  • Die Source/Drain-Regionen 12, 22 werden jeweils gebildet, um eine Verbindungs- bzw. Übergangstiefe von etwa 150 nm aufzuweisen, wobei eine abgereicherte Schicht (nicht gezeigt), die unter den Source/Drain-Regionen 12, 22 gebildet wird, eine Weite bzw. Breite von etwa 30 nm aufweist.
  • Nachfolgend wird das Verfahren zur Herstellung der obigen SOI-Halbleiteranordnung erläutert.
  • Mit Bezug auf 2 wird ein SOI-Substrat 10 durch Bilden eines bedeckten dielektrischen Oxidfilms 2 von etwa 100 nm Dicke sowie einer Oberflächensiliciumschicht 3 von etwa 180 nm Dicke auf einem Trägersubstrat 1, hergestellt aus Silicium vom P-Typ, gebildet.
  • Das SOI-Substrat 10 wird bei einer Temperatur von 800°C oder mehr thermisch oxidiert, um einen thermisch Oxidfilm 26nm Dicke auf der von etwa 7 Oberfläche des SOI-Substrats 10 zu bilden. Dann werden ein Siliciumnitridfilm 27 mit etwa 80 nm Dicke und ein Photoresist 28 auf dem thermischen Oxidfilm 26 abgeschieden, gefolgt von Photolithographie und Ätzverfahren, um den Photoresist 28 in einer gewünschten Form zu gestalten. Mit diesem Photoresist 28, der als Maske verwendet wird, wird der Siliciumnitridfilm 27 unter Verwendung eines Gases, enthaltend eine Mischung aus CHF3 und SF6, trockengeätzt, um einen Bereich des Siliciumnitridfilms 27 an einer gewünschten Stelle zurückzulassen.
  • Dann wird der Photoresist 28 entfernt und die thermische Oxidation bei einer Temperatur von 1000°C oder mehr durchgeführt, um einen Anordnungsisolationsfilm 5 zu bilden, der die Tiefe der Oberflächensiliciumschicht 3, wie in 3 gezeigt, nicht erreicht. Dies bedeutet, dass die Oberflächensiliciumschicht 3 nicht in ihrer gesamten Tiefe oxidiert wird. Weiterhin wird ein Wannenkontakt 15 gebildet, gefolgt von Entfernung des Siliciumnitridfilms 27 unter Verwendung von Phosphorsäure.
  • Daraufhin wird das erhaltene SOI-Substrat 10 wieder bei einer Temperatur von 800°C oder mehr thermisch oxidiert, um einen thermischen Oxidfilm 36 von 10 nm Dicke auf der Oberfläche des SOI-Substrats 10, wie in 4 gezeigt, zu bilden. Dann werden ein Siliciumnitridfilm 37 mit etwa 20 nm Dicke und ein Photoresist 38 auf dem thermischen Oxidfilm 36 abgeschieden, gefolgt von Photolithographie und einem Ätzverfahren, um den Photoresist 38 in einer gewünschten Form zu gestalten. Mit diesem Photoresist 38, der als Maske verwendet wird, wird der Siliciumnitridfilm 37 unter Verwendung eines Gases, enthaltend eine Mischung aus CHF3 und SF6, trockengeätzt, um einen Bereich des Siliciumnitridfilms 37 an einer gewünschten Stelle zurückzulassen.
  • Dann wird der Photoresist 38 entfernt, gefolgt von thermischer Oxidation bei einer Temperatur von 1000°C oder mehr, um einen Wannen-Komplettisolationsfilm 4 zu bilden, der die Tiefe der Oberflächensiliciumschicht 3, wie in 5 gezeigt, erreicht. Dies bedeutet, dass die Oberflächensiliciumschicht 3 in ihrer gesamten Tiefe oxidiert wird. Hiernach wird der Siliciumnitridfilm 37 unter Verwendung von Phosphorsäure entfernt.
  • Als nächstes werden Borionen und Phosphorionen in die P-Wannenbildungsregion 11a und die N-Wannenbildungsregion 21a jeweils implantiert durch ein bekanntes Verfahren mit einer Beschleunigungsenergie von etwa 60 keV und einer Dosierung von etwa 7 × 1012 cm–2, um eine P-Wanne 11 und eine N-Wanne 21 mit einer Endverunreinigungskonzentration von etwa 6 × 1017 cm–3 zu bilden.
  • Daraufhin werden ein dielektrischer Gatefilm mit etwa 10 nm Dicke durch thermische Oxidation um 800°C und ein Polysiliciumfilm von etwa 200 nm Dicke gebildet, gefolgt von Trockenätzen unter Verwendung von Ätzgas auf HBr- oder HCl-Basis, um Gateelektroden 13, 23 mit einer gewünschten Form zu bilden. Mit diesen Gateelektroden 13, 23, die als Masken verwendet werden, werden beispielsweise Phosphorionen für den NMOS mit einer Beschleunigungsenergie von etwa 60 keV und einer Dosierung von etwa 5 × 1015 cm–2 implantiert, um Source/Drain-Regionen 12, 22 mit einer Verbindungs- bzw. Übergangstiefe von etwa 150 nm zu bilden, wodurch eine SOI-Halbleiteranordnung, enthaltend den NMOSFET 14, den PMOSFET 24 und dergleichen, wie in 1 gezeigt, zu vervollständigen.
  • Dieses Verfahren verwirklicht eine SOI-Halbleiteranordnung, in der die Oberflächenhalbleiterschicht bei der Kanalregion teilweise abgereichert ist, und die Oberflächenhalbleiterschicht bei den Source/Drain-Regionen vollständig abgereichert ist.
  • In der SOI-Halbleiteranordnung, die durch das obige Verfahren hergestellt wird, wurden die elektrischen Strom-Spannungs-Charakteristika des NMOSFET gemessen, wenn Vorspannungen Vw im Bereich von 0 bis 0,6 V an den Wannenkontakt der P-Wanne angelegt wurden. Die Ergebnisse sind in 6 gezeigt. Hier zeigt 6 eine Ansicht, die die Messungen zeigt, die unter der Bedingung von Vds = 0,6 V unter Verwendung eines MOSFET mit einer Gatelänge von 0,35 μm und einer Gateweite von 2 μm erhalten wurden.
  • Aus 6 wird verständlich, dass der Spannungsschwellenwert des Transistors durch Anlegen einer Vorspannung an den Wannenkontakt und Erhöhen der Vorspannung kontrolliert werden kann, nämlich, dass der Freiheitsgrad im Drain-Strom durch Änderung der Vorspannung erhöht werden kann.
  • Daher kann der Spannungsschwellenwert im aktiven Zustand kleiner ausgelegt werden als der Spannungsschwellenwert im Stand-by-Zustand durch Anlegen verschiedener Vorspannungen an die Wanne zwischen dem aktiven Zustand und dem Stand-by-Zustand im MOS-Transistor vom N-Typ der SOI-Halbleiteranordnung der vorliegenden Erfindung, d.h. durch Anlegen einer hohen Vorspannung Vw (beispielsweise 0,6 V) im aktiven Zustand und Anlegen einer niedrigen Spannung Vw (beispielsweise 0 V) im Stand-by-Zustand, wie in 7 gezeigt. Gemäß der Abnahme des Spannungsschwellenwerts kann der Drain-Strom, erhalten durch Anlegen derselben Spannung wie die Leistungsspannung Vdd zur Gatespannung Vgs, erhöht werden (Punkt A in 7). Dies zeigt, dass die Betriebsfähigkeit der SOI-Halbleiteranordnung verbessert werden kann.
  • Zusätzlich kann der Spannungsschwellenwert im Stand-by-Zustand größer ausgelegt werden als der Spannungsschwellenwert im aktiven Zustand. Gemäß der Zunahme des Spannungsschwellenwerts kann der Drain-Strom, erhalten durch Anlegen von 0 V an die Gatespannung Vgs abgesenkt werden (Punkt X (etwa 100 pA/μm) zu Punkt Y (etwa 0,1 pA/μm) in 7), wodurch der elektrische Stromverbrauch im Stand-by-Zustand reduziert wird.
  • Weiterhin wurde der Effekt der Verhinderung der Erhöhung des Zellbereichs in der SOI-Halbleiteranordnung der vorliegenden Erfindung untersucht. Das heißt, in derselben Art und Weise wie in dem obigen Beispiel wurden ein oder mehrere NMOSFETs und ein Wannenkontakt in einer P-Wanne gebildet, um die Änderung im relativen Verhältnis des Bereichs, der von einem NMOSFET besetzt ist, wenn die Anzahl der NMOSFETs pro einem Wannenkontakt erhöht wird, gemessen. Diese Messung wurde unter Verwendung eines NMOSFET mit einer Gatelänge von 0,35 μm und einer Gateweite von 5,0 μm durchgeführt. Das Ergebnis ist in 8 gezeigt.
  • Im Hinblick auf den durch den Anordnungsisolationsfilm besetzten Bereich wurde das relative Verhältnis des Bereichs, der durch einen NMOSFET besetzt ist, durch ein Verhältnis relativ zu einem Körperkontakt dargestellt, d.h. (Bereich, besetzt durch einen NMOSFET, wenn ein Wannenkontakt verwendet wird)/(Bereich, besetzt durch einen NMOSFET, wenn ein Körperkontakt verwendet wird), da ein Körperkontakt für einen NMOSFET stets erforderlich ist.
  • Auch wurde zum Vergleich eine Messung für das Verhältnis des Bereichs, besetzt durch einen NMOSFET, wenn keiner der Wannenkontakte noch der Körperkontakte, bezogen auf den Bereich, besetzt durch einen NMOSFET, gebildet wurde, wenn der Körperkontakt verwendet wurde, durchgeführt. Das relative Verhältnis wurde mit etwa 0,74 festgestellt.
  • Aus dem Messergebnis, das in 8 gezeigt ist, wird verständlich, dass der Zellbereich um etwa 20% oder mehr reduziert werden kann, wenn vier oder mehr NMOSFETs beispielsweise durch einen Wannenkontakt gesteuert werden, verglichen mit dem Fall, in dem eine Halbleiteranordnung unter Verwendung eines Körperkontakts gebildet wird.
  • Daher macht es die SOI-Halbleiteranordnung der vorliegenden Erfindung möglich, die Zunahme im Zellbereich auf einem Minimum zu halten, verglichen mit einer herkömmlich verwendeten Halbleiteranordnung, enthaltend einen Körperkontakt.
  • Auch wurde die Lastkapazität der SOI-Halbleiteranordnung der vorliegenden Erfindung untersucht.
  • Mit Bezug auf 9 kann die Kapazität der abgereicherten Schicht 6, gekoppelt mit der Kapazität des bedeckten dielektrischen Films 2, in großem Maße reduziert werden durch Einstellen der Dicke Tsi der Oberflächensiliciumschicht 3, um kleiner zu sein als die Summe der Verbindungs- bzw. Übergangstiefe Xj der Source/Drain-Regionen 12, und der Weite bzw. Breite Wdepl der abgereicherten Schicht 6, gebildet darunter im NMOSFET, beispielsweise durch Einstellen der Dicke Tsi der Oberflächensiliciumschicht 3 auf etwa 180 nm, Einstellen der Tiefe Xj der Source/Drain-Regionen 12 auf etwa 150 nm, und Einstellen der Weite bzw. Breite Wdepl der abgereicherten Schicht 6 auf etwa 30 nm. Dies führt zur Reduktion der Lastkapazität des Transistors und weiterhin zur Erreichung eines Hochgeschwindigkeitsbetriebs der Anordnung als ganzes.
  • Weiterhin enthält die SOI-Halbleiteranordnung der vorliegenden Erfindung einen Wannen-Komplettisolationsfilm zum Bereitstellen vollständiger Isolation zwischen den Wannen, wie in den 11(a) bis 11(c) gezeigt. Daher kann die Erzeugung eines parasitären Thyristors, verursacht durch Kontakt der N-Wanne und der P-Wanne, verhindert und hierdurch ein Ausklinken in der Halbleiteranordnung unterdrückt werden.
  • Alternativ kann der Wannen-Komplettisolationsfilm ebenfalls durch das Grabenisolationsverfahren anstelle des oben erwähnten LOCOS-Verfahrens gebildet werden.
  • Zuerst wird die Oberflächensiliciumschicht im SOI-Substrat thermisch oxidiert, um einen Oxidfilm in der Oberfläche der Oberflächensiliciumschicht zu bilden, und dann einen Siliciumnitridfilm abzuscheiden. Daraufhin wird durch ein Photolithographie- und Ätzverfahren eine Öffnung bei einer Region des Siliciumnitridfilms gebildet, wo ein Wannen-Komplettisolationsfilm gebildet werden soll. Dann wird ein Oxidfilm, wie TEOS, in der Öffnung abgeschieden. Hiernach wird die Oberfläche des Oxidfilms durch das CMP-Verfahren oder dergleichen planarisiert, gefolgt von Entfernung des Siliciumnitridfilms mit Phosphorsäure, um den Wannen-Komplettisolationsfilm durch Grabenisolation zu bilden.
  • Weiterhin kann der Wannen-Komplettisolationsfilm alternativ durch das Mesa-Isolationsverfahren anstelle des oben erwähnten LOCOS-Verfahrens oder Grabenisolationsverfahrens gebildet werden. Zunächst wird durch ein Photolithographie-Verfahren eine Resistmaske gebildet, die bei einer gewünschten Region in der Oberflächensiliciumschicht des SOI-Substrats offen ist. Mit dieser Resistmaske, die als Maske verwendet wird, wird die Oberflächensiliciumschicht an der gewünschten Region zur Isolation durch das Trockenätzverfahren unter Verwendung eines Gases auf HBr- oder HCl-Basis trockengeätzt, um die Wannen durch Mesa-Isolation vollständig zu isolieren.
  • Erfindungsgemäß kann die Schwellenspannung des Transistors unter Verwendung des Wannenkontakts dynamisch gesteuert werden. Dies kann den elektrischen Stromverbrauch im Stand-by-Zustand reduzieren, während die hohe Betriebsfähigkeit im aktiven Zustand beibehalten wird.
  • Zusätzlich kann, während die Verbesserung der Betriebsfähigkeit und Reduktion des elektrischen Stromverbrauchs verwirklicht wird, der Zellbereich auf ein Minimum reduziert werden, ohne den Bereich, der durch die Anordnung besetzt wird, zu erhöhen, so wie im Fall einer herkömmlichen Vieranschlussanordnung, wodurch eine hochgradig effiziente und hochgradig integrierte Halbleiteranordnung erreicht wird.
  • Auch weist die Oberflächenhalbleiterschicht eine Dicke auf, die kleiner ist als die Summe der Verbindungs- bzw. Übergangstiefe der Source/Drain-Regionen und die Weite bzw. Breite der abgereicherten Schicht, die hierunter gebildet wird. Daher wird die Kapazität der abgereicherten Schicht mit der Kapazität des bedeckten Oxidfilms in Reihe verbunden, wodurch die Lastkapazität des Transistors beträchtlich verringert wird und ein Hochgeschwindigkeitsbetrieb der Anordnung erreicht wird.
  • Da weiterhin die Wanne von anderen Regionen in der Oberflächenhalbleiterschicht vollständig isoliert ist, kann die Erzeugung eines parasitären Thyristors, der in einer herkömmlichen Zwei-Wannen-Anordnung vorliegt, verhindert werden, wodurch eine ausklinkfreie Struktur erreicht wird.
  • Obwohl die vorliegende Erfindung im Wege eines Beispiels anhand der beigefügten Zeichnungen vollständig beschrieben wurde, versteht es sich, dass verschiedene Änderungen und Modifikationen dem Fachmann im Stand der Technik offensichtlich sein werden. Daher, sofern nicht anders angegeben, weichen derartige Änderungen und Modifikationen nicht vom Umfang der Erfindung, wie in den Ansprüchen definiert, ab, und sie sollten als darin enthalten angesehen werden.

Claims (3)

  1. Verfahren zum Betreiben einer SOI-Halbleiteranordnung, wobei die Anordnung umfasst: ein SOI-Substrat (1, 2, 3) worin ein bedeckter dielektrischer Film (2) und eine Oberflächenhalbleiterschicht (3) laminiert sind; mindestens eine Wanne („well") (11, 21), gebildet in der Oberflächenhalbleiterschicht; und mindestens einen Transistor (14, 24), der in der Wanne gebildet ist, und eine Kanalregion und Source-/Drain-Regionen (12, 22) in der Oberflächenhalbleiterschicht aufweist, wobei die Wanne in der Oberflächenhalbleiterschicht durch einen Komplettisolationsfilm (4), der die Tiefe der Oberflächenhalbleiterschicht erreicht, elektrisch vollkommen isoliert ist, und einen Wannenkontakt (15, 25) zum Anlegen einer Vorspannung an die Wanne aufweist; und der Transistor durch einen Anordnungsisolationsfilm (5), gebildet auf der Oberfläche der Oberflächenhalbleiterschicht, isoliert ist, dadurch gekennzeichnet, dass das Verfahren die Kontrolle der Kanalregion umfasst, so dass diese teilweise abgereichert wird, und der Oberflächenhalbleiterschicht, so dass diese unter den Source-/Drain-Regionen vollständig abgereichert wird, und Ändern der angelegten Vorspannung an die nicht-abgereicherte Region der Kanalregion über den Wannenkontakt zwischen einem aktiven Zustand und einem Stand-by-Zustand des Transistors, wobei die Spannungsschwelle des Transistors so gesteuert wird, dass sie im aktiven Zustand geringer ist als im Stand-by-Zustand.
  2. Verfahren nach Anspruch 1, worin die Oberflächenhalbleiterschicht eine Filmdicke Tsemi aufweist, die kleiner oder gleich der Summe einer Tiefe Xj der Source-/Drain-Regionen und einer Weite bzw. Breite Wdepl der abgereicherten Schicht ist, die unter den Source-/Drain-Regionen ein Verbindungs- bzw. Übergangsinterface bildet, und größer oder gleich 100 nm ist, und worin ein Verbindungskondensator der Source-/Drain-Regionen mit einem Kondensator des bedeckten dielektrischen Films in Reihe in einer Filmdickenrichtung verbunden ist.
  3. Verfahren nach Anspruch 2, worin die Weite bzw. Breite Wdepl der abgereicherten Schicht die Beziehung erfüllt:
    Figure 00160001
    worin ε die Dielektrizitätskonstante der Oberflächenhalbleiterschicht darstellt; q die elektrische Ladung darstellt; Na die Verunreinigungskonzentration der Wanne darstellt; Vd die Stärke einer an die Source-/Drain-Regionen angelegten Spannung darstellt; Vw die an die Wanne angelegte Vorspannung darstellt; und Vbi die Aufbauspannung darstellt.
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