DE19900992C2 - CMOS-Halbleitereinrichtung mit vergrabenen Wannengebieten auf einem SOI-Substrat - Google Patents

CMOS-Halbleitereinrichtung mit vergrabenen Wannengebieten auf einem SOI-Substrat

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Description

Die Erfindung betrifft eine Halbleitereinrichtung gemäß dem Patentan­ spruch 1 sowie ein Verfahren zur Herstellung einer Halbleitereinrichtung gemäß dem Patentanspruch 6.
Aus der US 5,359,219 ist bereits eine Halbleitereinrichtung bekannt mit ersten und zweiten Dotierstoffionen-Implantationsschichten mit vorbestimmtem Leitungstyp in einem Halbleitersubstrat mit begrabenem Oxidfilm und einer daraufliegenden Siliziumschicht; sowie mit ersten und zweiten Transistoren eines vorbestimmten Leitungstyps jeweils auf den ersten und zweiten Dotierstoffionen-Implantationsschichten, die jeweils Source- und Drain-Bereiche sowie ein Gate aufweisen. Die Dotierstoffionen-Implantationsschichten sind vom p-Typ und vom n-Typ und werden als Wannenbereiche verwendet. Die Transistoren sind NMOS- und PMOS-Transistoren, wobei die Source-/Drain-Bereiche und ein Ka­ nalbereich in den Oberflächensiliziumschichten auf den Dotierstoffionen-Implantationsschichten liegen. Eine Gate-Elektrode befindet sich auf dem jeweiligen Kanalbereich.
Aus der genannten Druckschrift ist auch ein Verfahren zur Herstellung ei­ ner CMOS-SOI-Konfiguration mit vergrabenen Wannengebieten bekannt.
Darüber hinaus ist der WO 99/33115 A1 eine CMOS-SOI-Konfiguration mit Wannenbereichen zu entnehmen, die unterhalb einer Isolatorschicht angeordnet sind.
Nicht zuletzt ist aus der US 5,619,054 ein Verfahren zur Herstellung eines CMOS-Transistors und einer isolierten Rückseiten-Elektrode auf einem SOI-Substrat bekannt.
Eine weitere konventionelle Halbleitereinrichtung der genannten Art wird nach­ folgend unter Bezugnahme auf die Zeichnung näher beschrieben.
Die Fig. 1 zeigt einen Querschnitt durch den Aufbau eines konventionel­ len MOSFETs.
Entsprechend der Fig. 1 wird in einem SOI MOSFET ein SOI Substrat ent­ weder durch ein SIMOX-Verfahren (Separation durch Implantation von Sauerstoff), durch ein BESOI-Verfahren (gebondetes und zurückgeätztes SOI) oder durch ein sogenanntes Smart-Cut-Verfahren hergestellt.
Der konventionelle MOSFET nach Fig. 1 enthält einen begrabenen Oxid­ film 2 auf einem Halbleitersubstrat 1, der eine Dicke von 100 bis 400 nm aufweist, eine durch eine LOCOS- oder durch einen STI-Prozeß hergestellte Isolationsschicht 3 in Bereichen auf dem begrabe­ nen Oxidfilm 2, Oberflächensiliziumschichten auf anderen Bereichen des begrabenen Oxidfilms 2 mit einer Dicke von etwa 50 bis 200 nm, die als Source- bzw. Drain-Bereiche 4 und 6 sowie als Kanalbe­ reiche 5 ausgebildet sind, einen Gate-Isolationsfilm 7 auf dem jeweiligen Kanalbereich 5, eine Gate-Elektrode 8 auf dem jeweiligen Gate-Isolations­ film 7, eine Zwischenisolationsschicht 9 auf den Transistoren, die aus Ga­ te-Elektrode 8 und Source- bzw. Drain-Bereichen 4 und 6 bestehen, wobei die Zwischenisolationsschicht 9 einzelne Kontaktlöcher aufweist, und ei­ ne Metallelektrodenschicht 10, die auf der Zwischenisolationsschicht 9 liegt und durch die Kontaktlöcher hindurch jeweils mit den Source- bzw. Drain-Bereichen 4 und 6 und der Gate-Elektrode 8 verbunden ist, wobei die Metallelektrodenschicht 10 so unterteilt ist, daß die jeweiligen An­ schlüsse elektrisch voneinander isoliert sind. Dabei ergeben sich die Anschlüsse D, G und S.
Ein thermischer Oxidfilm mit einer Dicke von 5 bis 10 nm der durch einen thermischen Oxidationsprozeß aufwächst, wird haupt­ sächlich als Gate-Isolationsfilm 7 verwendet.
Durch Implantation von Dotierstoffionen in den Kanalbereich 5 wird eine Schwellenspannung eingestellt.
Im Falle eines NMOS-Transistors werden B oder BF2 als Dotierstoff­ ionen verwendet. Im Falle eines PMOS-Transistors kommen P oder As als Dotierstoffionen zum Einsatz.
Als Gate-Elektrode 8 wird hauptsächlich dotiertes Polysilizium verwen­ det. Sowohl im Falle eines NMOS-Transistors als auch im Falle eines PMOS-Transistors wird n+ dotiertes Polysilizium als Gate-Elektrode 8 be­ nutzt. Alternativ kann aber auch im Falle eines NMOS-Transistors n+ do­ tiertes Polysilizium als Gate-Elektrode 8 herangezogen werden, während im Falle eines PMOS-Transistors p+ dotiertes Polysilizium zur Bildung ei­ ner Gate-Elektrode 8 zum Einsatz kommen kann.
Nach Bildung der Gate-Elektrode 8 werden die Dotierstoffionen zur Herstellung der Source- bzw. Drain-Bereiche 4 und 6 implantiert. Im Falle eines NMOS-Transistors wird As mit einer Dosis von 2 bis 5 × 1015 cm-2 implantiert. Im Falle eines PMOS-Transistors wird dagegen B oder BF2 im­ plantiert, und zwar mit einer Dosis von etwa 1 bis 3 × 1015 cm-2.
Zu dieser Zeit kann dabei ein leicht dotierter Drain-Bereich (LDD-Bereich) gebildet werden, um eine Verschlechterung der Eigenschaften der Ein­ richtung in Folge heißer Ladungsträger zu vermeiden.
Bei einem NMOS-Transistor mit SOI-Struktur treten jedoch einige Nach­ teile auf.
Da der Kanalbereich bei einem NMOS-Transistor und bei einem PMOS- Transistor potentialmäßig frei schwimmt bzw. floated, kann es insbeson­ dere bei einem NMOS-Transistor zu einem den Festkörper betreffenden Floating-Effekt kommen, und zwar in Folge der Wirkung von Alphateilchen oder aufgrund des normalen Betriebs der Einrichtung selbst. Durch die­ sen Floating-Effekt verändert sich somit der Ladungszustand bzw. das Po­ tential des betreffenden Festkörperbereichs.
Dies kann zu einer Reduzierung der Durchbruchspannung führen. Darü­ ber hinaus kann die Id-Vd-Beziehung verzerrt werden, was zu einer Zer­ störung der Eigenschaften der Halbleitereinrichtung führt.
Auch können nicht gewünschte Änderungen von Ansprechwerten auftre­ ten, so daß die Einrichtung infolge von Übergangseffekten beim AC-Be­ trieb unstabil wird.
Der Erfindung liegt die Aufgabe zugrunde, eine weitere Halbleitereinrichtung der Eingangs genannten Art zu schaffen, bei der dafür gesorgt ist, daß sich ei­ ne unerwünschte Änderung von Potentialen bzw. ein Floaten von Berei­ chen des Festkörpers nicht mehr einstellt.
Ziel der Erfindung ist es ferner, ein hierfür geeignetes Verfahren anzuge­ ben.
Eine Halbleitereinrichtung nach der Erfindung enthält folgendes:
Erste und zweite Dotierstoffionen-Implantationsschichten eines vorbestimmten Leitungstyps in einem Halbleitersubstrat mit einem begra­ benen Oxidfilm und darauf liegenden Oberflächen-Siliziumschichten; er­ ste und zweite Transistoren eines vorbestimmten Leitungstyps jeweils auf den ersten und zweiten Dotierstoffionen-Implantationsschichten, wobei die Transistoren Source- und Drain-Bereiche und ein Gate aufwei­ sen; Gräben zwischen den ersten und zweiten Transistoren; einkristalline Siliziumschichten, verbunden mit irgendeinem der Source-/Drain-Berei­ che der jeweiligen Transistoren und den ersten Dotierstoffionen-Im­ plantationsschichten an Seiten der Gräben; und Ladungsträger-Ausga­ beelektroden verbunden mit den ersten und zweiten Dotierstoffio­ nen-Implantationsschichten an jeweils einer der Seiten der jeweiligen Transistoren sowie zur Ausgabe von Ladungsträgern, die in den jeweiligen Transistoren durch Stoßionisation erzeugt worden sind.
Ein Verfahren zur Herstellung einer Halbleitereinrichtung in Überein­ stimmung mit der vorliegenden Erfindung umfaßt folgende nacheinander auszuführende Schritte:
Bildung eines Kissenoxidfilms und daraufliegend eines Nitritfilms auf ei­ nem Halbleitersubstrat mit einem begrabenen Oxidfilm und darauf ange­ ordneten Oberflächen-Siliziumschichten; selektives Ätzen des Kisseno­ xidfilms und des Nitritfilms zur Bildung von Gräben; Bildung undotierter Polisilizium-Seitenwände an Seiten der Gräben; thermisches Oxidieren der äußeren Seiten der undotierten Polisilizium-Seitenwände zur Bildung einer ersten dielektrischen Schicht; Rekristallisieren der inneren Seiten der undotierten Polisilizium-Seitenwände unter Verwendung der Silizi­ umschichten und des Festkörpermaterials des Halbleitersubstrats als Kristallisationskeime zwecks Bildung von einkristallinen Siliziumschich­ ten; Aufbringen eines Oxidfilms auf die gesamte Oberfläche einschließlich der Gräben und Planarisieren des Oxidfilms zur Bildung einer zweiten die­ lektrischen Schicht; selektives Entfernen des Nitritfilms und des Kisseno­ xidfilms; Bildung eines ersten Photoresists und Strukturieren des ersten Photoresists derart, daß er nur in einem Teil verbleibt, wo ein PMOS-Tran­ sistor erzeugt werden soll; Implantation von Dotierstoffionen in ei­ nen Kanalbereich der Oberflächen-Siliziumschichten und der einkristalli­ nen Siliziumschichten an jeweils einer Seite der Gräben sowie Implanta­ tion von Dotierstoffionen in den Körpern des Halbleitersubstrats unter Verwendung des ersten Photoresists als Maske; Bildung eines Gate- Oxidfilms und einer Gate-Elektrode auf demjenigen Kanalbereich, in wel­ chen die Dotierstoffionen implantiert worden sind; selektives Implantieren von Dotierstoffionen in den Gate-Oxidfilm und die Gate- Elektrode zwecks Bildung von Source-/Drain-Bereichen; und Bildung von Ladungsträger-Ausgabeelektroden auf den Oberflächen-Siliziumschich­ ten an den anderen Seiten der Gräben.
Mit Hilfe einer derart ausgebildeten Halbleitereinrichtung können sich frei ändernde Potentialschwankungen bzw. Floatingerscheinungen vermie­ den werden, indem eine Vorspannung an den Körper des Substrats bzw. des SOI MOSFETs angelegt wird.
Die Erfindung wird nachfolgen unter Bezugnahme auf die Zeichnung im einzelnen beschrieben. Es zeigen:
Fig. 1 einen Querschnitt durch einen konventionellen MOSFET;
Fig. 2a und 2b Querschnittstrukturen durch einen MOSFET nach der vorliegenden Erfindung; und
Fig. 3a bis 3k Querschnittsdarstellungen zur Erläuterung der Her­ stellung des erfindungsgemäßen MOSFETs.
Wird bei einem MOSFET nach der vorliegenden Erfindung zur Bildung ei­ ner Isolationsschicht ein begrabener Oxidfilm geätzt, so wird ein unter dem begrabenen Oxidfilm liegendes Halbleitersubstrat ebenfalls geätzt. Eine Polysiliziumschicht wird als Seitenwand ausgebildet und dann rekri­ stallisiert. Verunreinigungsionen werden in die Polysiliziumschicht im­ plantiert, so daß jetzt der Körper des Halbleitersubstrats in Kontakt mit Dotierstoffionen-Implantationsschichten steht.
Entsprechend den Fig. 2a und 2b enthält eine Halbleitereinrichtung nach der vorliegenden Erfindung eine zweite Dotierstoffionen-Im­ plantationsschicht 32 vom p-Typ und eine zweite Dotierstoffionen- Implantationsschicht 36 vom n-Typ, die nebeneinanderliegend in einem SOI-Halbleitersubstrat 21 angeordnet sind und als Wannenbereiche dienen. Auf den Dotierstoffionen-Implantationsschichten 32 und 36 befinden sich ein begrabener Oxidfilm 22 und Siliziumschichten 23. Sour­ ce- und Drain-Bereiche 41 und 43 sowie ein Kanalbereich sind jeweils in den Siliziumschichten 23 auf dem begrabenen Oxidfilm 22 ausgebildet. Seitenwandschichten 28 aus einkristallinem Silizium sind mit den Sour­ ce- und Drain-Bereichen 41 und 43 an Seiten von Gräben verbunden, die in Bereichen außerhalb der Source- und Drain-Bereiche 41 und 43 sowie außerhalb des Kanalbereichs liegen, wobei diese Seitenwandschichten 28 mit Dotierstoffionen partiell dotiert sind, um die Source- und Drain- Bereiche 41 und 43 zu ergänzen. Eine erste dielektrische Schicht 27 liegt auf der gesamten Oberfläche der Gräben, in denen sich die einkristallinen Seitenwandschichten 28 aus Silizium befinden. Mit anderen Worten liegt die erste dielektrische Schicht 27 auch auf den Seitenwandschichten 28. Eine zweite dielektrische Schicht 29 liegt auf der ersten dielektrischen Schicht 27 und füllt die Gräben aus. Nicht zuletzt befinden sich ein Gate- Oxidfilm 38 und daraufliegend eine Gate-Elektrode 39a auf dem Kanalbe­ reich.
Eine Metallelektrodenschicht befindet sich auf den Source- und Drain-Be­ reichen 41 und 43 sowie oberhalb der Gate-Elektrode 39a. Die genannten Gräben sind bis herab zu einer vorbestimmten Tiefe im Festkörper des Halbleitersubstrats 21 ausgebildet.
Die einkristallinen und aus Silizium bestehenden Seitenwandschichten 28 sind mit denselben Dotierstoffionen dotiert, die auch zur Bildung der Source- und Drain-Bereiche 41 und 43 herangezogen wurden. Dabei stehend die Seitenwandschichten 28 im Kontakt mit der zweiten Dotierstoff­ ionen-Implantationsschicht 32 und der zweiten Dotierstoff­ ionen-Implantationsschicht 36.
Damit sich Ladungsträger nicht im Festkörper ansammeln können, sind Elektroden B1 und B2 (Ladungsträger-Ausgabeelektroden) vorgesehen, und zwar jeweils an den anderen Seiten der Gräben, die in Bereichen lie­ gen, die nicht denjenigen entsprechen, in welchen sich die NMOS- und PMOS-Transistoren befinden. Diese B1- und B2-Elektroden sind mit den Source- und Drain-Bereichen 41 und 43 der jeweiligen Transistoren über die zweiten und dritten Dotierstoffionen-Implantationsschichten 32 und 33 vom p-Typ sowie über die zweiten und dritten Dotierstoff­ ionen-Implantationsschichten 36 und 37 vom n-Typ verbunden.
Die B1- und B2-Elektroden dienen zur Ausgabe von Löchern oder Elektro­ nen, die infolge von Stoßionisation erzeugt werden.
Ein Verfahren zur Herstellung der Halbleitereinrichtung nach der vorlie­ genden Erfindung wird nachfolgend näher erläutert.
Gemäß Fig. 3a werden zunächst ein Kissenoxidfilm 24 und daraufliegend ein Stickstoffilm 25 zur Bildung einer Isolationsschicht aufeinanderlie­ gend ausgebildet, und zwar auf einem SOI-Halbleitersubstrat 21 mit be­ grabenen Oxidfilm 22 und daraufliegender Siliziumschicht 23. Der Kisse­ noxidfilm 24 kommt also auf der Siliziumschicht 23 zu liegen. Der begra­ bene Oxidfilm 22 hat eine Dicke von 100 bis 400 nm während die Siliziumschicht 23 eine Dicke von 30 bis 200 nm aufweist.
Zu dieser Zeit wird der Kissenoxidfilm 24 mit einer Dicke von etwa 10 bis 50 nm durch thermische Oxidation oder durch chemische Dampfabscheidung im Vakuum (CVD-Prozeß) hergestellt. Der Nitridfilm 25 erhält eine Dicke von etwa 50 bis 200 nm und wird durch einen CVD-Prozeß hergestellt. Dabei kann der Nitridfilm 25 auch durch ein anderes Dielektrikum ersetzt werden, welches gegenüber dem Oxidfilm und dem Silizium eine gewisse Ätzselektivität aufweist.
Sodann werden gemäß Fig. 3b der Nitridfilm 25, der Kissenoxidfilm 24 und das SOI-Halbleitersubstrat 21 zur Bildung von Gräben selektiv geätzt. Dabei wird das Substrat unterhalb des begrabenen Oxidfilms 22 bis herab zu einer Tiefe von 30 bis 100 nm weggeätzt. Es werden al­ so Gräben durch die Schichten 25, 24, 23 und 22 hindurch und in das Substrat 21 hineingeätzt.
Im Anschluß daran wird entsprechend Fig. 3c undotiertes Polysilizium auf die gesamte Oberfläche des Nitridfilms 25 einschließlich der Gräben aufgebracht, und zwar bis zu einer Dicke von 50 bis 150 nm. Danach wird das undotierte Polysilizium weggeätzt, so daß es nur noch an den Seiten der Gräben verbleibt, um auf diese Weise die Seitenwände 26 zu erhalten.
Gemäß Fig. 3d wird dann das Halbleitersubstrat 21 mit den Seitenwän­ den aus undotiertem Polysilizium thermisch oxidiert. Im Ergebnis werden dabei die äußeren Bereiche der Seitenwände 26 in erste dielektrische Schichten 27 umgewandelt. Die inneren Bereiche der Seitenwände 26 re­ kristallisieren zu einkristallinen Siliziumschichten 28, und zwar unter Wirkung der Siliziumschicht 23 und des Festkörpers als Keime.
Zu dieser Zeit weist die oxidierte erste dielektrische Schicht 27 eine Dicke von 5 bis 20 nm auf, während die einkristalline Silizium­ schicht 28 eine Dicke von etwa 10 bis 30 nm besitzt.
Anschließend wird nach Fig. 3e ein Oxidfilm auf die gesamte Oberfläche der so erhaltenen Struktur aufgebracht, also auch auf die Gräben, und zwar durch chemische Dampfabscheidung im Vakuum (CVD-Verfahren) oder durch einen hochdichten Plasmaprozeß (HDP-Verfahren). Anschlie­ ßend wird planarisiert, und zwar durch chemisch-mechanisches Polieren (CMP-Verfahren), um eine zweite dielektrische Schicht 29 zu erhalten. Diese Schicht 29 füllt die verbleibenden Gräben bis zur Höhe der dielektri­ schen Schicht 27 vollständig aus. Sodann werden der Nitridfilm 25 und der Kissenoxidfilm 24 selektiv entfernt. Dabei kann der Kissenoxidfilm 24 durch einen Naßätzprozeß beseitigt werden.
In einem nächsten Schritt nach Fig. 3f wird ein erster Photoresist 30 auf die Oberfläche der so erhaltenen Struktur aufgebracht und selektiv gemu­ stert, so daß er nur noch in demjenigen Bereich verbleibt, wo ein PMOS- Transistor gebildet werden soll. Dotierstoffionen zur Einstellung ei­ ner Schwellenspannung des Kanalbereichs des NMOS-Transistors werden dann implantiert, und zwar mit einer Dosis von 0,5 × 1012 bis 2,0 × 1012 Atomen/cm2 und unter Verwendung des ersten Photoresists 30 als Ma­ ske. Zur Verbindung zwischen den einkristallinen Siliziumschichten 28 erfolgt die Implantation von Dotierstoffionen zwecks Bildung von er­ sten, zweiten und dritten Dotierstoffionen-Implantationsschichten 31, 32 und 33 vom p-Typ.
Zu dieser Zeit werden die Dotierstoffionen zur Verbindung zwischen den einkristallinen Schichten 28 mit einer Dosis von 1 × 1013 bis 5 × 1014 Atomen/cm2 implantiert, um auf diese Weise Dotierstoffionen in die einkristallinen Siliziumschichten 28 und den Körper des SOI-Halbleiter­ substrats 21 zu implantieren.
Die jeweiligen Ionenimplantationsenergien werden in Übereinstimmung mit den jeweiligen Übergangstiefen eingestellt. Zur Bildung der Verunrei­ nigungsionen kommen B oder BF2 zum Einsatz.
Danach wird gemäß Fig. 3g ein zweiter Photoresist 34 auf der gesamten Oberfläche der so erhaltenen Struktur gebildet und anschließend struktu­ riert, so daß er immer noch in demjenigen Bereich verbleibt, wo ein NMOS- Transistor zu liegen kommt.
In derselben Weise wie beim NMOS-Transistor werden jetzt Dotierstoff­ ionen-Implantationen ausgeführt, und zwar unter Verwendung des zweiten Photoresists 34 als Maske, um erste, zweite und dritte Dotierstoff­ ionen-Implantationsschichten 35, 36 und 37 vom n-Typ zu erhalten. Zur Bildung der Dotierstoffionen kommen P oder As zum Einsatz.
Entsprechend der Fig. 3h wird ein Gate-Oxidfilm 38 auf die erste Dotierstoffionen-Implantationsschicht 31 vom p-Typ sowie auf die erste Dotierstoffionen-Implantationsschicht 35 vom n-Typ mit einer Dicke von 4 bis 10 nm durch thermische Oxidation aufgebracht. Anschließend wird eine Materialschicht 39 zur Herstellung einer Gate-Elektrode auf die gesamte Oberfläche der so erhaltenen Struktur aufgebracht, also auch auf den Gate-Oxidfilm 38.
Als Materialschicht 39 sowohl für den NMOS-Transistor als auch für den PMOS-Transistor kann Polysilizium verwendet werden, in das stark do­ tierte Dotierstoffionen vom n-Typ implantiert werden. Polysilizium mit stark dotierten Dotierstoffionen vom n-Typ kann als Material­ schicht 39 im Fall von NMOS-Transistoren mit Dualgate-Struktur zum Einsatz kommen, während Polysilizium mit stark dotierten Dotierstoff­ ionen vom p-Typ als Materialschicht 39 verwendet werden kann im Falle der Bildung des PMOS-Transistors. Alternativ können zunächst auch undotierte Polysiliziumschichten der genannten Art hergestellt wer­ den, wonach Dotierstoffionen in die jeweils undotierten Polysilizi­ umschichten im Anschluß an deren Herstellung implantiert werden.
Um den Gate-Wiederstand zu verringern, kann auf die Polysiliziumschicht eine Metallschicht oder eine Metall-Silizid-Schicht aufgebracht werden.
Wie in Fig. 31 zu erkennen ist, werden die Materialschicht 39 zur Bildung einer Gate-Elektrode sowie der Gate-Oxidfilm 35 selektiv geätzt, um eine Gate-Elektrode 39a zu erhalten.
Im Anschluß daran wird gemäß Fig. 3j ein dritter Photoresist 40 auf die gesamte Oberfläche des Halbleitersubstrats 21 aufgebracht, auf der sich die Gate-Elektroden 39a befinden. Der dritte Photoresist 40 wird sodann selektiv strukturiert und verbleibt nur noch dort, wo der NMOS-Transistor gebildet werden soll. Es erfolgt eine stark dotierte Dotierstoffionen- Implantation vom p-Typ unter Verwendung des dritten Photoresists 40 als Maske zwecks Ausbildung der Source- und Drain-Bereiche 41 und 43 des PMOS-Transistors.
Zu dieser Zeit werden Dotierstoffionen auch in die einkristalline Si­ liziumschicht 28, und zwar in deren oberen Bereich a implantiert, die mit dem Halbleitersubstrat 21 in Verbindung steht.
Nach Fig. 3k wird sodann ein vierter Photoresist 42 auf die gesamte Ober­ fläche des Halbleitersubstrats 21 aufgebracht, in der sich die Gate-Elek­ troden 39a befinden, wonach der vierte Photoresist 42 selektiv struktu­ riert wird und nur noch dort verbleibt, wo die PMOS-Transistoren gebildet werden sollen. Es erfolgt dann eine Ionenimplantation unter Verwendung des vierten Photoresists 42 als Maske, um die Source- und Drain-Bereiche 41 und 43 des NMOS-Transistors zu erhalten.
Um zu verhindern, daß sich Ladungsträger in Festkörpern ansammeln, werden Elektroden B1 und B2 (zur Ausgabe von Ladungsträgern) an den jeweiligen Seiten der entsprechenden Transistoren vorgesehen. Diese Elektroden B1 und B2 dienen zur Abgabe von Löchern oder Elektronen, die z. B. durch Stoßionisation erzeugt werden. Die Abgabe der Elektronen bzw. Löcher erfolgt über die zweiten und dritten Dotierstoffionen-Im­ plantationsschichten 32 und 33 vom p-Typ bzw. über die zweiten und drit­ ten Dotierstoffionen-Implantationsschichten 36 und 37 vom n-Typ.
Bei der Ionenimplantation gemäß Fig. 3k erfolgt auch eine Implantation von Ionen in die einkristalline Siliziumschicht 28, und zwar in deren obe­ ren Bereich b, wobei die Schicht 28 mit dem Halbleitersubstrat 21 in Ver­ bindung steht.
Nach Bildung der Source- und Drain-Bereiche 41 und 43 erfolgt ein Tem­ perungsprozeß in einem Temperungsofen oder durch schnelle thermische Aufheizung (RTA-Verfahren), um eine Diffusion der Dotierstoffionen zu ermöglichen.
Eine auf diese Weise hergestellte Halbleitereinrichtung weist mehrere Vor­ teile auf. Da die Substrate der NMOS- und der PMOS-Transistoren mit äu­ ßeren Elektroden verbunden sind, ist es möglich, eine Verschlechterung der Eigenschaften der Einrichtungen durch Floating-Effekt bzw. Schwim­ men des elektrischen Potentials zu vermeiden. Mit anderen Worten gelangen die im NMOS-Transistor im Bereich des Drain durch Stoßionisation erzeugten Elektronen zum Drain infolge der Wirkung des Drainfeldes, während die Löcher in Richtung zur B1-Elektrode (Ladungsträger-Abga­ beelektrode) ausgegeben werden, und zwar über die zweiten und dritten Dotierstoffionen-Implantationsschichten vom p-Typ, die in Breiten­ richtung der Gate-Elektrode miteinander verbunden sind. Beim PMOS- Transistor wandern die Elektronen zur B2-Elektrode (Ladungsträger-Aus­ gabeelektrode), so daß sich letztlich Ladungsträger nicht im Festkörper bzw. Substrat ansammeln können. Dies führt zu einer Vergrößerung der Durchbruchspannung und bewirkt keine Verzerrung der Id-Vd Bezie­ hung. Abnormale Änderung von Ansprechwerten treten nicht mehr auf und ein unstabiles Verhalten der Einrichtung infolge von Übergangseffek­ ten im Verlaufe eines AC-Betriebs wird verhindert, so daß sich verbesserte Betriebseigenschaften der Einrichtung ergeben.

Claims (15)

1. Halbleitereinrichtung mit:
  • - ersten und zweiten Dotierstoffionen-Implantationsschichten (32, 36) mit vorbestimmtem Leitungstyp in einem Halbleitersub­ strat (21) mit begrabenem Oxidfilm (22) und daraufliegenden Sili­ ziumschichten (23);
  • - ersten und zweiten Transistoren eines vorbestimmten Leitungs­ typs jeweils auf den ersten und zweiten Dotierstoffionen-Implan­ tationsschichten (32, 36), die jeweils Source- und Drain-Berei­ che (41, 43) sowie ein Gate (39a) aufweisen;
  • - Gräben zwischen den ersten und zweiten Transistoren;
  • - an den Seiten der Gräben liegenden einkristallinen Silizium­ schichten (33, 37), verbunden mit irgendeinem der Source- bzw. Drain-Bereiche (41, 43) der jeweiligen Transistoren einerseits und den ersten bzw. zweiten Dotierstoffionen-Implantations­ schichten (32, 36) andererseits; und
  • - Ladungsträger-Ausgabeelektroden (B1, B2), verbunden mit den ersten und zweiten Dotierstoffionen-Implantationsschichten (32, 36) an einer der Seiten der jeweiligen Transistoren sowie zur Ausgabe von Ladungsträgern, die in den jeweiligen Transistoren durch Stoßionisation erzeugt worden sind.
2. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß Dotierstoffionen in irgendeinen der Source- und Drain-Bereiche der jeweiligen Transistoren und in die einkristallinen Siliziumschichten im­ plantiert sind, die mit den ersten und zweiten Dotierstoffionen-Im­ plantationsschichten (32, 36) verbunden sind.
3. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die einkristallinen Siliziumschichten (33, 37) an den Seiten der Gräben als Grabenseitenwände ausgebildet sind.
4. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß sich die Gräben bis herab zu einer vorbestimmten Tiefe in das Halblei­ tersubstrat (21) erstrecken und unterhalb des begrabenen Oxidfilms (22) enden.
5. Halbleitereinrichtung nach Anspruch 1, gekennzeichnet durch:
  • - Dotierstoffionen-Implantationsschichten (32, 36) vom p-Typ und n-Typ, wobei die Dotierstoffionen-Implantationsschichten als Wannenbereiche verwendet werden;
  • - NMOS- und PMOS-Transistoren mit Source-/Drain-Bereichen (41, 43) und einem Kanalbereich;
  • - Gräben mit einer vorbestimmten Tiefe bis hinein in das Halblei­ tersubstrat;
  • - einer ersten dielektrischen Schicht (27) auf der gesamten Ober­ fläche der Gräben, in welchen sich die einkristallinen Silizium­ schichten (33, 37) befinden;
  • - einer zweiten dielektrischen Schicht (29), durch die die Gräben vollständig ausgefüllt werden; und
  • - ersten und zweiten Ladungsträger-Ausgabeelektroden (B1, B2), zu denen die einkristallinen Siliziumschichten (33, 37) gehören, von denen eine Seite mit irgendeinem der Source-/Drain-Berei­ che verbunden ist, und die miteinander über eine der jeweiligen Dotierstoffionen-Implantationsschichten (32, 36) vom p- oder n- Typ verbunden sind, um durch Stoßionisation erzeugte Ladungs­ träger auszugeben.
6. Verfahren zur Herstellung einer Halbleitereinrichtung mit folgenden Schritten:
- sequentielles Aufbringen eines Kissenoxidfilms (24) und eines Nitridfilms (25) auf einem Halbleitersubstrat (21) mit begrabe­ nem Oxidfilm (22) und dar aufliegenden Siliziumschichten (23);
  • - selektives Ätzen von Kissenoxidfilm (24) und Nitridfilm (25) zur Bildung von Gräben;
  • - Bildung undotierter Seitenwände (26) aus Polysilizium an den Seiten der Gräben;
  • - thermisches Oxidieren der äußeren Seiten der undotierten Poly­ siliziumseitenwände (26) zur Bildung erster dielektrischer Schichten (27);
  • - Rekristallisieren der inneren Seiten der undotierten Polysilizi­ um-Seitenwände (26) unter Verwendung der Siliziumschichten und des Festkörper-Halbleitersubstrats als Kristallisationskei­ me zwecks Bildung einkristalliner Siliziumschichten (28);
  • - Aufbringen eines Oxidfilms auf die gesamte Oberfläche ein­ schließlich der Gräben und Planarisieren des Oxidfilms zur Bil­ dung einer zweiten dielektrischen Schicht (29);
  • - selektives Entfernen des Nitridfilms (25) und des Kissenoxid­ films (24);
  • - Bildung eines ersten Photoresists (30) und Strukturieren des er­ sten Photoresists (30), der dort verbleibt, wo ein PMOS-Transis­ tor hergestellt werden soll;
  • - Implantation von Dotierstoffionen in einen Kanalbereich der Oberflächensiliziumschichten und der einkristallinen Silizium­ schicht an einer Seite der Gräben, sowie in den Körper des Halb­ leitersubstrats (21) unter Verwendung des ersten Photoresists (30) als Maske;
  • - Bildung eines Gate-Oxidfilms (38) und einer Gate-Elektrode (39a) auf dem Kanalbereich, in welchen die Dotierstoffionen im­ plantiert worden sind;
  • - selektive Implantation von Dotierstoffionen in den Gate-Oxid­ film und die Gate-Elektrode zur Bildung von Source-/Drain-Be­ reichen; und
  • - Bildung von Ladungsträger-Ausgabeelektroden auf den Ober­ flächensiliziumschichten an den anderen Seiten der Gräben.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß der be­ grabene Oxidfilm (22) eine Dicke von 100 bis 400 nm aufweist, und daß die Oberflächensiliziumschicht (23) eine Dicke von 30 bis 200 nm besitzt.
8. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß das Halbleitersubstrat (21) durch ein SIMOX-Verfahren, durch ein BESOI- Verfahren oder durch ein Smart-cut-Verfahren hergestellt wird.
9. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß der Kis­ senoxidfilm (24) mit einer Dicke von 10 bis 50 nm durch thermische Oxida­ tion oder durch einen CVD-Prozeß hergestellt wird.
10. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß der Ni­ tridfilm (25) mit einer Dicke von 50 bis 200 nm durch einen CVD-Prozeß hergestellt wird.
11. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Grä­ ben durch Ätzen des Halbleitersubstrats hergestellt werden, und zwar bis herab zu einer Tiefe unterhalb des begrabenen Oxidfilms (22) von 30 bis 100 nm.
12. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die un­ dotierten Polysilizium-Seitenwände (26) durch Aufbringen von undotier­ tem Polysilizium auf die gesamte Oberfläche des Nitridfilms und auf frei­ liegende Grabenwände mit einer Dicke von 50 bis 150 nm und durch Rückätzen des aufgebrachten Polysiliziums hergestellt werden, das dann an den Seitenwänden der Gräben verbleibt.
13. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die erste dielektrische Schicht (27) eine Dicke von 5 bis 20 nm aufweist, und daß die einkristalline Siliziumschicht (33, 37) eine Dicke von 10 bis 30 nm besitzt und durch Rekristallisation der Seitenwände erzeugt wird.
14. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß der Oxidfilm mittels eines CVD-Verfahrens oder eines HDP-Verfahrens aufge­ bracht und anschließend planarisiert wird, und zwar durch chemisch-me­ chanisches Polieren (CMP-Verfahren), um die zweite dielektrische Schicht (29) zu erhalten.
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