DE10231928A1 - Halbleitervorrichtung und Verfahren zu deren Herstellung - Google Patents

Halbleitervorrichtung und Verfahren zu deren Herstellung

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DE10231928A1
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semiconductor device
insulating film
gate
silicon oxide
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Takuji Matsumoto
Hirokazu Sayama
Shigenobu Maeda
Toshiaki Iwamatsu
Kazunobu Ota
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Abstract

Es werden eine Halbleitervorrichtung, die durch Verringern der Verstärkung eines parasitären Bipolartransistors eine Verringerung der Störungen und der Schwankungen der Betriebscharakteristiken erreicht, und ein Verfahren zu deren Herstellung geschaffen. Auf der Oberseite einer Siliciumschicht (3) ist teilweise ein Siliciumoxidfilm (6) ausgebildet. Auf dem Siliciumoxidfilm (6) ist teilweise eine Gate-Elektrode (7) aus Polysilicium ausgebildet. Ein unter der Gate-Elektrode (7) liegender Abschnitt des Siliciumoxidfilms (6) wirkt als Gate-Isolierfilm. Auf jeder Seitenfläche der Gate-Elektrode (7) ist ein Siliciumnitridfilm (9) ausgebildet, wobei ein Siliciumoxidfilm (8) dazwischenliegt. Der Siliciumoxidfilm (8) und der Siliciumnitridfilm (9) sind auf dem Siliciumoxidfilm (6) ausgebildet. Die Breite (W1) des Siliciumoxidfilms (8) in Richtung der Gate-Länge ist größer als die Dicke (T1) des Siliciumoxidfilms (6).

Description

  • Die Erfindung betrifft das Gebiet der Halbleitervorrichtungen und der Verfahren zu deren Herstellung und insbesondere einen MOSFET (Metalloxid-Halbleiter-Feldeffekttransistor), der ein SOI-Substrat (Silicium-auf-Isolator-Substrat) verwendet, und ein Verfahren zu dessen Herstellung.
  • Als Vorrichtung mit hoher Betriebsgeschwindigkeit und niedrigem Leistungsverbrauch findet eine ein SOI-Substrat verwendende Halbleitervorrichtung (SOI-Vorrichtung) Beachtung. Das SOI-Substrat besitzt eine Mehrschichtstruktur, die ein Halbleitersubstrat, eine Isolierschicht und eine Halbleiterschicht enthält, die in der genannten Reihenfolge gestapelt sind. Besondere Beachtung fand unlängst eine SOI-Vorrichtung (Dünnfilm-SOI-Vorrichtung) mit einer Halbleiterschicht, die auf mehrere Mikrometer verdünnt ist und von der erwartet wird, daß sie auf LSI-Schaltungen für transportable Geräte angewendet wird.
  • Fig. 44 ist eine Schnittansicht einer Struktur einer Halbleitervorrichtung. Ein SOI-Substrat 104 besitzt eine Mehrschichtstruktur, bei der ein Siliciumsubstrat 101, eine BOX- Schicht (vergrabene Oxidschicht) 102 und eine Siliciumschicht 103 in der genannten Reihenfolge gestapelt sind. In der Siliciumschicht 103 ist teilweise ein Isolations-Isolierfilm 105 ausgebildet, der Siliciumoxid enthält. Der Isolations-Isolierfilm 105 verläuft von der Oberseite der Siliciumschicht 103 bis zur Oberseite der BOX-Schicht 102. Der Isolations- Isolierfilm mit dieser Konfiguration wird als "Vollisolations-Isolierfilm" bezeichnet.
  • Auf unten genauer beschriebene Weise ist in einem durch den Isolations-Isolierfilm 105 definierten Vorrichtungsgebiet ein MOSFET ausgebildet. Auf der Oberseite der Siliciumschicht 103 ist teilweise ein Siliciumoxidfilm 106 ausgebildet. Auf dem Siliciumoxidfilm 106 ist teilweise eine Gate-Elektrode 107 ausgebildet, die Polysilicium enthält. Ein Abschnitt des Siliciumoxidfilms 106, der unter der Gate-Elektrode 107 liegt, wirkt als Gate-Isolierfilm. Auf jeder Seitenfläche der Gate- Elektrode 107 ist ein Siliciumnitridfilm 109 ausgebildet, wobei ein Siliciumoxidfilm 108 dazwischenliegt. Die Siliciumoxidfilme 108 sind nicht nur zwischen den Seitenflächen der Gate-Elektrode 107 und den Seitenflächen der Siliciumnitridfilme 109, sondern auch zwischen der Oberseite des Siliciumoxidfilms 106 und der Unterseite der Siliciumnitridfilme 109 ausgebildet.
  • In der Siliciumschicht 103 sind zwei Source/Drain-Gebiete 110 ausgebildet. Ein Gebiet zwischen den beiden Source/Drain-Gebieten 110 ist als Körpergebiet 112 definiert. Jedes der Source/Drain-Gebiete 110 besitzt einen Fortsatz 111, der an der Oberseite der Siliciumschicht 103 bis unter die Gate- Elektrode 107 reicht.
  • Fig. 45 ist eine Schnittansicht, die eine Struktur einer weiteren Halbleitervorrichtung zeigt. Die in Fig. 45 gezeigte Halbleitervorrichtung besitzt anstelle des in Fig. 44 gezeigten Vollisolations-Isolierfilms 105 einen Isolations-Isolierfilm 130, der Siliciumoxid enthält. Die Unterseite des Isolations-Isolierfilms 130 reicht nicht bis zur Oberseite der BOX-Schicht 102. Der Isolations-Isolierfilm mit einer solchen Konfiguration wird als "Teilisolations-Isolierfilm" bezeichnet. Die restliche Struktur der in Fig. 45 gezeigten Halbleitervorrichtung ist ähnlich der entsprechenden Struktur der in Fig. 44 gezeigten Halbleitervorrichtung.
  • Fig. 46 ist eine schematische Draufsicht, die eine Struktur der Oberseite der in Fig. 45 gezeigten Halbleitervorrichtung zeigt. Die Verwendung des Teilisolations-Isolierfilms 130 ermöglicht, daß das Körpergebiet 112 über einen zwischen der Unterseite des Isolations-Isolierfilms 130 und der Oberseite der BOX-Schicht 102 liegenden Abschnitt der Siliciumschicht 103 von einem Körperkontaktgebiet 150 an ein festes Potential gebunden wird. Dies unterdrückt einen sogenannten Schwebekörpereffekt wie etwa das Auftreten eines Knickeffekts und von Änderungen der Verzögerungszeit je nach Betriebsfrequenz.
  • Wie wieder in den Fig. 44 und 45 gezeigt ist, ist die Breite W101 des Siliciumoxidfilms 108 in Richtung der Gate-Länge (oder in Querrichtung in der Zeichnung) kleiner als die Gesamtdicke T101 des Siliciumoxidfilms 106 und des Siliciumoxidfilms 108. In einigen Fällen wird aber ein Abschnitt des Siliciumoxidfilms 106, der nicht als der Gate-Isolierfilm wirkt (d. h. ein Abschnitt des Siliciumoxidfilms 106, der in Fig. 44 zwischen der Unterseite des Siliciumoxidfilms 108 und der Oberseite der Siliciumschicht 103 liegt) während eines Gate-Ätzprozesses entfernt, wobei die Breite W101 in diesem Fall gleich der Gesamtdicke T101 ist. Somit ist die Breite W101 in diesen Halbleitervorrichtungen nicht größer als die Gesamtdicke T101.
  • Leider führt die verhältnismäßig kleine Breite W101 des Siliciumoxidfilms 108 in diesen Halbleitervorrichtungen zu einem verhältnismäßig kurzen Abstand L101 zwischen den beiden Source/Drain-Gebieten 110 (genauer zwischen den beiden Fortsätzen 111).
  • In den in Fig. 44 und 45 gezeigten Halbleitervorrichtungen gibt es einen parasitären Bipolartransistor, bei dem die Source/Drain-Gebiete 110 als Emitter und Kollektor und das Körpergebiet 112 als Basis dienen. Der kurze Abstand L101 zwischen den beiden Source/Drain-Gebieten 110 bedeutet eine kleine Basis-Breite des parasitären Bipolartransistors, die zu einer hohen Verstärkung des parasitären Bipolartransistors führt. Im Ergebnis besitzen die Halbleitervorrichtungen ein Problem dahingehend, daß die Gefahr besteht, daß die hohe Verstärkung des parasitären Bipolartransistors zu einer Störung und zu einer Schwankung der Betriebscharakteristiken des MOSFET führt.
  • Der Erfindung liegt daher die Aufgabe zugrunde, eine Halbleitervorrichtung, die durch Verringern der Verstärkung eines parasitären Bipolartransistors eine Verringerung der Störungen und der Schwankungen der Betriebscharakteristiken erreicht, zu schaffen und ein Verfahren zu deren Herstellung zu schaffen.
  • Diese Aufgabe wird erfindungsgemäß gelöst durch eine Halbleitervorrichtung nach Anspruch 1, 10 oder 13. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
  • Gemäß einem ersten Aspekt der Erfindung enthält die Halbleitervorrichtung ein SOI-Substrat, einen ersten Isolierfilm, eine Gate-Elektrode, zwei zweite Isolierfilme, zwei dritte Isolierfilme, ein Körpergebiet und zwei Source/Drain-Gebiete. Das SOI-Substrat besitzt eine Mehrschichtstruktur, die ein Halbleitersubstrat, eine Isolierschicht und eine Halbleiterschicht enthält, die in der genannten. Reihenfolge gestapelt sind. Der erste Isolierfilm ist auf einer Hauptoberfläche der Halbleiterschicht ausgebildet. Die Gate-Elektrode ist auf dem ersten Isolierfilm ausgebildet. Die beiden zweiten Isolierfilme besitzen jeweilige Innenseitenflächen, die mit den Seitenflächen der Gate-Elektrode in Kontakt stehen, und jeweilige Außenseitenflächen, die mit den Seitenflächen der Gate- Elektrode nicht in Kontakt stehen, wobei die Gate-Elektrode zwischen den beiden zweiten Isolierfilmen liegt. Die beiden dritten Isolierfilme sind auf der Hauptoberfläche der Halbleiterschicht ausgebildet, wobei der erste Isolierfilm dazwischenliegt. Die beiden dritten Isolierfilme besitzen jeweilige Innenseitenflächen, die mit den Außenseitenflächen der zweiten Isolierfilme in Kontakt stehen, und jeweilige Außenseitenflächen, die mit den Außenseitenflächen der zweiten Isolierfilme nicht in Kontakt stehen, wobei die Gate-Elektrode und die zweiten Isolierfilme zwischen den beiden dritten Isolierfilmen liegen. Das Körpergebiet ist in der Halbleiterschicht unter der Gate-Elektrode ausgebildet. Die beiden Source/Drain-Gebiete sind in der Halbleiterschicht ausgebildet, wobei das Körpergebiet zwischen den beiden Source/Drain-Gebieten liegt. Die Source/Drain-Gebiete besitzen jeweilige Fortsätze, die an der Hauptoberfläche der Halbleiterschicht von unter den Außenseitenflächen der zweiten Isolierfilme bis zu dem Körpergebiet verlaufen. Die Breite der zweiten Isolierfilme in Richtung der Gate-Länge ist größer als die Dicke eines Abschnitts des ersten Isolierfilms, der unter den dritten Isolierfilmen liegt.
  • In der Halbleitervorrichtung gemäß der Erfindung führt die verhältnismäßig große Breite der zweiten Isolierfilme zu einem verhältnismäßig großen Abstand zwischen den durch Ionenimplantation unter Verwendung der zweiten Isolierfilme als Implantationsmaske ausgebildeten beiden Fortsätzen. Dementsprechend verringert die erhöhte Basis-Breite eines parasitären Bipolartransistors die Verstärkung des parasitären Bipolartransistors und unterdrückt dadurch Störungen und Schwankungen des Betriebsverhaltens des MOSFET. Außerdem unterdrückt ein verringerter Betrag der Überlappung zwischen der Gate-Elektrode und den Fortsätzen in der Draufsicht eine Gate-Überlappungskapazität, wodurch die Erhöhung der Betriebsgeschwindigkeit und die Senkung des Leistungsverbrauchs erreicht werden.
  • Vorzugsweise liegt die Breite der zweiten Isolierfilme in der Halbleitervorrichtung im Bereich des 2/7- bis 1-fachen der Gate-Länge.
  • Die Halbleitervorrichtung erreicht die stabile Ausbildung der Gate-Elektrode und unterdrückt die Verringerung der maximalen Schwingungsfrequenz.
  • Vorzugsweise ist in der Halbleitervorrichtung an der Hauptoberfläche der Halbleiterschicht ein Lebensdauerbegrenzer (lifetime killer) ausgebildet.
  • Die Halbleitervorrichtung, in der an der Hauptoberfläche der Halbleiterschicht der Lebensdauerbegrenzer für den parasitären Bipolartransistor ausgebildet ist, verringert die Verstärkung des parasitären Bipolartransistors.
  • Vorzugsweise ist in der Halbleitervorrichtung ein Abschnitt der Hauptoberfläche der Halbleiterschicht, auf dem die dritten Isolierfilme ausgebildet sind, unter einem Abschnitt der Hauptoberfläche der Halbleiterschicht, auf dem die zweiten Isolierfilme ausgebildet sind, zu der Isolierschicht versenkt.
  • In der Halbleitervorrichtung erzeugt auch das Ätzen der Oberseite der Halbleiterschicht in dem Ätzschritt zur Ausbildung der zweiten Isolierfilme den Lebensdauerbegrenzer an der Hauptoberfläche der Halbleiterschicht.
  • Vorzugsweise ist in der Halbleitervorrichtung ein Abschnitt der Hauptoberfläche der Halbleiterschicht, der außerhalb der Außenseitenflächen der dritten Isolierfilme liegt, unter einem Abschnitt der Hauptoberfläche der Halbleiterschicht, auf dem die dritten Isolierfilme ausgebildet sind, zu der Isolierschicht versenkt.
  • In der Halbleitervorrichtung erzeugt auch das Ätzen der Oberseite der Halbleiterschicht in dem Ätzschicht zur Ausbildung der dritten Isolierfilme den Lebensdauerbegrenzer an der Hauptoberfläche der Halbleiterschicht.
  • Vorzugsweise enthält die Halbleitervorrichtung ferner eine auf den Source/Drain-Gebieten ausgebildete Metall-Halbleiter- Verbundschicht.
  • In der Halbleitervorrichtung erzeugt das Ausbilden der Metall-Halbleiter-Verbundschicht auf den Source/Drain-Gebieten den Lebensdauerbegrenzer an der Hauptoberfläche in der Halbleiterschicht.
  • Vorzugsweise enthalten die dritten Isolierfilme in der Halbleitervorrichtung Siliciumnitrid. Die dritten Isolierfilme sind ohne dazwischenliegenden ersten Isolierfilm direkt auf der Hauptoberfläche der Halbleiterschicht ausgebildet.
  • In der Halbleitervorrichtung erzeugen an einer Grenzfläche zwischen dem Siliciumnitridfilm und der Halbleiterschicht verursachte Belastungen den Lebensdauerbegrenzer an der Hauptoberfläche in der Halbleiterschicht.
  • Vorzugsweise ist die Halbleitervorrichtung ein MOSFET. Der MOSFET enthält einen NMOSFET und einen PMOSFET, die beide in der Halbleiterschicht ausgebildet sind. Die Breite der in dem NMOSFET enthaltenen zweiten Isolierfilme ist größer als die Breite der in dem PMOSFET enthaltenen zweiten Isolierfilme.
  • In dem NMOSFET unterdrückt die Halbleitervorrichtung ein Schwebekörpereffekt-Problem und erreicht sie eine Erhöhung der Betriebsgeschwindigkeit und eine Verbesserung der Stromansteuerfähigkeit.
  • Vorzugsweise ist die Halbleitervorrichtung ein MOSFET. Der MOSFET enthält einen NMOSFET und einen PMOSFET, die beide in der Halbleiterschicht ausgebildet sind. Die Breite der in dem PMOSFET enthaltenen Isolierfilme ist größer als die Breite der in dem NMOSFET enthaltenen Isolierfilme.
  • Die Halbleitervorrichtung unterdrückt das Auftreten eines Kurzkanaleffekts in dem PMOSFET. Dies verbessert die Rolloff-Charakteristik des PMOSFET, um die Erhöhung des Sperrstroms zu unterdrücken und so die Senkung des Leistungsverbrauchs zu erreichen.
  • Gemäß einem zweiten Aspekt der Erfindung enthält die Halbleitervorrichtung ein Substrat, ein erstes Halbleiterelement und ein zweites Halbleiterelement. Das Substrat besitzt ein erstes Gebiet, in dem eine digitale Schaltung ausgebildet ist, und ein zweites Gebiet, in dem eine analoge oder HF-Schaltung (Hochfrequenzschaltung) ausgebildet ist. Das erste Halbleiterelement ist in dem ersten Gebiet ausgebildet und bildet die digitale Schaltung. Das zweite Halbleiterelement ist in dem zweiten Gebiet ausgebildet und bildet die analoge oder HF-Schaltung. Das erste Halbleiterelement enthält eine erste Gate-Elektrode, die auf einer Hauptoberfläche eines Substrats ausgebildet ist, wobei ein erster Gate-Isolierfilm dazwischenliegt, ein erstes Körpergebiet, das in dem Substrat unter der ersten Gate-Elektrode ausgebildet ist, und zwei erste Source/Drain-Gebiete, die in dem Substrat ausgebildet sind, wobei das erste Körpergebiet zwischen den ersten Source/Drain-Gebieten liegt. Das zweite Halbleiterelement enthält eine zweite Gate-Elektrode, die auf der Hauptoberfläche des Substrats ausgebildet ist, wobei ein zweiter Gate-Isolierfilm dazwischenliegt, ein zweites Körpergebiet, das in dem Substrat unter der zweiten Gate-Elektrode ausgebildet ist, und zwei zweite Source/Drain-Gebiete, die in dem Substrat ausgebildet sind, wobei das zweite Körpergebiet zwischen den beiden Source/Drain-Gebieten liegt. Die beiden ersten Source/Drain-Gebiete besitzen zwei erste Fortsätze, die jeweils an der Hauptoberfläche der Halbleiterschicht zu der ersten Gate-Elektrode verlaufen. Die beiden zweiten Source/Drain- Gebiete besitzen zwei zweite Fortsätze, die jeweils an der Hauptoberfläche der Halbleiterschicht zu der zweiten Gate- Elektrode verlaufen. Der Betrag der Überlappung zwischen der ersten Gate-Elektrode und den ersten Fortsätzen in der Draufsicht ist größer als der Betrag der Überlappung zwischen der zweiten Gate-Elektrode und den zweiten Fortsätzen.
  • Die Halbleitervorrichtung verringert eine effektive Kanallänge, um die Verzögerungszeit zu verkürzen und so die Leistung für das erste Halbleiterelement, das die digitale Schaltung bildet, zu verbessern.
  • Vorzugsweise enthält das erste Halbleiterelement in der Halbleitervorrichtung ferner eine erste Seitenwand, die auf einer Seitenfläche der ersten Gate-Elektrode ausgebildet ist. Ferner enthält das zweite Halbleiterelement einen ersten Isolierfilm, der auf einer Seitenfläche der zweiten Gate-Elektrode ausgebildet ist, und eine zweite Seitenwand, die auf der Seitenfläche der zweiten Gate-Elektrode ausgebildet ist, wobei der erste Isolierfilm dazwischenliegt.
  • In der Halbleitervorrichtung unterdrückt das Ausführen der Ionenimplantation zum Ausbilden der zweiten Fortsätze, nachdem der als Versatzisolierfilm dienende erste Isolierfilm ausgebildet worden ist, eine Gate-Überlappungskapazität für das zweite Halbleiterelement, das die analoge oder HF-Schaltung bildet.
  • Vorzugsweise enthält das erste Halbleiterelement in der Halbleitervorrichtung ferner einen zwischen der ersten Gate-Elektrode und der ersten Seitenwand ausgebildeten zweiten-Isolierfilm, wobei der zweite Isolierfilm mit der Seitenfläche der ersten Gate-Elektrode in Kontakt steht. Der erste Isolierfilm enthält einen dritten Isolierfilm, der in Kontakt mit der Seitenfläche der zweiten Gate-Elektrode ausgebildet ist und die gleiche Dicke wie der zweite Isolierfilm besitzt, und einen vierten Isolierfilm, der zwischen dem dritten Isolierfilm und der zweiten Seitenwand ausgebildet ist.
  • In der Halbleitervorrichtung unterdrückt das Ausführen der Ionenimplantation zum Ausbilden der ersten Fortsätze, nachdem der als Versatzisolierfilm dienende zweite Isolierfilm ausgebildet worden ist, eine Gate-Überlappungskapazität für das erste Halbleiterelement, das die digitale Schaltung bildet.
  • Gemäß einem dritten Aspekt der Erfindung enthält die Halbleitervorrichtung ein Substrat, ein Halbleiterelement, einen Zwischenschichtisolierfilm und eine Gate-Verdrahtungsleitung. Das Halbleiterelement enthält (a) eine Gate-Elektrode die auf einer Hauptoberfläche des Substrats ausgebildet ist, wobei ein Gate-Isolierfilm dazwischenliegt, und die in einer vorgegebenen Richtung verläuft, (b) eine erste Seitenwand, die auf einer Seitenfläche der Gate-Elektrode ausgebildet ist, (c) ein Körpergebiet, das in dem Substrat unter der Gate-Elektrode ausgebildet ist, und (d) zwei Source/Drain-Gebiete, die in dem Substrat ausgebildet sind, wobei das Körpergebiet zwischen den beiden Source/Drain-Gebieten liegt. Der Zwischenschicht-Isolierfilm ist auf dem Substrat in der Weise ausgebildet, daß er das Halbleiterelement bedeckt. Die Gate-Verdrahtungsleitung steht in Kontakt mit einer Oberseite der Gate-Elektrode und verläuft in der vorgegebenen Richtung, wobei die Gate-Verdrahtungsleitung in dem Zwischenschicht- Isolierfilm ausgebildet ist. Eine Abmessung der Gate-Verdrahtungsleitung in Richtung der Gate-Länge der Gate-Elektrode ist größer als die Gate-Länge der Gate-Elektrode.
  • Die Halbleitervorrichtung verringert einen Gate-Widerstand, um die maximale Schwingungsfrequenz des Halbleiterelements zu erhöhen.
  • Vorzugsweise enthält die Halbleitervorrichtung ferner eine zweite Seitenwand, die auf der Seitenfläche der Gate-Elektrode ausgebildet ist, wobei die erste Seitenwand dazwischenliegt.
  • Die Ausbildung der zweiten Seitenwand in der Halbleitervorrichtung verbessert einen Versetzungsgrenzwert in den Herstellungsschritten der Halbleitervorrichtung.
  • Vorzugsweise ist eine Abmessung der zweiten Seitenwand in Richtung der Gate-Länge in der Halbleitervorrichtung größer als eine Abmessung der ersten Seitenwand in Richtung der Gate-Länge.
  • Ferner verbessert die Halbleitervorrichtung den Versetzungsgrenzwert in den Herstellungsschritten der Halbleitervorrichtung.
  • Vorzugsweise enthält die Halbleitervorrichtung ferner einen Kontaktstopfen, der mit den Source/Drain-Gebieten verbunden und in dem Zwischenschicht-Isolierfilm ausgebildet ist. Die Abmessung der Gate-Verdrahtungsleitung in Richtung der Gate- Länge ist kleiner als eine Abmessung des Kontaktstopfens in Richtung der Gate-Länge.
  • Die Halbleitervorrichtung verringert eine Ätzratendifferenz beim Ausbilden eines Kontaktlochs für den Kontaktstopfen und eines Verdrahtungsgrabens für die Gate-Verdrahtungsleitung in dem gleichen Ätzschritt in dem Herstellungsprozeß der Halbleitervorrichtung.
  • Gemäß einem vierten Aspekt der Erfindung umfaßt das Verfahren zur Herstellung einer Halbleitervorrichtung die folgenden Schritte (a) bis (g): Der Schritt (a) umfaßt das Vorbereiten eines SOI-Substrats mit einer Mehrschichtstruktur, die ein Halbleitersubstrat, eine Isolierschicht und eine Halbleiterschicht enthält, die in der genannten Reihenfolge gestapelt sind. Der Schritt (b) umfaßt das Ausbilden eines ersten Isolierfilms auf einer Hauptoberfläche der Halbleiterschicht. Der Schritt (c) umfaßt das Ausbilden einer Gate-Elektrode auf dem ersten Isolierfilm. Der Schritt (d) umfaßt das Ausbilden von zwei zweiten Isolierfilmen, deren jeweilige Innenseitenflächen mit den Seitenflächen der Gate-Elektrode in Kontakt stehen und deren jeweilige Außenseitenflächen mit den Seitenflächen der Gate-Elektrode nicht in Kontakt stehen, wobei die Gate-Elektrode zwischen den beiden zweiten Isolierfilmen liegt, und wobei die Breite der zweiten Isolierfilme in Richtung der Gate-Länge größer als die Dicke des ersten Isolierfilms ist. Der Schritt (e) umfaßt das Einführen von Störstellen in die Hauptoberfläche der Halbleiterschicht zum Ausbilden von zwei Fortsätzen, wobei der Schritt (e) nach dem Schritt (d) ausgeführt wird. Der Schritt (f) umfaßt das Ausbilden von zwei dritten Isolierfilmen, deren jeweilige Innenseitenflächen mit den Außenseitenflächen der zweiten Isolierfilme in Kontakt stehen und deren jeweilige Außenseitenflächen mit den Außenseitenflächen der zweiten Isolierfilme nicht in Kontakt stehen, wobei die Gate-Elektrode und die zweiten Isolierfilme zwischen den beiden dritten Isolierfilmen liegen. Der Schritt (g) umfaßt das Einführen von Störstellen in die Halbleiterschicht zum Ausbilden von zwei Source/Drain-Gebieten, wobei der Schritt (g) nach dem Schritt (f) ausgeführt wird.
  • In dem Verfahren gemäß der Erfindung führt die verhältnismäßig große Breite der zweiten Isolierfilme zu einem verhältnismäßig großen Abstand zwischen den beiden im Schritt (e) ausgebildeten Fortsätzen. Die dementsprechend erhöhte Basis- Breite eines parasitären Bipolartransistors verringert die Verstärkung des parasitären Bipolartransistors und unterdrückt dadurch Störungen und Schwankungen der Betriebscharakteristiken des MOSFET. Dementsprechend unterdrückt ein verringerter Betrag der Überlappung zwischen der Gate-Elektrode und den Fortsätzen in der Draufsicht eine Gate-Überlappungskapazität und erreicht so eine Erhöhung der Betriebsgeschwindigkeit und die Senkung des Leistungsverbrauchs.
  • Vorzugsweise liegt in dem Verfahren die Breite der in dem Schritt (d) ausgebildeten zweiten Isolierfilme im Bereich des 2/7-fachen bis 1-fachen der Gate-Länge.
  • Das Verfahren schafft die stabile Ausbildung der Gate-Elektrode und unterdrückt die Verringerung der maximalen Schwingungsfrequenz.
  • Vorzugsweise umfaßt das Verfahren ferner den Schritt (h) des Ausbildens eines Lebensdauerbegrenzers an der Hauptoberfläche der Halbleiterschicht.
  • Das Verfahren, in dem der Lebensdauerbegrenzer für den parasitären Bipolartransistor an der Hauptoberfläche der Halbleiterschicht ausgebildet wird, verringert die Verstärkung des parasitären Bipolartransistors.
  • Vorzugsweise umfaßt der Schritt (h) in dem Verfahren den Schritt des Ätzens eines Abschnitts der Hauptoberfläche der Halbleiterschicht, auf dem die dritten Isolierfilme ausgebildet sind.
  • In dem Verfahren erzeugt das Ätzen des Abschnitts der Hauptoberfläche der Halbleiterschicht, auf dem die dritten Isolierfilme ausgebildet sind, den Lebensdauerbegrenzer an der Hauptoberfläche der Halbleiterschicht.
  • Vorzugsweise umfaßt der Schritt (h) in dem Verfahren den Schritt des Ätzens eines Abschnitts der Hauptoberfläche der Halbleiterschicht, der außerhalb der Außenseitenflächen der dritten Isolierfilme liegt.
  • In dem Verfahren erzeugt das Ätzen des Abschnitts der Hauptoberfläche der Halbleiterschicht, der außerhalb der Außenseitenflächen der dritten Isolierfilme liegt, den Lebensdauerbegrenzer an der Hauptoberfläche der Halbleiterschicht.
  • Vorzugsweise umfaßt der Schritt (h) in dem Verfahren den Schritt des Ausbildens einer Metall-Halbleiter-Verbundschicht auf den Source/Drain-Gebieten.
  • In dem Verfahren wird durch das Ausbilden der Metall-Halbleiter-Verbundschicht auf den Source/Drain-Gebieten den Lebensdauerbegrenzer an der Hauptoberfläche der Halbleiterschicht erzeugt.
  • Vorzugsweise werden die dritten Isolierfilme in dem Verfahren aus Siliciumnitrid hergestellt, wobei der Schritt (h) den Schritt des Ausbildens der dritten Isolierfilme direkt auf der Hauptoberfläche der Halbleiterschicht umfaßt.
  • In dem Verfahren erzeugen Belastungen, die an einer Grenzfläche zwischen dem Siliciumnitridfilm und der Halbleiterschicht verursacht werden, den Lebensdauerbegrenzer an der Hauptoberfläche in der Halbleiterschicht.
  • Vorzugsweise ist die Halbleitervorrichtung in dem Verfahren ein MOSFET. Der MOSFET enthält einen NMOSFET und einen PMOSFET, die beide in der Halbleiterschicht ausgebildet sind. Der Schritt (d) umfaßt die folgenden Schritte: (d-1) Ausbilden der zweiten Isolierfilme mit einer ersten Breite in einem Gebiet, in dem der PMOSFET ausgebildet werden soll; und (d-2) Ausbilden der zweiten Isolierfilme mit einer zweiten Breite, die größer als die erste Breite ist, in einem Gebiet, in dem der NMOSFET ausgebildet werden soll.
  • Das Verfahren unterdrückt ein Schwebekörpereffekt-Problem in dem NMOSFET, um die Erhöhung der Betriebsgeschwindigkeit und eine Verbesserung der Stromansteuerfähigkeit zu erreichen.
  • Vorzugsweise ist die Halbleitervorrichtung in dem Verfahren ein MOSFET. Der MOSFET enthält einen NMOSFET und einen PMOSFET, die beide in der Halbleiterschicht ausgebildet sind. Der Schritt (d) umfaßt die folgenden Schritte: (d-1) Ausbilden der zweiten Isolierfilme mit einer ersten Breite in einem Gebiet, in dem der NMOSFET ausgebildet werden soll; und (d-2) Ausbilden der zweiten Isolierfilme mit einer zweiten Breite, die größer als die erste Breite ist, in einem Gebiet, in dem der PMOSFET ausgebildet werden soll.
  • Das Verfahren unterdrückt das Auftreten eines Kurzkanaleffekts in dem PMOSFET. Dies verbessert die Roll-off-Charakteristik des PMOSFET, um die Erhöhung des Sperrstroms zu unterdrücken und so die Senkung des Leistungsverbrauchs zu erreichen.
  • Gemäß einem fünften Aspekt der Erfindung umfaßt das Verfahren zur Herstellung einer Halbleitervorrichtung die folgenden Schritte (a) bis (f): Der Schritt (a) umfaßt das Vorbereiten eines Substrats mit einem ersten Gebiet, in dem eine digitale Schaltung ausgebildet werden soll, und mit einem zweiten Gebiet, in dem eine analoge oder HF-Schaltung ausgebildet werden soll. Der Schritt (b) umfaßt das Ausbilden einer ersten Gate-Elektrode auf einer Hauptoberfläche des Substrats in dem ersten Gebiet, wobei ein erster Gate-Isolierfilm dazwischenliegt, und einer zweiten Gate-Elektrode auf der Hauptoberfläche des Substrats in dem zweiten Gebiet, wobei ein zweiter Gate-Isolierfilm dazwischenliegt. Der Schritt (c) umfaßt das Ausbilden eines ersten Isolierfilms auf einer Seitenfläche der zweiten Gate-Elektrode. Der Schritt (d) umfaßt das Ausbilden einer ersten Seitenwand auf einer Seitenfläche der ersten Gate-Elektrode und einer zweiten Seitenwand auf der Seitenfläche der zweiten Gate-Elektrode, wobei der erste Isolierfilm dazwischenliegt. Der Schritt (e) umfaßt das Einführen von Störstellen in die Hauptoberfläche des Substrats in den erstem Gebiet zum Ausbilden von zwei ersten Fortsätzen, die bis unter die erste Gate-Elektrode verlaufen, wobei der Schritt (e) vor dem Schritt (d) ausgeführt wird. Der Schritt (f) umfaßt das Einführen von Störstellen in die Hauptoberfläche des Substrats in dem zweiten Gebiet zum Ausbilden von zwei zweiten Fortsätzen, die bis unter die zweite Gate-Elektrode verlaufen, wobei der Schritt (f) nach dem Schritt (c) und vor dem Schritt (d) ausgeführt wird.
  • Das Verfahren verringert die effektive Kanallänge eines Halbleiterelements, das die digitale Schaltung bildet, wodurch die Verzögerungszeit verkürzt und dadurch die Leistung verbessert wird. Außerdem unterdrückt das Ausbilden der zweiten Fortsätze in dem Schritt (f), nachdem in dem Schritt (c) der erste Isolierfilm, der als Versatzisolierfilm dient, ausgebildet worden ist, eine Gate-Überlappungskapazität für ein Halbleiterelement, das eine analoge oder HF-Schaltung bildet.
  • Vorzugsweise umfaßt das Verfahren ferner den Schritt (g) des Ausbildens eines zweiten Isolierfilms in Kontakt mit der Seitenfläche der ersten Gate-Elektrode, wobei der Schritt (g) vor dem Schritt (e) ausgeführt wird. Der Schritt (c) umfaßt die Schritte (c-1) des Ausbildens eines dritten Isolierfilms in Kontakt mit der Seitenfläche der zweiten Gate-Elektrode, wobei der Schritt (c-1) im gleichen Schritt wie der Schritt (g) ausgeführt wird, und (c-2) des Ausbildens eines vierten Isolierfilms auf der Seitenfläche der zweiten Gate-Elektrode, wobei der dritte Isolierfilm dazwischenliegt.
  • In dem Verfahren unterdrückt das Ausbilden der zweiten Fortsätze in dem Schritt (e), nachdem im Schritt (g) der zweite Isolierfilm, der als Versatzisolierfilm dient, ausgebildet worden ist, eine Gate-Überlappungskapazität für das Halbleiterelement, das die digitale Schaltung bildet.
  • Gemäß einem sechsten Aspekt der Erfindung umfaßt das Verfahren zur Herstellung einer Halbleitervorrichtung die folgenden Schritte (a) bis (e): Der Schritt (a) umfaßt das Vorbereiten eines Substrats. Der Schritt (b) umfaßt das Ausbilden einer Gate-Elektrode, die in einer vorgegebenen Richtung auf einer Hauptoberfläche des Substrats verläuft, wobei der Gate-Isolierfilm dazwischenliegt. Der Schritt (c) umfaßt das Ausbilden einer ersten Seitenwand auf einer Seitenfläche der Gate- Elektrode. Der Schritt (d) umfaßt das Ausbilden eines Zwischenschicht-Isolierfilms, der die Gate-Elektrode und die erste Seitenwand bedeckt, auf dem Substrat. Der Schritt (e) umfaßt das Ausbilden einer Gate-Verdrahtungsleitung in dem Zwischenschicht-Isolierfilm, wobei die Gate-Verdrahtungsleitung mit einer Oberseite der Gate-Elektrode in Kontakt steht und in der vorgegebenen Richtung verläuft, wobei eine Abmessung der Gate-Verdrahtungsleitung in Richtung der Gate-Länge der Gate-Elektrode größer als die Gate-Länge der Gate-Elektrode ist.
  • Das Verfahren schafft eine Halbleitervorrichtung, die einen Gate-Widerstand senkt und die maximale Schwingungsfrequenz erhöht.
  • Vorzugsweise umfaßt das Verfahren ferner den Schritt (f) des Ausbildens einer zweiten Seitenwand auf der Seitenfläche der Gate-Elektrode, wobei die erste Seitenwand dazwischenliegt und wobei der Schritt (f) vor dem Schritt (d) ausgeführt wird.
  • In dem Verfahren verbessert die Ausbildung der zweiten Seitenwand im Schritt des Ausbildens eines Verdrahtungsgrabens für die Gate-Verdrahtungsleitung den Versetzungsgrenzwert.
  • Vorzugsweise ist in dem Verfahren eine Abmessung der im Schritt (f) ausgebildeten zweiten Seitenwand in Richtung der Gate-Länge größer als eine Abmessung der ersten Seitenwand in Richtung der Gate-Länge.
  • Das Verfahren verbessert den Versetzungsgrenzwert weiter.
  • Vorzugsweise umfaßt das Verfahren ferner die folgenden Schritte: (s) Ausbilden von zwei Source/Drain-Gebieten in dem Substrat, wobei ein Körpergebiet unter der Gate-Elektrode zwischen den beiden Source/Drain-Gebieten liegt; und (t) Ausbilden eines Kontaktstopfens in dem Zwischenschicht-Isolierfilm, wobei der Kontaktstopfen mit den Source/Drain-Gebieten verbunden ist, wobei der Schritt (t) in dem gleichen Schritt wie der Schritt (e) ausgeführt wird und wobei eine Abmessung des Kontaktstopfens in Richtung der Gate-Länge größer als die Abmessung der Gate-Verdrahtungsleitung in Richtung der Gate- Länge ist.
  • Das Verfahren verringert eine Ätzratendifferenz beim Ausbilden eines Kontaktlochs für den Kontaktstopfen und eines Verdrahtungsgrabens für die Gate-Verdrahtungsleitung in dem gleichen Ätzschritt.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:
  • Fig. 1 eine Schnittansicht einer Struktur einer Halbleitervorrichtung gemäß einer ersten bevorzugten Ausführungsform der Erfindung;
  • Fig. 2 eine Schnittansicht eines NMOSFET und eines PMOSFET gemäß der ersten bevorzugten Ausführungsform, die auf dem gleichen SOI-Substrat ausgebildet sind;
  • Fig. 3-12 Schnittansichten von Schritten eines Verfahrens zur Herstellung der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform;
  • Fig. 13 eine Schnittansicht einer Struktur einer Halbleitervorrichtung gemäß einer zweiten bevorzugten Ausführungsform der Erfindung;
  • Fig. 14 eine Draufsicht einer ersten Abwandlung der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform;
  • Fig. 15 eine Draufsicht einer zweiten Abwandlung der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform;
  • Fig. 16 einen Stromlaufplan einer vereinfachten Ersatzschaltung eines Transistors gemäß einer dritten bevorzugten Ausführungsform der Erfindung;
  • Fig. 17 einen Graphen einer Siliciumoxidfilmbreite in Abhängigkeit von einer Abschneidefrequenz und einer maximalen Schwingungsfrequenz im Ergebnis von Messungen an einem Transistor mit einer Gate- Länge von 70 nm;
  • Fig. 18-22 Schnittansichten von Schritten eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß einer vierten bevorzugten Ausführungsform der Erfindung;
  • Fig. 23 eine Schnittansicht einer ersten Abwandlung des Verfahrens zur Herstellung der Halbleitervorrichtung gemäß der vierten bevorzugten Ausführungsform;
  • Fig. 24 eine Schnittansicht einer zweiten Abwandlung des Verfahrens zur Herstellung der Halbleitervorrichtung gemäß der vierten bevorzugten Ausführungsform;
  • Fig. 25 eine Schnittansicht einer dritten Abwandlung des Verfahrens zur Herstellung der Halbleitervorrichtung gemäß der vierten bevorzugten Ausführungsform;
  • Fig. 26 eine Schnittansicht einer Struktur einer Halbleitervorrichtung gemäß einer fünften bevorzugten Ausführungsform der Erfindung;
  • Fig. 27 eine Schnittansicht einer Struktur einer weiteren Halbleitervorrichtung gemäß der fünften bevorzugten Ausführungsform der Erfindung;
  • Fig. 28 einen Graphen einer Versatzisolierfilmbreite in Abhängigkeit von der Verzögerungszeit im Ergebnis von Messungen an einem Transistor mit einer Gate- Länge von 70 nm;
  • Fig. 29 eine Schnittansicht einer Struktur einer Halbleitervorrichtung gemäß einer sechsten bevorzugten Ausführungsform der Erfindung;
  • Fig. 30-35 Schnittansichten von Schritten eines Verfahrens zur Herstellung der Halbleitervorrichtung gemäß der sechsten bevorzugten Ausführungsform;
  • Fig. 36 eine schematische Draufsicht einer Struktur einer Halbleitervorrichtung gemäß einer siebenten bevorzugten Ausführungsform der Erfindung;
  • Fig. 37 eine Schnittansicht der Struktur längs der Linie A1-A1 aus Fig. 36;
  • Fig. 38 eine Schnittansicht der Struktur längs der Linie A2-A2 aus Fig. 36;
  • Fig. 39-43 Schnittansichten von Schritten eines Verfahrens zur Herstellung der Halbleitervorrichtung gemäß der siebenten bevorzugten Ausführungsform;
  • Fig. 44 die bereits erwähnte Schnittansicht einer Struktur einer Halbleitervorrichtung;
  • Fig. 45 die bereits erwähnte Schnittansicht einer Struktur einer weiteren Halbleitervorrichtung; und
  • Fig. 46 die bereits erwähnte schematische Draufsicht einer Oberseitenstruktur der in Fig. 45 gezeigten Halbleitervorrichtung.
    • Erste bevorzugte Ausführungsform
  • Fig. 1 ist eine Schnittansicht einer Struktur einer Halbleitervorrichtung gemäß einer ersten bevorzugten Ausführungsform der Erfindung. Ein SOI-Substrat 4 besitzt eine Mehrschichtstruktur, so daß ein Siliciumsubstrat 1, eine BOX-Schicht 2 und eine Silicium-Einkristallschicht 3 in der genannten Reihenfolge gestapelt sind. Die Silicium-Einkristallschicht 3 kann durch eine polykristalline oder amorphe Siliciumschicht ersetzt sein. In der Siliciumschicht 3 ist teilweise ein Vollisolations-Isolierfilm 5 ausgebildet, der Siliciumoxid enthält. Der Isolations-Isolierfilm 5 verläuft von der Oberseite der Siliciumschicht 3 bis zur Oberseite der BOX-Schicht 2.
  • In einem durch den Isolations-Isolierfilm 5 definierten Vorrichtungsgebiet ist auf unten genauer beschriebene Weise ein MOSFET ausgebildet. Auf der Oberseite der Siliciumschicht 3 ist teilweise ein Siliciumoxidfilm 6 ausgebildet. Auf dem Siliciumoxidfilm 6 ist teilweise eine Gate-Elektrode 7 ausgebildet, die Polysilicium enthält. Ein Abschnitt des Siliciumoxidfilms 6, der unter der Gate-Elektrode 7 liegt, wirkt als Gate-Isolierfilm. Auf jeder Seitenfläche der Gate-Elektrode 7 ist ein Siliciumnitridfilm 9 ausgebildet, wobei ein Siliciumoxidfilm 8 dazwischenliegt. Auf dem Siliciumoxidfilm 6 sind der Siliciumoxidfilm 8 und der Siliciumnitridfilm 9 ausgebildet. Die Breite W1 des Siliciumoxidfilms 8 in Richtung der Gate-Länge (oder in Querrichtung in der Zeichnung) ist größer als die Dicke T1 des Siliciumoxidfilms 6.
  • Die Seitenflächen der Siliciumoxidfilme 8, die mit den Seitenflächen der Gate-Elektrode 7 in Kontakt stehen, werden hier als "Innenseitenflächen" definiert, während ihre Seitenflächen, die mit den Seitenflächen der Gate-Elektroden 7 nicht in Kontakt stehen, als "Außenseitenflächen" definiert werden. Die Seitenflächen der Siliciumnitridfilme 9, die mit den Außenseitenflächen der Siliciumoxidfilme 8 in Kontakt stehen, werden hier als "Innenseitenflächen" definiert, während ihre Seitenflächen, die mit dem Außenseitenflächen der Siliciumoxidfilme 8 nicht in Kontakt stehen, als "Außenseitenflächen" definiert werden.
  • In der Siliciumoxidfilmschicht 3 sind zwei Source/Drain-Gebiete 10 ausgebildet. Ein Gebiet zwischen den beiden Source/Drain-Gebieten 10 ist als Körpergebiet 12 definiert. Jedes der Source/Drain-Gebiete 10 besitzt einen Fortsatz (oder, bei verhältnismäßig niedriger Störstellenkonzentration, ein LDD) 11, der an der Oberseite der Siliciumschicht 3 von unter der Außenseitenfläche eines entsprechenden der Siliciumoxidfilme 8 bis zu dem Körpergebiet 12 reicht.
  • Fig. 2 ist eine Schnittansicht eines NMOSFET und eines PMOSFET gemäß der ersten bevorzugten Ausführungsform, die auf dem gleichen SOI-Substrat 4 ausgebildet sind. Der NMOSFET ist in einem durch den linken Isolations-Isolierfilm 5 und durch den mittleren Isolations-Isolierfilm 5 aus Fig. 2 definierten Vorrichtungsgebiet ausgebildet, während der PMOSFET in einem durch den rechten Isolations-Isolierfilm 5 und durch den mittleren Isolations-Isolierfilm 5 definierten Vorrichtungsgebiet ausgerichtet ist. Der NMOSFET und der PMOSFET besitzen bei der in Fig. 1 gezeigten Struktur völlig gleiche Konstruktion.
  • Die Fig. 3 bis 12 sind Schnittansichten von Schritten eines Verfahrens zur Herstellung der in Fig. 2 gezeigten Halbleitervorrichtung. Wie zunächst in Fig. 3 gezeigt ist, wird das SOI-Substrat 4 vorbereitet und daraufhin in der Siliciumschicht 3 der Isolations-Isolierfilm 5 ausgebildet. Nachfolgend wird mit einem CVD-Prozeß oder mit einem thermischen Oxidationsprozeß auf der gesamten Oberseite der Siliciumschicht 3 und auf der gesamten Oberseite des Isolations-Isolierfilms 5 ein Siliciumoxidfilm 13 ausgebildet. Anstelle des Siliciumoxidfilms 13 können ein Siliciumoxynitridfilm, ein Metalloxidfilm wie etwa Al2O3 oder ein ferroelektrischer Film wie etwa Ta2O5 und BST ausgebildet werden. Nachfolgend wird auf der gesamten Oberfläche des Siliciumoxidfilms 13 mit einem LPCVD-Prozeß ein Polysiliciumfilm 14 mit einer Dicke von etwa 100 nm bis etwa 400 nm ausgebildet. Der Polysiliciumfilm 14 kann mit Störstellen wie etwa P und B dotiert werden. Anstelle des Polysiliciumfilms 14 kann ein Metallfilm wie etwa aus W, Ta und Al ausgebildet werden. Nachfolgend werden mit einem Photolithographieprozeß auf der Oberseite des Polysiliciumfilms 14 teilweise die Photoresists 15a und 15b ausgebildet. Die Photoresists 15a und 15b werden über den Gebieten ausgebildet, in denen die jeweiligen Gate-Elektroden 7a und 7b ausgebildet werden sollen.
  • Wie in Fig. 4 gezeigt ist, wird unter Verwendung der Photoresists 15a und 15b als Ätzmaske ein anisotroper Trockenätzprozeß wie etwa RIE (reaktives Ionenätzen) oder ECR (Elektronenzyklotronresonanz), der eine höhere Ätzrate in Tiefenrichtung des SOI-Substrats 4 zeigt, ausgeführt, um den Polysiliciumfilm 14 zu ätzen. Dabei bleiben ungeätzte Abschnitte des Polysiliciumfilms 14 zurück, die unter den Photoresists 15a und 15b liegen, um die Gate-Elektroden 7a und 7b zu bilden. Der anisotrope Trockenätzprozeß ätzt geringfügig die Oberseite des Siliciumoxidfilms 13. Anschließend werden die Photoresists 15a und 15b entfernt. Die Gate-Elektroden 7a und 7b können durch eine andere Technik zum Ausbilden eines Isolierfilms auf der Oberseite des Polysiliciumfilms 14, Mustern des Isolierfilms mit einem Photolithographieprozeß und einem Ätzprozeß und anisotropes Ätzen des Polysiliciumfilms 14 unter Verwendung des gemusterten Isolierfilms als harte Maske ausgebildet werden.
  • Wie in Fig. 5 gezeigt ist, wird nachfolgend mit einem CVD- Prozeß oder einem thermischen Oxidationsprozeß auf der gesamten Oberseite der resultierenden Struktur ein Siliciumoxidfilm 16 ausgebildet. Anstelle des Siliciumoxidfilms 16 können ein HTO-Film, ein LTO-Film, ein TECS-Film oder ein Plasmaoxidfilm ausgebildet werden.
  • Wie in Fig. 6 gezeigt ist, wird der Siliciumoxidfilm 16 mit einem anisotropen Trockenätzprozeß, der eine höhere Ätzrate in Tiefenrichtung des SOI-Substrats 4 zeigt, geätzt. Dies bildet die Siliciumoxidfilme 8a und 8b auf den Seitenflächen der Gate-Elektroden 7a und 7b aus. In diesem Prozeß kann das Ätzen angehalten werden, bevor die Oberseite des Siliciumoxidfilms 13 und die Oberseiten der Gate-Elektroden 7a und 7b freigelegt sind, so daß der Siliciumoxidfilm 16 auf der Oberseite des Siliciumoxidfilms 13 und auf den Oberseiten der Gate-Elektroden 7a und 7b dünn bleibt.
  • Wie in Fig. 7 gezeigt ist, wird nachfolgend auf einem künftigen PMOSFET-Gebiet mit einem Photolithographieprozeß ein Photoresist 17 ausgebildet. Daraufhin werden unter Verwendung des Photoresists 17 als Implantationsmaske unter den Bedingungen von 1 × 1012 bis 1 × 1014 cm-2 p-Störstellenionen wie etwa B, BF2 und In implantiert, um in der Siliciumschicht 3 in einem künftigen NMOSFET-Gebiet ein (nicht gezeigtes) Paketgebiet auszubilden. Das Paketgebiet wird ausgebildet, um einen von der Vorrichtungsgrößenverkleinerung herrührenden Kurzkanaleffekt zu unterdrücken. Nachfolgend werden unter den Bedingungen von 1 × 1013 bis 1 × 1015 cm-2 n-Ionen 18 wie etwa As, P und Sb implantiert, um in der Siliciumschicht 3 in dem künftigen NMOSFET-Gebiet die Fortsätze 11a auszubilden. In diesem Ionenimplantationsprozeß wirken der Photoresist 17, die Gate-Elektrode 7a, die Siliciumoxidfilme 8a und der Isolations-Isolierfilm 5 als Implantationsmaske. Im Ergebnis werden an der Oberseite der Siliciumschicht 3 mit Ausnahme der Stellen, wo die Gate-Elektrode 7a, die Siliciumoxidfilme 8a und der Isolations-Isolierfilm 5 ausgebildet sind, die Fortsätze 11a ausgebildet, wobei sie aber jeweilige Innenenden (oder Enden an der Seite der Gate-Elektrode 7a) besitzen, die von den Außenseitenflächen der Siliciumoxidfilme 8a nach innen verlaufen.
  • Alternativ kann mit einem CVD-Prozeß vor Ausbilden des Photoresistes 17 und nach Vorsehen der in Fig. 6 gezeigten Struktur auf der gesamten Oberseite der resultierenden Struktur ein Siliciumoxidfilm mit einer vorgegebenen Dicke ausgebildet werden, um dadurch zu steuern, wo das Paketgebiet und die Fortsätze 11a in der Siliciumschicht 3 ausgebildet werden sollen. Bei Unterdrückung des Kurzkanaleffekts durch Einstellen einer Source/Drain-Übergangs-Tiefe, einer Gate-Isolierfilmdicke und dergleichen braucht das Paketgebiet nicht ausgebildet zu werden.
  • Wie in Fig. 8 gezeigt ist, wird nach Entfernen des Photoresists 17 auf dem künftigen NMOSFET-Gebiet mit einem Photolithographieprozeß ein Photoresist 19 ausgebildet. Daraufhin werden unter den Bedingungen von 1 × 1012 bis 1 × 1014 cm-2 unter Verwendung des Photoresists 19 als Implantationsmaske n-Störstellenionen wie etwa As, P und Sb implantiert, um in der Siliciumschicht 3 in dem künftigen PMOSFET-Gebiet ein (nicht gezeigtes) Paketgebiet auszubilden. Nachfolgend werden unter den Bedingungen von 1 × 1012 bis 1 × 1014 cm-2 p-Ionen 20 wie etwa B, BF2 und In implantiert, um in der Siliciumschicht 3 in dem künftigen PMOSFET-Gebiet die Fortsätze 11b auszubilden. In diesem Ionenimplantationsprozeß wirken der Photoresist 19, die Gate-Elektrode 7b, die Siliciumoxidfilme 8b und der Isolations-Isolierfilm 5 als Implantationsmaske. Im Ergebnis werden an der Oberseite der Siliciumschicht 3 mit Ausnahme der Stellen, wo die Gate-Elektrode 7b, die Siliciumoxidfilme 8b und der Isolations-Isolierfilm 5 ausgebildet sind, die Fortsätze 11b ausgebildet, wobei aber ihre jeweiligen Innenenden (oder die Enden an der Seite der Gate-Elektrode 7b) von den Außenflächen der Siliciumoxidfilme 8b nach innen verlaufen. Wie oben erwähnt wurde, kann gesteuert werden, wo das Paketgebiet und die Fortsätze 11b in der Siliciumschicht 3 ausgebildet werden sollen. Wie oben erwähnt wurde, kann außerdem auf die Ausbildung des Paketgebiets verzichtet werden.
  • Wie in Fig. 9 gezeigt ist, wird nach Entfernen des Photoresists 19 auf der gesamten Oberseite der resultierenden Struktur mit einem CVD-Prozeß ein Siliciumnitridfilm 21 ausgebildet. Wie in Fig. 10 gezeigt ist, wird ein anisotroper Trockenätzprozeß ausgeführt, der in Tiefenrichtung des SOI- Substrats 4 eine höhere Ätzrate zeigt, um den Siliciumnitridfilm 21 und den Siliciumoxidfilm 13 in der genannten Reihenfolge zu ätzen, bis die Oberseite der Siliciumschicht 3 freiliegt. Dies bildet die Siliciumnitridfilme 9a und 9b aus, die als Seitenwand-Isolierfilme auf den Außenseiten der Siliciumoxidfilme 8a und 8b dienen. Die Siliciumnitridfilme 9a und 9b werden auf den Siliciumoxidfilmen 6a und 6b ausgebildet.
  • Wie in Fig. 11 gezeigt ist, wird nachfolgend auf dem künftigen PMOSFET-Gebiet mit einem Photolithographieprozeß ein Photoresist 22 ausgebildet. Daraufhin werden unter Verwendung des Photoresists 22 als Implantationsmaske unter den Bedingungen von 1 × 1014 bis 1 × 1016 cm-2 n-Ionen 23 wie etwa As, P und Sb implantiert, um in der Siliciumschicht 3 in dem künftigen NMOSFET-Gebiet die Source/Drain-Gebiete 10a auszubilden. Die Fortsätze 11a werden zu Abschnitten der Source/Drain-Gebiete 10a.
  • Wie in Fig. 12 gezeigt ist, wird nach Entfernen des Photoresists 22 auf dem künftigen NMOSFET-Gebiet mit einem Photolithographieprozeß ein Photoresist 24 ausgebildet. Daraufhin werden unter Verwendung des Photoresists 24 als Implantationsmaske unter den Bedingungen von 1 × 1014 bis 1 × 1016 cm2 p-Ionen 25 wie etwa B, BF2 und In implantiert, um in der Siliciumschicht 3 in dem künftigen PMOSFET-Gebiet die Source/Drain-Gebiete 10b auszubilden. Die Fortsätze 11b werden zu Abschnitten der Source/Drain-Gebiete 10b.
  • Schließlich wird nach Entfernen des Photoresists 24 bei etwa 800 bis 1150°C ein Tempern ausgeführt, um die in die Siliciumschicht 3 eingeführten Störstellen zu aktivieren. Daraufhin werden die Schritte des Ausbildens eines Metallsilicids auf den Oberseiten der Source/Drain-Gebiete 10a, 10b und der Gate-Elektroden 7a, 7b und des Vorsehens von Verdrahtungen ausgeführt, um die Halbleitervorrichtung fertigzustellen.
  • Wie oben diskutiert wurde, werden in dem Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform die Fortsätze 11a und 11b in den in den Fig. 7 und 8 gezeigten Schritten ausgebildet, nachdem in dem in Fig. 6 gezeigten Schritt auf den Seitenflächen der Gate- Elektroden 7a und 7b die verhältnismäßig breiten Siliciumoxidfilme 8a und 8b ausgebildet worden sind. Wie in Fig. 1 gezeigt ist, führt dies zu einem größeren Abstand L1 zwischen den beiden Source/Drain-Gebieten 10 (genauer zwischen den beiden Fortsätzen 11) als dem Abstand L101 (siehe Fig. 44) in der in der Einleitung erwähnten Halbleitervorrichtung.
  • Die dementsprechend erhöhte Basis-Breite eines parasitären Bipolartransistors führt zur Verringerung der Verstärkung des parasitären Bipolartransistors und unterdrückt dadurch Störungen und Schwankungen der Betriebs-Charakteristiken des MOSFET.
  • Außerdem unterdrückt eine verringerte Überlappung zwischen der Gate-Elektrode 7 und den Fortsätzen 11 in der Draufsicht eine Gate-Überlappungskapazität und erreicht so die Steigerung der Betriebsgeschwindigkeit und die Senkung des Leistungsverbrauchs. Außerdem verwendet die Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform anstelle eines üblichen Massesubstrats das SOI-Substrat 4. Da die Oberseiten der Source/Drain-Gebiete 10, wie in Fig. 1 gezeigt ist, mit der BOX-Schicht 2 in Kontakt stehen, besitzt die Halbleitervorrichtung mit dem SOI-Substrat 4 eine niedrigere Source/Drain-Übergangs-Kapazität. Dementsprechend ist die parasitäre Gesamtkapazität der Halbleitervorrichtung mit dem SOI-Substrat 4 niedriger als die der Halbleitervorrichtung mit dem Massesubstrat. Um eine optimale Breite des Siliciumoxidfilms 8 für die Verzögerungszeit zu erhalten, können in dem Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform im Vergleich zu einem Verfahren zur Herstellung der Halbleitervorrichtung mit dem Massesubstrat die breiteren Siliciumoxidfilme 8 ausgebildet werden, die mit den Seitenflächen der Gate-Elektrode 7 in Kontakt stehen. Im Ergebnis verhindert das Verfahren gemäß der ersten bevorzugten Ausführungsform effektiv selbst dann, wenn die Gate-Länge der Gate-Elektrode 7 durch die Vorrichtungsgrößenverringerung verkleinert ist, daß die Gate-Elektrode 7 durch einen Veraschungsprozeß oder durch einen RCA- Reinigungsprozeß abfällt.
  • Wie in den in der Einleitung erwähnten Fig. 44 und 45 gezeigt ist, erhöht das einfache Erhöhen der Dicke des Siliciumoxidfilms 108 den Abstand L101, wodurch aber in dem Schritt der Ionenimplantation zur Ausbildung der Fortsätze 111 eine höhere Implantationsenergie erforderlich ist. Dementsprechend erschwert der größere Bereich der Ionen das Ausbilden der flachen Fortsätze 111 an der Oberseite der Siliciumschicht 103, was zum Auftreten des Kurzkanaleffekts führt. Andererseits können die flachen Fortsätze 11 an der Oberseite der Siliciumschicht 3 mit dem Verfahren gemäß der ersten bevorzugten Ausführungsform ausgebildet werden, um den Kurzkanaleffekt zu unterdrücken.
    • Zweite bevorzugte Ausführungsform
  • Fig. 13 ist eine Schnittansicht einer Struktur einer Halbleitervorrichtung gemäß einer zweiten bevorzugten Ausführungsform der Erfindung. Die in Fig. 13 gezeigte Halbleitervorrichtung besitzt anstelle des in Fig. 1 gezeigten Vollisolations-Isolierfilms 5 einen Teilisolations-Isolierfilm 30. Die restliche Struktur der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform ist ähnlich der entsprechenden Struktur der obenerwähnten und in Fig. 1 gezeigten Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform. Mit Ausnahme dessen, daß anstelle des Isolations-Isolierfilms 5 in dem in Fig. 3 gezeigten Schritt der Isolations-Isolierfilm 30 ausgebildet wird, kann die Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform durch Ausführen der in den Fig. 3 bis 12 gezeigten Schritte hergestellt werden.
  • Die Verwendung des Teilisolations-Isolierfilms 30 ermöglicht, daß das Körpergebiet 12 über einen zwischen der Unterseite des Isolations-Isolierfilms 30 und der Oberseite der BOX- Schicht 2 liegenden Abschnitt der Siliciumschicht 3 von einem (nicht gezeigten) Körperkontaktgebiet an ein festes Potential gebunden wird. Dies unterdrückt einen sogenannten Schwebekörpereffekt wie etwa das Auftreten eines Knickeffekts und von Schwankungen der Verzögerungszeit je nach Betriebsfrequenz.
  • Neben den durch die Halbleitervorrichtung und das Verfahren zu deren Herstellung der ersten bevorzugten Ausführungsform erzeugten Wirkungen erzeugt die Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform die im folgenden beschriebenen Wirkungen. Der erhöhte Abstand L1 führt zu einem verringerten Körperwiderstand in vertikaler Richtung in Fig. 13. Dies verringert ein. Problem, daß sich die Schwellenspannung des MOSFET je nach Abstand von dem Körperkontaktgebiet unterscheidet.
  • Fig. 14 ist eine Draufsicht einer ersten Abwandlung der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform. Die in Fig. 14 gezeigte Halbleitervorrichtung verwendet anstelle des Teilisolations-Isolierfilms 30 den Vollisolations-Isolierfilm 5. Die in dieser Abwandlung verwendete Gate-Elektrode 7 ist ein H-förmiges Gate mit einemMittelabschnitt mit breiteren gegenüberliegenden Endabschnitten. Zum Festsetzen des Potentials des Körpergebiets 12 sind an den jeweiligen Endabschnitten der Gate-Elektrode 7 zwei Körperkontaktgebiete 31 in direktem Kontakt mit dem Körpergebiet 12 ausgebildet.
  • Fig. 15 ist eine Draufsicht einer zweiten Abwandlung der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform. Die in Fig. 15 gezeigte Halbleitervorrichtung verwendet anstelle des Teilisolations-Isolierfilms 30 den Vollisolations-Isolierfilm 5. Die in dieser Abwandlung verwendete Gate-Elektrode 7 ist ein T-förmiges Gate mit einem Mittelabschnitt mit einem breiteren Endabschnitt. Um das Potential des Körpergebiets 12 festzusetzen, ist an dem breiteren Endabschnitt der Gate-Elektrode 7 ein Körperkontaktgebiet 31 in direktem Kontakt mit dem Körpergebiet 12 ausgebildet.
  • Die in den Fig. 14 und 15 gezeigten Halbleitervorrichtungen können die in Fig. 13 gezeigte Querschnittstruktur verwenden, um den Körperwiderstand zu verringern und dadurch das Problem zu verringern, daß sich die Schwellenspannung des MOSFET je nach Abstand von dem Körperkontaktgebiet bzw. von den Körperkontaktgebieten 31 ändert.
    • Dritte bevorzugte Ausführungsform
  • Eine dritte bevorzugte Ausführungsform gemäß der Erfindung beschreibt eine Beziehung zwischen der Gate-Länge der Gate- Elektrode 7 und der Breite W1 des Siliziumoxidfilms 8 in Richtung der Gate-Länge.
  • Fig. 16 ist ein Stromlaufplan einer vereinfachten Ersatzschaltung eines Transistors. In Fig. 16 bezeichnet Rg einen Gate-Widerstand; Ri einen Kanalwiderstand; Rs einen Source- Widerstand; gm eine Steilheit; gds eine Drain-Source-Leitfähigkeit; Cgs eine Gate-Source-Leitfähigkeit; und Cgd eine Gate-Drain-Kapazität. Allgemein sind eine Abschneidefrequenz ft und eine maximale Schwingungsfrequenz fmax Maße für die Leistung eines Transistors. Anhand von Fig. 16 werden die Abschneidefrequenz ft und die maximale Schwingungsfrequenz fmax durch


    ausgedrückt.
  • Wenn die Breite W1 des Siliciumoxidfilms 8 steigt, sinkt wegen einer steigenden effektiven Kanallänge die Steilheit gm.
  • Wie aus Gleichung (1) zu sehen ist, senkt das Steigen der Breite W1 des Siliciumoxidfilms 8 die Abschneidefrequenz ft. Nach Gleichung (2) senkt das Senken der Abschneidefrequenz ft auch die maximale Schwingungsfrequenz fmax. Da die Breite W1 des Siliciumoxidfilms 8 steigt, sinkt aber eine Gate-Drain- Überlappungskapazität (die der obigen Kapazität Cgd entspricht), wobei die Drain-Source-Leitfähigkeit gds wegen des unterdrückten Kurzkanaleffekts ebenfalls sinkt. Somit gibt es eine Abwägung zwischen der Abschneidefrequenz ft und der Gate-Drain-Überlappungskapazität Cgd und der Drain-Source- Leitfähigkeit gds. Somit gibt es einen optimalen Wert für die Breite W1 des Siliciumoxidfilms 8, der die maximale Schwingungsfrequenz fmax verbessert.
  • Fig. 17 ist ein Graph der Breite W1 des Siliciumoxidfilms 8 in Abhängigkeit von einer Abschneidefrequenz ft und einer maximalen Schwingungsfrequenz fmax im Ergebnis von Messungen an einem Transistor mit einer Gate-Länge Lg = 70 nm. Um zu verhindern, daß die Gate-Elektrode 7 durch einen Veraschungsprozeß- oder durch einen RCA-Reinigungsprozeß abfällt, ist es wünschenswert, daß die Breite W1 des Siliciumoxidfilms 8 größer ist. Wenn die Breite W1 des Siliciumoxidfilms 8 zu groß ist, sinkt aber, wie in Fig. 17 gezeigt ist, die maximale Schwingungsfrequenz fmax. Somit ist es wünschenswert, die Breite W1 des Siliciumoxidfilms 8 im Licht der stabilen Ausbildung der Gate-Elektrode 7 und der Unterdrückung des Sinkens der maximalen Schwingungsfrequenz fmax auf etwa 20 nm einzustellen. In diesem Fall ist das Verhältnis der Gate- Länge Lg zur Breite W1 des Siliciumoxidfilms 8 gleich 1 : 2/7.
  • Nachfolgend wird eine Situation betrachtet, in der die Größe der Gate-Elektrode 7 verringert ist. Angesichts des Skalierungsgesetzes sollte die Breite W1 des Siliciumoxidfilms 8, wenn die Gate-Länge Lg mit weiterer Größenverringerung sinkt, dementsprechend ebenfalls sinken. Allerdings verwendet die Ionenimplantation zur Ausbildung der Fortsätze 11 derzeit Sub-keV-Implantationsenergie, wobei es schwierig ist, die Implantationsenergie weiter zu senken. Zur Wärmebehandlung werden momentan RTA-Techniken (thermische Schnellausheiltechniken) verwendet, wobei es ebenfalls schwierig ist, die Zeitdauer für die Wärmebehandlung weiter zu verkürzen. Aus diesen Gründen bestehen selbst dann, wenn die Gate-Elektrode 7 eine verringerte Größe besitzt und davon ausgegangen wird, daß sich das Source/Drain-Profil nicht stark ändert, die Schwierigkeiten darin, die flachen Source/Drain-Gebiete 10 in Übereinstimmung mit dem Skalierungsgesetz auszubilden. Ferner erhöht das Senken der Breite W1 des Siliciumoxidfilms 8 in Übereinstimmung mit dem Skalierungsgesetz die Gate-Überlappungskapazität, wodurch die Betriebsgeschwindigkeit des Transistors sinkt. Aus den obenerwähnten Gründen wird betrachtet, daß der optimale Wert für die Breite W1 des Siliciumoxidfilms 8 selbst dann, wenn die Vorrichtungsgröße weiter verringert wird, bei 20 nm bleibt. Somit beträgt der optimale Wert für die Breite W1 des Siliciumoxidfilms 8 selbst im Fall einer Größenverringerung auf die kürzeste Gate-Länge (Lg = 20 nm), die ermöglicht, daß der MOS-Transistor arbeitet, etwa 20 nm, wobei das Verhältnis der Gate-Länge Lg zur Breite W1 des Siliciumoxidfilms 8 in diesem Fall 1 : 1 ist.
  • Somit kann die Halbleitervorrichtung gemäß der dritten bevorzugten Ausführungsform, in der die Breite W1 des Siliciumoxidfilms 8 im Bereich des 2/7- bis 1-fachen der Gate-Länge Lg der Gate-Elektrode 7 eingestellt ist, die stabile Ausbildung der Gate-Elektrode 7 erreichen und die Verringerung der maximalen Schwingungsfrequenz fmax unterdrücken.
    • Vierte bevorzugte Ausführungsform
  • Die Fig. 18 bis 22 sind Schnittansichten von Schritten eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß einer vierten bevorzugten Ausführungsform der Erfindung. Wie zunächst in Fig. 18 gezeigt ist, wird mit dem in der ersten bevorzugten Ausführungsform beschriebenen Prozeß die Gate- Elektrode 7 ausgebildet, während anschließend auf der gesamten Oberseite der resultierenden Struktur mit einem CVD-Prozeß der Siliciumoxidfilm 16 ausgebildet wird.
  • Wie in Fig. 19 gezeigt ist, wird der Siliciumoxidfilm 16 mit einem anisotropen Trockenätzprozeß geätzt, der in Tiefenrichtung des SOI-Substrats 4 eine höhere Ätzrate zeigt. Dies bildet auf den Seitenflächen der Gate-Elektrode 7 die Siliciumoxidfilme 8 aus. Der anisotrope Trockenätzprozeß zur Ausbildung der Siliciumoxidfilme 8 wird fortgesetzt, um die durch das Ätzen des Siliciumoxidfilms 16 freiliegende Oberseite der Siliciumschicht 3 zu überätzen. Das Ätzen führt zu Beschädigungen, die Defekte an der Oberseite der Siliciumschicht 3 erzeugen.
  • Wie in Fig. 20 gezeigt ist, werden an der Oberseite der Siliciumschicht 3 mit einem Ionenimplantationsprozeß die Fortsätze 11 ausgebildet. Wie in Fig. 21 gezeigt ist, werden auf der Oberseite der resultierenden Struktur mit einem CVD-Prozeß in der genannten Reihenfolge ein Siliciumoxidfilm und ein Siliciumnitridfilm ausgebildet. Nachfolgend wird ein anisotroper Trockenätzprozeß ausgeführt, der eine höhere Ätzrate in Tiefenrichtung des SOI-Substrats 4 zeigt, um den Siliciumoxidfilm und den Siliciumnitridfilm zu ätzen, bis die Oberseite der Siliciumschicht 3 freiliegt. Dies bildet die Siliciumoxidfilme 40 und die Siliciumnitridfilme 9 an den Außenseiten der Siliciumoxidfilme 8 aus. Wie in Fig. 22 gezeigt ist, werden in der Siliciumschicht 3 mit einem Ionenimplantationsprozeß die Source/Drain-Gebiete 10 ausgebildet.
  • Wie oben diskutiert wurde, ätzt der Ätzprozeß zur Ausbildung der Siliciumoxidfilme 8 in dem Verfahren zur Herstellung der Halbleitervorrichtung gemäß der vierten bevorzugten Ausführungsform auch die Oberseite der Siliciumschicht 3, um Defekte an der Oberseite der Siliciumschicht 3 zu erzeugen. Im Ergebnis wirken die Defekte als Lebensdauerbegrenzer für den parasitären Bipolartransistor, die die Verstärkung des parasitären Bipolartransistors verringern. Die Technik der vierten bevorzugten Ausführungsform ist auch auf die ersten drei bevorzugten Ausführungsformen anwendbar.
  • Fig. 23 ist eine Schnittansicht einer ersten Abwandlung des Verfahrens zur Herstellung der Halbleitervorrichtung gemäß der vierten bevorzugten Ausführungsform. Auf der Oberseite der Siliciumschicht 3 werden die in Fig. 21 gezeigten Siliciumnitridfilme 9 ausgebildet, wobei die Siliciumoxidfilme 40 dazwischenliegen. Dagegen werden die Siliciumnitridfilme 9 in der ersten Abwandlung der vierten bevorzugten Ausführungsform direkt auf der Oberseite der Siliciumschicht 3 ausgebildet. Die Technik der ersten Abwandlung der vierten bevorzugten Ausführungsform ist ebenso auf die ersten vier bevorzugten Ausführungsformen anwendbar.
  • An der Grenzfläche zwischen der Unterseite der Siliciumnitridfilme 9 und der Oberseite der Siliciumschicht 3 verursachte Belastungen erzeugen in der ersten Abwandlung der vierten bevorzugten Ausführungsform weitere Lebensdauerbegrenzer an der Oberseite der Siliciumschicht 3, die die Verstärkung des parasitären Bipolartransistors weiter verringern. Dies unterdrückt den Schwebekörpereffekt, der bei SOI- Vorrichtungen ein Problem darstellt. Die Unterdrückung des Schwebekörpereffekts bewirkt die Vorteile der Unterdrückung eines Übergangseffekts, eines Knickeffekts und eines Effekts heißer Träger und verbessert die Stromansteuerfähigkeit.
  • Fig. 24 ist eine Schnittansicht einer zweiten Abwandlung des Verfahrens zur Herstellung der Halbleitervorrichtung gemäß der vierten bevorzugten Ausführungsform. Der anisotrope Trockenätzprozeß zur Ausbildung der Siliciumnitridfilme 9 in der in den Fig. 22 und 23 gezeigten Technik wird angehalten, wenn die Oberseite der Siliciumschicht 3 freiliegt. Andererseits überätzt der anisotrope Trockenätzprozeß zur Ausbildung der Siliciumnitridfilme 9 in der zweiten Abwandlung der vierten bevorzugten Ausführungsform auch die Oberseite der Siliciumschicht 3. Die Technik der zweiten Abwandlung der vierten bevorzugten Ausführungsform ist ebenso auf die ersten vier bevorzugten Ausführungsformen und auf die erste Abwandlung der vierten bevorzugten Ausführungsform anwendbar.
  • In der zweiten Abwandlung der vierten bevorzugten Ausführungsform erzeugt das Ätzen der Oberseite der Siliciumschicht auch beim Ausbilden der Siliciumnitridfilme 9 mehr Lebensdauerunterdrücker an der Oberseite der Siliciumschicht 3, die die Verstärkung des parasitären Bipolartransistors weiter verringern.
  • Fig. 25 ist eine Schnittansicht einer dritten Abwandlung des Verfahrens zur Herstellung der Halbleitervorrichtung gemäß der vierten bevorzugten Ausführungsform. In der dritten Abwandlung der vierten bevorzugten Ausführungsform werden nach Ausbildung der Source/Drain-Gebiete 10 in der Siliciumschicht 3 durch Silicidierung der Oberseite der Source/Drain-Gebiete 10 in der Siliciumschicht 3 die Metallsilicidschichten 45 ausgebildet. Der Silicidierungsprozeß führt zur Silicidierung der Oberseite der Gate-Elektrode 7 sowie zur Ausbildung einer Metallsilicidschicht 46. Die Technik der dritten Abwandlung der vierten bevorzugten Ausführungsform ist ebenso auf die ersten vier bevorzugten Ausführungsformen und auf die erste und zweite Abwandlung der vierten bevorzugten Ausführungsform anwendbar.
  • In der dritten Abwandlung der vierten bevorzugten Ausführungsform erzeugt die Silicidierung der Oberseite der Source/Drain-Gebiete 10 mehr Lebensdauerunterdrücker an der Oberseite der Siliciumschicht 3, die die Verstärkung des parasitären Bipolartransistors weiter verringern.
  • Die ersten drei Abwandlungen der vierten bevorzugten Ausführungsform sollen eine große Anzahl von Lebensdauerbegrenzern an der Oberseite der Siliciumschicht 3 erzeugen, die die Verstärkung des parasitären Bipolartransistors verringern. Allerdings besitzt die Erhöhung der Anzahl der Lebensdauerunterdrücker den Nachteil, daß der Übergangsleckstrom steigt. Somit muß in Anbetracht sowohl des Vorteils der Erhöhung der Betriebsgeschwindigkeit durch Unterdrücken des Schwebekörpereffekts als auch des Nachteils des von dem steigenden Übergangsleckstrom herrührenden steigenden Leistungsverbrauchs eine optimale Struktur ausgewählt werden.
    • Fünfte bevorzugte Ausführungsform
  • In der in Fig. 2 gezeigten Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform ist die Breite der Siliciumoxidfilme 8a des NMOSFET gleich der Breite der Siliciumoxidfilme 8b des PMOSFET. Gemäß der fünften bevorzugten Ausführungsform der Erfindung wird eine Halbleitervorrichtung beschrieben, bei der diese Breiten je nach Zweck verschieden voneinander sind.
  • Fig. 26 ist eine Schnittansicht einer Struktur einer Halbleitervorrichtung gemäß der fünften bevorzugten Ausführungsform der Erfindung. Die in Fig. 26 gezeigte Struktur enthält anstelle der in Fig. 2 gezeigten Siliciumoxidfilme 8b die Siliciumoxidfilme 8bb, deren Breite W3 kleiner als die Breite W1 der Siliciumoxidfilme 8a ist. Dementsprechend ist ein Abstand L3 zwischen den beiden Source/Drain-Gebieten 10b kürzer als der Abstand L1 zwischen den beiden Source/Drain-Gebieten 10a. Die Siliciumoxidfilme 8bb mit der kleineren Breite können beispielsweise durch Naßätzen der Siliciumoxidfilme 8b in dem in Fig. 8 gezeigten Schritt hergestellt werden.
  • Fig. 27 ist eine Schnittansicht einer Struktur einer weiteren Halbleitervorrichtung gemäß der fünften bevorzugten Ausführungsform der Erfindung. Die in Fig. 27 gezeigte Struktur enthält anstelle der in Fig. 2 gezeigten Siliciumoxidfilme 8a die Siliciumoxidfilme 8aa, deren Breite W4 kleiner als die Breite W1 der Siliciumoxidfilme 8b ist. Dementsprechend ist ein Abstand L4 zwischen den beiden Source/Drain-Gebieten 10a kürzer als der Abstand L1 zwischen den beiden Source/Drain- Gebieten 10b. Die Siliciumoxidfilme 8aa mit der kleineren Breite können beispielsweise durch Naßätzen der Siliciumoxidfilme 8a in dem in Fig. 7 gezeigten Schritt hergestellt werden.
  • Da der parasitäre Bipolartransistor leicht durch Löcher betrieben wird, die durch Stoßionisation in der Nähe des Drains in dem NMOSFET erzeugt werden, neigt das Problem des Schwebekörpereffekts dazu, eher in dem NMOSFET als in dem PMOSFET aufzutreten. Dementsprechend wird das Problem des Schwebekörpereffekts in dem NMOSFET dadurch verringert, daß die Breite der Siliciumoxidfilme 8a des NMOSFET wie in der in Fig. 26 gezeigten Halbleitervorrichtung größer als die der Siliciumoxidfilme 8bb des PMOSFET gemacht wird, wodurch die Betriebsgeschwindigkeit und die Stromansteuerfähigkeit verbessert werden.
  • Der Kurzkanaleffekt neigt eher dazu, in dem PMOSFET als in dem NMOSFET aufzutreten. Dadurch wird das Auftreten des Kurzkanaleffekts in dem PMOSFET dadurch unterdrückt, daß die Breite der Siliciumoxidfilme 8b des PMOSFET wie in der in Fig. 27 gezeigten Halbleitervorrichtung größer als die der Siliciumoxidfilme 8aa des NMOSFET gemacht wird. Dies verbessert die Roll-off-Charakteristik des PMOSFET und unterdrückt so das Steigen des Sperrstroms, wodurch die Senkung des Leistungsverbrauchs erreicht wird.
    • Sechste bevorzugte Ausführungsform
  • In Fig. 17 ist die Beziehung zwischen der Breite W1 des als Versatzisolierfilm dienenden Siliciumoxidfilms 8 und der Abschneidefrequenz ft und der maximalen Schwingungsfrequenz fmax gezeigt. Obgleich im folgenden typischerweise die analogen Schaltungen beschrieben werden, werden die Abschneidefrequenz ft und die maximale Schwingungsfrequenz fmax als Indikator verwendet, der die Leistung der analogen Schaltungen und der Hochfrequenzschaltungen angibt. Beispiele der analogen Schaltungen umfassen eine PLL-Schaltung (Phasenregelschleifenschaltung) und einen Leseverstärker. Andererseits wird eine Inverterverzögerungszeit tpd häufig als Maß für die Leistung digitaler Schaltungen verwendet. Die Verzögerungszeit tpd wird als


    ausgedrückt, wobei C die Gesamtkapazität, VDD eine Stromversorgungsspannung und I die Stromansteuerfähigkeit ist.
  • Fig. 28 ist ein Graph der Breite W1 des Versatzisolierfilms in Abhängigkeit von der Verzögerungszeit tpd als Ergebnis von Messungen an einem Transistor mit einer Gate-Länge Lg = 70 nm. Aus dem Graphen ist zu sehen, daß die Verzögerungszeit tpd um so kürzer ist, je kleiner die Breite W1 des Versatzisolierfilms ist.
  • Wie aus Gleichung (3) zu sehen ist, erhöht das Senken der Breite des Versatzisolierfilms die Gate-Überlappungskapazität und dadurch die Gesamtkapazität C. Dies sollte die Verzögerungszeit tpd erhöhen. Allerdings sinkt mit der Breite des Versatzisolierfilms auch die effektive Kanallänge, wodurch die Stromansteuerfähigkeit I steigt. Dieser Einfluß macht sich stärker als der der Erhöhung der Gesamtkapazität C bemerkbar. Wie in Fig. 28 gezeigt ist, wird die Verzögerungszeit tpd im Ergebnis um so kürzer, je kleiner die Breite W1 des Versatzisolierfilms ist.
  • Anhand des vorstehenden zeigen die digitalen Schaltungen, daß die Verzögerungszeit tpd um so kürzer wird, je kleiner die Breite des Versatzisolierfilms ist, was seinerseits die Leistung der Schaltungen verbessert. Somit gibt es einen Unterschied in bezug auf den optimalen Wert für die Breite des Versatzisolierfilms zwischen einem Transistor, der eine analoge Schaltung (oder eine Hochfrequenzschaltung) bildet, und einem Transistor, der eine digitale Schaltung bildet. Anhand dieser Tatsachen wird eine Halbleitervorrichtung beschrieben, die eine analoge Schaltung (oder eine Hochfrequenzschaltung) und eine digitale Schaltung enthält, die beide auf dem gleichen Substrat ausgebildet sind, wobei gemäß der sechsten bevorzugten Ausführungsform der Erfindung zwischen der Breite des Versatzisolierfilms eines Transistors, der die analoge Schaltung (oder die Hochfrequenzschaltung) bildet, und der Breite des Versatzisolierfilms eines Transistors, der die digitale Schaltung bildet, ein Unterschied erzeugt wird. Die Struktur gemäß der sechsten bevorzugten Ausführungsform ist auf die Halbleitervorrichtung gemäß den ersten vier bevorzugten Ausführungsformen anwendbar.
  • Fig. 29 ist eine Schnittansicht einer Struktur der Halbleitervorrichtung gemäß der sechsten bevorzugten Ausführungsform. Das SOI-Substrat 4 besitzt ein Digitalschaltungsgebiet, in dem die digitale Schaltung ausgebildet ist, und ein Analogschaltungsgebiet, in dem die analoge Schaltung ausgebildet ist. Das Digitalschaltungsgebiet und das Analogschaltungsgebiet sind mit einem Isolations-Isolierfilm 50 mit einem Vollisolationsabschnitt 51, der teilweise auf seiner Oberfläche ausgebildet ist, elektrisch gegeneinander isoliert.
  • Zunächst wird das Digitalschaltungsgebiet beschrieben. In einem durch die Isolations-Isolierfilme 30 und 50 definierten Vorrichtungsgebiet ist ein MOSFET ausgebildet, der die digitale Schaltung bildet. Der MOSFET besitzt eine Gate-Elektrode 53 aus Polysilicium, die auf der Oberseite der Siliciumschicht 3 ausgebildet ist, wobei ein Gate-Oxidfilm 52 aus Siliciumoxid dazwischenliegt; ein Körpergebiet 58, das in der Siliciumschicht 3 unter der Gate-Elektrode 53 ausgebildet ist; und zwei Source/Drain-Gebiete 60, die in der Siliciumschicht 3 ausgebildet sind, wobei das Körpergebiet 58 dazwischenliegt. Die beiden Source/Drain-Gebiete 60 besitzen zwei Fortsätze 59, die jeweils an der Oberseite der Siliciumschicht 3 ausgebildet sind und bis unter die Gate-Elektrode 53 verlaufen.
  • In Kontakt mit jeder Seitenfläche der Gate-Elektrode 53 ist ein Siliciumoxidfilm 54 ausgebildet, der als Versatzisolierfilm dient. Außerhalb des Siliciumoxidfilms 54 ist ein Siliciumoxidfilm 55 ausgebildet, während außerhalb des Silciumoxidfilms 55 eine Seitenwand, die einen Siliciumoxidfilm 56 und einen Siliciumnitridfilm 57 enthält, ausgebildet ist.
  • Nachfolgend wird das Analogschaltungsgebiet beschrieben. In einem durch die Isolations-Isolierfilme 30 und 50 definierten Vorrichtungsgebiet ist ein MOSFET ausgebildet, der die analoge Schaltung bildet. Der MOSFET besitzt eine Gate-Elektrode 63 aus Polysilicium, die auf der Oberseite der Siliciumschicht 3 ausgebildet ist, wobei ein Gate-Oxidfilm 62 aus Siliciumoxid dazwischenliegt; ein Körpergebiet 68, das in der Siliciumschicht 3 unter der Gate-Elektrode 63 ausgebildet ist; und zwei Source/Drain-Gebiete 70, die in der Siliciumschicht 3 ausgebildet sind, wobei das Körpergebiet 68 dazwischenliegt. Die beiden Source/Drain-Gebiete 70 besitzen zwei Fortsätze 69, die jeweils an der Oberseite der Silicium- Schicht 3 ausgebildet sind und bis unter die Gate-Elektrode 63 verlaufen. Die Gate-Länge der Gate-Elektrode 63 ist gleich der Gate-Länge der Gate-Elektrode 53.
  • In Kontakt mit jeder Seitenfläche der Gate-Elektrode 63 ist ein Siliciumoxidfilm 64 ausgebildet, der als erster Versatzisolierfilm dient. Außerhalb des Siliciumoxidfilms 64 ist ein Siliciumoxidfilm 65 ausgebildet, der als zweiter Versatzisolierfilm dient. Die Dicke des Siliciumoxidfilms 64 ist gleich der Dicke des Siliciumoxidfilms 54, und die Dicke des Siliciumoxidfilms 65 ist gleich der Dicke des Siliciumoxidfilms 55. Außerhalb des Siliciumoxidfilms 65 ist eine Seitenwand ausgebildet, die einen Siliciumoxidfilm 66 und einen Siliciumnitridfilm 67 enthält.
  • Der Betrag (oder eine Abmessung K1) der Überlappung zwischen der Gate-Elektrode 53 und den Fortsätzen 59 in der Draufsicht (oder von oberhalb der Gate-Elektrode aus gesehen) ist größer als der Betrag (oder eine Abmessung K2) der Überlappung zwischen der Gate-Elektrode 63 und den Fortsätzen 69 in der Draufsicht. Im Ergebnis ist die effektive Kanallänge des MOSFET, der in dem Digitalschaltungsgebiet ausgebildet ist, kleiner als die des MOSFET, der in dem Analogschaltungsgebiet ausgebildet ist.
  • Die Fig. 30 bis 35 sind Schnittansichten von Schritten eines Verfahrens zur Herstellung der Halbleitervorrichtung gemäß der sechsten bevorzugten Ausführungsform. Wie zunächst in Fig. 30 gezeigt ist, wird das SOI-Substrat 4 vorbereitet, woraufhin in der Siliciumschicht 3 die Isolations-Isolierfilme 30 und 50 ausgebildet werden.
  • Wie in Fig. 31 gezeigt ist, wird auf der gesamten Oberseite der Siliciumschicht 3 und auf den gesamten Oberseiten der Isolations-Isolierfilme 30, 50 mit einem CVD-Prozeß oder mit einem thermischen Oxidationsprozeß ein Siliciumoxidfilm ausgebildet. Anstelle des Siliciumoxidfilms können ein Siliciumoxynitridfilm, ein Metalloxidfilm wie etwa Al2O3 oder ein ferroelektrischer Film wie etwa Ta2O5 und BST ausgebildet werden. Nachfolgend wird auf der gesamten Oberseite des Siliciumoxidfilms mit einem LPCVD-Prozeß ein Polysiliciumfilm mit einer Dicke von etwa 100 nm bis etwa 400 nm ausgebildet. Der Polysiliciumfilm kann mit Störstellen wie etwa P und B dotiert werden. Anstelle des Polysiliciumfilms kann ein Metallfilm wie etwa W, Ta und Al ausgebildet werden. Nachfolgend werden der Polysiliciumfilm und der Siliciumoxidfilm mit einem Photolithographieprozeß und mit einem anisotropen Ätzprozeß gemustert, um die Gate-Elektroden 53, 63 und die Gate-Oxidfilme 52, 62 auszubilden.
  • Nachfolgend wird auf der gesamten Oberseite der resultierenden Struktur ein Siliciumoxidfilm mit einer Dicke von mehreren Nanometern bis mehreren zehn Nanometern ausgebildet und mit einem anisotropen Trockenätzprozeß, der in Tiefenrichtung des SOI-Substrats 4 eine höhere Ätzrate zeigt, geätzt. Dadurch werden der Siliciumoxidfilm 54 in Kontakt mit jeder Seitenfläche der Gate-Elektrode 53 und der Siliciumoxidfilm 64 in Kontakt mit jeder Seitenfläche der Gate-Elektrode 63 ausgebildet. Der Siliciumoxidfilm 54 wirkt in einem späteren Schritt als der Versatzisolierfilm für die Ausbildung der Fortsätze 59. Der Siliciumoxidfilm 64 wirkt in einem späteren Schritt als der erste Versatzisolierfilm für die Ausbildung der Fortsätze 69.
  • Wie in Fig. 32 gezeigt ist, wird nachfolgend in dem Analogschaltungsgebiet mit einem Photolithographieprozeß auf der Siliciumschicht 3 ein Photoresist 71 ausgebildet, der die Gate-Elektrode 63 und den Siliciumoxidfilm 64 bedeckt. Daraufhin werden Störstellenionen wie etwa As, P und Sb (zur Ausbildung eines NMOS-Transistors) implantiert, um an der Oberseite der Siliciumschicht 3 in dem Digitalschaltungsgebiet die Fortsätze 59 auszubilden.
  • Wie in Fig. 33 gezeigt ist, wird nach Entfernen des Photoresists 71 auf der gesamten Oberseite der resultierenden Struktur ein Siliciumoxidfilm mit einer Dicke von mehreren zehn Nanometern ausgebildet und mit einem anisotropen Trockenätzprozeß, der in Tiefenrichtung des SOI-Substrats 4 eine höhere Ätzrate besitzt, geätzt. Dies bildet den Siliciumoxidfilm 55 außerhalb des Siliciumoxidfilms 54 und den Siliciumoxidfilm 65 außerhalb des Siliciumoxidfilms 64 aus. Der Siliciumoxidfilm 65 wirkt in einem späteren Schritt als der zweite Versatzisolierfilm für die Ausbildung der Fortsätze 69.
  • Wie in Fig. 34 gezeigt ist, wird nachfolgend auf der Siliciumschicht 3 in dem Digitalschaltungsgebiet mit einem Photolithographieprozeß ein Photoresist 72 ausgebildet, der die Gate-Elektrode 53 und die Siliciumoxidfilme 54, 55 bedeckt. Daraufhin werden Störstellenionen wie etwa As, P und Sb (zur Ausbildung eines NMOS-Transistors) implantiert, um die Fortsätze 69 an der Oberseite der Siliciumschicht 3 in dem Analogschaltungsgebiet auszubilden.
  • Wie in Fig. 35 gezeigt ist, werden nach Entfernen des Photoresists 72 auf der gesamten Oberseite der resultierenden Struktur in der genannten Reihenfolge ein Siliciumoxidfilm und ein Siliciumnitridfilm ausgebildet. Nachfolgend wird ein anisotroper Trockenätzprozeß ausgeführt, um den Siliciumoxidfilm und den Siliciumnitridfilm zu ätzen, bis die Oberseite der Siliciumschicht 3 freiliegt. Dadurch werden die Seitenwand, die außerhalb des Siliciumoxidfilms 55 den Siliciumoxidfilm 56 und den Siliciumnitridfilm 57 enthält, und die Seitenwand, die und außerhalb des Siliciumoxidfilms 65 den Siliciumoxidfilm 66 und den Siliciumnitridfilm 67 enthält, ausgebildet. Diese Seitenwände wirken in einem späteren Schritt als Implantationsmaske zur Ausbildung der Source/Drain-Gebiete 60, 70.
  • Nachfolgend werden in die Siliciumschicht 3 mit einem Ionenimplantationsprozeß Störstellen wie etwa As, P und Sb (zur Ausbildung eines NMOS-Transistors) eingeführt, um die Source/Drain-Gebiete 60, 70 auszubilden. Die obenerwähnten Schritte liefern die in Fig. 29 gezeigte Struktur.
  • In dem wie obenbeschriebenen Verfahren zur Herstellung der Halbleitervorrichtung gemäß der sechsten bevorzugten Ausführungsform wird der Siliciumoxidfilm 54 beim Ausführen der Ionenimplantation zum Ausbilden der Fortsätze 59 in dem Digitalschaltungsgebiet als der Versatzisolierfilm verwendet. Andererseits werden in dem Analogschaltungsgebiet beim Ausführen der Ionenimplantation zum Ausbilden der Fortsätze 69 die Siliciumoxidfilme 64 und 65 als die Versatzisolierfilme verwendet. Im Ergebnis ist in der Halbleitervorrichtung gemäß der sechsten bevorzugten Ausführungsform der Betrag (oder die Abmessung K1) der Überlappung zwischen der Gate-Elektrode 53 und den Fortsätzen 59 in der Draufsicht größer als der Betrag (oder die Abmessung K2) der Überlappung zwischen der Gate- Elektrode 63 und den Fortsätzen 69 in der Draufsicht. Dies sichert für den Transistor, der die analoge Schaltung (oder die Hochfrequenzschaltung) bildet, den optimalen Wert für die Breite des Versatzisolierfilms und verringert gleichzeitig die effektive Kanallänge, um die Verzögerungszeit tpd zu verkürzen und dadurch die Leistung des Transistors, der die digitale Schaltung bildet, zu verbessern.
  • Obgleich die Verringerung der effektiven Kanallänge dazu neigt, daß in dem Transistor, der die digitale Schaltung bildet, der Kurzkanaleffekt auftritt, ist der Einfluß des Kurzkanaleffekts in der digitalen Schaltung weniger problematisch als in der analogen Schaltung.
  • Die sechste bevorzugte Ausführungsform wurde oben beispielhaft anhand der Ausbildung des NMOS-Transistors beschrieben. Die Technik der sechsten bevorzugten Ausführungsform ist aber auch auf die Ausbildung von PMOS- und CMOS-Transistoren anwendbar. Dies trifft auch auf die im folgenden beschriebene siebente bevorzugte Ausführungsform der Erfindung zu.
    • Siebente bevorzugte Ausführungsform
  • Aus dem Ausdruck (2) geht hervor, daß die Steigerung der maximalen Schwingungsfrequenz fmax durch Verringern des Gate- Widerstands Rg erreicht werden kann. In der siebenten bevorzugten Ausführungsform der Erfindung wird eine Gate-Struktur beschrieben, die den Gate-Widerstand verringern kann. Die Gate-Struktur gemäß der siebenten bevorzugten Ausführungsform ist auch auf die Halbleitervorrichtung der ersten sechs bevorzugten Ausführungsformen anwendbar.
  • Fig. 36 ist eine schematische Draufsicht einer Struktur einer Halbleitervorrichtung gemäß der siebenten bevorzugten Ausführungsform der Erfindung. Auf den gegenüberliegenden Seiten einer Gate-Elektrode 75 sind zwei Source/Drain-Gebiete 76 ausgebildet. In Kontakt mit den Source/Drain-Gebieten 76 sind mehrere Kontaktstopfen 77 ausgebildet.
  • Fig. 37 ist eine Schnittansicht der Struktur längs der Linie A1-A1 aus Fig. 36. Fig. 38 ist eine Schnittansicht der Struktur längs der Linie A2-A2 aus Fig. 36. Wie in Fig. 37 gezeigt ist, ist auf der Oberseite der Siliciumschicht 3 ein Polysiliciumfilm 79 ausgebildet, wobei ein Gate-Oxidfilm 78 aus Siliciumoxid dazwischenliegt. Auf dem Polysiliciumfilm 79 ist eine Metallsilicidschicht 80 ausgebildet, wobei der Polysiliciumfilm 79 und die Metallsilicidschicht 80 die Gate-Elektrode 75 bilden. Auf jeder Seitenfläche der Gate-Elektrode 75 ist eine Seitenwand 83 ausgebildet, die einen Siliciumoxidfilm 81 und einen Siliciumnitridfilm 82 enthält. Auf einer von der Gate-Elektrode 75 aus gegenüberliegenden Seitenfläche der Seitenwand 83 ist eine Seitenwand 86 ausgebildet, die einen Siliciumoxidfilm 84 und einen Siliciumnitridfilm 85 enthält.
  • In der Siliciumschicht 3 ist unter der Gate-Elektrode 75 ein Körpergebiet 88 ausgebildet. In der Siliciumschicht 3 sind die beiden Source/Drain-Gebiete 76 ausgebildet, wobei das Körpergebiet 88 dazwischenliegt. Die beiden Source/Drain-Gebiete 76 besitzen zwei Fortsätze 87, die jeweils an der Oberseite der Silciumschicht 3 ausgebildet sind und bis unter die Gate-Elektrode 75 reichen. Auf der Oberseite der Source/Drain-Gebiete 76 ist mit Ausnahme der Stellen, wo die Seitenwände 83 und 86 ausgebildet sind, eine Metallsilicidschicht 89 ausgebildet.
  • Auf der Siliciumschicht 3 ist ein Zwischenschicht-Isolierfilm 90 aus Siliciumoxid ausgebildet, der den MOSFET bedeckt. Durch den Zwischenschicht-Isolierfilm 90 sind die Kontaktstopfen 77 aus Metall ausgebildet, die von der Oberseite des Zwischenschicht-Isolierfilms 90 bis zur Oberseite der Metallsilicidschicht 89 reichen. Auf der Oberseite des Zwischenschicht-Isolierfilms 90 ist eine Metallverdrahtungsleitung 91 aus Metall wie etwa Aluminium und Kupfer ausgebildet, die mit den Kontaktstopfen 77 in Kontakt steht. Durch den Zwischenschicht-Isolierfilm 90 ist eine Gate-Verdrahtungsleitung 92 aus Metall ausgebildet, die von der Oberseite des Zwischenschicht-Isolierfilms 90 bis zu den Oberseiten der Metallsilicidschicht 80 und der Seitenwand 83 reicht. Eine Abmessung der Gate-Verdrahtungsleitung 92 in Richtung der Gate-Länge ist größer als die Gate-Länge der Gate-Elektrode 75.
  • Wie in Fig. 38 gezeigt ist, steht die Gate-Verdrahtungsleitung 92 mit der Oberseite der Gate-Elektrode 75 in Kontakt und verläuft sie in der gleichen Richtung wie diese.
  • Die Fig. 39 bis 43 sind Schnittansichten von Schritten eines Verfahrens zur Herstellung der Halbleitervorrichtung gemäß der siebenten bevorzugten Ausführungsform. Wie in Fig. 39 gezeigt ist, wird zunächst das SOI-Substrat 4 vorbereitet und daraufhin in der Siliciumschicht 3 der Isolations-Isolierfilm 30 ausgebildet. Nachfolgend werden auf der Oberseite der Siliciumschicht 3 mit dem in den obenerwähnten bevorzugten Ausführungsformen beschriebenen Prozeß der Gate-Oxidfilm 78 und der Polysiliciumfilm 79 ausgebildet. Daraufhin werden in die Oberseite der Siliciumschicht 3 mit einem Ionenimplantationsprozeß Störstellen wie etwa As, P und Sb (zum Ausbilden eines NMOS-Transistor) eingeführt, um die Fortsätze 87 aus zubilden. Vor dem Ionenimplantationsprozeß können die Konzepte der ersten bis sechsten bevorzugten Ausführungsform angewendet werden, um auf der Seitenfläche des Polysiliciumfilms 79 den Versatzisolierfilm auszubilden und dadurch die effektive Kanallänge zu erhöhen.
  • Wie in Fig. 40 gezeigt ist, werden auf der gesamten Oberseite der resultierenden Struktur mit einem CVD-Prozeß ein Siliciumoxidfilm und ein Siliciumnitridfilm in der genannten Reihenfolge ausgebildet. Nachfolgend wird ein anisotroper Trockenätzprozeß ausgeführt, der in Tiefenrichtung des SOI- Substrats 4 eine höhere Ätzrate zeigt, um den Siliciumoxidfilm und den Siliciumnitridfilm zu ätzen, bis die Oberseite der Siliciumschicht 3 freiliegt. Dabei bleiben der Siliciumoxidfilm 81 und der Siliciumnitridfilm 82 auf jeder Seitenfläche des Polysiliciumfilms 79 ungeätzt, um die Seitenwand 83 auszubilden. Nachfolgend werden in die Siliciumschicht 3 mit einem Ionenimplantationsprozeß Störstellen wie etwa As, P und Sb (zum Ausbilden eines NMOS-Transistors) eingeführt, um die Source/Drain-Gebiete 76 auszubilden. Die Seitenwand 83 wirkt in dem Ionenimplantationsschritt zur Ausbildung der Source/Drain-Gebiete 76 als Implantationsmaske.
  • Wie in Fig. 41 gezeigt ist, werden auf der gesamten Oberseite der resultierenden Struktur mit einem CVD-Prozeß in der genannten Reihenfolge ein Siliciumoxidfilm und ein Siliciumnitridfilm ausgebildet. Nachfolgend wird ein anisotroper Trockenätzprozeß ausgeführt, der in Tiefenrichtung des SOI- Substrats 4 eine höhere Ätzrate zeigt, um den Siliciumoxidfilm und den Siliciumnitridfilm zu ätzen, bis die Oberseite der Siliciumschicht 3 freiliegt. Dabei bleiben der Siliciumoxidfilm 84 und der Siliciumnitridfilm 85 auf einer Seitenfläche jeder Seitenwand 83 ungeätzt, um die Seitenwand 86 auszubilden. In diesem Prozeß können die Dicke des Siliciumnitridfilms und die Ätzbedingungen so eingestellt werden, daß sich die Abmessung der Seitenwand 86 in Richtung der Gate- Länge von der der Seitenwand 83 unterscheidet.
  • Wie in Fig. 42 gezeigt ist, wird auf der gesamten Oberseite der resultierenden Struktur ein Metallfilm wie etwa Kobalt ausgebildet, der daraufhin erwärmt wird. Dies führt dazu, daß das Silicium und das Metall an ihren Kontaktabschnitten miteinander reagieren und die Metallsilicidschichten 80 und 89 ausbilden. Auf dem Polysiliciumfilm 79 wird die Metallsilicidschicht 80 ausgebildet und dadurch die Gate-Elektrode 75 hergestellt. Auf den Source/Drain-Gebieten 76 wird die Metallsilicidschicht 89 ausgebildet. Anschließend wird der Teil des Metallfilms, der nicht reagiert hat, entfernt.
  • Wie in Fig. 43 gezeigt ist, wird auf der gesamten Oberseite der resultierenden Struktur mit einem CVD-Prozeß ein Siliciumoxidfilm abgeschieden, um einen Zwischenschicht-Isolierfilm 90 auszubilden. Nachfolgend wird auf der Oberseite des Zwischenschicht-Isolierfilms 90 mit einem Photolithographieprozeß ein (nicht gezeigter) Photoresist mit einem vorgegebenen Öffnungsmuster ausgebildet. Unter Verwendung des Photoresists als Ätzmaske wird ein anisotroper Trockenätzprozeß ausgeführt, der in Tiefenrichtung des SOI-Substrats 4 eine höhere Ätzrate zeigt, um den Zwischenschicht-Isolierfilm 90 zu entfernen. Das Ausführen dieses Ätzprozesses unter den Bedingungen, daß der Siliciumoxidfilm stärkerem Ätzen unterliegt, während der Siliciumnitridfilm schwächerem Ätzen unterliegt, verhindert, daß die Oberseite der Seitenwand 83 geätzt wird. Dadurch werden die Kontaktlöcher 93 auf der Metallsilicidschicht 89 und ein Verdrahtungsgraben oder eine Öffnung 94 auf der Gate-Elektrode 75 ausgebildet.
  • Aus untengenannten Gründen ist es wünschenswert, die Öffnungsmuster des Photoresists so zu formen, daß eine Abmessung M1 der Kontaktlöcher 93 in Richtung der Gate-Länge größer als eine Abmessung M2 des Verdrahtungsgrabens 94 in Richtung der Gate-Länge ist. Da der Verdrahtungsgraben 94 längs der Gate- Elektrode 75 verläuft, ist die Öffnungsfläche jedes Kontaktlochs 93 kleiner als die Öffnungsfläche des Verdrahtungsgrabens 94. Somit werden die Kontaktlöcher 93 langsamer als der Verdrahtungsgraben 94 geätzt. Wenn die Abmessung M1 größer als die Abmessung M2 gemacht wird, wird die Ätzratendifferenz verringert.
  • Nachfolgend wird auf der gesamten Oberfläche der resultierenden Struktur ein Metallfilm (Al, W, Cu oder dergleichen) ausgebildet, der dick genug ist, um die Kontaktlöcher 93 und den Verdrahtungsgraben 94 auszufüllen, der daraufhin zurückgeätzt wird, bis die Oberseite des Zwischenschicht-Isolierfilms 90 freiliegt. Zur Verbesserung der Haftung des Metallfilms kann vor Abscheiden des Metallfilms eine Metallsperrschicht ausgebildet werden. Das Material der Metallsperrschicht ist Titan (Ti), Titannitrid (TiN), ein Verbundfilm mit Ti und TiN oder dergleichen. Anschließend wird die Metallverdrahtungsleitung 91 ausgebildet, um die in Fig. 37 gezeigte Struktur zu liefern.
  • Wie oben festgestellt wurde, steht in der Halbleitervorrichtung gemäß der siebenten bevorzugten Ausführungsform die durch den Zwischenschicht-Isolierfilm 90 ausgebildete Gate- Verdrahtungsleitung 92 in Kontakt mit der Oberseite der Gate- Elektrode 75, wobei sie in der gleichen Richtung wie die Gate-Elektrode 75 verläuft und wobei die Abmessung der Gate- Verdrahtungsleitung 92 in Richtung der Gate-Länge größer als die Gate-Länge der Gate-Elektrode 75 ist. Dies verringert den Gate-Widerstand Rg in Gleichung (2) und erhöht die maximale Schwingungsfrequenz fmax.
  • In dem Verfahren zur Herstellung der Halbleitervorrichtung gemäß der siebenten bevorzugten Ausführungsform wird die Seitenwand 86 außerhalb jeder Seitenwand 83 ausgebildet. Dies verhindert einen Kontakt zwischen der Gate-Verdrahtungsleitung 92 und der Metallsilicidschicht 89, wenn die Verdrahtungsleitung 94 wegen der Versetzung der Photomaske oder dergleichen nicht an ihrer richtigen Stelle ausgebildet wird. Somit verbessert die Ausbildung der Seitenwand 86 einen Versetzungsgrenzwert. Dieser Effekt ist um so größer, je größer die Abmessung der Seitenwand 86 in Richtung der Gate-Länge ist.
  • Allerdings verringert die übermäßig große Abmessung der Seitenwand 86 in Richtung der Gate-Länge die Abmessung der Metallsilicidschicht 89 in Richtung der Gate-Länge und erhöht sie so den Serienwiderstand von Source/Drain. Um die Abmessung der Seitenwand 86 in Richtung der Gate-Länge zu optimieren, ist es somit erforderlich, den Vorteil, daß der Versetzungsgrenzwert verbessert werden kann, gegenüber dem Nachteil abzuwägen, daß der Serienwiderstand von Source/Drain erhöht wird.
  • Die Wirkung der Verbesserung des Versetzungsgrenzwerts wird dadurch erzeugt, daß einfach die Breite der Seitenwand 83 erhöht wird, ohne daß die Seitenwand 83 und die Seitenwand 86 einzeln ausgebildet werden. Diese Technik erhöht aber den Abstand zwischen den beiden Source/Drain-Gebieten 76 und dementsprechend die Länge der Fortsätze 87, wodurch der Serienwiderstand in den Fortsätzen 87 steigt, was zur Verringerung der Stromansteuerfähigkeit führt. Andererseits kann der Prozeß zum Ausbilden der Source/Drain-Gebiete 76 nach Ausbildung der Seitenwand 83 und das anschließende Ausbilden der Seitenwand 86 wie in dem Verfahren der siebenten bevorzugten Ausführungsform die Länge der Fortsätze 87 verringern, um die Verringerung der Stromansteuerfähigkeit zu verhindern.
  • Obgleich die Erfindung ausführlich beschrieben worden ist, ist die vorstehende Beschreibung in sämtlichen Aspekten erläuternd und nicht einschränkend. Selbstverständlich können zahlreiche weitere Abwandlungen und Änderungen vorgenommen werden, ohne vom Umfang der Erfindung abzuweichen.

Claims (16)

1. Halbleitervorrichtung, mit:
einem SOI-Substrat (4) mit einer Mehrschichtstruktur, die ein Halbleitersubstrat (1), eine Isolierschicht (2) und eine Halbleiterschicht (3) enthält, die in der genannten Reihenfolge gestapelt sind;
einem ersten Isolierfilm (6), der auf einer Hauptoberfläche der Halbleiterschicht (3) ausgebildet ist;
einer Gate-Elektrode (7), die auf dem ersten Isolierfilm (6) ausgebildet ist;
zwei zweiten Isolierfilmen (8), deren jeweilige Innenseitenflächen mit den Seitenflächen der Gate-Elektrode (7) in Kontakt stehen, während ihre jeweiligen Außenseitenflächen mit den Seitenflächen der Gate-Elektrode (7) nicht in Kontakt stehen, wobei die Gate-Elektrode (7) zwischen den beiden zweiten Isolierfilmen (8) liegt;
zwei dritten Isolierfilmen (9), die auf der Hauptoberfläche der Halbleiterschicht (3) ausgebildet sind, wobei der erste Isolierfilm (8) dazwischenliegt und wobei ihre jeweiligen Innenseitenflächen mit den Außenseitenflächen der zweiten- Isolierfilme (8) in Kontakt stehen, während ihre jeweiligen Außenseitenflächen mit den Außenseitenflächen der zweiten Isolierfilme (8) nicht in Kontakt stehen, wobei die Gate- Elektrode (7) und die zweiten Isolierfilme (8) zwischen den beiden dritten Isolierfilmen (9) liegen;
einem Körpergebiet (12), das in der Halbleiterschicht (3) unter der Gate-Elektrode (7) ausgebildet ist; und
zwei Source/Drain-Gebieten (10), die in der Halbleiterschicht (3) ausgebildet sind, wobei das Körpergebiet (12) zwischen den beiden Source/Drain-Gebieten (10) liegt, wobei:
die Source/Drain-Gebiete (10) jeweilige Fortsätze (11) besitzen, die an der Hauptoberfläche der Halbleiterschicht (3) von unterhalb der Außenseitenflächen der zweiten Isolierfilme (8) bis zu dem Körpergebiet (12) verlaufen, und
die Breite (W1) der zweiten Isolierfilme (8) in Richtung der Gate-Länge größer als die Dicke (T1) eines unter den dritten Isolierfilmen (9) liegenden Abschnitts des ersten Isolierfilms (6) ist.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Breite der zweiten Isolierfilme (8) im Bereich des 2/7- bis 1-fachen der Gate-Länge liegt.
3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß an der Hauptoberfläche der Halbleiterschicht (3) ein Lebensdauerbegrenzer (lifetime killer) ausgebildet ist.
4. Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß ein Abschnitt der Hauptoberfläche der Halbleiterschicht (3), auf dem die dritten Isolierfilme (9) ausgebildet sind, unter einem Abschnitt der Hauptoberfläche der Halbleiterschicht (3), auf dem die zweiten Isolierfilme (8) ausgebildet sind, in Richtung der Isolierschicht (2) versenkt ist.
5. Halbleitervorrichtung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß ein Abschnitt der Hauptoberfläche der Halbleiterschicht (3), der außerhalb der Außenseitenflächen der dritten Isolierfilme (9) liegt, unter einem Abschnitt der Hauptoberfläche der Halbleiterschicht (3), auf dem die dritten Isolierfilme (9) ausgebildet sind, in Richtung der Isolierschicht (2) versenkt ist.
6. Halbleitervorrichtung nach einem der Ansprüche 3 bis 5, gekennzeichnet durch eine Metall-Halbleiter-Verbundschicht (45), die auf den Source/Drain-Gebieten (10) ausgebildet ist.
7. Halbleitervorrichtung nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, daß
die dritten Isolierfilme (9) Siliciumnitrid enthalten; und
die dritten Isolierfilme (9) ohne den dazwischenliegenden ersten Isolierfilm (6) direkt auf der Hauptoberfläche der Halbleiterschicht (3) ausgebildet sind.
8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß
die Halbleitervorrichtung ein MOSFET ist, der einen NMOSFET und einen PMOSFET enthält, die beide in der Halbleiter- Schicht (3) ausgebildet sind; und
die Breite der zweiten Isolierfilme (8a), die in dem NMOSFET enthalten sind, gräßer als die Breite der zweiten Isolierfilme (8bb) ist, die in dem PMOSFET enthalten sind.
9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß
die Halbleitervorrichtung ein MOSFET ist, der einen NMOSFET und einen PMOSFET enthält, die beide in der Halbleiterschicht (3) ausgebildet sind; und
die Breite der zweiten Isolierfilme (8aa), die in dem PMOSFET enthalten sind, größer als die Breite der zweiten Isolierfilme (8b) ist, die in dem NMOSFET enthalten sind.
10. Halbleitervorrichtung, mit:
einem Substrat (4) mit einem ersten Gebiet, in dem eine digitale Schaltung ausgebildet ist, und mit einem zweiten Gebiet, in dem eine analoge Schaltung oder eine HF-Schaltung (Hochfrequenzschaltung) ausgebildet ist;
einem ersten Halbleiterelement, das in dem ersten Gebiet ausgebildet ist und die digitale Schaltung bildet; und
einem zweiten Halbleiterelement, das in dem zweiten Gebiet ausgebildet ist und die analoge oder HF-Schaltung bildet, wobei
das erste Halbleiterelement enthält:
eine erste Gate-Elektrode (53), die auf der Hauptoberfläche des Substrats (4) ausgebildet ist, wobei ein erster Gate- Isolierfilm (52) dazwischenliegt,
ein erstes Körpergebiet (58), das in dem Substrat (4) unter der etsten Gate-Elektrode (53) ausgebildet ist, und zwei erste Source/Drain-Gebiete (60), die in dem Substrat (4) ausgebildet sind, wobei das erste Körpergebiet (58) zwischen den beiden ersten Source/Drain-Gebieten (60) liegt, das zweite Halbleiterelement enthält:
eine zweite Gate-Elektrode (63), die auf der Hauptoberfläche des Substrats (4) ausgebildet ist, wobei ein zweiter Gate-Isolierfilm (62) dazwischenliegt,
ein zweites Körpergebiet (68), das in dem Substrat (4) unter der zweiten Gate-Elektrode (63) ausgebildet ist, und
zwei zweite Source/Drain-Gebiete (70), die in dem Substrat (4) ausgebildet sind, wobei das zweite Körpergebiet (68) zwischen den beiden zweiten Source/Drain-Gebieten (70) liegt, wobei:
die beiden ersten Source/Drain-Gebiete (60) zwei erste Fortsätze (59) besitzen, die jeweils an der Hauptoberfläche des Substrats (4) bis unter die erste Gate-Elektrode (53) verlaufen,
die beiden zweiten Source/Drain-Gebiete zwei zweite Fortsätze (69) besitzen, die jeweils an der Hauptoberfläche des Substrats (4) bis unter die zweite Gate-Elektrode (63) verlaufen,
der Betrag der Überlappung zwischen der ersten Gate-Elektrode (53) und den ersten Fortsätzen (59) in der Draufsicht größer als der Betrag der Überlappung zwischen der zweiten Gate-Elektrode (63) und den zweiten Fortsätzen (69) in der Draufsicht ist.
11. Halbleitervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß
das erste Halbleiterelement eine erste Seitenwand (57) enthält, die auf einer Seitenfläche der ersten Gate-Elektrode (53) ausgebildet ist; und
das zweite Halbleiterelement enthält:
einen ersten Isolierfilm (64, 65), der auf einer Seitenfläche der zweiten Gate-Elektrode (63) ausgebildet ist, und eine zweite Seitenwand (67), die auf der Seitenfläche der zweiten Gate-Elektrode (63) ausgebildet ist, wobei der erste Isolierfilm (64, 65) dazwischenliegt.
12. Halbleitervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß
das erste Halbleiterelement einen zweiten Isolierfilm (54) enthält, der zwischen der ersten Gate-Elektrode (53) und der ersten Seitenwand (57) ausgebildet ist, wobei der zweite Isolierfilm (54) mit der Seitenfläche der ersten Gate-Elektrode (53) in Kontakt steht; und
der erste Isolierfilm (64, 65) enthält:
einen dritten Isolierfilm (64), der in Kontakt mit der Seitenfläche der zweiten Gate-Elektrode (63) ausgebildet ist und die gleiche Dicke wie der zweite Isolierfilm (54) besitzt, und
einen vierten Isolierfilm (65), der zwischen dem dritten Isolierfilm (64) und der zweiten Seitenwand (67) ausgebildet ist.
13. Halbleitervorrichtung, mit:
einem Substrat (4);
einem Halbleiterelement, das (a) eine Gate-Elektrode (75), die auf einer Hauptoberfläche des Substrats (4) ausgebildet ist, wobei ein Gate-Isolierfilm (78) dazwischenliegt, und in einer vorgegebenen Richtung verläuft, (b) eine erste Seitenwand (83), die auf einer Seitenfläche der Gate-Elektrode (75) ausgebildet ist, (c) ein Körpergebiet (88), das in dem Substrat (4) unter der Gate-Elektrode (75) ausgebildet ist, und (d) zwei Source/Drain-Gebiete (76), die in dem Substrat (4) ausgebildet sind, wobei das Körpergebiet (88) zwischen den beiden Source/Drain-Gebieten (76) liegt, enthält;
einem Zwischenschicht-Isolierfilm (90), der auf dem Substrat (4) ausgebildet ist und das Halbleiterelement bedeckt; und
einer Gate-Verdrahtungsleitung (92) in Kontakt mit einer Oberseite der Gate-Elektrode (75), die in der vorgegebenen Richtung verläuft, wobei die Gate-Verdrahtungsleitung (92) in dem Zwischenschicht-Isolierfilm (90) ausgebildet ist, wobei eine Abmessung der Gate-Verdrahtungsleitung (92) in Richtung der Gate-Länge der Gate-Elektrode (75) größer als die Gate- Länge der Gate-Elektrode (75) ist.
14. Halbleitervorrichtung nach Anspruch 13, gekennzeichnet durch eine zweite Seitenwand (86), die auf der Seitenfläche der Gate-Elektrode (75) ausgebildet ist, wobei die erste Seitenwand (83) dazwischenliegt.
15. Halbleitervorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß eine Abmessung der zweiten Seitenwand (86) in Richtung der Gate-Länge größer als eine Abmessung der ersten Seitenwand (83) in Richtung der Gate-Länge ist.
16. Halbleitervorrichtung nach einem der Ansprüche 13 bis 15, gekennzeichnet durch
einen Kontaktstopfen (77), der mit den Source/Drain-Gebieten (76) verbunden und in dem Zwischenschicht-Isolierfilm (90) ausgebildet ist, wobei
die Abmessung der Gate-Verdrahtungsleitung (92) in Richtung der Gate-Länge kleiner als eine Abmessung des Kontaktstopfens (77) in Richtung der Gate-Länge ist.
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