DE102020126658A1 - Halbleitervorrichtung und deren Herstellungsverfahren - Google Patents

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Lei Shi
Hung-Chih Tsai
Liang-Yu SU
Hang FAN
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Abstract

Eine Halbleitervorrichtung weist auf: eine Gatestruktur, einen doppelt diffundierten Bereich, einen Source-Bereich, einen Drain-Bereich, einen ersten Gate-Abstandhalter und einen zweiten Gate-Abstandhalter. Die Gatestruktur liegt über einem Halbleitersubstrat. Der doppelt diffundierte Bereich liegt in dem Halbleitersubstrat und erstreckt sich seitlich über eine erste Seite der Gatestruktur hinaus. Der Source-Bereich liegt in dem Halbleitersubstrat und grenzt an eine zweite Seite der Gatestruktur gegenüber der ersten Seite. Der Drain-Bereich liegt in dem doppelt diffundierten Bereich in dem Halbleitersubstrat und weist einen gleichen Leitfähigkeitstyp auf wie der doppelt diffundierte Bereich. Der erste Gate-Abstandhalter liegt auf der ersten Seite der Gatestruktur. Der zweite Gate-Abstandhalter erstreckt sich von dem doppelt diffundierten Bereich entlang einer äußersten Seitenwand des ersten Gate-Abstandhalters nach oben und endet, bevor er eine obere Oberfläche der Gatestruktur erreicht.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Die vorliegende Anmeldung beansprucht die Priorität der am 31. August 2020 eingereichten chinesischen Anmeldung 202010894515.6 , die durch Bezugnahme hierin aufgenommen wird.
  • HINTERGRUND
  • Die Halbleiterindustrie hat dank Verbesserungen der Integrationsdichte von verschiedenen elektronischen Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) ein rasantes Wachstum erfahren. Diese Verbesserung der Integrationsdichte ist größtenteils auf die Verkleinerung des Halbleiterprozessknotens zurückzuführen (z.B. Verkleinerung des Prozessknotens hin zu Sub-20-nm-Knoten). Mit der Verkleinerung der Halbleitervorrichtungen sind neue Techniken erwünscht, um die Leistung der elektronischen Komponenten von einer Generation zur nächsten zu erhalten. Beispielsweise sind ein niedriger Durchlasswiderstand und eine hohe Durchbruchspannung von Transistoren für verschiedene Hochleistungsanwendungen wünschenswert.
  • Während die Halbleitertechnologien sich weiterentwickeln, sind Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFET) in den heutigen integrierten Schaltungen weit verbreitet. MOSFETs sind spannungsgesteuerte Vorrichtungen. Wenn eine Steuerspannung an das Gate eines MOSFET angelegt wird und die Steuerspannung größer als die Schwelle des MOSFET ist, wird ein leitfähiger Kanal zwischen Drain und Source des MOSFET hergestellt. Folglich fließt ein Strom zwischen dem Drain und der Source des MOSFET. Wenn andererseits die Steuerspannung unter der Schwelle des MOSFET liegt, wird der MOSFET dementsprechend abgeschaltet.
  • Gemäß dem Unterschied der Leitfähigkeitstypen können MOSFETs zwei Hauptkategorien aufweisen. Die eine sind n-Kanal-MOSFETs; die andere ist p-Kanal-MOSFETs. Andererseits können MOSFETs je nach dem Unterschied der Struktur weiter in drei Unterkategorien unterteilt werden: planare MOSFETs, seitlich diffundierte MOSFETs (LDMOSFETs) und vertikal diffundierte MOSFETs.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden ausführlichen Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung beliebig vergrößert oder verkleinert sein.
    • 1A und 1B veranschaulichen ein Blockdiagramm eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
    • 2 bis 20 veranschaulichen ein Verfahren zur Herstellung einer Halbleitervorrichtung in verschiedenen Stadien gemäß einigen Ausführungsformen.
    • 21 und 22 veranschaulichen ein Verfahren zur Herstellung einer Halbleitervorrichtung in verschiedenen Stadien gemäß einigen Ausführungsformen.
    • 23A und 23B veranschaulichen ein Blockdiagramm eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
    • 24 veranschaulicht ein Verfahren zur Herstellung einer Halbleitervorrichtung in einem Stadium gemäß einigen Ausführungsformen.
    • 25 bis 28 veranschaulichen ein Verfahren zur Herstellung einer Halbleitervorrichtung in verschiedenen Stadien nach einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele für die Umsetzung verschiedener Merkmale des bereitgestellten Gegenstandes bereit. Zur Vereinfachung der vorliegenden Offenbarung werden im Folgenden spezifische Beispiele für Komponenten und Anordnungen beschrieben. Es handelt sich dabei natürlich nur um Beispiele, die nicht einschränkend sein sollen. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet werden, kann aber auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, so dass das erste und das zweite Merkmal möglichweise nicht in direktem Kontakt stehen. Ferner können Bezugszeichen in den verschiedenen Beispielen der vorliegenden Offenbarung wiederholt werden. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schreibt an sich keine Beziehung zwischen den verschiedenen Ausführungsformen und/oder Konfigurationen vor, die hierin diskutiert sind.
  • Ferner können hier der Einfachheit halber räumlich relative Begriffe wie „unten“, „unter“, „abwärts“, „oben“, „über“, „aufwärts“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmal(en) wie in den Zeichnungen dargestellt zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Zeichnungen dargestellten Ausrichtung verschiedene Ausrichtungen der Vorrichtung während Benutzung oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die hier verwendeten räumlich relativen Deskriptoren können ebenfalls entsprechend auszulegen sein.
  • Wie hier verwendet, bedeutet „etwa“, „ungefähr“, „etwa“ oder „im Wesentlichen“ im Allgemeinen innerhalb von 20 Prozent oder innerhalb von 10 Prozent oder innerhalb von 5 Prozent des jeweils angegebenen Wertes oder Bereichs. Die hier angegebenen numerischen Größen sind Näherungswerte, was bedeutet, dass der Begriff „etwa“, „ungefähr“, „etwa“ oder „im Wesentlichen“ abgeleitet werden kann, auch wenn dies nicht ausdrücklich angegeben ist.
  • Der seitlich diffundierte MOS-Transistor (LDMOS-Transistor) weist Vorteile auf. Beispielsweise kann der LDMOS-Transistor mehr Strom pro Flächeneinheit liefern, da seine asymmetrische Struktur einen kurzen Kanal zwischen Drain und Source des LDMOS-Transistors bereitstellt. Es wurde allerdings erkannt, dass der LDMOS-Transistor einige Probleme aufweist, die nachstehend erläutert werden. Der LDMOS-Transistor, der mit einem mit Feldoxid (FOX) gebildet ist, würde zu einer übermäßig großen Vorrichtungsgröße und einem übermäßig hohen spezifischen Durchlasswiderstand (Rsp) führen, da eine große FOX-Struktur zwischen dem Source-Bereich und dem Drain-Bereich des LDMOS-Transistors vorhanden ist. Andererseits, wenn der LDMOS-Transistor ohne FOX gebildet wird, wird eine nicht-selbstausgerichtete Implantierung verwendet, um Source/Drain-Bereiche des LDMOS-Transistors zu bilden, und eine Resistschutzschicht (RPO) wird verwendet, um einen gewünschten Silizid-Bereich innerhalb des Drain-Bereichs des LDMOS-Transistors zu definieren. Die nicht-selbstausgerichtete Implantierung kann jedoch zu einem undotierten Bereich in einem Polygate des LDMOS-Transistors führen, weil die Photolithographietechnik, die bei der nicht-selbstausgerichteten Implantierung verwendet wird, unter einer Fehlausrichtung leiden kann, und die RPO kann zu einem un-siliziden Bereich in dem Polygate führen, weil die RPO über einer oberen Oberfläche des Polygates gebildet werden kann. Ferner kann der Driftbereich des LDMOS-Transistors aufgrund der Beschränkung der minimalen Länge der RPO nicht verkleinert werden.
  • Die vorliegende Offenbarung wird mit Bezug auf Ausführungsformen in einem spezifischen Kontext eines LDMOS-Transistors beschrieben, der unter Verwendung eines verbesserten Prozessablaufs hergestellt wird, um die vorgenannten Probleme zu lösen, die sich aus dem FOX und der RPO ergeben. Die Ausführungsformen der Offenbarung können jedoch auch auf verschiedene Metalloxid-Halbleitertransistoren angewandt werden. Nachstehend werden verschiedene Ausführungsformen anhand der beiliegenden Zeichnungen ausführlich erläutert.
  • Mit Bezug auf 1A und 1B wird nun ein beispielhaftes Verfahren M1 zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen dargestellt, wobei die Herstellung einen selbstausgerichteten Implantierungsprozess zur Herstellung einer Halbleitervorrichtung umfasst. Das Verfahren M1 umfasst einen relevanten Teil des gesamten Herstellungsprozesses. Es ist zu beachten, dass vor, während und nach den in 1A und 1B dargestellten Operationen zusätzliche Operationen bereitgestellt werden können, und einige der nachstehend erläuterten Operationen können für zusätzliche Ausführungsformen des Verfahrens ersetzt oder eliminiert werden. Die Reihenfolge der Operationen/Prozesse kann austauschbar sein. Das Verfahren M1 umfasst die Herstellung einer Halbleitervorrichtung 100. Die Herstellung der Halbleitervorrichtung 100 ist jedoch lediglich ein Beispiel zur Beschreibung des selbstausgerichteten Implantierungsprozesses, der bei der Herstellung der Halbleitervorrichtung 100 gemäß einigen Ausführungsformen der vorliegenden Offenbarung verwendet wird.
  • Es ist zu beachten, dass 1A und 1B für ein besseres Verständnis der hierin offenbarten Ausführungsform vereinfacht worden sind. Ferner kann die Halbleitervorrichtung 100 als ein System-on-Chip-Vorrichtung (SoC-Vorrichtung) mit verschiedenen PMOS- und NMOS-Transistoren konfiguriert werden, die für den Betrieb bei unterschiedlichen Spannungspegeln hergestellt werden. Die PMOS- und NMOS-Transistoren können eine Niederspannungsfunktionalität einschließlich Logik-/Speichervorrichtungen und Ein-/Ausgabevorrichtungen und eine Hochspannungsfunktionalität einschließlich Power-Management-Vorrichtungen bereitstellen. Beispielsweise können Transistoren, die eine Niederspannungsfunktionalität bereitstellen, Betriebsspannungen (oder Drain-Spannungen) von etwa 1,1 V bei Standard-CMOS-Technologie oder Spannungen von etwa 1,8/2,5/3,3 V bei speziellen (Ein-/Ausgangs-)Transistoren in Standard-CMOS-Technologie aufweisen. Ferner können Transistoren, die eine Mittel-/Hochspannungsfunktionalität bereitstellen, Betriebsspannungen (oder Drain-Spannungen) von etwa 5 V oder mehr (z.B. etwa 20-35 V) aufweisen. Es ist zu beachten, dass die Halbleitervorrichtung 100 in 2-21 auch Widerstände, Kondensatoren, Induktivitäten, Dioden und andere geeignete mikroelektronische Vorrichtungen aufweisen kann, die in integrierte Schaltungen implementiert werden können.
  • 2 bis 20 zeigen ein Verfahren zur Herstellung der Halbleitervorrichtung 100 in verschiedenen Stadien gemäß einigen Ausführungsformen. Das Verfahren M1 beginnt in Block S10, wo eine Isolationsstruktur 142 in einem Halbleitersubstrat 110 gebildet wird, wie in 2 dargestellt. Das Halbleitersubstrat 110 kann einen Halbleiter-Wafer wie z.B. einen Silizium-Wafer aufweisen. Alternativ kann das Halbleitersubstrat 110 andere elementare Halbleiter wie z.B. Germanium enthalten. Das Halbleitersubstrat 110 kann auch einen Verbindungshalbleiter wie Siliziumkarbid, Galliumarsen, Indiumarsenid, Indiumphosphid oder andere geeignete Materialien enthalten. Ferner kann das Halbleitersubstrat 110 einen Legierungshalbleiter wie Siliziumgermanium, Siliziumgermaniumkarbid, Galliumarsenphosphid und Galliumindiumphosphid oder andere geeignete Materialien enthalten. In einigen Ausführungsformen weist das Halbleitersubstrat 110 eine Epitaxieschicht (Epi-Schicht) auf, die über einem Massenhalbleiter liegt. Ferner kann das Halbleitersubstrat 110 eine Halbleiterauf-Isolator-Struktur (SOI-Struktur) aufweisen. Beispielsweise kann das Halbleitersubstrat 110 eine vergrabene Oxidschicht (BOX) aufweisen, die durch einen Prozess wie die Separation durch implantierten Sauerstoff (SIMOX) gebildet wird. In verschiedenen Ausführungsformen kann das Halbleitersubstrat 110 eine vergrabene Schicht wie eine vergrabene n-Typ-Schicht (NBL), eine vergrabene p-Typ-Schicht (PBL) und/oder eine vergrabene dielektrische Schicht einschließlich einer vergrabenen Oxidschicht (BOX) aufweisen. In einigen Ausführungsformen, dargestellt als ein n-Typ-MOS, weist das Halbleitersubstrat 110 ein p-Typ Siliziumsubstrat (p-Substrat) auf. Beispielsweise werden p-Typ-Verunreinigungen (z.B. Bor) in das Halbleitersubstrat 110 dotiert, um das p-Substrat zu bilden. Um ein komplementäres MOS zu bilden, kann eine n-leitfähige vergrabene Schicht, d.h. tiefe n-Wanne (deep n-well, DNW), tief unter den aktiven Bereich des p-Substrats 110 implantiert werden. In einigen Ausführungsformen werden Arsen- oder Phosphorionen zur Bildung der DNW implantiert. In einigen anderen Ausführungsformen wird die DNW durch selektive Diffusion gebildet. Die DNW dient dazu, das p-Substrat elektrisch zu isolieren.
  • In 2 kann eine Isolationsstruktur 142 wie z.B. flache Grabenisolation (STI) oder lokale Oxidation von Silizium (LOCOS) (oder Feldoxid, FOX) einschließlich Isolationsbereiche in dem Halbleitersubstrat 110 gebildet werden, um verschiedene aktive Bereiche zu definieren und elektrisch zu isolieren, so dass verhindert wird, dass Leckstrom zwischen benachbarten aktiven Bereichen fließt. Als ein Beispiel kann die Bildung eines STI-Merkmals das Trockenätzen eines Grabens in ein Substrat und das Füllen des Grabens mit Isolationsmaterialien wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder anderen geeigneten Materialien umfassen. Der gefüllte Graben kann eine mehrschichtige Struktur aufweisen, wie z.B. eine thermische Oxid-Auskleidungsschicht, die mit Siliziumnitrid oder Siliziumoxid gefüllt ist. In einigen anderen Ausführungsformen kann die STI-Struktur durch eine Prozesssequenz erzeugt werden, wie beispielsweise: das Aufwachsen eines Pad-Oxids, das Bilden einer LPCVD-Nitridschicht (Nitridschicht gebildet durch chemische Dampfphasenabscheidung bei niedrigem Druck), das Strukturieren einer STI-Öffnung unter Verwendung von Photoresist und Maskierung, das Ätzen eines Grabens in das Substrat, optionales Aufwachsen einer thermischen Oxid-Grabenauskleidung zur Verbesserung der Grabengrenzfläche, das Füllen des Grabens mit CVD-Oxid, das Verwenden eines chemisch-mechanischen Polierprozesses (CMP-Prozesses) zur Planarisierung des CVD-Oxids und das Verwenden eines Nitrid-Abzugsprozesses zur Entfernung des Siliziumnitrids. In einigen Ausführungsformen, bei denen die fließfähige CVD zur Bildung des CVD-Oxids des STI-Bereichs 142 verwendet wird, kann ein Temper-Prozess durchgeführt werden, um das abgeschiedene Oxid zu härten.
  • Mit Bezug wieder auf 1A, fährt das Verfahren M1 dann mit Block S11 fort, wo eine Gate-Dielektrikumschicht über dem Halbleitersubstrat gebildet wird. Mit Bezug auf 3 wird in einigen Ausführungsformen des Blocks S11 eine Gate-Dielektrikumschicht 162' über dem Halbleitersubstrat 110 gebildet. Die Gate-Dielektrikumschicht 162' kann eine Siliziumoxidschicht aufweisen. Alternativ kann die Gate-Dielektrikumschicht 162' ein High-k-Dielektrikumsmaterial enthalten. Das High-k-Material kann aus Metalloxiden, Metallnitriden, Metallsilikaten, Übergangsmetalloxiden, Übergangsmetallnitriden, Übergangsmetallsilikaten, Oxynitriden von Metallen, Metallaluminaten, Zirkoniumsilikat, Zirkoniumaluminat, Hafniumoxid, anderen geeigneten Materialien oder Kombinationen hiervon ausgewählt werden. Alternativ kann die Gate-Dielektrikumschicht 162' Oxid- und/oder Nitridmaterial enthalten. Beispielsweise kann die Gate-Dielektrikumschicht 162' Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, SiCN, SiCxOyNz, andere geeignete Materialien oder Kombinationen hiervon enthalten. Beispielsweise kann die Gate-Dielektrikumschicht 162' Siliziumoxid enthalten. In einigen Ausführungsformen kann die Gate-Dielektrikumschicht 162' eine mehrschichtige Struktur aufweisen, z.B. eine Schicht aus Siliziumoxid und eine weitere Schicht aus Material mit hohem k-Wert. Die Gate-Dielektrikumschicht 162' kann durch chemische Dampfphasenabscheidung (CVD), physikalische Dampfphasenabscheidung (PVD), Atomlagenabscheidung (ALD), thermisches Oxid, andere geeignete Prozesse oder Kombinationen hiervon gebildet werden.
  • Mit Bezug wieder auf 1A, fährt das Verfahren M1 dann mit Block S12 fort, wo eine leitfähige Schicht über der Gate-Dielektrikumschicht gebildet wird. Mit Bezug auf 4 wird in einigen Ausführungsformen des Blocks S12 eine leitfähige Schicht 164' über der Gate-Dielektrikumschicht 162' gebildet. Die leitfähige Schicht 164' kann polykristallines Silizium (wahlweise als Polysilizium bezeichnet) enthalten. Alternativ kann die leitfähige Schicht 164' ein Metall wie Al, Cu, W, Ti, Ta, TiN, TaN, NiSi, CoSi, andere geeignete leitfähige Materialien oder Kombinationen hiervon enthalten. Die leitfähige Schicht 164' kann durch CVD, PVD, Plattieren und andere geeignete Prozesse gebildet werden. Die leitfähige Schicht 164' kann eine mehrschichtige Struktur aufweisen und kann in einem mehrstufigen Prozess unter Verwendung einer Kombination verschiedener Prozesse gebildet werden.
  • Mit Bezug wieder auf 1A, fährt das Verfahren M1 dann mit Block S13 fort, wo die leitfähige Schicht strukturiert wird, um eine Gate-Elektrode zu bilden. Mit Bezug auf 5 wird in einigen Ausführungsformen des Blocks S13 die leitfähige Schicht 164' in 4 so strukturiert, dass sie eine Gate-Elektrode 164 auf der Gate-Dielektrikumschicht 162' bildet. In einigen Ausführungsformen wird eine strukturierte Maskenschicht (nicht abgebildet) über der leitfähigen Schicht 164' in 4 gebildet. Die strukturierte Maskenschicht kann durch eine Reihe von Operationen wie Abscheidung, photolithographische Strukturierung und Ätzprozesse gebildet werden. Die photolithographischen Strukturierungsprozesse können Beschichten mit einem Photoresist (z.B. Aufschleuderbeschichtung), Soft-Backen, Ausrichten einer Maske, Belichten, Backen nach der Belichtung, Entwickeln des Photoresists, Spülen, Trocknen (z.B. Hart-Backen) und/oder andere anwendbare Prozesse umfassen. Die Ätzprozesse können Trockenätzen, Nassätzen und/oder andere Ätzprozess (z.B. reaktives Ionenätzen) umfassen. Dann werden ein oder mehrere Ätzprozesse durchgeführt, um eine Gate-Elektrode 164 auf der Gate-Dielektrikumschicht 162' unter Verwendung der strukturierten Maske als Ätzmaske zu bilden, und die strukturierte Maskenschicht wird nach dem Ätzen entfernt.
  • Mit Bezug wieder auf 1A, fährt das Verfahren M1 dann mit Block S14 fort, wo ein n-dotierter Bereich und ein p-dotierter Bereich in dem Halbleitersubstrat gebildet werden. Mit Bezug auf 6 wird in einigen Ausführungsformen des Blocks S14 ein n-dotierter, doppelt diffundierter (NDD) Bereich 152 in dem Halbleitersubstrat 110 und nahe einer oberen Oberfläche 112 des Halbleitersubstrats 110 gebildet. In diesem Zusammenhang ist der „doppelt diffundierte“ dotierte Bereich ein dotierter Bereich, der während der Herstellung des LDMOS-Transistors doppelten Implantierungsprozessen mit Dotierstoffen einer gleichen Leitfähigkeitstyps unterzogen wird. Beispielsweise wird der Bereich 152 mit n-leitfähigem Dotierstoff in einem Stadium wie in 6 dargestellt implantiert und dann wird ein Teil des Bereichs 152 erneut mit n-leitfähigem Dotierstoff in einem Stadium wie in 17 dargestellt implantiert und daher wird dieser Bereich als ein doppelt diffundierter dotierter Bereich bezeichnet (z.B. doppelt diffundierter Drain-Bereich in dieser Ausführungsform). Es ist zu beachten, dass das doppelt diffundierte Dotierungsprofil in dem Stadium wie in 17 dargestellt gebildet wird und nicht in dem Stadium wie in 6 dargestellt, und dass die Terminologie „doppelt diffundierter Bereich“, die in diesem Stadium verwendet wird, dient lediglich zur Unterscheidung von dem Körperbereich des LDMOS-Transistors.
  • In einigen Ausführungsformen wird der NDD-Bereich 152 durch Ionenimplantation, Diffusionstechniken oder andere geeignete Techniken gebildet. So kann z.B. eine Ionenimplantation unter Verwendung eines n-leitfähigen Dotierstoffs wie Arsen oder Phosphor durchgeführt werden, um den NDD-Bereich 152 in dem Halbleitersubstrat 110 durch die dielektrische Gate-Elektrodenschicht 162' zu bilden, wobei eine erste strukturierte Maskenschicht (z.B. erste strukturierte Photoresist-Maske) und ein Abschnitt der Gate-Elektrode 164 als Implantierungsmaske verwendet wird. In 6 weist der NDD-Bereich 152 einen Abschnitt unter der Gate-Elektrode 164 auf, aufgrund des Implantierungsneigungswinkels der Ionenimplantation zur Bildung der NDD-Bereich 152. Beispielsweise wird eine erste Maskenschicht (z.B. eine strukturierte Photoresist-Maske) gebildet, um einen linken Abschnitt der Gate-Elektrode 164 und einen Bereich des Halbleitersubstrats 110 nahe dem linken Abschnitt der Gate-Elektrode 164 zu bedecken, während ein rechter Abschnitt der Gate-Elektrode 164 und ein weiterer Bereich des Halbleitersubstrats 110 nahe dem rechten Abschnitt der Gate-Elektrode 164 freigelegt bleiben. In einigen Ausführungsformen kann die erste Maskenschicht durch einen Photolithographieprozess gebildet werden. Die photolithographischen Prozesse können Beschichten mit einem Photoresist (z.B. Aufschleuderbeschichtung), Soft-Backen, Ausrichten einer Maske, Belichten, Backen nach der Belichtung, Entwickeln des Photoresists, Spülen, Trocknen (z.B. Hart-Backen) und/oder andere anwendbare Prozesse umfassen. Dann wird ein Implantierungsprozess durchgeführt, um einen n-Typ-Dotierstoff unter einem Neigungswinkel (wie durch Pfeile A1 angezeigt) zu implantieren, wobei die erste Maskenschicht und die Gate-Elektrode 164 als eine Implantierungsmaske verwendet werden, wodurch der NDD-Bereich 152 in dem Halbleitersubstrat 110 gebildet wird und sich aufgrund des Neigungswinkels bis direkt unter die Gate-Elektrode 164 erstreckt. Die erste Maskenschicht wird dann nach der Bildung des NDD-Bereichs 152 entfernt. In einigen Ausführungsformen liegt die Dotierstoffkonzentration der NDD-Bereich 152, beispielhaft und nicht hierauf begrenzt, in einem Bereich von etwa 1016 und etwa 1018 pro Kubikzentimeter und andere Dotierstoffkonzentrationsbereiche liegen innerhalb des Geltungsbereichs der Offenbarung. In einigen Ausführungsformen weist die Isolationsstruktur 142 eine Tiefe D1 auf. In einigen Ausführungsformen weist der NDD-Bereich 152 eine Tiefe D4 auf, die geringer als die Tiefe D1 der Isolationsstrukturen 142 ist. Beispielsweise und nicht hierauf eingeschränkt beträgt das Verhältnis der Tiefe D4 des NDD-Bereichs 152 zu der Tiefe D1 der STI 142 etwa 0,2 bis etwa 1. In einigen anderen Ausführungsformen kann die Tiefe D4 des NDD-Bereichs 152 grösser als die Tiefe D1 der Isolationsstruktur 142 sein.
  • Dann wird ein p-dotierter Bereich 156 (wahlweise als p-Körperbereich bezeichnet) in dem Halbleitersubstrat 110 und nahe der oberen Oberfläche 112 des Halbleitersubstrats 110 gebildet. Konkret wird der p-Körperbereich 156 zwischen dem NDD-Bereich 152 und der Isolationsstruktur 142 gebildet. In einigen Ausführungsformen wird der p-Körperbereich 156 durch Ionenimplantation, Diffusionstechniken oder andere geeignete Techniken gebildet. Beispielsweise kann eine Ionenimplantation unter Verwendung eines p-Dotierstoffs wie Bor durchgeführt werden, um den p-Körperbereich 156 in dem Halbleitersubstrat 110 durch die Gate-Dielektrikumschicht 162' unter Verwendung einer zweiten strukturierten Maskenschicht (z.B. zweiter strukturierter Photoresistmaske) und des linken Abschnitts der Gate-Elektrode 164 als eine Implantierungsmaske zu bilden. In 6 weist der p-Körperbereich 156 einen Abschnitt unter der Gate-Elektrode 164 wegen des ImplantierungsNeigungswinkels der Ionenimplantation zur Bildung des p-Körperbereichs 156. Beispielsweise wird eine zweite Maskenschicht gebildet, um einen rechten Abschnitt der Gate-Elektrode 164 und den NDD-Bereich 152 zu bedecken, während ein linker Abschnitt der Gate-Elektrode 164 und der Bereich des Halbleitersubstrats 110 nahe dem linken Abschnitt der Gate-Elektrode 164 freigelegt bleiben. In einigen Ausführungsformen kann die zweite Maskenschicht durch einen photolithographischen Strukturierungsprozess gebildet werden. Die photolithographischen Strukturierungsprozesse können Photoresist-Beschichten (z.B. Aufschleudern), Soft-Backen, Ausrichten einer Maske, Belichten, Backen nach der Belichtung, Entwicklung des Photoresists, Spülen, Trocknen (z.B. Hard-Backen) und/oder andere anwendbare Prozesse umfassen. Dann wird ein Implantierungsprozess durchgeführt, um einen p-Typ-Dotierstoff unter einem Neigungswinkel (wie durch Pfeile A2 angedeutet) zu implantieren, wobei die zweite Maskenschicht und die Gate-Elektrode 164 als eine Implantierungsmaske verwendet werden, wodurch der p-Körperbereich 156 in dem Halbleitersubstrat 110 gebildet wird und sich aufgrund des Neigungswinkels bis direkt unter die Gate-Elektrode 164 erstreckt. Die zweite Maskenschicht wird dann nach der Bildung des p-Körperbereichs 156 entfernt. Eine Ionenimplantation unter Verwendung eines p-Dotierungsmittels wie Bor und/oder Bordiflorid (BF2) kann durchgeführt werden, um den p-Körperbereich 156 in dem Halbleitersubstrat 110 zu bilden. In einigen Ausführungsformen kann die Dotierstoffkonzentration jedes der p-Körperbereiche 156 zwischen etwa 1017 und etwa 1019 pro Kubikzentimeter liegen, und andere Dotierstoffkonzentrationsbereiche sind innerhalb des Geltungsbereichs der Offenbarung. In einigen Ausführungsformen kann die Dotierstoffkonzentration des p-Körperbereichs 156 größer als die Dotierstoffkonzentration des NDD-Bereichs 152 sein. Obwohl die vorstehend erläuterten Ausführungsformen die Bildung des p-Körperbereichs 156 nach der Bildung des NDD-Bereichs 152 umfassen, kann der p-Körperbereich 156 in einigen anderen Ausführungsformen vor der Bildung des NDD-Bereichs 152 gebildet werden.
  • In einigen Ausführungsformen weist der p-Körperbereich 156 eine Tiefe D5 auf, die geringer als die Tiefe D1 der Isolationsstruktur 142 und größer als die Tiefe D4 des NDD-Bereich 152 ist. In einigen anderen Ausführungsformen kann die Tiefe D5 des p-Körperbereichs 156 geringer als die Tiefe D4 des NDD-Bereichs 152 sein. In einigen anderen Ausführungsformen kann die Tiefe D5 des p-Körperbereichs 156 grösser als die Tiefe D1 der Isolationsstruktur 142 sein.
  • Es ist zu verstehen, dass die Reihenfolge der in 1A und 1B dargestellten Operationen/Prozesse austauschbar sein kann. In einigen Ausführungsformen kann der NDD-Bereich 152 vor der Bildung der Gate-Dielektrikumschicht 162' und nach der Bildung der Isolationsstruktur 142 gebildet werden. Beispielsweise wird der NDD-Bereich 152 durch Ionenimplantation, Diffusionstechniken oder andere geeignete Techniken durch eine strukturierte Photoresistschicht gebildet. Eine Photoresistschicht wird auf das Halbleitersubstrat 110 beschichtet und dann wird eine Photomaske verwendet, um die beschichtete Photoresistschicht durch einen Photolithographieprozess oder einen anderen geeigneten Prozess zu strukturieren. Ein beispielhafter Photolithographieprozess kann die Verarbeitungsschritte des Photoresist-Beschichtens, des Soft-Backens, des Ausrichtens einer Maske, des Belichtens, des Backens nach der Belichtung, des Entwickelns und des Hard-Backens umfassen. Die strukturierte Photoresistschicht legt einen Bereich des Halbleitersubstrats 110 frei. Danach kann eine Ionenimplantation unter Verwendung eines n-leitfähigen Dotierstoffs wie Arsen oder Phosphor durchgeführt werden, um den NDD-Bereich 152 in dem Halbleitersubstrat 110 zu bilden, wobei die strukturierte Photoresistschicht als eine Implantierungsmaske verwendet wird.
  • In einigen Ausführungsformen wird der p-Körperbereich 156 vor der Bildung der Gate-Dielektrikumschicht 162' und nach der Bildung der Isolationsstruktur 142 gebildet. Beispielsweise kann der p-Körperbereich 156 durch Ionenimplantation, Diffusionstechniken oder andere geeignete Techniken durch eine strukturierte Photoresistschicht gebildet werden. Die Photoresistschicht, die zur Definition des NDD-Bereichs 152 verwendet wird, wird durch Veraschung abgezogen und dann wird eine weitere Photoresistschicht auf das Halbleitersubstrat 110 beschichtet. Anschließend wird eine weitere Photomaske mit der Struktur des p-Körperbereichs 156 verwendet, um die Photoresistschicht durch einen Photolithographieprozess oder einen anderen geeigneten Prozess zu strukturieren. Ein beispielhafter Photolithographieprozess kann die Verarbeitungsschritte des Photoresist-Beschichtens, des Soft-Backens, des Ausrichtens einer Maske, des Belichtens, des Backens nach der Belichtung, des Entwickelns, und des Hard-Backens umfassen.
  • Mit Bezug wieder auf 1A fährt das Verfahren M1 dann in Block S15 fort, wo eine erste Abstandhalterschicht über der Gate-Elektrode und der Gate-Dielektrikumschicht abgeschieden wird. Mit Bezug auf 7 wird in einigen Ausführungsformen des Blocks S15 eine erste Abstandhalterschicht 170' über der Struktur in 6 flächendeckend (blanket) aufgetragen (d.h. über dem NDD-Bereich 152, dem p-Körperbereich 156, der Gate-Dielektrikumschicht 162', der Gate-Elektrode 164 und den Isolationsmerkmale 142). In einigen Ausführungsformen kann die erste Abstandhalterschicht 170' Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, SiCN, SiCxOyNz, andere geeignete Materialien oder Kombinationen hiervon enthalten. Beispielsweise kann die erste Abstandhalterschicht 170' ein dielektrisches Material wie Siliziumnitrid sein. In einigen Ausführungsformen enthält die erste Abstandhalterschicht 170' ein anderes Material als die Gate-Dielektrikumschicht 162'. In einigen Ausführungsformen kann die erste Abstandhalterschicht 170' eine Mehrschichtstruktur aufweisen. Die erste Abstandhalterschicht 170' kann durch einen Abscheidungsprozess wie plasmagestützte chemische Dampfphasenabscheidung (PECVD), chemischer Niederdruck-Dampfphasenabscheidung (LPCVD), chemischer Dampfphasenabscheidung unter Atmosphärendruck (SACVD) oder dergleichen gebildet werden.
  • Mit Bezug wieder auf 1A fährt das Verfahren M1 dann in Block S16 fort, wo die erste Abstandhalterschicht geätzt wird, um einen ersten Gate-Abstandhalter zu bilden. Mit Bezug auf 8 werden in einigen Ausführungsformen des Blocks S16 erste Gate-Abstandhalter 170 auf gegenüberliegenden Seiten der Gate-Elektrode 164 gebildet. Konkret wird ein anisotroper Ätzprozess P1 durchgeführt, um die horizontalen Abschnitte der ersten Abstandhalterschicht 170' zu entfernen. Die verbleibenden vertikalen Abschnitte der ersten Abstandhalterschicht 170' bilden die ersten Gate-Abstandhalter 170. Die ersten Gate-Abstandhalter 170 weisen eine Höhe H2 gemessen von der oberen Oberfläche des Halbleitersubstrats 110 auf und die Gate-Elektrode 164 weist eine Höhe H1 gemessen von der oberen Oberfläche des Halbleitersubstrats 110 auf. In einigen Ausführungsformen kann die Höhe H2 der ersten Gate-Abstandhalter 170 geringer als die Höhe H1 der Gate-Elektrode 164 sein, was auf die Art des anisotropen Ätzprozesses zurückzuführen ist, der das Material der ersten Gate-Abstandhalter 170 selektiv mit einer schnelleren Ätzgeschwindigkeit (Ätzrate) ätzt als das Polysilizium-Gate 164. Die Höhe H2 der ersten Gate-Abstandhalter 170 hängt von den Prozessbedingungen des anisotropen Ätzprozesses P1 ab (z.B. Ätzdauer und/oder dergleichen). Ferner weisen die ersten Gate-Abstandhalter 170 jeweils einen vertikalen Abschnitt 170v, der sich vertikal entlang der vertikalen Seitenwand der Gate-Elektrode 164 erstreckt, und einen seitlichen Abschnitt 17ol auf, der sich seitlich um eine kleine Länge L1 von einer äußersten Seitenwand des vertikalen Abschnitts 170v aus erstreckt. Die Länge L1 des seitlichen Abschnitts 17ol hängt auch von den Prozessbedingungen des anisotropen Ätzprozesses P1 ab (z.B. Ätzdauer oder dergleichen). In einigen Ausführungsformen wird der Ätzprozess durch einen isotropen Ätzprozess durchgeführt. In einigen Ausführungsformen wird die erste Abstandhalterschicht 170', beispielhaft und nicht einschränkend, unter Verwendung von Phosphorsäure (H3PO4) geätzt.
  • Mit Bezug wieder auf 1A, fährt das Verfahren M1 dann in Block S17 fort, wo die dielektrische Gatedielektrikumschicht geätzt wird, um eine strukturierte Gatedielektrikumschicht zu bilden. Mit Bezug auf 9 wird in einigen Ausführungsformen des Blocks S17 die in 8 gezeigte abdeckende (flächendeckend, blanket) Gate-Dielektrikumschicht 162' strukturiert, um eine Gate-Dielektrikumschicht 162 zu bilden, die unter der Gate-Elektrode 164 und den ersten Gate-Abstandhaltern 170 verbleibt. Konkret wird ein weiterer Ätzprozess P2 durchgeführt, um die Gate-Dielektrikumschicht 162 zu strukturieren, wobei die Gate-Elektrode 164 und die Gate-Abstandhalter 170 als Ätzmaske verwendet werden. Beispielhaft und nicht einschränkend kann die Gate-Dielektrikumschicht 162 unter Verwendung von flüssigem Fluorwasserstoff (HF) oder Dampf-HF als Ätzmittel strukturiert werden, in einigen Fällen, in denen die Gate-Dielektrikumschicht 162 Siliziumoxid ist. Die Gate-Dielektrikumschicht 162 und die Gate-Elektrode 164 in Kombination dienen als eine Gatestruktur 160 mit einer vertikalen Symmetrieachse A. Wie in 9 dargestellt, liegt die Gatestruktur 160 über Abschnitten des NDD-Bereichs 152 und des p-Körperbereichs 156.
  • Mit Bezug wieder auf 1A fährt das Verfahren M1 dann in Block S18 fort, wo eine zweite Abstandhalterschicht über dem Halbleitersubstrat abgeschieden wird. Mit Bezug auf 10 wird in einigen Ausführungsformen des Blocks S18 eine zweite Abstandhalterschicht 180' über der Struktur wie in 9 gezeigt flächendeckend (blanket) abgeschieden (d.h. über dem NDD-Bereich 152, dem p-Körperbereich 156, der Gate-Dielektrikumschicht 162, der Gate-Elektrode 164, den ersten Gate-Abstandhaltern 170 und dem STI-Bereich 142). In einigen Ausführungsformen kann die zweite Abstandhalterschicht 180' Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, SiCN, SiCxOyNz, andere geeignete Materialien oder Kombinationen hiervon enthalten. Beispielsweise kann die zweite Abstandhalterschicht 180' ein dielektrisches Material wie Siliziumoxid sein. In einigen Ausführungsformen kann die zweite Abstandhalterschicht 180' ein anderes Material enthalten als die ersten Gate-Abstandhalter 170. In einigen Ausführungsformen kann ein Material der zweiten Abstandhalterschicht 180' das gleiche sein wie ein Material der Gate-Dielektrikumschicht 162 (z.B. Siliziumoxid). In einigen Ausführungsformen kann die zweite Abstandhalterschicht 180' eine mehrschichtige Struktur aufweisen. Die zweite Abstandhalterschicht 180' kann durch einen Abscheidungsprozess wie plasmagestützte chemische Dampfphasenabscheidung (PECVD), chemische Niederdruck-Dampfphasenabscheidung (LPCVD), chemische Dampfphasenabscheidung unter Atmosphärendruck (SACVD) oder dergleichen gebildet werden.
  • Mit Bezug wieder auf 1A fährt das Verfahren M1 dann in Block S19 fort, wo eine dritte Abstandhalterschicht über der zweiten Abstandhalterschicht abgeschieden wird. Mit Bezug auf 11 wird in einigen Ausführungsformen des Blocks S19 eine dritte Abstandhalterschicht 182' über der zweiten Abstandhalterschicht 180' flächendeckend (blanket) abgeschieden. In einigen Ausführungsformen kann die dritte Abstandhalterschicht 182' Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, SiCN, SiCxOyNz, andere geeignete Materialien oder Kombinationen hiervon enthalten. Beispielsweise kann die dritte Abstandhalterschicht 182' ein dielektrisches Material wie Siliziumnitrid sein. In einigen Ausführungsformen kann die dritte Abstandhalterschicht 182' ein anderes Material enthalten als die zweite Abstandhalterschicht 180'. In einigen Ausführungsformen kann ein Material der dritten Abstandhalterschicht 182' dasselbe sein wie ein Material der ersten Gate-Abstandhalter 170. In einigen speziellen Ausführungsformen sind die ersten Gate-Abstandhalter 170 und die dritte Abstandhalterschicht 182' aus Siliziumnitrid gebildet und die zweite Abstandhalterschicht 180' ist aus Siliziumoxid gebildet.
  • In einigen Ausführungsformen kann die dritte Abstandhalterschicht 182' eine mehrschichtige Struktur aufweisen. In einigen Ausführungsformen kann die Dicke T1 der zweiten Abstandhalterschicht 180' geringer als die Dicke T2 der dritten Abstandhalterschicht 182' sein. Beispielsweise kann die Dicke T1 der zweiten Abstandhalterschicht 180' in einem Bereich von etwa 10 nm bis etwa 50 nm liegen und die Dicke T2 der dritten Abstandhalterschicht 182' kann in einem Bereich von etwa 50 nm bis etwa 300 nm liegen, wobei andere Dickenbereiche innerhalb des Geltungsbereichs dieser Offenbarung liegen. In einigen Ausführungsformen können, wenn die Dicke T1 der zweiten Abstandhalterschicht 180' weniger als etwa 10 nm beträgt, die zweite Abstandhalterschicht 180', das Polysilizium-Gate 164, der erste Gate-Abstandhalter 170 und das Halbleitersubstrat 110 in dem nachfolgenden Ätzprozess P3 (wie in 12 gezeigt) beschädigt werden, was die Ausbeute verringern kann. Wenn die Dicke T1 größer als etwa 50 nm ist, kann die obere Oberfläche des zweiten Abstandhalters 180' unerwünscht flach sein, so dass, wenn der dritte Abstandhalter-Ätzprozess P3 abgeschlossen ist, die seitliche Breite des dritten Abstandhalters 182 möglicherweise nicht als Implantierungsmaske für den nachfolgenden selbstausgerichteten Implantierungsprozess P7 dienen kann (wie in 17 gezeigt). Wenn in einigen Ausführungsformen die Dicke T2 der dritten Abstandhalterschicht 182' weniger als etwa 50 nm beträgt und der dritte Abstandhalter-Ätzprozess P3 abgeschlossen ist, kann in einigen Ausführungsformen die seitliche Breite des dritten Abstandhalters 182 kann möglicherweise nicht als eine Maske für den folgenden selbstausgerichteten Implantierungsprozess P7 dienen. Wenn die Dicke T2 größer als etwa 300 nm ist, kann die Prozessdauer des Ätzprozesses P3 verlängert sein und die zweite Abstandhalterschicht 180', Polysilizium 164, den ersten Gate-Abstandhalter 170 und das Halbleitersubstrat 110 können weiter beschädigt werden, was die Ausbeute verringern kann. Anders gesagt liegt das Verhältnis der Dicke T2 zu der Dicke T1 in einem Bereich von etwa 1 bis etwa 30 und andere Dickenbereiche liegen innerhalb des Geltungsbereichs der Offenbarung. Wenn in einigen Ausführungsformen das Verhältnis der Dicke T2 zu der Dicke T1 weniger als etwa 1 beträgt und der dritte Abstandhalter-Ätzprozess P3 abgeschlossen ist, kann in einigen Fällen eine seitliche Breite des dritten Abstandhalters 182 nicht als eine Maske für den selbstausgerichteten Implantierungsprozess P7 dienen. Wenn das Verhältnis der Dicke T2 zu der Dicke T1 größer als etwa 30 ist, kann die Prozessdauer des Ätzprozesses P3 verlängert sein und die zweite Abstandhalterschicht 180', das Polysilizium 164, den ersten Gate-Abstandhalter 170 und das Halbleitersubstrat 110 können weiter beschädigt werden, was die Ausbeute verringern kann. Die Dicke T1 der zweiten Abstandhalterschicht 180' und die Dicke T2 der dritten Abstandhalterschicht 182' werden abhängig von der gewünschten Position des nachfolgend gebildeten Drain-Bereichs (z.B. des Drain-Bereichs 174 wie in 18 dargestellt) und des auf dem Drain-Bereich gebildeten Silizid-Bereich (z.B. des Silizid-Bereichs 220 wie in 20 dargestellt) ausgewählt. Mit anderen Worten werden die Dicke T1 der zweiten Abstandhalterschicht 180' und die Dicke T2 der dritten Abstandhalterschicht 182' so gewählt, dass eine gewünschte Driftbereichslänge (z.B. die Driftbereichslänge Si, wie in 18 dargestellt) erreicht wird. Anders ausgedrückt, wenn die Dicken T1 und T2 übermäßig kleiner gegenüber dem gewählten Bereich sind, kann eine Driftbereichslänge unerwünscht kurz sein und somit zu einer niedrigen Vorrichtung-Durchbruchspannung führen; wenn die Dicken T1 und T2 übermäßig groß gegenüber dem gewählten Bereich sind, kann eine Driftbereichslänge unerwünscht lang sein und somit den Widerstand verschlechtern. In einigen Ausführungsformen kann die dritte Abstandhalterschicht 182' durch einen Abscheideprozess wie plasmagestützte chemische Dampfphasenabscheidung (PECVD), chemische Niederdruck-Dampfphasenabscheidung (LPCVD), chemische Dampfphasenabscheidung unter Atmosphärendruck (SACVD) oder dergleichen gebildet werden.
  • Mit Bezug wieder auf 1B fährt das Verfahren M1 dann in Block S20 fort, wo die dritte Abstandhalterschicht geätzt wird, um dritte Gate-Abstandhalter über der zweiten Abstandhalterschicht zu bilden. Mit Bezug auf 12 wird in einigen Ausführungsformen des Blocks S20 ein anisotroper Ätzprozess P3 durchgeführt, um die horizontalen Abschnitte der dritten Abstandhalterschicht 182' zu entfernen. Die Ätzoperation P3 ätzt die dritte Abstandhalterschicht 182' mit einer schnelleren Ätzgeschwindigkeit (Ätzrate) als die zweite Abstandhalterschicht 180'. Beispielsweise, jedoch ohne Einschränkung, kann ein Verhältnis der Ätzgeschwindigkeit (Ätzrate) der dritten Abstandhalterschicht 182' zu der Ätzgeschwindigkeit (Ätzrate) der zweiten Abstandhalterschicht 180' größer als etwa 2 sein. Wenn das Verhältnis der Ätzgeschwindigkeit (Ätzrate) der dritten Abstandhalterschicht 182' zu der Ätzgeschwindigkeit (Ätzrate) der zweiten Abstandhalterschicht 180' kleiner als etwa 2 ist, würde die Ätzoperation P3 die zweite Abstandhalterschicht 180' erheblich verbrauchen, so dass die zweite Abstandhalterschicht 180', das Polysilizium 164, der erste Gate-Abstandhalter 170 und das Halbleitersubstrat 110 beschädigt werden können, was die Ausbeute verringern kann. In einigen Ausführungsformen kann das Verhältnis der Ätzgeschwindigkeit (Ätzrate) der dritten Abstandhalterschicht 182' zu der Ätzgeschwindigkeit (Ätzrate) der zweiten Abstandhalterschicht 180' größer als etwa 10 sein. In einigen Ausführungsformen wird der Ätzprozess durch einen isotropen Ätzprozess durchgeführt. In einigen Ausführungsformen wird die dritte Abstandhalterschicht 182' unter Verwendung von z.B. Phosphorsäure (H3PO4) geätzt.
  • Mit Bezug wieder auf 1B fährt das Verfahren M1 dann in Block S21 fort, wo eine erste Maskenschicht gebildet wird, in der die erste Maskenschicht einen Abschnitt der Gatestruktur, den ersten Gate-Abstandhalter, den dritten Gate-Abstandhalter und die zweite Abstandhalterschicht auf einer Seite der Symmetrieachse der Gatestruktur bedeckt und einen anderen Abschnitt der Gatestruktur, den ersten Gate-Abstandhalter, den dritten Gate-Abstandhalter und die zweite Abstandhalterschicht auf einer anderen Seite der Symmetrieachse der Gatestruktur freilegt. Mit Bezug auf 13 wird in einigen Ausführungsformen des Blocks S21 eine Maskenschicht 190 über dem Halbleitersubstrat 110 gebildet und dann strukturiert, um getrennte Maskenabschnitte zu bilden, um einen Abschnitt der Gatestruktur 160, den ersten Gate-Abstandhalter 170, den dritten Gate-Abstandhalter 182 und die zweite Abstandhalterschicht 180' auf einer rechten Seite der Symmetrieachse A der in 13 gezeigten Gatestruktur 160 zu bedecken, und legt einen anderen Abschnitt der Gatestruktur 160, den ersten Gate-Abstandhalter 170, den dritten Gate-Abstandhalter und die zweite Abstandhalterschicht 180' auf einer linken Seite der symmetrischen Achse A der Gatestruktur frei, wie in 13 gezeigt.
  • In einigen Ausführungsformen kann die Maskenschicht 190 durch einen photolithographischen Strukturierungsprozess gebildet werden. Die photolithographischen Strukturierungsprozesse können das Photoresist-Beschichten (z.B. Aufschleudern), Soft-Backen, Ausrichten einer Maske, das Belichten, Backen nach der Belichtung, Entwickeln des Photoresists, Spülen, Trocknen (z.B. Hard-Backen) und/oder andere anwendbare Prozesse umfassen.
  • Mit Bezug wieder auf 1B fährt das Verfahren M1 dann in Block S22 fort, wo der dritte Gate-Abstandhalter, der durch die erste Maskenschicht freigelegt ist, entfernt wird. Mit Bezug auf 14 werden in einigen Ausführungsformen des Blocks S22 ein oder mehrere Ätzprozesse durchgeführt, um den dritten Gate-Abstandhalter 182 auf der zweiten Abstandhalterschicht 180 unter Verwendung der Maskenschicht 190 als eine Ätzmaske zu entfernen. Beispielsweise wird ein Ätzprozess P4 durchgeführt, um den dritten Gate-Abstandhalter 182 zu entfernen, der durch die Maskenschicht 190 freigelegt ist. Der Ätzprozess P4 ist ein selektiver Ätzprozess, bei dem ein Ätzmittel verwendet wird, das den Nitrid-Abstandhalter 182 mit einer höheren Ätzgeschwindigkeit (Ätzrate) ätzt als die Oxid-Abstandhalterschicht 180'. Beispielsweise ist die Ätzgeschwindigkeit (Ätzrate) des Ätzprozesses P4 an dem Nitrid-Abstandhalter 182 größer als etwa das Doppelte der Ätzgeschwindigkeit (Ätzrate) des Ätzprozesses P4 an der Oxid-Abstandhalterschicht 180'. Wenn die Ätzgeschwindigkeit (Ätzrate) des Ätzprozesses P4 an dem Nitrid-Abstandhalter 182 geringer ist als etwa das Doppelte der Ätzgeschwindigkeit (Ätzrate) des Ätzprozesses P4 an der Oxid-Abstandhalterschicht 180', kann der Ätzprozess P4 die zweite Abstandhalterschicht 180' und damit die zweite Abstandhalterschicht 180', das Polysilizium 164, den ersten Gate-Abstandhalter 170 und das Halbleitersubstrat 110 übermäßig verbrauchen, was die Ausbeute verringern kann. Somit bleibt die Oxid-Abstandhalterschicht 180' im Wesentlichen intakt, nachdem der Nitrid-Abstandhalter 182 von der linken Seite der Symmetrieachse A der Gatestruktur 160 entfernt wurde. Bei einigen Ausführungsformen wird der Ätzprozess mit einem isotropen Ätzprozess durchgeführt. Beispielsweise enthält das im Ätzprozess P4 verwendete Ätzmittel Phosphorsäure (H3PO4).
  • Mit Bezug wieder auf 1B fährt das Verfahren M1 dann in Block S23 fort, wo die erste Maskenschicht entfernt wird. Mit Bezug auf 15 wird in einigen Ausführungsformen des Blocks S23 die Maskenschicht 190 nach dem Ätzen des dritten Gate-Abstandhalters 182 und der dielektrische Schicht 180, die durch die Maskenschicht freigelegt, entfernt. Beispielsweise wird die Maskenschicht 190 durch Veraschen abgetragen, wenn sie ein Photoresist ist.
  • Mit Bezug wieder auf 1B fährt das Verfahren M1 dann in Block S24 fort, wo Abschnitte der zweiten Abstandhalterschicht, die nicht durch den dritten Gate-Abstandhalter 182 bedeckt sind, entfernt werden, um einen zweiten Gate-Abstandhalter zu bilden, der zwischen dem ersten Gate-Abstandhalter und dem dritten Gate-Abstandhalter liegt. Mit Bezug auf 16 wird in einigen Ausführungsformen des Blocks S24 eine Ätzoperation P6 durchgeführt, um einen Abschnitt der zweiten Abstandhalterschicht 180' auf der linken Seite der Symmetrieachse A der Gatestruktur 160 zu entfernen, und um die horizontalen Abschnitte der zweiten Abstandhalterschicht 180' auf der rechten Seite der Symmetrieachse A der Gatestruktur 160 zu entfernen, wobei der dritte Gate-Abstandhalter 182 als eine Ätzmaske verwendet wird, um einen zweiten Gate-Abstandhalter 180' auf nur einer Seite der Gatestruktur 160 zu bilden (z.B. nur auf der rechten Seite der Gatestruktur 160). Die Ätzoperation P6 ist ein selektives Ätzprozess, bei dem die Oxid-Abstandhalterschicht 180' mit einer schnelleren Geschwindigkeit (Rate) geätzt wird als der Nitrid-Abstandhalter 170, das Polysilizium-Gate 164 und der dritte Gate-Abstandhalter 182. Beispielsweise ist die Ätzgeschwindigkeit (Ätzrate) der Ätzoperation P6 an der Oxid-Abstandhalterschicht 180' größer als etwa das Zehnfache der Ätzgeschwindigkeit (Ätzrate) der Ätzoperation P6 an dem Nitrid-Abstandhalter 170, dem Polysilizium-Gate 164 und dem Nitrid-Abstandhalter 182. Wenn die Ätzgeschwindigkeit (Ätzrate) der Ätzoperation P6 an der Oxid-Abstandhalterschicht 180' geringer als etwa das Zehnfache der Ätzgeschwindigkeit (Ätzrate) des Ätzvorgangs P6 an dem Nitrid-Abstandhalter 170, dem Polysilizium-Gate 164 und dem Nitrid-Abstandhalter 182 ist, kann die Ätzoperation P6 den Nitrid-Abstandhalter 182 auf der rechten Seite des Polysilizium-Gates 164 und den Nitrid-Abstandhalter 170 auf der linken Seite des Polysilizium-Gates 170 übermäßig verbrauchen, so dass die übermäßig verbrauchten Nitrid-Abstandhalter 170 und 182 möglicherweise nicht in der Lage sind, als eine Implantierungsmaske für den nachfolgenden selbstausgerichteten Implantierungsprozess P7 zu dienen (wie in 17), was sich wiederum nachteilig auf die gewünschte Driftbereichslänge auswirkt. Somit bleiben die Nitrid-Abstandhalter 170 und 182 und das Polysilizium-Gate 164 nach der Entfernung der Abschnitte der zweiten Abstandhalterschicht 180' im Wesentlichen intakt.
  • In 16 weist die Seitenwand des resultierenden zweiten Gate-Abstandhalters 180 eine eingekerbte Ecke und der dritte Gate-Abstandhalter 182 ist in die eingekerbte Ecke des zweiten Gate-Abstandhalters 180 eingebettet. In einigen Ausführungsformen grenzt eine äußerste Seitenwand des dritten Gate-Abstandhalters 182 an eine äußerste Endfläche des zweiten Gate-Abstandhalters 180 an. Der dritte Gate-Abstandhalter 182 ist durch den zweiten Gate-Abstandhalter 180 von dem Substrat 110 vertikal beabstandet und durch den zweiten Gate-Abstandhalter 180 und den ersten Gate-Abstandhalter 170 von der Gate-Elektrode 164 seitlich beabstandet. Der zweite Gate-Abstandhalter 180 und der dritte Gate-Abstandhalter 182 können in Kombination als eine Silizid-Sperrschicht während eines nachfolgenden selbstausgerichteten Silizidierungsprozesses (Salizid-Prozesses) dienen, der nachstehend ausführlicher erläutert wird. Der Vorrichtungbereich, der absichtlich von dem Silizidprozess ausgenommen wird, wird mit dem zweiten Gate-Abstandhalter 180 und dem dritten Gate-Abstandhalter 182 bedeckt. Dadurch werden die Bereiche unter dem zweiten Gate-Abstandhalter 180 und dem dritten Gate-Abstandhalter 182 vor der nachfolgenden Silizid-Bildung geschützt. Der NDD-Bereich 152 stellt einen Widerstandspfad bereit, der als ein Spannungsabfall in dem Kanalbereich dient, und somit weist die Halbleitervorrichtung 100 eine verbesserte Sperrspannungsfähigkeit auf.
  • Der zweite Gate-Abstandhalter 180 kann durch Anwenden z.B. eines anisotropen Ätzens definiert werden, bei dem die zweite Abstandhalterschicht 180' teilweise entfernt wird, die durch den dritten Gate-Abstandhalter 182 freigelegt ist. Der dritte Gate-Abstandhalter 182 kann somit als eine Ätzmaske während der Ätzoperation P6 dienen. Daher kann eine Breite W1 eines Überbleibsels der zweiten Abstandhalterschicht 180' (d.h. des zweiten Gate-Abstandhalters 180) anhand der Dicke des dritten Gate-Abstandhalters 182 gesteuert werden, der wiederum einen Driftbereich innerhalb des NDD-Bereichs 152 (d.h. des Bereichs in dem NDD-Bereich 152 mit Ausnahme des nachfolgend gebildeten Drain-Bereichs) steuert, wodurch eine Verkleinerung der Driftbereichslänge erleichtert wird.
  • Die Ätzoperation P6 ätzt die zweite Abstandhalterschicht 180' mit einer schnelleren Ätzgeschwindigkeit (Ätzrate) als sie den dritten Gate-Abstandhalter 182 ätzt. Beispielsweise und nicht einschränkend kann ein Verhältnis der Ätzgeschwindigkeit (Ätzrate) der zweiten Abstandhalterschicht 180' zu der Ätzgeschwindigkeit (Ätzrate) des dritten Gate-Abstandhalters 182 größer als etwa 10 sein. Wenn das Verhältnis der Ätzgeschwindigkeit (Ätzrate) der zweiten Abstandhalterschicht 180' zu der Ätzgeschwindigkeit (Ätzrate) der dritten Gate-Abstandhalterschicht 182' weniger als etwa 10 beträgt, würde die Ätzoperation P6 den dritten Gate-Abstandhalter 182 erheblich verbrauchen, so dass der dritte Gate-Abstandhalter 182 möglicherweise nicht in der Lage ist, als eine Ätzmaske während der Ätzoperation P6 zu wirken, was sich wiederum negativ auf die gewünschte Driftbereichslänge auswirkt. In einigen Ausführungsformen kann das Verhältnis der Ätzgeschwindigkeit (Ätzrate) der zweiten Abstandhalterschicht 180' zu der Ätzgeschwindigkeit (Ätzrate) des dritten Gate-Abstandhalters 182 größer als etwa 10 sein. In einigen Ausführungsformen wird die zweite Abstandhalterschicht 180' z.B. mittels flüssigen Fluorwasserstoffs (HF) oder Dampf-HF geätzt, falls Siliziumoxid als die Oxid-Abstandhalterschicht 180' verwendet wird. In einigen Ausführungsformen, in denen die Gate-Dielektrikumschicht 162 Siliziumoxid ist, kann das linke Ende der Gate-Dielektrikumschicht 162 durch Ätzmittel P6, das in dem Ätzprozess verwendet wird, ausgespart werden, was durch die gestrichelte Linie DL angedeutet ist.
  • Mit Bezug wieder auf 1B fährt das Verfahren M1 dann in Block S25 fort, wo N-Typ-Source/Drain-Bereiche in dem NDD-Bereich oder dem p-Körperbereich gebildet werden. Mit Bezug auf 17 wird in einigen Ausführungsformen des Blocks S25 ein selbstausgerichteter Implantierungsprozess P7 durchgeführt, um einen N-Typ-Dotierstoff in den p-Körperbereich 156 und den NDD-Bereich 152 zu dotieren, wodurch ein N-Typ-SourceBereich 172 in dem p-Körperbereich 156 und der N-Typ-Drain-Bereich 174 in dem NDD-Bereich 152 gebildet werden. Der selbstausgerichtete Implantierungsprozess P7 dotiert weiterhin auch den N-Typ-Dotierstoff in das Polysilizium-Gate 164. Da der Oxid-Abstandhalter 180 von der oberen Oberfläche des Polysilizium-Gates 164 in dem vorherigen Ätzprozess P6 entfernt wird, wie in 16 dargestellt, kann das Polysilizium-Gate 164 über die gesamte obere Oberfläche des Polysilizium-Gates 164 implantiert werden, was wiederum undotierte Bereiche in dem Polysilizium-Gate 164 reduziert. Vor der Durchführung des selbstausgerichteten Implantierungsprozesses P7 wird eine Maskenschicht 194 über dem Halbleitersubstrat 110 gebildet und dann strukturiert, um getrennte Maskenabschnitte zu bilden, um einen Abschnitt des p-Körperbereichs 156 neben der Isolationsstruktur 142 zu bedecken, wodurch eine Zielposition des N-Typ-Source-Bereichs 172 definiert wird, und die Maskenschicht 194 wird nach der Bildung des N-Typ-Source-Bereichs 172 und des N-Typ-Drain-Bereichs 174 entfernt. Beispielsweise kann eine Ionenimplantation durchgeführt werden, um einen n-leitfähigen Dotierstoff wie Arsen oder Phosphor unter einem vertikalen Winkel zu implantieren, um den N-Drain-Bereich 174 in dem NDD-Bereich 152 unter Verwendung der Abstandhalter 170, 180 und 182 und der strukturierten Maskenschicht 194 als eine Implantierungsmaske zu bilden. Da Ionen des n-leitfähigen Dotierstoffs unter einem vertikalen Winkel (d.h. senkrecht zu der oberen Oberfläche des Substrats 110) gerichtet sind, weist der resultierende N-Typ-Source-Bereich 172 eine linke Grenze, die im Wesentlichen mit der strukturierten Maskenschicht 194 fluchtet, und eine rechte Grenze auf, die im Wesentlichen mit dem linksseitigen Nitrid-Abstandhalter 170 fluchtet, und der N-Typ-Drain-Bereich 174 weist eine linke Grenze, die im Wesentlichen mit der äußersten Endfläche des Oxid-Abstandhalters 180 und einem äußersten Ende des rechtsseitigen Nitrid-Abstandhalters 182 fluchtet. Da die linke Grenze des N-Typ-Drain-Bereichs 174 bei dem Implantierungsprozess P7 auf die äußerste Endfläche des Oxid-Abstandhalters 180 selbstausgerichtet ist, und da die rechte Grenze des N-Typ-Source-Bereichs 172 auf die äußerste Endfläche des linksseitigen Nitrid-Abstandhalters 170 selbstausgerichtet ist, wird der Implantierungsprozess P7 in diesem Zusammenhang als selbstausgerichteter Implantierungsprozess bezeichnet.
  • Konkret können der zweite Gate-Abstandhalter 180 und der dritte Gate-Abstandhalter 182 als eine implantierende Blockierungsschicht während des selbstausgerichteten Implantierungsprozesses P7 mit vertikalem Implantierungswinkel dienen und somit ist der N-Typ-Drain-Bereich 174 mit den äußersten Seitenwänden des zweiten Abstandhalters 180 und des dritten Abstandhalters 182 selbstausgerichtet (richtet sich selbst/automatisch aus). Somit grenzt eine äußerste Stirnfläche des zweiten Gate-Abstandhalters 180 an eine Grenze zwischen dem N-Drain-Bereich 174 und dem NDD-Bereich an, so dass der zweite Gate-Abstandhalter 180 und der dritte Gate-Abstandhalter 182 womöglich nicht mit dem N-Drain-Bereich 174 überlappen. Allerdings kann sich der N-Typ-Drain-Bereich 174 in einigen Ausführungsformen seitlich über die äußerste Endfläche des zweiten Gate-Abstandhalters 180 hinaus erstrecken, aufgrund unbeabsichtigter thermischer Diffusion, die in den nachfolgenden Schritten des FEOL-Prozesses (Front-End-of-Line) und des BEOL-Prozesses (Back-End-of-Line) auftreten kann.
  • In einigen Ausführungsformen ist der N-Typ-Drain-Bereich 174 um einen Abstand S1 (wahlweise als Driftbereichslänge bezeichnet) von einem Kanalbereich 110c in dem Substrat 110 getrennt. Die Driftbereichslänge S1 hängt von der Breite W1 des zweiten Gate-Abstandhalters 180 und des dritten Gate-Abstandhalters 182 ab. Daher kann der Driftbereich verkleinert werden, indem man die Breite W1 des zweiten Gate-Abstandhalters 180 und des dritten Gate-Abstandhalters 182 steuert, die von der Dicke der zweiten Abstandhalterschicht 180' und der Dicke der dritten Abstandhalterschicht 182' abhängt, wie in 11 dargestellt. Daher kann die Driftbereichslänge S1 durch die Dicken der zweiten Abstandhalterschicht 180' und der dritten Abstandhalterschicht 182' gesteuert werden. Beispielsweise kann die Driftbereichslänge S1 in einem Bereich von etwa 0,05 um bis etwa 0,5 um liegen, wobei andere Bereiche der Driftbereichslänge innerhalb des Geltungsbereichs der Offenbarung liegen. In einigen Ausführungsformen kann es zu einer zu niedrigen Vorrichtung-Durchbruchsspannung führen, wenn die Driftbereichslänge S1 kleiner als etwa 0,05 um ist, und es kann zu einem überhöhten Widerstand führen, wenn die Driftbereichslänge S1 größer als etwa 0,5 um ist.
  • In einigen Ausführungsformen kann die Maskenschicht 194 durch einen photolithographischen Strukturierungsprozess gebildet werden. Die photolithographischen Strukturierungsprozesse können Photoresist-Beschichten (z.B. Aufschleudern), Soft-Backen, Ausrichten einer Maske, Belichtung, Backen nach der Belichtung, Entwicklung des Photoresists, Spülen, Trocknen (z.B. Hard-Backen) und/oder andere anwendbare Prozesse umfassen.
  • Der N-Typ-Source-Bereich 172 und der N-Typ-Drain-Bereich 174 sind N+-Bereiche (wahlweise als stark-dotierte N-Typ-Bereiche bezeichnet) mit einer n-Typ-Verunreinigungskonzentration, die größer als die des NDD-Bereichs 152 und des p-Körperbereichs 156 ist. In einigen Ausführungsformen enthalten der N-Typ-Source-Bereich 172 und der N-Typ-Drain-Bereich 174 n-Typ-Dotierstoffe wie P oder As. Nach dem selbstausgerichteten Implantierungsprozess P7 kann ein RTA-Prozess (rapid thermal annealing) durchgeführt werden, um den implantierten Dotierstoff in dem Polysilizium-Gate 164 und in den N-Typ-Source/Drain-Bereichen 172 und 174 zu aktivieren.
  • Wie in 17 dargestellt, kann eine Tiefe D8 des N-Typ-Drain-Bereichs 174 geringer als die Tiefe D4 des NDD-Bereich 152 und/oder die Tiefe D1 der Isolationsstruktur 142 sein. Beispielsweise kann die Tiefe D8 des N-Typ-Drain-Bereichs 174 in einem Bereich von etwa 0,1 um bis etwa 0,5 um liegen, wobei andere Bereiche für die Tiefe innerhalb des Geltungsbereichs der Offenbarung liegen. In einigen Ausführungsformen kann die Tiefe D8 des N-Typ-Drain-Bereichs 174 größer als die Tiefe D4 des NDD-Bereichs 152 und/oder die Tiefe D1 der Isolationsstruktur 142 sein. In 17 kann eine Tiefe D9 des N-Typ-Source-Bereichs 172 geringer als die Tiefe D5 des p-Körperbereichs 156 und/oder die Tiefe D1 der Isolationsstruktur 142 sein. Beispielsweise kann die Tiefe D9 des N-Typ-Drain-Bereich 174 in einem Bereich von etwa 0,1 um bis etwa 0,5 um liegen, wobei andere Bereiche für die Tiefe innerhalb des Geltungsbereichs der Offenbarung liegen. In einigen Ausführungsformen kann eine Tiefe D9 des N-Typ-Source-Bereichs 172 grösser als die Tiefe D5 des p-Körperbereichs 156 und/oder die Tiefe D1 der Isolationsstruktur 142 sein. In einigen Ausführungsformen ist die Tiefe D9 des N-Typ-Source-Bereichs 172 mit der Tiefe D8 des N-Typ-Drain-Bereichs 174 vergleichbar, weil sie durch den gleichen Implantierungsprozess P7 gebildet werden.
  • In einigen Ausführungsformen kann die Dotierungskonzentration des N-Typ-Source-Bereichs 172 und des N-Typ-Drain-Bereichs 174 jeweils zwischen etwa 1020 und etwa 1021 pro Kubikzentimeter liegen, wobei andere Bereiche der Dotierungskonzentrationen innerhalb des Geltungsbereichs der Offenbarung liegen. Wie in 17 dargestellt, ist ein seitlicher Abstand zwischen den N-Typ-Drain-Bereich 174 und der Gatestruktur 160 größer als ein seitlicher Abstand zwischen dem N-Typ-Source-Bereich 172 und der Gatestruktur 160 und somit weist der LDMOS-Transistor Source/Drain-Bereiche 172 und 174 auf, die asymmetrisch bezüglich der Gatestruktur 160 sind. Ferner weist der Drain-Bereich 174 eine Breite W3 auf, die größer als die Breite W4 des Source-Bereichs 172 ist. Beispielsweise und nicht einschränkend ist ein Verhältnis der Breite W3 des Drain-Bereichs 174 zu der Breite W4 des Source-Bereichs 172 größer als 2, wobei andere Bereiche für das Verhältnis innerhalb des Geltungsbereichs der Offenbarung liegen.
  • Mit Bezug wieder auf 1B fährt das Verfahren M1 dann in Block S26 fort, wo ein P-Typ-Körperkontaktbereich in dem p-Körperbereich gebildet wird. Mit Bezug auf 18 wird in einigen Ausführungsformen des Blocks S26 z.B. die in 17 gezeigte Maskenschicht 194 durch Veraschen abgezogen, falls sie ein Photoresist ist, und dann wird eine Maskenschicht 192 über dem Halbleitersubstrat 110 gebildet und dann strukturiert, um den N-Typ-Source-Bereich 172 und den N-Typ-Drain-Bereich 174 sowie das N-dotierte Polysilizium-Gate 164 zu bedecken. Dann wird ein Implantierungsprozess P8 durchgeführt, um einen p-Typ-Dotierstoff in den p-Körperbereich 156 unter Verwendung der Maskenschicht 192 als eine Implantierungsmaske zu implantieren, wodurch ein P-Körperkontaktbereich 176 in dem p-Körperbereich 156 gebildet wird. Die Maskenschicht 192 wird nach der Bildung des P-Typ-Körperkontaktbereichs 176 entfernt. In einigen Ausführungsformen, bei denen die Maskenschicht 192 ein Photoresist ist, wird die Maskenschicht 192 durch Veraschen entfernt, nachdem die Bildung des P-Typ-Körperkontaktbereichs 176 abgeschlossen ist.
  • In einigen Ausführungsformen kann die Maskenschicht 192 durch einen photolithographischen Strukturierungsprozess gebildet werden. Die photolithographischen Strukturierungsprozesse können Photoresist-Beschichten (z.B. Aufschleudern), Soft-Backen, Ausrichten einer Maske, Belichten, Backen nach der Belichtung, Entwickeln des Photoresists, Spülen, Trocknen (z.B. Hard-Backen) und/oder andere anwendbare Prozesse umfassen.
  • Der P-Typ-Körperkontaktbereich 176 kann P+- oder stark dotierte Bereiche sein, die eine größere p-Typ-Verunreinigungskonzentration aufweist als der P-Körperbereich 156. In einigen Ausführungsformen enthält der P-Typ-Körperkontaktbereich 176 p-Typ-Dotierstoffe wie Bor oder Bordifluorid (BF2). der P-Typ-Körperkontaktbereich 176 kann durch einen Prozess wie Ionenimplantation oder Ionendiffusion gebildet werden. Nach dem Implantierungsprozess P8 kann ein schnelles thermisches Tempern (RTA) durchgeführt werden, um den implantierten Dotierstoff zu aktivieren. Wie in 18 dargestellt, wird der P-Typ-Körperkontaktbereich 176 in dem p-Körperbereich 156 und zwischen dem N-Typ-Source-Bereich 172 und der Isolationsstruktur 142 gebildet. In den dargestellten Ausführungsformen wird der P-Typ-Körperkontaktbereich 176 nach der Bildung des zweiten Gate-Abstandhalters 180 und des dritten Gate-Abstandhalters 182 gebildet. In einigen anderen Ausführungsformen kann der P-Typ-Körperkontaktbereich 176 vor der Bildung des N-Typ-Source-Bereichs 172 und des N-Typ-Drain-Bereichs 174 gebildet werden.
  • In einigen Ausführungsformen kann die Tiefe D10 des P-Typ-Körperkontaktbereichs 176 geringer als die Tiefe D5 des P-Körperbereichs 156 und die Tiefe D1 der Isolationsstruktur 142 sein, wie in 3 dargestellt. In einigen anderen Ausführungsformen kann die Tiefe D10 des P-Typ-Körperkontaktbereichs 176 größer oder kleiner als die Tiefe D9 des N-Typ-Source-Bereichs 172 sein. In einigen Ausführungsformen kann die Tiefe D10 des P-Typ-Körperkontaktbereichs 176 mit der Tiefe D9 des N-Typ-Source-Bereichs 172 vergleichbar groß sein. Beispielsweise kann die Tiefe D10 des P-Typ-Körperkontaktbereichs 176 in einem Bereich von etwa 0,1 um bis etwa 0,5 um liegen, wobei andere Bereiche für die Tiefen innerhalb des Geltungsbereichs der Offenbarung liegen. In einigen Ausführungsformen kann die Dotierstoffkonzentration in jedem P-Typ-Körperkontaktbereich 176 zwischen etwa 1020 und etwa 1021 pro Kubikzentimeter betragen, wobei andere Bereiche für die Dotierstoffkonzentrationen innerhalb des Geltungsbereichs der Offenbarung liegen.
  • Mit Bezug wieder auf 1B fährt das Verfahren M1 dann in Block S27 fort, wo Metalllegierungsschichten jeweils über der Gatestruktur, dem N-Typ-Source/Drain-Bereich und dem P-Typ-Source/Drain-Bereich gebildet werden. Mit Bezug auf 19 können in einigen Ausführungsformen des Blocks S27 Metalllegierungsschichten 220 durch einen selbstausgerichteten Silizidierungsprozess (Salizid) gebildet werden. Bei einem beispielhaften Salizidproess wird ein Metallmaterial (z.B. Kobalt, Nickel oder ein anderes geeignetes Metall) über dem Substrat gebildet, dann wird die Temperatur erhöht, um zu tempern und eine Reaktion zwischen dem Metallmaterial und dem darunter liegenden Silizium/Polysilizium zu bewirken, um Silizidschichten 220 zu bilden, und das nicht reagierte Metall wird weggeätzt. Das Silizidmaterial richtet sich selbst (automatisch) mit dem N-Typ-Source-Bereich 172 und dem N-Typ-Drain-Bereich 174, dem P-Typ-Körperkontaktbereich 176 und/oder der Gate-Elektrode 164 aus, um den Kontaktwiderstand zu verringern.
  • In 19 steht eine der Metalllegierungsschichten 220 in Kontakt mit der Gesamtheit einer oberen Oberfläche des N-Typ-Drain-Bereichs 174 innerhalb des NDD-Bereichs 152 und der äußersten Endfläche des zweiten Gate-Abstandhalters 180. Ein anderer Bereich des NDD-Bereichs 152, der absichtlich von dem Silizidprozess ausgeschlossen ist, wird mit dem zweiten Gate-Abstandhalter 180 und dem dritten Gate-Abstandhalter 182 bedeckt. Dies schützt den NDD-Bereich 152 unterhalb des zweiten Gate-Abstandhalters 180 und des Gate-Abstandhalters 182 vor der Silizid-Bildung. Eine der Metalllegierungsschichten 220 steht in Kontakt mit der gesamten oberen Oberfläche der Gate-Elektrode 164, um den Widerstand des Gates zu verringern. Eine der Metalllegierungsschichten 220 steht in Kontakt mit einer Gesamtheit einer oberen Oberfläche des N-Typ-Source-Bereichs 172 und einer oberen Oberfläche des P-Typ-Körperkontaktbereichs 176 und erstreckt sich somit über eine Grenzfläche zwischen dem N-Typ-Source-Bereich 172 und dem P-Typ-Körperkontaktbereich 176.
  • Mit Bezug wieder auf 1B fährt das Verfahren M1 dann in Block S28 fort, wo Kontakte jeweils über den Metalllegierungsschichten gebildet werden. Mit Bezug auf 20 wird in einigen Ausführungsformen des Blocks S28 eine ILD-Schicht 196 (Zwischenschicht-Dielektrikumschicht) über der Struktur in 19 gebildet. In einigen Ausführungsformen enthält die ILD-Schicht 196 ein Material mit einer niedrigen Dielektrizitätskonstante, z.B. eine Dielektrizitätskonstante von weniger als etwa 3,9. Beispielsweise kann die ILD-Schicht 196 Siliziumoxid enthalten. In einigen Ausführungsformen enthält die dielektrische Schicht Siliziumdioxid, Siliziumnitrid, Siliziumoxynitrid, Polyimid, Spin-on-Glas (SOG), fluoriddotiertes Silikatglas (FSG), kohlenstoffdotiertes Siliziumoxid, Black Diamond® (Applied Materials of Santa Clara, Kalifornien), Xerogel, Aerogel, amorphen fluorierten Kohlenstoff, Parylen, BCB (H-Benzocyclobutene), SiLK (Dow Chemical, Midland, Mich.), Polyimid und/oder andere geeignete Materialien. Die ILD-Schicht 196 kann durch eine Technik wie Aufschleuderbeschichtung, CVD oder andere geeignete Prozesse gebildet werden.
  • Dann werden mehrere Kontakte 242, 244 und 246 in der ILD-Schicht 196 gebildet, um die jeweiligen Metalllegierungsschichten 220 (d.h. Silizidschichten 220) zu kontaktieren. Beispielsweise werden mehrere Öffnungen in der ILD-Schicht 196 gebildet und dann werden leitfähige Materialien in den Öffnungen abgeschieden. Die überschüssigen Abschnitte der leitfähigen Materialien außerhalb der Öffnungen werden durch einen CMP-Prozess entfernt, wobei Abschnitte in den Öffnungen verbleiben, die als Kontakte 242, 244 und 246 dienen. Die Kontakte 242, 244 und 246 können aus Wolfram, Aluminium, Kupfer oder anderen geeigneten Materialien gebildet werden. In einigen Ausführungsformen ist der Kontakt 242 über die Metalllegierungsschicht 220 auf der Gatestruktur 160 mit der Gatestruktur 160 elektrisch verbunden, der Kontakt 244 ist durch die Metalllegierungsschicht 220, die sich über den P-Typ-Körperkontaktbereich 176 und den N-Typ-Source-Bereich 172 erstreckt, mit dem P-Typ-Körperkontaktbereich 176 und dem N-Typ-Source-Bereich 172 verbunden, und der Kontakt 246 ist durch die Metalllegierungsschicht 220 auf dem N-Typ-Drain-Bereich 174 mit dem N-Typ-Drain-Bereich 174 verbunden. In den dargestellten Ausführungsformen teilen sich der P-Typ-Körperkontaktbereich 176 und der N-Typ-Source-Bereich 172 einen gemeinsamen Kontakt 244. In einigen anderen Ausführungsformen können der P-Typ-Körperkontaktbereich 176 und der N-Typ-Source-Bereich 172 voneinander getrennt und mit separaten Kontakten elektrisch verbunden sein.
  • Es wird nun Bezug auf 21 und 22 genommen. 21 und 22 zeigen ein Verfahren zur Herstellung einer Halbleitervorrichtung 200 in verschiedenen Stadien gemäß einigen Ausführungsformen. Operationen zur Herstellung der Halbleitervorrichtung 200 sind im Wesentlichen die gleichen wie vorstehend mit Bezug auf die Operationen zur Herstellung der Halbleitervorrichtung 100 beschrieben und werden zwecks Klarheit an dieser Stelle nicht wiederholt. 21 und 22 zeigen ein praktischeres Profil des LDMOS, der unter Verwendung des Verfahrens M1 hergestellt wird, als 19 und 20.
  • 21 zeigt eine Halbleitervorrichtung 200 in einem Stadium entsprechend 19 gemäß einigen alternativen Ausführungsformen der vorliegenden Offenbarung. Wie in 21 dargestellt, kann ein oberes Ende des dritten Gate-Abstandhalters 282 und ein oberes Ende des zweiten Gate-Abstandhalters 280 niedriger sein als eine obere Fläche der Gate-Elektrode 264. Ferner kann das obere Ende des dritten Gate-Abstandhalters 282 aufgrund der Art der Ätzprozesse P3 und P6 niedriger als das obere Ende des zweiten Gate-Abstandhalters 280 sein. Ferner weist die Gate-Dielektrikumschicht 262 ein linkes Ende auf, das aufgrund der Art des Ätzprozesses P6, bei dem Oxidmaterialien geätzt werden, von einem äußersten Ende des linken ersten Abstandhalters 270 zurückgesetzt ist. Das rechte Ende der Gate-Dielektrikumschicht 262 kann jedoch immer noch an ein äußerstes Ende des rechten ersten Abstandhalters 270 angrenzen, weil das rechte Ende der Gate-Dielektrikumschicht 262 durch die Photoresistmaske 190 bedeckt und somit durch sie geschützt ist.
  • 22 zeigt eine Halbleitervorrichtung 200 in einem Stadium entsprechend 20 gemäß einigen alternativen Ausführungsformen der vorliegenden Offenbarung. Wie in 22 gezeigt, steht eine der Metalllegierungsschichten 220 in Kontakt mit einer Gesamtheit einer oberen Oberfläche des N-Typ-Drain-Bereichs 174 innerhalb des NDD 152 und einer äußersten Endfläche des zweiten Gate-Abstandhalters 280. Der Bereich des NDD-Bereichs 152, der absichtlich von dem Silizid-Prozess ausgeschlossen wird, wird mit dem zweiten Gate-Abstandhalter 280 und dem dritten Gate-Abstandhalter 282 bedeckt. Dies schützt den NDD-Bereich 152 unterhalb des zweiten Gate-Abstandhalters 280 und des dritten Gate-Abstandhalters 282 vor der Silizidbildung. Somit stellt der NDD-Bereich 152 einen Widerstandspfad bereit, der als ein Spannungsabfall in dem Kanalbereich dient, und somit weist die Halbleitervorrichtung 200 eine verbesserte Sperrspannungsfähigkeit. Eine der Metalllegierungsschichten 220 steht in Kontakt mit einer Gesamtheit einer oberen Oberfläche der Gate-Elektrode 264, um den Widerstand des Gates zu senken. Eine der Metalllegierungsschichten 220 erstreckt sich über den N-Typ-Source-Bereich 172 und den P-Typ-Körperkontaktbereich 176.
  • Mit Bezug auf 23A und 23B wird nun ein beispielhafte Verfahren M2 zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen dargestellt, wobei die Herstellung einen selbstausgerichteten Implantierungsprozess und einen Silizidierungsprozess einer Halbleitervorrichtung umfasst. 24 zeigt einen LDMOS-Transistor, der nach dem Verfahren M2 hergestellt wird. Das Verfahren M2 umfasst einen relevanten Teil des gesamten Herstellungsprozesses. Es ist zu verstehen, dass vor, während und nach den in 23A und 23B dargestellten Operationen zusätzliche Operationen vorgesehen werden können, und einige der nachstehend erläuterten Operationen können für zusätzliche Ausführungsformen des Verfahrens ersetzt oder eliminiert werden. Die Reihenfolge der Operationen/Prozesse kann austauschbar sein. Das Verfahren M2 umfasst die Herstellung einer Halbleitervorrichtungen 400. Die Herstellung der Halbleitervorrichtung 400 ist jedoch lediglich ein Beispiel für die Beschreibung des selbstausgerichteten Prozesses der Halbleitervorrichtung 400 gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Mit Bezug auf 24, in Block S40, kann eine Isolationsstruktur 142 wie z.B. Flachgrabenisolationen (STI) oder lokale Oxidation von Silizium (LOCOS) (oder Feldoxid, FOX), die Isolationsmerkmale aufweist, in einem Halbleitersubstrat 110 gebildet werden, um verschiedene aktive Bereiche zu definieren und diese elektrisch zu isolieren, um zu verhindern, dass ein Leckstrom zwischen benachbarten aktiven Bereichen fließt.
  • In Block S41 wird eine Gate-Dielektrikumschicht über dem Halbleitersubstrat 110 gebildet. In Block S42 wird eine leitfähige Schicht über der Gate-Dielektrikumschicht gebildet. In einigen Ausführungsformen kann die leitfähige Schicht polykristallines Silizium (wahlweise als Polysilizium bezeichnet) enthalten. In Block S43 wird die leitfähige Schicht strukturiert, um eine Gate-Elektrode 464 auf der Gate-Dielektrikumschicht zu bilden. In Block S44 wird ein doppelt diffundierter p-dotierter (PDD) Bereich 452 in dem Halbleitersubstrat 110 und nahe der oberen Oberfläche 112 des Halbleitersubstrats 110 gebildet und ein n-dotierter Bereich 456 (wahlweise als N-Körperbereich bezeichnet) wird in dem Halbleitersubstrat 110 nahe der oberen Oberfläche 112 des Halbleitersubstrats 110 gebildet. In Block S45 wird eine erste Abstandhalterschicht über dem PDD-Bereich 452, dem N-Körperbereich 456, der Gate-Dielektrikumschicht, der Gate-Elektrode 464 und den Isolationsmerkmalen 142 flächendeckend (blanket) abgeschieden. In Block S46 wird die erste Abstandhalterschicht geätzt, um einen ersten Gate-Abstandhalter 170 zu bilden. In Block S47 wird die Gate-Dielektrikumschicht strukturiert, um eine Gate-Dielektrikumschicht 462 unter der Gate-Elektrode 464 zu bilden, und die Gate-Dielektrikumschicht 462 und die Gate-Elektrode 464 werden als eine Gatestruktur 460 definiert.
  • In Block S48 wird eine zweite Abstandhalterschicht über dem PDD-Bereich 452, dem N-Körperbereich 456, der Gate-Dielektrikumschicht 462, der Gate-Elektrode 464, dem ersten Gate-Abstandhalter 170 und den Isolationsmerkmalen 142 flächendeckend (blanket) abgeschieden. In Block S49 wird eine dritte Abstandhalterschicht über der zweiten Abstandhalterschicht flächendeckend (blanket) abgeschieden. In Block S50 wird eine Ätzoperation durchgeführt, um die horizontalen Abschnitte der dritten Abstandhalterschicht zu entfernen.
  • In Block S51 wird eine erste Maskenschicht über dem Halbleitersubstrat 110 gebildet und dann strukturiert, um voneinander getrennte Maskenabschnitte zu bilden, die einen Abschnitt der Gatestruktur 460, den ersten Gate-Abstandhalter 170, den dritten Gate-Abstandhalter 482 und die zweite Abstandhalterschicht auf einer rechten Seite der Symmetrieachse A der in 24 dargestellten Gatestruktur 160 bedecken, und legt einen weiteren Abschnitt der Gatestruktur 460, den ersten Gate-Abstandhalter 170 und den dritten Gate-Abstandhalter 482 und die zweite Abstandhalterschicht auf einer linken Seite der Symmetrieachse A der in 24 gezeigten Gatestruktur 160 frei. In Block S52 werden ein oder mehrere Ätzprozesse durchgeführt, um den dritten Gate-Abstandhalter 482 auf der zweiten Abstandhalterschicht unter Verwendung der ersten Maskenschicht als eine Ätzmaske zu entfernen.
  • In Block S53 wird die erste Maskenschicht nach dem Ätzen des dritten Gate-Abstandhalters 482 entfernt. In Block S54 wird eine Ätzoperation durchgeführt, um einen Teil der zweiten Abstandhalterschicht auf der linken Seite der Symmetrieachse A der Gatestruktur 460 zu entfernen, und um die horizontalen Abschnitte der zweiten Abstandhalterschicht auf der rechten Seite der Symmetrieachse A der Gatestruktur 460 unter Verwendung des dritten Gate-Abstandhalters 482 als eine Ätzmaske zu entfernen, um einen zweiten Gate-Abstandhalter 480 nur auf einer Seite der Gatestruktur 460 (z.B. nur auf der rechten Seite der Gatestruktur 460) auszubilden. In Block S55 werden der P-Typ-Source-Bereich 474 und der P-Typ-Drain-Bereich 472 durch einen selbstausgerichteten Prozess in dem PDD-Bereich 452 und dem N-Körperbereich 456 gebildet. In Block S56 wird ein N-Körperkontaktbereich 476 in dem N-Körperbereich 456 gebildet.
  • In Block S57 können die Metalllegierungsschichten 220 selbstausgerichtet sein, um auf verschiedenen Merkmalen wie dem P-Typ-Source-Bereich 472 und dem P-Typ-Drain-Bereich 474, dem N-Typ-Körperkontaktbereich 476 und/oder der Gate-Elektrode 464 gebildet zu werden, um den Kontaktwiderstand zu verringern. In Block S58 wird eine ILD-Schicht 196 (Zwischenschicht-Dielektrikumschicht) über dem Halbleitersubstrat 110 gebildet und mehrere Kontakte 242, 244 und 246 werden in der ILD-Schicht 196 gebildet, um die jeweiligen Metalllegierungsschichten 220 (d.h. Silizidschichten 220) zu kontaktieren. Beispielsweise ist der Kontakt 242 mit der Gatestruktur 460 verbunden, der Kontakt 244 ist mit dem N-Typ-Körperkontaktbereich 476 und dem P-Typ-Source- und Drain-Bereichen 472 verbunden, und der Kontakt 246 ist mit den P-Typ-Source/Drain-Bereichen 474 (d.h. dem Drain-Bereich der Halbleitervorrichtung 400) verbunden.
  • 25-28 zeigen beispielhafte Querschnittsansichten verschiedener Stadien zur Herstellung einer Halbleitervorrichtung 600 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Es ist zu verstehen, dass zusätzliche Operationen vor, während und nach den in 25-28 gezeigten Prozessen vorgesehen werden können, und einige der unten beschriebenen Operationen können für zusätzliche Ausführungsformen des Verfahrens ersetzt oder eliminiert werden. Die Reihenfolge der Operationen/Prozesse kann austauschbar sein. Dieselben oder ähnliche Konfigurationen, Materialien, Prozesse und/oder Operationen wie in 2-20 beschrieben können in den folgenden Ausführungsformen verwendet werden, wobei die ausführliche Erläuterung weggelassen sein kann.
  • Nachdem die Struktur wie in 11 gezeigt gebildet worden ist, wird ein anisotroper Ätzprozess P9 durchgeführt, um die horizontalen Abschnitte der dritten Abstandhalterschicht 182' zu entfernen. Die resultierende Struktur ist in 25 dargestellt. Die Ätzoperation P9 ätzt die dritte Abstandhalterschicht 182' mit einer schnelleren Ätzgeschwindigkeit (Ätzrate), als sie die zweite Abstandhalterschicht 180' ätzt. Beispielsweise kann ein Verhältnis der Ätzgeschwindigkeit (Ätzrate) der dritten Abstandhalterschicht 182' zu der Ätzgeschwindigkeit (Ätzrate) der zweiten Abstandhalterschicht 180' größer als etwa 2 sein. Wenn das Verhältnis der Ätzgeschwindigkeit (Ätzrate) der Ätzoperation P9 an der dritten Abstandhalterschicht 182' zu der Ätzgeschwindigkeit (Ätzrate) der Ätzoperation P9 an der zweiten Abstandhalterschicht 180' kleiner als etwa 2 ist, würde die Ätzoperation P9 die zweite Abstandhalterschicht 180' erheblich verbrauchen, so dass die zweite Abstandhalterschicht 180', das Polysilizium-Gate 164, der erste Gate-Abstandhalter 170 und das Halbleitersubstrat 110 beschädigt werden können, was die Ausbeute verringern kann. In einigen Ausführungsformen kann das Verhältnis der Ätzgeschwindigkeit (Ätzrate) der dritten Abstandhalterschicht 182' zu der Ätzgeschwindigkeit (Ätzrate) der zweiten Abstandhalterschicht 180' größer als etwa 10 sein. In einigen Ausführungsformen wird der Ätzprozess durch einen isotropen Ätzprozess durchgeführt. In einigen Ausführungsformen wird die dritte Abstandhalterschicht 182' z.B. mit Phosphorsäure (H3PO4) geätzt.
  • Wie in 25 dargestellt, dienen die verbleibenden vertikalen Abschnitte der dritten Abstandhalterschicht 182' als dritte Gate-Abstandhalter 682. Die dritten Gate-Abstandhalter 682 weisen eine Höhe H4 gemessen von der Oberseite der zweiten Abstandhalterschicht 180' auf. In einigen Ausführungsformen kann die Höhe H4 der dritten Gate-Abstandhalter 682 im Wesentlichen gleich oder vergleichbar mit der Höhe H1 der Gate-Elektrode 164 sein. Die Höhe H4 der dritten Gate-Abstandhalter 682 hängt von den Prozessbedingungen des anisotropen Ätzprozesses P9 ab (z.B. Ätzdauer und/oder dergleichen). Beispielsweise kann die Ätzdauer des Ätzprozesses P9 so gesteuert werden, dass der resultierende dritte Gate-Abstandhalter 682 eine oberste Position aufweist, die im Wesentlichen eben mit einer obersten Position der zweiten Abstandhalterschicht 180' liegt.
  • Anschließend wird, wie in 26 dargestellt, ein Planarisierungsprozess P10 wie chemisch-mechanisches Polieren (CMP) durchgeführt, um den überschüssigen dritten Gate-Abstandhalter 682 und die zweite Abstandhalterschicht 180' über der Gate-Elektrode 164 zu entfernen, so dass eine obere Oberfläche der Gate-Elektrode 164 freigelegt wird. In einigen Ausführungsformen stoppt der Planarisierungsprozess, wenn die Gate-Elektrode 164 freigelegt ist, und die Gate-Elektrode 164 kann bei der Planarisierung als eine Ätzstoppschicht dienen. Somit überlappen die zweiten Abstandhalterschichten 180' womöglich nicht eine obere Oberfläche der Gate-Elektrode 164. In einigen Ausführungsformen kann nach dem Planarisierungsprozess eine obere Oberfläche der zweiten Abstandhalterschichten 180' eben mit der oberen Oberfläche der Gate-Elektrode 164 sein.
  • Es ist zu beachten, dass die in 26 gezeigte Abfolge des Ätzprozesses P9 und des Planarisierungsprozesses P10 in 27 wie vorstehend erläutert, beispielhaft ist und die vorliegende Offenbarung nicht einschränkt. In einigen anderen Ausführungsformen kann der Planarisierungsprozess P10 vor dem Ätzprozess P9 durchgeführt werden.
  • Anschließend, wie in der FIG dargestellt. 27 dargestellt, wird eine Maskenschicht 690 über dem Halbleitersubstrat 110 gebildet und dann strukturiert, um voneinander getrennte Maskenabschnitte zu bilden, um einen Teil der Gatestruktur 160, den ersten Gate-Abstandhalter 170, den dritten Gate-Abstandhalter 682 und die zweite Abstandhalterschicht 180' auf einer rechten Seite der Symmetrieachse A der Gatestruktur 160 zu bedecken, und um einen anderen Teil der Gatestruktur 160, den ersten Gate-Abstandhalter 170 und den dritten Gate-Abstandhalter 682 und die zweite Abstandhalterschicht 180' auf einer linken Seite der Symmetrieachse A der Gatestruktur 160 freizulegen.
  • Wie in 27 dargestellt, steht die Maskenschicht 690 in Kontakt mit einer oberen Oberfläche der Gatestruktur 160, weil die obere Oberfläche der Gatestruktur 160 aufgrund des CMP-Prozesses P10, wie in 27 dargestellt, frei von der Abdeckung durch die zweite Abstandhalterschicht 180' ist. In einigen Ausführungsformen kann die Maskenschicht 690 durch einen photolithographischen Strukturierungsprozess gebildet werden. Die photolithographischen Strukturierungsprozesse können Photoresist-Beschichten (z.B. Aufschleudern), Soft-Backen, Ausrichten einer Maske, Belichten, Backen nach der Belichtung, Entwickeln des Photoresists, Spülen, Trocknen (z.B. Hard-Backen) und/oder andere anwendbare Prozesse umfassen.
  • Anschließend, wie in 28 dargestellt, wird ein Ätzprozess P4 durchgeführt, um den dritten Gate-Abstandhalter 682 zu entfernen, der durch die Maskenschicht 690 freigelegt ist. Der Ätzprozess P4 ist ein selektiver Ätzprozess, bei dem ein Ätzmittel verwendet wird, das den Nitrid-Abstandhalter 682 mit einer schnelleren Ätzgeschwindigkeit (Ätzrate) ätzt, als es die Oxid-Abstandhalterschicht 180' ätzt. Somit bleibt die Oxid-Abstandhalterschicht 180' im Wesentlichen intakt, nachdem der Nitrid-Abstandhalter 682 von der linken Seite der Symmetrieachse A der Gatestruktur 160 entfernt wird. Beispielsweise enthält das Ätzmittel, das in dem Ätzprozess P4 verwendet wird, Phosphorsäure (H3PO4).
  • Danach werden die in 15-20 dargestellten Prozessschritte fortgesetzt, um die Herstellung des LDMOS-Transistors abzuschließen.
  • Gemäß den vorgenannten Ausführungsformen kann man erkennen, dass die vorliegende Offenbarung Vorteile bei der Herstellung von Halbleitervorrichtungen bietet. Es ist jedoch zu verstehen, dass andere Ausführungsformen zusätzliche Vorteile bieten können, und dass nicht unbedingt alle Vorteile hierin offengelegt sind. Ein Vorteil ist, dass Feldoxid (FOX) in dem NDD/PDD-Bereich des LDMOS-Transistors entfallen kann, was wiederum die Vorrichtungsgröße und den spezifischen Durchlasswiderstand (Rsp) verringert. Ein weiterer Vorteil besteht darin, dass die undotierten und/oder Nicht-Silizid-Bereiche in dem Polysilizium-Gate reduziert werden können. Ein weiterer Vorteil besteht darin, dass die Driftbereichslänge anhand der Dicke der Oxid-Abstandhalter und der Dicke der Nitrid-Abstandhalter genau gesteuert werden kann, was wiederum zur Verringerung der Driftbereichslänge beiträgt. Ferner kann der Kompromiss zwischen der Drain-Source-Durchbruchspannung (BVDSS), dem spezifischen Durchlasswiderstand (Rsp) und der Schaltgeschwindigkeit des LDMOS-Transistors verbessert und eine hervorragende Leistungszahl (figure of merit, FOM) erreicht werden.
  • In einigen Ausführungsformen weist eine Halbleitervorrichtung auf: eine Gatestruktur, einen doppelt diffundierten Bereich, einen Source-Bereich, einen Drain-Bereich, einen ersten Gate-Abstandhalter und einen zweiten Gate-Abstandhalter. Die Gatestruktur liegt über einem Halbleitersubstrat. Der doppelt diffundierte Bereich liegt in dem Halbleitersubstrat und erstreckt sich seitlich über eine erste Seite der Gatestruktur hinaus. Der Source-Bereich liegt in dem Halbleitersubstrat und grenzt an eine zweite Seite der Gatestruktur gegenüber der ersten Seite. Der Drain-Bereich liegt in dem doppelt diffundierten Bereich in dem Halbleitersubstrat und weist denselben Leitfähigkeitstyp auf wie der doppelt diffundierte Bereich. Der erste Gate-Abstandhalter liegt auf der ersten Seite der Gatestruktur. Der zweite Gate-Abstandhalter erstreckt sich von dem doppelt diffundierten Bereich entlang einer äußersten Seitenwand des ersten Gate-Abstandhalters nach oben und endet, bevor er eine obere Oberfläche der Gatestruktur erreicht. Der zweite Gate-Abstandhalter weist eine äußerste Endfläche auf, die mit einer Grenze des Drain-Bereichs im Wesentlichen fluchtet.
  • In einigen Ausführungsformen weist eine Halbleitervorrichtung auf: ein Halbleitersubstrat, einen doppelt diffundierten Bereich, eine Gatestruktur, einen Drain-Bereich, einen ersten Gate-Abstandhalter, eine Drain-Silizidschicht und einen zweiten Gate-Abstandhalter. Der doppelt diffundierte Bereich liegt im Halbleitersubstrat. Die Gatestruktur überlappt mindestens einen Abschnitt des doppelt diffundierten Bereichs. Der Drain-Bereich liegt in dem doppelt diffundierten Bereich und weist den gleichen Leitfähigkeitstyp auf wie der doppelt diffundierte Bereich. Der erste Gate-Abstandhalter liegt neben der Gatestruktur und über dem doppelt diffundierten Bereich. Die Drain-Silizidschicht erstreckt sich seitlich von einer äußersten Endfläche des ersten Gate-Abstandhalters entlang einer oberen Oberfläche des Drain-Bereichs. Der zweite Gate-Abstandhalter liegt über dem ersten Gate-Abstandhalter und weist ein äußerstes Ende auf, das mit einer Grenze des Drain-Bereichs im Wesentlichen fluchtet.
  • In einigen Ausführungsformen umfasst ein Verfahren zur Herstellung einer Halbleitervorrichtung: Bilden eines Körperbereichs eines ersten Leitfähigkeitstyps und eines dotierten Bereichs eines zweiten Leitfähigkeitstyps in einem Halbleitersubstrat; Bilden einer Gatestruktur über einem Abschnitt des Körperbereichs und einem Abschnitt des dotierten Bereichs und erster Gate-Abstandhalter auf einer ersten Seite der Gatestruktur und einer zweiten Seite der Gatestruktur; nacheinander Abscheiden einer zweiten Abstandhalterschicht und einer dritten Abstandhalterschicht über der Gatestruktur; Strukturieren der dritten Abstandhalterschicht zu dritten Gate-Abstandhaltern auf der ersten Seite der Gatestruktur und der zweiten Seite der Gatestruktur; Entfernen eines ersten der dritten Gate-Abstandhalter von der ersten Seite der Gatestruktur, während ein zweiter der dritten Gate-Abstandhalter auf der zweiten Seite der Gatestruktur verbleibt; Strukturieren der zweiten Abstandhalterschicht zu einem zweiten Gate-Abstandhalter unter Verwendung des zweiten der dritten Gate-Abstandhalter als eine Ätzmaske; und nach dem Strukturieren der zweiten Abstandhalterschicht, Bilden eines Source-Bereichs des zweiten Leitfähigkeitstyps in dem Körperbereich und eines Drain-Bereichs des zweiten Leitfähigkeitstyps in dem dotierten Bereich.
  • Die vorstehenden Ausführungsformen umreißen die Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollten erkennen, dass die vorliegende Offenbarung ohne weiteres als Grundlage für die Gestaltung oder Änderung anderer Prozesse und Strukturen verwendet werden kann, um die gleichen Zwecke zu verwirklichen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erreichen. Der Fachmann sollte ferner erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass verschiedene Änderungen, Substitutionen und Modifikationen vorgenommen werden können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • CH 202010894515 [0001]

Claims (20)

  1. Halbleitervorrichtung aufweisend: eine Gatestruktur über einem Halbleitersubstrat; einen doppelt diffundierten Bereich in dem Halbleitersubstrat, der sich seitlich über eine erste Seite der Gatestruktur hinaus erstreckt; einen Source-Bereich in dem Halbleitersubstrat, der an eine zweite Seite der Gatestruktur gegenüber der ersten Seite angrenzt; einen Drain-Bereich in dem doppelt diffundierten Bereich in dem Halbleitersubstrat und eines gleichen Leitfähigkeitstyps wie der doppelt diffundierte Bereich; einen ersten Gate-Abstandhalter auf der ersten Seite der Gatestruktur; und einen zweiten Gate-Abstandhalter, der sich von dem doppelt diffundierten Bereich entlang einer äußersten Seitenwand des ersten Gate-Abstandhalters nach oben erstreckt und vor dem Erreichen einer oberen Oberfläche der Gatestruktur endet, wobei der zweite Gate-Abstandhalter eine äußerste Endfläche aufweist, die mit einer Grenze des Drain-Bereichs im Wesentlichen fluchtet.
  2. Halbleitervorrichtung nach Anspruch 1, ferner aufweisend: eine Silizidschicht über dem Drain-Bereich und in Kontakt mit der äußersten Endfläche des zweiten Gate-Abstandhalters.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, ferner aufweisend: eine Silizidschicht in Kontakt mit einer Gesamtheit einer oberen Oberfläche der Gatestruktur.
  4. Halbleitervorrichtung nach Anspruch 3, wobei der zweite Gate-Abstandhalter von der Silizidschicht auf der Gatestruktur beabstandet ist.
  5. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, ferner aufweisend: einen dritten Gate-Abstandhalter über dem zweiten Gate-Abstandhalter.
  6. Halbleitervorrichtung nach Anspruch 5, wobei der dritte Gate-Abstandhalter aus Siliziumnitrid gebildet ist, und wobei der zweite Gate-Abstandhalter aus Siliziumoxid gebildet ist.
  7. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, ferner aufweisend: einen vierten Gate-Abstandhalter auf der zweiten Seite der Gatestruktur, wobei der erste Gate-Abstandhalter und der vierte Gate-Abstandhalter bezüglich der Gatestruktur im Wesentlichen symmetrisch sind, und wobei der vierte Gate-Abstandhalter eine äußerste Endfläche aufweist, die mit einer Grenze des Source-Bereichs im Wesentlichen fluchtet.
  8. Halbleitervorrichtung nach Anspruch 7, ferner aufweisend: eine Zwischenschicht-Dielektrikumschicht, ILD-Schicht, in Kontakt mit dem vierten Gate-Abstandhalter, wobei die ILD-Schicht zumindest teilweise durch den zweiten Gate-Abstandhalter von dem ersten Gate-Abstandhalter beabstandet ist.
  9. Halbleitervorrichtung nach Anspruch 7 oder 8, wobei die Gatestruktur eine Gatedielektrikumschicht mit einer ersten Endfläche aufweist, die von der äußersten Endfläche des vierten Gate-Abstandhalters zurückgesetzt ist.
  10. Halbleitervorrichtung nach Anspruch 9, wobei die Gate-Dielektrikumschicht eine zweite Endfläche aufweist, die in Kontakt mit dem zweiten Gate-Abstandhalter steht.
  11. Halbleitervorrichtung nach einem der Ansprüche 7 bis 10, ferner aufweisend: eine Silizidschicht über dem Source-Bereich, die eine Endfläche in Kontakt mit der äußersten Endfläche des vierten Gate-Abstandhalters aufweist.
  12. Halbleitervorrichtung aufweisend: ein Halbleitersubstrat; einen doppelt diffundierten Bereich in dem Halbleitersubstrat; eine Gatestruktur, die mindestens einen Abschnitt des doppelt diffusen Bereichs überlappt; einen Drain-Bereich in dem doppelt diffundierten Bereich und eines gleichen Leitfähigkeitstyps wie der doppelt diffundierte Bereich; einen ersten Gate-Abstandhalter entlang der Gatestruktur und über dem doppelt diffundierten Bereich; eine Drain-Silizidschicht, die sich seitlich von einer äußersten Endfläche des ersten Gate-Abstandhalters entlang einer oberen Oberfläche des Drain-Bereichs erstreckt; und einen zweiten Gate-Abstandhalter über dem ersten Gate-Abstandhalter und mit einem äußersten Ende, das mit einer Grenze des Abflussbereichs im Wesentlichen fluchtet.
  13. Halbleitervorrichtung nach Anspruch 12, wobei der erste Gate-Abstandhalter aus Siliziumoxid gebildet ist und der zweite Gate-Abstandhalter aus Siliziumnitrid gebildet ist.
  14. Halbleitervorrichtung nach Anspruch 12 oder 13, ferner aufweisend: einen dritten Gate-Abstandhalter zwischen der Gatestruktur und dem ersten Gate-Abstandhalter.
  15. Halbleitervorrichtung nach Anspruch 14, wobei der dritte Gate-Abstandhalter aus einem gleichen Material gebildet ist wie der zweite Gate-Abstandhalter.
  16. Halbleitervorrichtung nach einem der Ansprüche 12 bis 15, wobei eine oberste Position des ersten Gate-Abstandhalters niedriger als eine oberste Position der Gatestruktur ist.
  17. Halbleitervorrichtung nach einem der vorstehenden Ansprüche 12 bis 16, wobei eine oberste Position des zweiten Gate-Abstandhalters niedriger als eine oberste Position der Gatestruktur ist.
  18. Verfahren umfassend: Bilden eines Körperbereichs eines ersten Leitfähigkeitstyps und eines dotierten Bereichs eines zweiten Leitfähigkeitstyps in einem Halbleitersubstrat; Bilden einer Gatestruktur über einem Abschnitt des Körperbereichs und einem Abschnitt des dotierten Bereichs, und Bilden erster Gate-Abstandhaltern auf der ersten Seite und einer zweiten Seite der Gatestruktur; nacheinander Abscheiden einer zweiten Abstandhalterschicht und einer dritten Abstandhalterschicht über der Gatestruktur; Strukturieren der dritten Abstandhalterschicht zu dritten Gate-Abstandhaltern jeweils auf der ersten Seite und der zweiten Seite der Gatestruktur; Entfernen eines ersten der dritten Gate-Abstandhalter von der ersten Seite der Gatestruktur, während ein zweiter der dritten Gate-Abstandhalter auf der zweiten Seite der Gatestruktur verbleibt; Strukturieren der zweiten Abstandhalterschicht zu einem zweiten Gate-Abstandhalter unter Verwendung des zweiten der dritten Gate-Abstandhalter als eine Ätzmaske; und nach dem Strukturieren der zweiten Abstandhalterschicht, Bilden eines Source-Bereichs des zweiten Leitfähigkeitstyps in dem Körperbereich und eines Drain-Bereichs des zweiten Leitfähigkeitstyps in dem dotierten Bereich.
  19. Verfahren nach Anspruch 18, wobei das Strukturieren der zweiten Abstandhalterschicht zu den zweiten Gate-Abstandhaltern so durchgeführt wird, dass der zweite Gate-Abstandhalter eine obere Oberfläche der Gatestruktur nicht bedeckt.
  20. Verfahren nach Anspruch 18 oder 19, ferner umfassend: Bilden einer Silizidschicht über dem Drain-Bereich und in Kontakt mit einer äußersten Endfläche des zweiten Gate-Abstandhalters.
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