DE102006029281B4 - Halbleiterbauelement mit einer vergrabenen Gateelektrode und Verfahren zu seiner Herstellung - Google Patents

Halbleiterbauelement mit einer vergrabenen Gateelektrode und Verfahren zu seiner Herstellung Download PDF

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Abstract

Halbleiterbauelement mit einem Transistor (216, 218) mit vergrabener Gateelektrode (126), wobei das Halbleiterbauelement folgendes umfaßt: einen Halbleiterkörper (102), der ein von einem Grabenisolationsgebiet (108) umgebenes aktives Gebiet (104, 106) enthält; eine Vertiefung (118) in einer Oberfläche des aktiven Gebiets (104, 106) und in dem Grabenisolationsgebiet (108); eine die Vertiefung (118) auskleidende dielektrische Schicht (120); und ein die Vertiefung (118) füllendes Elektrodenmaterial, wobei nur im unteren Bereich der Vertiefung (118) ein Dotierstoffgebiet (124) im aktiven Gebiet ausgebildet ist, das das Kanalgebiet enthält und die Source-/Draingebiete (228) derart ausgebildet sind, dass sie neben einer Seitenwand der Vertiefung an das Kanalgebiet (124) stoßen; und wobei das Dotierstoffgebiet seine höchste Dotierstoffkonzentration unter der Vertiefung (118) aufweist.

Description

  • Die vorliegende Erfindung betrifft allgemein ein Halbleiterbauelement sowie ein Verfahren zu seiner Herstellung und insbesondere einen Transistor mit vergrabener Gateelektrode zum Einsatz in einem Halbleiterbauelement sowie ein zugehöriges Herstellungsverfahren.
  • Integrierte Schaltungen wie etwa ultrahöchstintegrierte (ULSI – ultra-large scale integrated) Schaltungen können bis zu einer Milliarde Transistoren oder mehr enthalten. Am typischsten werden ULSI-Schaltungen aus in einem CMOS-(Complementary Metal Oxide Semiconductor)-Prozeß ausgebildeten Feldeffekttransistoren (FETs) ausgebildet. Jeder MOSFET enthält eine Gateelektrode, die über einem Kanalgebiet des Halbleitersubstrats ausgebildet ist, das zwischen einem Draingebiet und einem Sourcegebiet verläuft.
  • Um die Bauelementdichte und die Arbeitsgeschwindigkeit der integrierten Schaltungen zu erhöhen, muss die Strukturmerkmalsgröße eines Transistors innerhalb der Schaltungen reduziert werden. Mit der fortgesetzten Reduzierung der Bauelementgröße jedoch müssen MOS-Transistoren im Submikrometermaßstab viele technische Herausforderungen überwinden. Wenn die MOS-Transistoren kleiner werden und ihre Kanallänge abnimmt, werden problematische Kurzkanaleffekte (SCE – short channel effects) wie etwa ein Source-Drain-Leckstrom ausgeprägter.
  • Eine Lösung, um die physischen Abmessungen von ULSI-Schaltungen zu verringern, besteht in der Ausbildung von Transistoren mit vertiefter oder vergrabener Gateelektrode, bei denen eine Gateelektrode in einer Substratvertiefung oder einem Substratgraben vergraben ist. Eine derartige Architektur gestattet eine größere Schaltungsdichte aufgrund von weniger Topographie über der Siliziumoberfläche, wodurch weniger Grundregeleinschränkungen erzeugt werden, und indem das Entstehen von Übergangsprofilen in der Regel auf der Siliziumebene auf der vertikalen Seite der Gateelektrode gestattet wird, zum Beispiel unter dem Abstandshalter ausgebildete Source-/Drainerweiterungen.
  • Diese Art von Transistor reduziert SCEs durch Erhöhen des durchschnittlichen Abstands von Source- und Drainelektrode, ohne dass die Kanallänge zunimmt. Durch Verwendung einer vertikalen Dimension kann eine derartige Struktur auch dazu verwendet werden, eine größere Überlappung der Source-/Drainelektrode unter der Gateelektrode zu gestatten, ohne dass Source- und Drainelektrode näher aneinander gebracht werden. Als solcher wird der Strom im Einschaltzustand erhöht, während die SCEs nicht degradiert werden. Das effektive Ausbilden von Transistoren mit vertiefter Gateelektrode ist jedoch eine schwierige Aufgabe.
  • Aus der Druckschrift JP 2002-184957 A ist ein Halbleiterbauelement sowie ein zugehöriges Herstellungsverfahren bekannt, wobei zur Verringerung von Leckströmen am pn-Übergang in einem DRAM Halbleiterbauelement vergrabene Gateelektroden verwendet werden. Hierbei sind die Source-/Draingebiete hinsichtlich ihrer Dotierstoffkonzentration und bezogen auf eine Tiefenrichtung im Halbleitersubstrat stufenweise verringert. Ferner ist eine „channel diffusion layer” unter der Vertiefung für die Gateelektrode ausgebildet.
  • Ferner ist aus der Druckschrift US 6 097 061 A ein Halbleiterbauelement sowie ein zugehöriges Herstellungsverfahren bekannt, wobei in einem unteren Bereich der Vertiefung ein Dotierstoffgebiet ausgebildet ist, das das Kanalgebiet des Transistors enthält. Die Source-/Draingebiete stoßen hierbei an den unteren Ecken der Vertiefung an das Kanalgebiet.
  • Aus der Druckschrift US 2004/0135176 A1 ist weiterhin ein MOSFET sowie ein zugehöriges Herstellungsverfahren bekannt, wobei im unteren Bereich einer Vertiefung ein Dotierstoffgebiet ausgebildet ist, welches das Kanalgebiet enthält. Obwohl die Source-/Draingebiete hierbei neben einer Seitenwand der Vertiefung an das Kanalgebiet stoßen, weist jedoch das Dotierstoffgebiet seine höchste Dotierstoffkonzentration ebenfalls neben der Seitenwand auf.
  • Um SCEs zu reduzieren, werden Übergangstiefen seitlich (und vertikal) unter der Gateelektrode reduziert. Die Reduzierung dieses Überlappungsgebiets (gemessen durch Überlappungskapazität Cov) erhöht jedoch stark den Widerstand an diesem Punkt, wodurch der Strom im Einschaltzustand (Ion) und die Leistung des Bauelements reduziert werden. Bei herkömmlichen Oberflächengateelektroden in fortgeschrittenen Bauelementen wird durch Erreichen von guten SCEs der Ion aufgrund dieses Mangels an Überlappung degradiert.
  • Angesichts solcher Probleme werden alternative Strukturen benötigt, um diesen Cov-SCEs-Kompromiss zu durchbrechen. Es besteht außerdem eine Notwendigkeit, dass diese Strukturen sich leicht integrieren lassen, um solch eine Änderung in einer MOSFET-Architektur zu erzeugen.
  • Der Erfindung liegt daher die Aufgabe zugrunde, ein Halbleiterbauelement sowie ein zugehöriges Herstellungsverfahren zu schaffen, bei dem nachteilige Kurzkanaleffekte verringert sind.
  • Diese Aufgabe wird erfindungsgemäß hinsichtlich des Halbleiterbauelements durch die Merkmale des Patentanspruchs 1 und hinsichtlich des Herstellungsverfahrens durch die Maßnahmen des Patentanspruchs 10 gelöst.
  • Insbesondere durch die Ausbildung eines Dotierstoffgebietes im unteren Bereich der Gate-Vertiefung, wobei seine höchste Dotierstoffkonzentration unter der Vertiefung vorliegt, und das Herunterziehen der Source-/Draingebiete bis neben die Seitenwand der Vertiefung, kann ein „Anstoßpunkt” zwischen Kanalgebiet und Source-/Draingebiet so festgelegt werden, dass auch für hochintegrierte Transistoren nachteilige Kurzkanaleffekte reduziert sind.
  • In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
  • Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben.
  • Es zeigen:
  • 1 eine Seitenansicht, die ein Substrat zum Ausbilden eines Transistors mit vergrabener Gateelektrode gemäß einer Ausführungsform der Erfindung darstellt;
  • 2a und 2b eine Seiten- und eine Draufsicht, die das Ausbilden einer Vertiefung in aktiven Gebieten und STI-Gebieten für einen bevorzugten Transistor mit vergrabener Gateelektrode darstellen;
  • 3 eine Seitenansicht, die das Ausbilden des Gateoxids und die Kanaldotierung für einen Transistor mit vergrabener Gateelektrode darstellen;
  • 4 eine Seitenansicht einer Ausführungsform der Erfindung, die das Ausbilden von Seitenwandabstandshaltern, Source-/Draingebieten und Metallsilizid darstellt;
  • 5a und 5b zwei nicht beanspruchte Beispiele der Erfindung;
  • 6-8 Beispiele zur Erläuterung verschiedener alternativer Ausführungsformen der Erfindung;
  • 9a–9c eine erste Implementierung einer Schaltung unter Verwendung von Konzepten der Erfindung; und
  • 10a–10c eine zweite Implementierung einer Schaltung unter Verwendung von Konzepten der Erfindung.
  • Sofern nichts anderes angegeben ist, beziehen sich entsprechende Zahlen und Symbole in verschiedenen Figuren im allgemeinen auf entsprechende Teile. Die Figuren sind gezeichnet, um die relevanten Aspekte der bevorzugten Ausführungsformen klar zu veranschaulichen, und sind nicht notwendigerweise maßstabsgetreu gezeichnet. Um bestimmte Ausführungsformen deutlicher zu veranschaulichen, kann einer Figurzahl ein Buchstabe folgen, der Variationen der gleichen Struktur, des gleichen Materials oder des gleichen Prozeßschritts anzeigt.
  • Die Herstellung und der Einsatz der gegenwärtig bevorzugten Ausführungsformen werden nachstehend ausführlich erörtert. Ausführungsformen der Erfindung stellen einen ermöglichenden Prozeßfluss für die gleichzeitige Verbesserung bei Kurzkanaleffekten wie etwa Cov und Ioff bereit. Ein derartiger Prozeßfluss liefert mehrere Vorteile gegenüber dem Stand der Technik. Beispielsweise beinhalten Ausführungsformen der Erfindung das Ätzen von Isolationsgebieten, damit eine vergrabene Gateelektrode mehrere Source-/Drainelektroden verbinden oder Poly-auf-Isolation kontaktieren kann. Dadurch erhält man mehrere Vorzüge, wozu weniger Topographieprobleme, einfacherer Prozeßfluß (nur ein CMP), weniger STI-Vertiefungsvariation, wodurch weniger Streß verursacht wird, und Variationsprobleme bei der Schwellwertspannung (Vt) zählen. Ausführungsformen der Erfindung beinhalten auch das Durchführen von Source-/Drainimplantierungen nach der Elektrodenvertiefungs- und Gateausbildung. Vorzüge daraus beinhalten die gleichzeitige Gate- und Source-/Draindotierung, gleichförmige Gateoxidausbildung weil gleichförmigere Dotierung in Substrat während Oxidation (nur Wannendotierung).
  • Im Gegensatz zu herkömmlichen Verfahren, bei denen die Herstellung vertiefter Gateelektroden die Source-/Draindotierung vor der Gateausbildung beinhaltet, verwenden Ausführungsformen eine dünne Oxidseitenwand, um Cov gegenüber SCEs zu erhöhen. Das Gateoxid ist von der gleichen Dicke für Kanal- und Source-/Drainüberlappungsgebiet. Zu Vorzügen daraus zählen eine bessere Leistung im eingeschalteten Zustand, weil die Source-/Drainelektrode sehr stark dotiert ist, wo sie den Kanal trifft. Für einen maximalen Strom im eingeschalteten Zustand muss dieser Kontakt zwischen S/D und Kanal am dünnsten Oxid liegen, das heißt wo Cov am höchsten ist, wodurch man die höchste Anzahl von Trägern in dem Kanal erzeugt.
  • Die Erfindung wird nun bezüglich bevorzugter Ausführungsformen in einem spezifischen Kontext beschrieben, nämlich ein Verfahren zum Ausbilden eines Transistors mit vergrabener Gateelektrode in einem CMOS-Bauelement. Die Ausführungsformen der Erfindung enthalten ein Isolationsgebiet, wie etwa ein STI-(shallow trench isolation – flache Grabenisolation)-Gebiet zwischen nMOS- und pMOS-Transistoren in einem CMOS-Bauelement. Bevorzugte Ausführungsformen der Erfindung sorgen für eine robuste Herstellungssequenz zum Ausbilden vergrabener Gateelektroden sowohl in dem STI- als auch dem aktiven Gebiet. Bevorzugte Ausführungsformen beinhalten das Ausbilden des Gatedielektrikums und der Gateelektrode vor dem Ausführen einer Source-/Drainimplantierung.
  • Im Gegensatz zu herkömmlichen Verfahren, die die Source-/Drainimplantierung zuerst durchführen, vermeiden Ausführungsformen der Erfindung vorteilhafterweise Verarbeitungsprobleme hinsichtlich Halbleitervertiefungsvariation, die durch dotierstoffabhängige Oxidations- und Ätzraten verursacht wird. Diese Variationen wiederum führen zu einem ungleichförmigen Oxid um das Gate herum. Der herkömmliche Source-/Drain-Implantierung-zuerst-Ansatz begrenzt deshalb die Verwendung und Wiederholbarkeit von Verfahren und Strukturen mit vergrabener Gateelektrode. Ein weiterer, mit Ausführungsformen erzielter Vorteil besteht darin, dass die Source-/Drainimplantierung nach der Gateausbildung das Dotieren sowohl von nMOS- als auch pMOS-Transistoren gleichzeitig wie die Source-/Drainelektrode gestattet. Dadurch spart man zusätzliche Maskenebenen oder getrennte in situ Poly-Gate-dotierungsverfahren.
  • Die Erfindung wird nun bezüglich bevorzugter Ausführungsformen in einem spezifischen Kontext beschrieben, nämlich n-Kanal- und p-Kanal-Transistoren in einem CMOS-Bauelement. Ausführungsformen der vorliegenden Erfindung können jedoch auch auf andere Halbleiter- oder integrierte Schaltungsanwendungen angewendet werden, wo ein oder mehrere Transistoren mit vertiefter Gateelektrode verwendet werden. Man beachte, dass die veranschaulichenden Ausführungsformen nur ein pMOS-Bauelement und ein nMOS-Bauelement enthalten. In der Regel werden jedoch während jedem der hier beschriebenen Herstellungsprozesse auf einem Halbleitersubstrat viele (z. B. Tausende oder Millionen) pMOS- und nMOS-Bauelemente ausgebildet.
  • Nunmehr unter Bezugnahme auf 1 wird eine Ausführungsform der Erfindung dargestellt, die ein Substrat 102 wie etwa Silizium oder andere Halbleitermaterialien enthält. Das Substrat 102 kann ein einkristallines Siliziumsubstrat oder eine einkristalline Siliziumschicht über einem anderen Halbleiter (z. B. Si, SiGe, SiC) oder einen Isolator (z. B. ein Silizium-auf-Isolator- oder SOI-Substrat) umfassen. Verbund- oder Legierungshalbleiter wie etwa GaAs, InP, SiGe oder SiC (als Beispiele) können anstelle von Silizium verwendet werden.
  • Das Substrat 102 enthält einen ersten aktiven Bereich 104 und einen zweiten aktiven Bereich 106. Indem CMOS-Beispiel, das beschrieben wird, wird ein p-Kanal-Transistor (pMOS) in dem ersten aktiven Bereich 104 und ein n-Kanal-Transistor (nMOS) in dem zweiten aktiven Bereich 106 ausgebildet. Als solcher ist der erste aktive Bereich 104 mit Datierstoffen vom n-Typ und der zweite aktive Bereich 106 mit Datierstoffen vom p-Typ schwach dotiert. Bei anderen Ausführungsformen können andere Bauelemente ausgebildet werden. Beispielsweise können in aktiven Bereichen ähnlich 104 und 106 andere nMOS-Transistoren, andere pMOS-Transistoren, Bipolartransistoren, Dioden, Kondensatoren, Widerstände und andere Bauelemente ausgebildet werden.
  • Wie in 1 gezeigt sind das erste Gebiet 104 und das zweite Gebiet 106 durch ein in dem Substrat 102 ausgebildetes Isolationsgebiet getrennt, wie etwa ein STI-(shallow trench isolation – flache Grabenisolation)-Gebiet 108. Das STI-Gebiet 108 ist mit einem Grabenfüllmaterial gefüllt, das ein Oxid wie etwa Siliziumdioxid umfassen kann. Bei einer Ausführungsform wird das Oxid unter Verwendung eines HDP-(high density plasma – hochdichtes Plasma)-Prozesses abgeschieden. Bei einer weiteren Ausführungsform kann das Oxid über die Zerlegung von Tetraethyloxysilan (TEOS) abgeschieden werden. Bei anderen Ausführungsformen können andere Materialien verwendet werden. Beispielsweise kann ein Grabenfüllmaterial amorphes oder polykristallines (dotiertes oder undotiertes) Silizium oder ein Nitrid wie etwa Siliziumnitrid sein. Bei anderen nicht dargestellten Ausführungsformen können Seitenwände des Grabens des STI-Gebiets 108 einen Liner enthalten. Beispielsweise kann ein Oxid- und/oder ein Nitridliner (nicht gezeigt) zwischen dem Grabenfüllmaterial und dem das Substrat 102 umfassenden Material ausgebildet sein. Andere isolierende Techniken (z. B. Feldoxid) sind ebenfalls möglich.
  • Zum Ausbilden der Struktur von 1 wird eine Pufferschicht 112 über dem Substrat 102 abgeschieden. Die Pufferschicht 112 dient als entspannende Schicht während der nachfolgenden Verarbeitung und kann beispielsweise CVD-Siliziumdioxid umfassen. Die Pufferschicht weist eine Dicke von zwischen etwa 1 und 50 nm, bevorzugt etwa 10 nm, auf. Auf der Pufferschicht 112 ist eine Hartmaskenschicht 114 wie etwa Siliziumnitrid ausgebildet. Die Hartmaske 114 ist bevorzugt ein CVD-Nitrid (z. B. Si3N4) und ist mit einer Dicke zwischen etwa 10 und 500 nm ausgebildet. Über der Hartmaske 114 ist ein Fotolack 116 ausgebildet, der beispielsweise einen negativen PC-Fotolack für eine standardmäßige PC-Maske oder einen positiven PC-Fotolack auf einer invertierten PC-Maske umfassen kann.
  • Gemäß 2a ist dort die Struktur von 1 nach dem Ausbilden einer Vertiefung 118 in der Oberfläche des Substrats 102 dargestellt. Vertiefungen 118 werden bevorzugt mit einer Tiefe zwischen etwa 5 nm und etwa 200 nm ausgebildet.
  • Wie in der Draufsicht von 2b dargestellt, beinhalten bevorzugte Ausführungsformen der Erfindung ein gleichzeitiges Ausbilden der Vertiefung 118 im Abschnitt des Isolationsgebiets 108 zwischen miteinander verbindenden aktiven Gebieten 104/106/107. Das gleichzeitige Ausbilden der Vertiefung 118 umfasst ein separates SiO2-Ätzmittel wie etwa HF, das das vertiefte Si nicht weiter angreift.
  • Nunmehr unter Bezugnahme auf 3 wird die Struktur der 2a und 2b nach dem Entfernen des Fotolacks 116 dargestellt. Ein Gatedielektrikum 120 wird in der Vertiefung 118 ausgebildet. Bevorzugt umfasst das Gatedielektrikum 120 ein thermisch aufgewachsenes Oxid (z. B. SiO2) mit einer Dicke zwischen etwa 0,5 nm und 5 nm. Es kann auch ein Nitrid (z. B. Si3N4) oder eine Kombination aus Oxid und Nitrid (z. B. SiN, Oxid-Nitrid-Oxid-Sequenz) umfassen. Bei anderen Ausführungsformen wird als das Gatedielektrikum 120 ein dielektrisches Material mit einem hohen k-Wert bzw. einer Dielektrizitätskonstante von etwa 5,0 oder darüber verwendet. Zu geeigneten Materialien mit einem hohen k-Wert zählen HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, Nitride davon, SixNy, SiON, HfAlOx, HfAlOxN1-x-y, ZrAlOx, ZrAlOxNy, SiAlOx, SiAlOxN1-x-y, HfSiAlOx, HfSiAlOxNy, ZrSiAlOx, ZrSiAlOxNy, Kombinationen davon oder Kombinationen davon mit SiO2 (als Beispiele). Alternativ kann das Gatedielektrikum 120 andere isolierende Materialien mit einem hohen k-Wert oder andere dielektrische Materialien umfassen. Das Gatedielektrikum 120 kann eine einzelne Schicht aus Material umfassen, oder alternativ kann das Gatedielektrikum 120 zwei oder mehr Schichten umfassen.
  • Das Gatedielektrikum 120 kann auch durch CVD (chemical vapor deposition – chemische Dampfabscheidung), MOCVD (metal organic chemical vapor deposition – metallorganische chemische Dampfabscheidung), PVD (physical vapor deposition – physikalische Dampfabscheidung), ALD (atomic layer deposition – Atomschichtabscheidung) oder JVD (jet vapor deposition – Strahldampfabscheidung) abgeschieden werden, als Beispiele.
  • Nach dem Ausbilden des Gatedielektrikums 120 bildet eine flache erste Dotierstoffimplantierung 122 ein dotiertes Kanalgebiet 124. Weil die flache Implantierung die Hartmaske 114 nicht durchdringt, ist die höchste Dotierstoffkonzentration in dem dotierten Kanalgebiet 124, das unter der Vertiefung 118 ausgebildet ist, wie in 3 dargestellt. Das dotierte Kanalgebiet 124 moduliert die Schwellwertspannung zum Ein- und Ausschalten des Transistors.
  • Wegen der Geometrie der Vertiefung 118 ist die Dotierkonzentration an Seitenwandgebieten 125 der Vertiefung 118 auf eine niedrigere Konzentration als direkt unter der Vertiefung 118 dotiert. Wie unten in Verbindung mit bevorzugten Ausführungsformen beschrieben wird, ist das Source-/Draingebiet 228 des Transistors erfindungsgemäß so ausgebildet, dass es auf das dotierte Kanalgebiet 124 in der Nähe der Seitenwandgebiete 125 der Vertiefung 118 trifft, wo die Kanaldotierungskonzentration geringer ist. Da das Source-/Draingebiet 228 den Kanal bei dieser geringeren Kanaldotierung an den Seitenwänden 125 trifft (nicht unter dem niedrigeren Gateoxid), werden alle Werte der Übergangskapazität, der gateinduzierten Barrierenabsenkung, der Erzeugung heißer Träger und des Übergangsleckstroms verbessert.
  • Als nächstes wird eine Gateelektrode 126 über dem Gatedielektrikum 120 ausgebildet. Die Gateelektrode 126 umfasst bevorzugt ein Halbleitermaterial wie etwa Polysilizium oder amorphes Silizium, obwohl alternativ andere Halbleitermaterialien für die Gateelektrode 126 verwendet werden können. Bei anderen Ausführungsformen kann die Gateelektrode 126 Polysilizium, TiN, HfN, TaN, W, Al, Ru, RuTa, TaSiN, NiSix, COSix, TiSix, Ir, Y, Pt, Ti, PtTi, Pd, Re, Rh, Boride, Phosphide oder Antimonide von Ti, Hf, Zr, TiAlN, Mo, MoN, ZrSiN, ZrN, HfN, HfSiN, WN, Ni, Pr, VN, TiW, ein teilweise silizidiertes Gatematerial, ein vollständig silizidiertes Gatematerial (FUSI), andere Metalle und/oder Kombinationen davon umfassen (als Beispiele). Bei einer Ausführungsform umfasst die Gateelektrode 126 eine unter einer Silizidschicht liegende dotierte Polysiliziumschicht (z. B. Titansilizid, Nickelsilizid, Tantalsilizid, Kobaltsilizid, Platinsilizid).
  • Wenn die Gateelektrode 126 beispielsweise FUSI umfasst, kann Polysilizium über dem Gatedielektrikum 120 abgeschieden werden, und ein Metall wie etwa Nickel kann über dem Polysilizium abgeschieden werden. Alternativ können andere Metalle wie etwa feuerfeste Metalle Ta, Ti, Co, Pt verwendet werden. Das Substrat 102 kann dann auf etwa 600 oder 700°C erhitzt werden, um eine einzelne Schicht aus Nickelsilizid zu bilden. Die Gateelektrode 126 kann mehrere gestapelte Gatematerialien wie etwa eine Metallunterschicht mit einer über der Metallunterschicht angeordneten Polysiliziumkappenschicht umfassen. Eine Gateelektrode 126 kann mit einer Schichtdicke zwischen etwa 100 und 200 nm unter Verwendung von CVD, PVD, ALD oder anderen Abscheidungstechniken abgeschieden werden.
  • Als nächstes wird unter Verwendung von CMP-Planarisierung überschüssiges Polysilizium vom Ausbilden der Gateelektrode 126 entfernt. Bei bevorzugten Ausführungsformen wird die Hartmaskenschicht 114 durch Nassätzen entfernt, zum Beispiel HPO3. Bevorzugt werden der Source-/Drain-Übergang und die Poly-Dotierungsimplantierungen vor dem Ausbilden von Abstandshaltern hergestellt. Dies gestattet eine bessere Tiefensteuerung der Source-/Draingebiete an dem Gateoxidrand, da die Pufferdicke besser gesteuert wird als die Dicke des verbleibenden poly-Si oder der Hartmaske nach dem CMP und RIE wie beschrieben. In diesem Fall würden eine neue Hartmaskenschicht (z. B. ein dünnes Oxid, dann Nitrid, oder nur Nitrid) abgeschieden und Abstandshalter wie zuvor ausgebildet werden, bevorzugt unter Verwendung einer RIE. In anderen Ausführungsformen kann die S/D nach dem Ausbilden des Abstandshalters hergestellt werden, um tiefere S/D-Gebiete weg von den Gateoxidseitenwänden zu gestatten. In allen Fällen wird die Pufferschicht beibehalten, um eine unabhängige Optimierung der relativen Tiefen der Source-/Draingebiete und Polydotierung während der Implantierung zu gestatten.
  • Unter weiterer Bezugnahme auf 4 wird weiterhin ein CMOS-Bauelement 202 dargestellt, das einen p-Kanal-Transistor 216 und einen n-Kanal-Transistor 218 bevorzugt mit den vertieften Gateelektroden 126 enthält. Wenn die Gateelektroden 126 einen Halbleiter enthalten, kann der Halbleiter für den p-Kanal-Transistor 216 und den n-Kanal-Transistor 218 unterschiedlich dotiert sein. In beiden Fällen wird jedoch die Gateelektrode 126 bevorzugt zur gleichen Zeit wie die Source-/Draingebiete 228 dotiert. Bei anderen Ausführungsformen können die verschiedenen Arten von Transistoren Gateelektroden aus verschiedenen Materialien enthalten.
  • Die Source-/Draingebiete 228 können in der n-Wanne 104 und p-Wanne 106 ausgebildet werden. Bevorzugt werden Ionen (z. B. Bor für den pMOS-Transistor 216 und Arsen und/oder Phosphor für den nMOS-Transistor 218) gemäß herkömmlicher Verfahren implantiert, um stark dotierte Source-/Draingebiete 228 auszubilden. Die Dotierstoffe können dann aktiviert werden. Beispielsweise kann eine herkömmliche Ausheilung (z. B. durch eine schnelle thermische Ausheilung (RTA – rapid thermal anneal)) bei etwa 1050°C, durchgeführt werden, um die Dotierstoffe zu aktivieren und den Implantierungsschaden zu reduzieren.
  • Für minimale SCEs erstrecken sich die Source-/Draingebiete 228 bevorzugt nicht an der Ebene des unteren Gateoxids vorbei, doch ist dies unter einigen Umständen je nach Gatelängeneinschränkungen möglich. Bei nicht beanspruchten Beispielen trifft das stark dotierte Source-/Draingebiet 228 den Kanal an einem Punkt, wo das Gateoxid nicht dicker ist als das Gateoxid unter der Gateelektrode. Aufgrund eines minimierten S/D-zu-Kanal-Widerstands gestattet dies eine maximale Transistorleistung.
  • Ein Dielektrikum wie etwa Siliziumnitrid wird abgeschieden und unter Verwendung einer reaktiven Ionenätzung geformt, um Abstandshalter 214 auszubilden, wie in 4 dargestellt. Ein Abschnitt der Pufferschicht 112a bleibt zurück und wird als ein Implantierungsoxid für die Implantierungen beim Ausbilden der Source-/Draingebiete 228 verwendet.
  • Ein Silizid 230 (z. B. Nickelsilizid) wird über den Source-/Draingebieten 228 und der Gateelektrode 126 ausgebildet. Das Silizidmaterial 230 kann beispielsweise durch chemische Dampfabscheidung (CVD), physikalische Dampfabscheidung (PVD) oder durch ein beliebiges anderes Abscheidungsmittel ausgebildet werden. Das Silizid 230 kann beispielsweise Kobaltsilizid, Titansilizid, Tantalsilizid, Platinsilizid, Nickel-Platin-Silizid oder andere Silizide umfassen. Bevorzugt ist das verwendete Abscheidungsverfahren selektiv, so dass über den Abstandshaltern 214 kein Silizid 230 entsteht.
  • Gemäß bevorzugter Ausführungsformen der Erfindung verhindern die Abstandshalter 214 vorteilhafterweise, dass das über der Gateelektrode 126 ausgebildete Silizid 230 zu dem über den Source-/Draingebieten 228 ausgebildeten Silizid 230 überbrückt. Ein solcher Vorteil ergibt sich, weil der Abstandshalter mit der erforderlichen Breite oder Höhe hergestellt werden kann, um eine vollständige Trennung des auf beiden Bereichen ausgebildeten nachfolgenden Silizids sicherzustellen. Dies ist in der Regel größer als etwa 20 nm Breite oder Höhe. Als solches führt, keine Abstandshalter zu haben oder sich auf ein verdicktes Gateoxid zu verlassen (in der Regel unter etwa 5 nm), zu einem unannehmbar niedrigen Silizid-zu-Silizid-Abstand und verursacht eine Silizidüberbrückung, wodurch eine Reihe von Transistoren in einer Schaltung kurzgeschlossen werden.
  • Wenngleich dies nicht gezeigt ist, versteht sich, dass über den Transistoren 21b und 218 eine ILD-(interlayer dielectric – Zwischenschichtdielektrikum)-Schicht ausgebildet wird. Geeignete ILD-Schichten enthalten Materialien wie etwa dotiertes Glas (BPSG, PSG, BSG), Organo-Silikatglas (OSG), fluoriertes Silikatglas (FSG), Aufschleuderglas (SOG), Siliziumnitrid und PE-Plasma-verstärktes Tetraethoxysilan (TEOS) (als Beispiele). In der Regel werden durch das Zwischenschichtdielektrikum hindurch nicht gezeigte Gateelektroden- und Source-/Drainelektrodenkontakte ausgebildet. Metallisierungsschichten, die die verschiedenen Komponenten miteinander verbinden, sind ebenfalls in dem Chip enthalten, der Einfachheit halber aber nicht dargestellt.
  • Zusammenfassend stellt 4 eine Ausführungsform der Erfindung dar, die ein Halbleiterbauelement wie etwa ein CMOS-Bauelement umfaßt. Ausführungsformen stellen auch ein Verfahren zum Ausbilden eines derartigen Bauelements bereit, wobei das Verfahren das Ausbilden eines Isolationsgebiets zwischen einem ersten und einem zweiten Gebiet in einem Substrat umfasst. Die Ausführungsformen umfassen weiterhin das Ausbilden einer Vertiefung in einer Oberfläche des ersten und zweiten Gebiets und in dem Isolationsgebiet und Ausbilden einer Oxidschicht auf einer unteren Vertiefungsoberfläche und einem Paar von Vertiefungsseitenwänden. Die Ausführungsformen beinhalten auch das Dotieren eines Kanalgebiets in dem ersten und zweiten Gebiet, Abscheiden eines zweiten Gateelektrodenmaterials in der Vertiefung und Ausbilden von Source-/Draingebieten neben dem Kanalgebiet in dem ersten und zweiten Gebiet nach dem Abscheiden des Gateelektrodenmaterials.
  • 5a und 5b veranschaulichen zwei nicht beanspruchte Beispiele der Erfindung. 5a veranschaulicht, dass das stark dotierte Source-/Draingebiet 228 den Kanal 124 an einem Punkt trifft, wo das Gatedielektrikum (z. B. Gateoxid) am dünnsten ist. Dieser Punkt ist durch den mit 125 bezeichneten Kreis angegeben. 5b veranschaulicht, dass die Höhe H der Gateelektrode 126 über der Oberfläche des Halbleiterkörpers und die Breite W des Abstandshalters 214 eingestellt werden können, um den Abstand zwischen dem Silizidgebiet 230 und der Gateelektrode 126 zu optimieren. Dieses Merkmal hilft dabei, die Silizidüberbrückung zu vermeiden, die Kurzschlüsse verursachen kann. Diese Merkmale sowie andere hier beschriebenen Merkmale können in variierenden Designs kombiniert oder individuell implementiert werden.
  • Eine beispielhafte Implementierung der Erfindung ist in Figuren 9a–9c dargestellt. 9a ist eine Draufsicht auf einen nFET 310 und einem pFET 315, die zusammen eine Komponente, nämlich einen CMOS-Inverter, eines integrierten Schaltungsbauelements umfassen können. 9b ist ein Schaltplan der in 9a dargestellten Struktur. 9c liefert eine perspektivische Ansicht.
  • Zusätzliche Merkmale, die mit Ausführungsformen der Erfindung integriert werden können, sind in den 6–8 gezeigt.
  • Mit 6 kann der Einsatz lokalisierter Halo-Implantierung unter Verwendung einer Siliziumvertiefungschattenbildung veranschaulicht werden. Halos erfolgen in der Regel in fortgeschrittenen Einrichtungen zum Verbessern von SCEs, d. h. um ein Reduzieren der Schwellwertspannung aufgrund der Nähe der Source- und Draingebiete zu stoppen. Es ist effektiv eine örtlich begrenzte höhere Kanaldotierung, die nur dann erfolgt, wo die S/D den Kanal, trifft, d. h. mit einem relativ stärkeren Effekt für Kurzkanalbauelemente.
  • Bei herkömmlichen Bauelementen werden Halos so unter einem Winkel unter der Gateelektrode 126 implantiert, dass sie sich an den Gaterändern befinden. Halos müssen jedoch recht tief implantiert werden, um zu verhindern, dass SCEs von den tieferen Gebieten der S/D entstehen. Dies verursacht eine breitere Verteilung bei der Halo-Dotierung, die sich in der Regel in die Masse des Kanals ausbreitet. Dies verursacht eine Reduzierung beim Kanalstrom (Mobilität) aufgrund dessen, dass eine übermäßige Dotierung die Trägerstreuung in den Kanal erhöht.
  • Wenn bei Ausführungsformen der Ansatz mit vergrabener Gateelektrode, der dieses Merkmal verwendet, eingesetzt wird, kann die Halo-Implantierung 452, die durch Pfeile 450 angedeutet ist, unmittelbar nach der Kanalimplantierung für die Dotierstoffgebiete 124 erfolgen. Die Halo-Neigung würde auf die Siliziumvertiefung und Hartmaskenhöhe zugeschnitten werden, in der Regel zwischen 10 und 50 Grad. Der Halo würde aus zwei Halbdosisimplantierungen bestehen, getrennt durch eine Waferdrehung von 180 Grad. Diese Halo-Implantierung eignet sich bei fortgeschrittenen Bauelementen, da Gateelektroden im allgemeinen aufgrund von Lithographieeinschränkungen für eine höhere Schaltungsdichte in einer Richtung ausgerichtet sind. Die Hartmaske liefert eine Schattenbildung der stark geneigten Halo-Implantierung, wodurch sie an den Seiten des Kanals wie gewünscht implantiert werden kann, während verhindert wird, dass sie in dem Großteil des Kanals ankommt.
  • Ein Hauptvorteil gegenüber dem herkömmlichen Oberflächengateansatz besteht darin, dass die Energie des Halos aufgrund des Mangels an Source-/Draingebieten unter dem Gateoxidniveau (keine SCEs von der Source-/Drainelektrode) weitaus flacher sein kann. Dies gestattet eine größere Steuerung der Lokalisierung des Halos, um SCEs zu verbessern und eine Mobilitätsdegradation zu verhindern. Die Art der über das Gateoxidniveau angehobenen Source-/Draingebiete lindert automatisch die Dosisanforderungen des Halos. Als solche können geringere Dosen verwendet werden und in Kombination mit den reduzierten Energieanforderungen wird die Kanalmobilität aufgrund reduzierter Dotierungskonzentrationen in den Kanal erhöht.
  • 7 soll eine angehobene Source-/Drainausführungsform zeigen, die beispielsweise dazu verwendet werden kann, die Überlappungskapazität Cov zu optimieren. Wenngleich ein höherer Cov-Wert den Ion-Wert heraufsetzt, kann ein übermäßiges Cov die Schaltungslaufzeit aufgrund der S/D-zu-Gate-Kapazität erhöhen. Um dies zu überwinden, kann die Vertiefung aus Silizium (oder einem anderen Halbleitermaterial) auf einen gewünschten Cov zugeschnitten werden. Für ein niedriges Cov (d. h. kleine Si-Vertiefung) gibt es Probleme damit, dass die Source-/Draingebiete 228 zu flach sind (z. B. darf es dem Silizid nicht gestattet werden, durch die Source-/Draingebiete hindurchzugreifen).
  • Die Ausführungsform von 7 zeigt ein Beispiel für die endgültige Ausbildung der vergrabenen Gateelektrode 126. Bei geringeren Vertiefungstiefen kann eine epitaxial abgeschiedene Halbleiterschicht 454, z. B. Silizium, nach dem Entfernen der Pufferschicht und vor die Implantierung der Source-/Draingebiete 228 ausgebildet werden, um das Silizid weg von dem Boden der Source-/Draingebiete 228 anzuheben. Bei einer Ausführungsform könnte das epitaxial aufgewachsene angehobene Source-/Draingebiet mit einer flachen Vertiefung verwendet werden, z. B. einer, die etwa 10 nm tief ist. Gegebenenfalls kann die Gateelektrode 126 mit einem Dielektrikum 456, z. B. TEOS, gekappt werden, um während des epitaxialen Aufwachsprozesses eine Siliziumabscheidung auf der Gateelektrode 126 zu verhindern. Diese Kappe 456 würde auf der Gateelektrode 126 nach dem CMP zur Hartmaske abgeschieden werden und würde gegenüber der nachfolgenden Hartmaskennassätzung beständig sein.
  • Diese Ausführungsform weist eine Reihe von Merkmalen auf. Beispielsweise sind der Kontaktwiderstand und der Leckstrom minimiert. Ein weiterer Vorteil ist der reduzierte Silizidkontakt mit dem Gateoxid, da die Abstandshalter höher sind, z. B. wenn das Silizid dicker ist. Zudem gestattet das epitaxiale Silizium eine viel einfachere Implantierung für gleichzeitige Source-/Drain- und Gate-Dotierung (z. B. können die Dicken viel ähnlicher sein).
  • Eine weitere Ausführungsform würde darin bestehen, eine weitere Abstandshalterschicht (z. B. Si3N4) unmittelbar nach dem CMP auf der Hartmaske abzuscheiden. Bevorzugt ist das Material das gleiche wie die Hartmaske. Als solche können Abstandshalter unmittelbar durch RIE des Hartmasken-/Abstandshaltermaterials ausgebildet werden. Die Pufferschicht würde dann vor der S/D-Implantierung entfernt werden. Infolge dieser Ausführungsform könnten die Source-/Draingebiete 228 in der Tiefe weiter weg von dem Gateoxid sein, wie in 8 gezeigt.
  • Gemäß bevorzugten Ausführungsformen der Erfindung sind die nFET- und pFET-Bauelemente 310 und 315 von einer Isolationsstruktur 108 wie etwa einem Gebiet mit flacher Grabenisolation umgeben. Wie in 9a und 9c gezeigt ist ein Sourcegebiet S1 von einem Draingebiet D1 durch eine Gateelektrode 320 beabstandet, und ein Sourcegebiet S2 ist durch die Gateelektrode 320 von einem Draingebiet D2 beabstandet. Die Gateelektrode 320 ist für beide Transistorbauelemente 310 und 315 gemeinsam.
  • Zur Ausbildung des Inverters von 9b ist das Sourcegebiet S1 elektrisch an das Sourcegebiet 52 gekoppelt. Diese elektrische Verbindung kann durch Metall (nicht gezeigt) oder einen lokalen Interconnect (nicht gezeigt) hergestellt werden (als Beispiele). Außerdem ist das Draingebiet D1 elektrisch mit einem ersten Versorgungsspannungsknoten gekoppelt, in diesem Fall VDD. Das Draingebiet D2 ist elektrisch an einen zweiten Versorgungsspannungsknoten gekoppelt, in diesem Fall Masse. Diese Versorgungsverbindungen sind in der Regel durch einen Kontakt zum Metall (nicht gezeigt) hergestellt.
  • Eine weitere Ausführungsform, die Konzepte der vorliegenden verwenden kann, ist eine Speicherzelle wie etwa ein DRAN. 10a zeigt ein Ersatzschaltbild einer DRAM-Zelle, die einen in Serie mit einem Speicherkondensator 564 gekoppelten Zugangstransistor 201 enthält. Bei dieser Ausführungsform kann der Zugangstransistor 201 eine beliebige Ausführungsform der vorstehend beschriebenen vergrabenen Gatetransistoren sein. Die 10b und 10c liefern zwei Beispiele einer Speicherzellenstruktur, die den hierin beschrieben Transistor 201 mit vergrabener Gateelektrode 126 enthalten. Insbesondere zeigt 10b eine Grabenkondensatorausführungsform, und 10c zeigt eine Stapelkondensatorausführungsform. Die Elemente von 10b und 10c sind in Übereinstimmung mit dem Ersatzschaltbild von 10a bezeichnet worden.
  • Nunmehr unter Bezugnahme auf die 10a–10c enthält ein Transistor mit vergrabener Gateelektrode 126 ein erstes Source-/Draingebiet 228b, das elektrisch an eine nicht gezeigte Bitleitung gekoppelt sein kann. Die Gateelektrode 126 ist elektrisch an eine nicht gezeigte Wortleitung gekoppelt. Bei einer bevorzugten Implementierung kann die Gateelektrode 126 als die Wortleitung dienen und eine ganze Reihe von Speicherzellen in einem Array überspannen. (Siehe z. B. 2, die einen Graben 118 für einen Gateleiter zeigt, der mehrere aktive Bereiche überspannt.) Die Wortleitung kann silizidiert werden, um den Widerstand zu reduzieren, und kann wahlweise einen parallelen Metalleiter enthalten, der periodisch eine Kontaktbrücke zum Gateleiter bildet, um den Widerstand weiter zu reduzieren.
  • Das zweite Source-/Draingebiet 228a ist elektrisch mit einer ersten Platte 566 eines Kondensators 564 gekoppelt. Bei dem Grabenkondensatorbeispiel (10b) ist die erste Platte 566 ein Leiter innerhalb des Grabens, der mit dem Source-/Draingebiet 228a über eine Kontaktbrücke 562 gekoppelt ist. Bei dem Stapelkondensatorbeispiel (10c) ist die erste Platte 566 eine erste leitende Schicht, die über ein sehr gut leitendes Gebiet 562 im Substrat 102 an das Source-/Draingebiet 228a gekoppelt ist. Die zweite Platte 568 des Kondensators 564 ist durch ein Kondensatordielektrikum 570 von der ersten Platte 566 getrennt. Bei dem Grabenkondensatorbeispiel (10b) ist die zweite Platte 568 ein dotiertes Gebiet innerhalb des Substrats 102. Bei dem Stapelkondensatorbeispiel (10c) ist die zweite Platte 568 eine zweite leitende Schicht, die über der ersten leitenden Schicht liegt.

Claims (14)

  1. Halbleiterbauelement mit einem Transistor (216, 218) mit vergrabener Gateelektrode (126), wobei das Halbleiterbauelement folgendes umfaßt: einen Halbleiterkörper (102), der ein von einem Grabenisolationsgebiet (108) umgebenes aktives Gebiet (104, 106) enthält; eine Vertiefung (118) in einer Oberfläche des aktiven Gebiets (104, 106) und in dem Grabenisolationsgebiet (108); eine die Vertiefung (118) auskleidende dielektrische Schicht (120); und ein die Vertiefung (118) füllendes Elektrodenmaterial, wobei nur im unteren Bereich der Vertiefung (118) ein Dotierstoffgebiet (124) im aktiven Gebiet ausgebildet ist, das das Kanalgebiet enthält und die Source-/Draingebiete (228) derart ausgebildet sind, dass sie neben einer Seitenwand der Vertiefung an das Kanalgebiet (124) stoßen; und wobei das Dotierstoffgebiet seine höchste Dotierstoffkonzentration unter der Vertiefung (118) aufweist.
  2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass die dielektrische Schicht (120) konform sowohl auf einem Boden als auch Seitenwänden der Vertiefung (118) ausgebildet ist.
  3. Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Elektrodenmaterial mit einer gleichmäßigen Dicke innerhalb des aktiven Gebiets (104, 106) und innerhalb des Grabenisolationsgebiets (108) abgeschieden ist.
  4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das Elektrodenmaterial ein Material umfasst ausgewählt aus der Gruppe bestehend aus Polysilizium, einem Metall und Kombinationen davon.
  5. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die dielektrische Schicht (120) ein Material umfasst ausgewählt aus der Gruppe bestehend aus Siliziumoxid, Siliziumnitrid, Hafniumoxid, Aluminiumoxid und nitrierten Verbindungen davon.
  6. Halbleiterbauelement nach einem der Ansprüche 1 bis 5, gekennzeichnet durch ein zweites aktives Gebiet (107), das von dem ersten aktiven Gebiet (104, 106) durch das Grabenisolationsgebiet (108) getrennt ist, wobei sich die Vertiefung (118) von dem ersten aktiven Gebiet (104, 106) über das Grabenisolationsgebiet und zu dem zweiten aktiven Gebiet (107) erstreckt.
  7. Halbleiterbauelement nach Anspruch 6, gekennzeichnet durch einen in dem ersten aktiven Gebiet ausgebildeten n-Kanal-Transistor und einen in dem zweiten aktiven Gebiet ausgebildeten p-Kanal-Transistor, wobei das Elektrodenmaterial als eine Gateelektrode (126) sowohl für den n-Kanal-Transistor als auch den p-Kanal-Transistor dient.
  8. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass das Bauelement eine dynamische Direktzugriffsspeicherzelle umfasst, wobei das Elektrodenmaterial elektrisch an eine Wortleitung gekoppelt ist, wobei das Bauelement weiterhin einen an das aktive Gebiet des Halbleiterkörpers (102) gekoppelten Kondensator (564) umfasst.
  9. Halbleiterbauelement nach Anspruch 8, dadurch gekennzeichnet, dass der Kondensator (564) einen Stapelkondensator umfasst.
  10. Verfahren zum Herstellen eines Halbleiterbauelements mit den Schritten: Bereitstellen eines Halbleiterkörpers (102) mit einem ersten aktiven Gebiet (104), einem zweiten aktiven Gebiet (107) und einem Isolationsgebiet (108) zwischen dem ersten aktiven Gebiet und dem zweiten aktiven Gebiet; Ausbilden einer Vertiefung (118) in einer Oberfläche des Halbleiterkörpers (102), wobei die Vertiefung (118) sich über das erste aktive Gebiet (104), das Isolationsgebiet (108) und das zweite aktive Gebiet (107) erstreckt; Ausbilden eines Gatedielektrikums (120) innerhalb der Vertiefung (118); Ausbilden eines ersten und zweiten Dotiertstoffgebietes (124) jeweils nur im unteren Bereich der Vertiefung (118) im ersten und zweiten aktiven Bereich, welche erste und zweite Kanalgebiete enhalten; Ausbilden einer Gateelektrode (126) in der Vertiefung (118); und Ausbilden eines ersten und zweiten Source-/Draingebiets (228; S1, D1) in dem ersten aktiven Bereich (104) und eines dritten und vierten Source-/Draingebiets (228; S2, D2) in dem zweiten aktiven Bereich (107), wobei das erste Source-/Draingebiet (S1) von dem zweiten Source-/Draingebiet (D1) durch die Gateelektrode (126) und das dritte Source-/Draingebiet (S2) von dem vierten Source-/Draingebiet (D2) durch die Gateelektrode (126) beabstandet sind und jeweils neben einer Seitenwand der Vertiefung (118) an das erste und zweite Kanalgebiet (124) stoßen, wobei das erste und zweite Dotierstoffgebiet seine höchste Dotierstoffkonzentration unter der Vertiefung (118) aufweist.
  11. Verfahren nach Anspruch 10, wobei die Source-/Draingebiete (228) nach dem Ausbilden der Gateelektrode (126) ausgebildet werden.
  12. Verfahren nach Anspruch 10 oder 11, wobei das Ausbilden der Dotierstoffgebiete (124) vor dem Ausbilden der Gateelektrode (126) durchgeführt wird.
  13. Verfahren nach einem der Ansprüche 10 bis 12, wobei das erste aktive Gebiet (104) einen n-dotierten Halbleiter und das zweite aktive Gebiet (107) einen p-dotierten Halbleiter umfasst.
  14. Verfahren nach einem der Ansprüche 10 bis 13 mit den weiteren Schritten: elektrisches Koppeln des ersten Source-/Draingebiets (S1) an das dritte Source-/Draingebiet (S2); elektrisches Koppeln des zweiten Source-/Draingebiets (D1) an einen ersten Versorgungsspannungsknoten (VDD) und elektrisches Koppeln des vierten Source-/Draingebiets (D2) an einen zweiten Versorgungsspannungsknoten.
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Families Citing this family (87)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100641365B1 (ko) * 2005-09-12 2006-11-01 삼성전자주식회사 최적화된 채널 면 방위를 갖는 모스 트랜지스터들, 이를구비하는 반도체 소자들 및 그 제조방법들
US8338887B2 (en) 2005-07-06 2012-12-25 Infineon Technologies Ag Buried gate transistor
US7416943B2 (en) * 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
US7687342B2 (en) * 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7867845B2 (en) * 2005-09-01 2011-01-11 Micron Technology, Inc. Transistor gate forming methods and transistor structures
US7557032B2 (en) * 2005-09-01 2009-07-07 Micron Technology, Inc. Silicided recessed silicon
US20070145495A1 (en) * 2005-12-27 2007-06-28 Intel Corporation Method of fabricating a MOSFET transistor having an anti-halo for modifying narrow width device performance
KR100720258B1 (ko) * 2006-01-23 2007-05-23 주식회사 하이닉스반도체 반도체 소자의 형성 방법
TWI323498B (en) * 2006-04-20 2010-04-11 Nanya Technology Corp Recessed gate mos transistor device and method of making the same
JP4560820B2 (ja) * 2006-06-20 2010-10-13 エルピーダメモリ株式会社 半導体装置の製造方法
KR100816733B1 (ko) * 2006-06-29 2008-03-25 주식회사 하이닉스반도체 반도체 소자의 리세스 게이트 제조 방법
US8652912B2 (en) * 2006-12-08 2014-02-18 Micron Technology, Inc. Methods of fabricating a transistor gate including cobalt silicide
KR100819562B1 (ko) * 2007-01-15 2008-04-08 삼성전자주식회사 레트로그레이드 영역을 갖는 반도체소자 및 그 제조방법
US7859050B2 (en) * 2007-01-22 2010-12-28 Micron Technology, Inc. Memory having a vertical access device
TWI334198B (en) * 2007-03-12 2010-12-01 Nanya Technology Corp Methods for forming a semiconductor device
KR100811386B1 (ko) * 2007-03-15 2008-03-07 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
WO2008117430A1 (ja) * 2007-03-27 2008-10-02 Fujitsu Microelectronics Limited 半導体装置の製造方法、半導体装置
US7652339B2 (en) * 2007-04-06 2010-01-26 Xerox Corporation Ambipolar transistor design
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
KR100899646B1 (ko) * 2007-06-12 2009-05-27 삼성전자주식회사 반도체 소자 및 이를 형성하는 방법
US20090045458A1 (en) * 2007-08-15 2009-02-19 Advanced Micro Devices, Inc. Mos transistors for thin soi integration and methods for fabricating the same
US8012848B2 (en) * 2007-08-16 2011-09-06 International Business Machines Corporation Trench isolation and method of fabricating trench isolation
KR100924194B1 (ko) * 2007-09-17 2009-10-29 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR20100088602A (ko) * 2007-10-31 2010-08-09 에이저 시스템즈 인크 랜덤 액세스 메모리 장치에 대한 트렌치 캐패시터 누출을 감소시키는 방법
KR100920046B1 (ko) * 2007-12-20 2009-10-07 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
US7741630B2 (en) * 2008-02-08 2010-06-22 Qimonda Ag Resistive memory element and method of fabrication
DE102008008144A1 (de) * 2008-02-08 2009-08-20 Qimonda Ag Resistives Speicherelement und Herstellungsverfahren
JP2009253883A (ja) 2008-04-10 2009-10-29 Nippon Dempa Kogyo Co Ltd 圧電振動デバイス
US7932150B2 (en) * 2008-05-21 2011-04-26 Kabushiki Kaisha Toshiba Lateral oxidation with high-K dielectric liner
JP2010147392A (ja) * 2008-12-22 2010-07-01 Elpida Memory Inc 半導体装置およびその製造方法
KR101544509B1 (ko) * 2009-02-03 2015-08-13 삼성전자주식회사 트랜지스터를 갖는 반도체소자의 제조방법
JP5341639B2 (ja) * 2009-06-26 2013-11-13 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP5464579B2 (ja) 2009-08-28 2014-04-09 独立行政法人産業技術総合研究所 リセスゲート型炭化珪素電界効果トランジスタおよびその製造方法
CN102034708B (zh) * 2009-09-27 2012-07-04 无锡华润上华半导体有限公司 沟槽型dmos晶体管的制作方法
US8390063B2 (en) * 2010-01-29 2013-03-05 Broadcom Corporation Semiconductor device having a lightly doped semiconductor gate and method for fabricating same
KR101676818B1 (ko) 2010-05-19 2016-11-17 삼성전자주식회사 게이트 구조를 포함하는 반도체 소자들 및 그 제조 방법
US8354703B2 (en) 2010-07-15 2013-01-15 International Business Machines Corporation Semiconductor capacitor
CN102403256B (zh) * 2010-09-08 2014-02-26 上海华虹宏力半导体制造有限公司 赝埋层及制造方法、深孔接触及三极管
JP5729806B2 (ja) * 2010-10-07 2015-06-03 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置および半導体装置の製造方法
TWI552345B (zh) * 2011-01-26 2016-10-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP5450480B2 (ja) * 2011-03-03 2014-03-26 株式会社東芝 半導体装置
JP5933300B2 (ja) * 2011-03-16 2016-06-08 株式会社半導体エネルギー研究所 半導体装置
US8455365B2 (en) * 2011-05-19 2013-06-04 Dechao Guo Self-aligned carbon electronics with embedded gate electrode
US20120292735A1 (en) 2011-05-20 2012-11-22 GLOBALFOUNDRIES Singapore Pte.Ltd. Corner transistor suppression
JP5583077B2 (ja) 2011-06-03 2014-09-03 株式会社東芝 半導体装置及びその製造方法
US8772118B2 (en) * 2011-07-08 2014-07-08 Texas Instruments Incorporated Offset screen for shallow source/drain extension implants, and processes and integrated circuits
US20130020652A1 (en) * 2011-07-22 2013-01-24 Shanghai Huali Microelectronics Corporation Method for suppressing short channel effect of cmos device
KR20130014200A (ko) * 2011-07-29 2013-02-07 삼성전자주식회사 저항 변화 물질을 포함하는 반도체 소자 및 그 제조 방법
US8853700B2 (en) 2011-08-10 2014-10-07 International Business Machines Corporation Cross-coupling of gate conductor line and active region in semiconductor devices
US9634134B2 (en) 2011-10-13 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded transistor
US11315931B2 (en) 2011-10-13 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded transistor
US8853021B2 (en) * 2011-10-13 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded transistor
US8592921B2 (en) * 2011-12-07 2013-11-26 International Business Machines Corporation Deep trench embedded gate transistor
JP5881100B2 (ja) * 2011-12-22 2016-03-09 エスアイアイ・セミコンダクタ株式会社 半導体装置の製造方法
KR101270643B1 (ko) 2012-07-20 2013-06-03 서울대학교산학협력단 터널링 전계 효과 트랜지스터 및 그 제조 방법
FR2995135B1 (fr) * 2012-09-05 2015-12-04 Commissariat Energie Atomique Procede de realisation de transistors fet
KR101617252B1 (ko) * 2012-09-21 2016-05-02 삼성전자주식회사 트랜지스터의 형성 방법 및 이를 포함하는 반도체 장치의 제조 방법
US9601630B2 (en) * 2012-09-25 2017-03-21 Stmicroelectronics, Inc. Transistors incorporating metal quantum dots into doped source and drain regions
US9748356B2 (en) * 2012-09-25 2017-08-29 Stmicroelectronics, Inc. Threshold adjustment for quantum dot array devices with metal source and drain
US8796751B2 (en) 2012-11-20 2014-08-05 Micron Technology, Inc. Transistors, memory cells and semiconductor constructions
US9184233B2 (en) * 2013-02-27 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for defect passivation to reduce junction leakage for finFET device
TWI506766B (zh) * 2013-03-27 2015-11-01 Inotera Memories Inc 半導體電子元件結構及其製造方法
TW201440118A (zh) * 2013-04-11 2014-10-16 Anpec Electronics Corp 半導體功率元件的製作方法
TWI538023B (zh) 2013-04-17 2016-06-11 華亞科技股份有限公司 具有凹入式閘極結構之記憶體單元及其製作方法
US8889541B1 (en) * 2013-05-07 2014-11-18 International Business Machines Corporation Reduced short channel effect of III-V field effect transistor via oxidizing aluminum-rich underlayer
US10002938B2 (en) 2013-08-20 2018-06-19 Stmicroelectronics, Inc. Atomic layer deposition of selected molecular clusters
JP5697115B2 (ja) * 2013-11-05 2015-04-08 独立行政法人産業技術総合研究所 リセスゲート型炭化珪素電界効果トランジスタ
KR102191909B1 (ko) * 2014-02-17 2020-12-18 에스케이하이닉스 주식회사 안티 퓨즈 및 그 제조 방법
FR3018139B1 (fr) * 2014-02-28 2018-04-27 Stmicroelectronics (Rousset) Sas Circuit integre a composants, par exemple transistors nmos, a regions actives a contraintes en compression relachees
US9640656B2 (en) * 2014-04-04 2017-05-02 Micron Technology, Inc. Transistors having strained channel under gate in a recess
US11351437B2 (en) * 2014-05-16 2022-06-07 Jin Song Impedance-based impact determination and scoring
KR20160020210A (ko) * 2014-08-13 2016-02-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9425210B2 (en) * 2014-08-13 2016-08-23 SK Hynix Inc. Double-source semiconductor device
CN105448917B (zh) 2014-09-01 2019-03-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US9786657B1 (en) * 2016-04-04 2017-10-10 Globalfoundries Inc. Semiconductor structure including a transistor including a gate electrode region provided in a substrate and method for the formation thereof
KR20180063947A (ko) 2016-12-02 2018-06-14 삼성전자주식회사 반도체 메모리 소자
WO2018111247A1 (en) * 2016-12-13 2018-06-21 Intel Corporation Passivation dielectrics for oxide semiconductor thin film transistors
US10388746B2 (en) 2017-07-06 2019-08-20 Teledyne Scientific & Imaging, Llc FET with buried gate structure
KR102438374B1 (ko) * 2017-09-22 2022-08-30 삼성전자주식회사 반도체 장치
US11527531B2 (en) * 2018-09-28 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Recessed gate for an MV device
US11616057B2 (en) 2019-03-27 2023-03-28 Intel Corporation IC including back-end-of-line (BEOL) transistors with crystalline channel material
US11883731B2 (en) * 2019-12-09 2024-01-30 Tyler Delarosa Martial arts training device with scoring system
US11844989B2 (en) * 2019-12-09 2023-12-19 Jin Song Impact sensor embedded protector with nine-axis inertial measurement unit for scoring combative sports
CN111326509B (zh) * 2020-03-03 2023-06-30 中国科学院微电子研究所 包括电容器的半导体装置及其制造方法及电子设备
CN111900205A (zh) * 2020-06-22 2020-11-06 中国科学院微电子研究所 晶体管及其制备方法
CN113782613A (zh) * 2021-09-29 2021-12-10 捷捷微电(无锡)科技有限公司 一种新型分离栅mosfet器件
CN116190424B (zh) * 2022-10-25 2024-03-15 北京超弦存储器研究院 一种半导体器件及其制作方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5366911A (en) * 1994-05-11 1994-11-22 United Microelectronics Corporation VLSI process with global planarization
US5502320A (en) * 1993-03-15 1996-03-26 Kabushiki Kaisha Toshiba Dynamic random access memory (DRAM) semiconductor device
US6097061A (en) * 1998-03-30 2000-08-01 Advanced Micro Devices, Inc. Trenched gate metal oxide semiconductor device and method
US20010025973A1 (en) * 2000-01-25 2001-10-04 Satoru Yamada Semiconductor integrated circuit device and process for manufacturing the same
JP2002184957A (ja) * 2000-12-13 2002-06-28 Sony Corp 半導体装置およびその製造方法
JP2003179223A (ja) * 2001-12-12 2003-06-27 Sony Corp トレンチゲート型半導体装置およびその製造方法
US20040135176A1 (en) * 2003-01-11 2004-07-15 Ji-Young Kim Mosfet having recessed channel and method o fabricating the same
US20050136616A1 (en) * 2003-12-19 2005-06-23 Young-Sun Cho Method of fabricating a recess channel array transistor using a mask layer with a high etch selectivity with respect to a silicon substrate

Family Cites Families (91)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2569055B1 (fr) * 1984-08-07 1986-12-12 Commissariat Energie Atomique Circuit integre cmos et procede de fabrication de zones d'isolation electriques dans ce circuit integre
JPH01174527A (ja) 1987-12-28 1989-07-11 Mitsui Petrochem Ind Ltd イミド系プレポリマー
US5021359A (en) * 1988-06-21 1991-06-04 Harris Corporation Radiation hardened complementary transistor integrated circuits
JPH0294477A (ja) * 1988-09-30 1990-04-05 Toshiba Corp 半導体装置及びその製造方法
JPH04335538A (ja) * 1991-05-10 1992-11-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR940002400B1 (ko) * 1991-05-15 1994-03-24 금성일렉트론 주식회사 리세스 게이트를 갖는 반도체장치의 제조방법
JPH06342806A (ja) 1992-02-28 1994-12-13 Sony Corp 埋め込みゲート型ｍｏｓトランジスタ
JPH05343676A (ja) 1992-06-05 1993-12-24 Nec Corp 電界効果トランジスタとその製造方法
GB2286723B (en) * 1992-12-11 1997-01-08 Intel Corp A mos transistor having a composite gate electrode and method of fabrication
JPH06244415A (ja) * 1993-02-17 1994-09-02 Hitachi Ltd 半導体装置およびその製造方法
US5563801A (en) * 1993-10-06 1996-10-08 Nsoft Systems, Inc. Process independent design for gate array devices
JPH07153952A (ja) * 1993-11-30 1995-06-16 Sony Corp 半導体装置及びその製造方法
US5506431A (en) * 1994-05-16 1996-04-09 Thomas; Mammen Double poly trenched channel accelerated tunneling electron (DPT-CATE) cell, for memory applications
US5380671A (en) * 1994-06-13 1995-01-10 United Microelectronics Corporation Method of making non-trenched buried contact for VLSI devices
US5429970A (en) * 1994-07-18 1995-07-04 United Microelectronics Corporation Method of making flash EEPROM memory cell
JP3155894B2 (ja) * 1994-09-29 2001-04-16 株式会社東芝 半導体装置およびその製造方法
US5683924A (en) * 1994-10-31 1997-11-04 Sgs-Thomson Microelectronics, Inc. Method of forming raised source/drain regions in a integrated circuit
US5953602A (en) * 1995-05-26 1999-09-14 Lg Semicon Co., Ltd. EEPROM cell and related method of making thereof
US5818098A (en) * 1996-02-29 1998-10-06 Motorola, Inc. Semiconductor device having a pedestal
EP0805479B1 (de) * 1996-04-30 2004-03-17 STMicroelectronics S.r.l. Herstellungsverfahren für einen integrierten Dickoxydtransistor
US5734603A (en) * 1997-02-10 1998-03-31 Powerchip Semiconductor Corp. Method and circuit for reducing cell plate noise
US5914553A (en) 1997-06-16 1999-06-22 Cornell Research Foundation, Inc. Multistable tunable micromechanical resonators
JP4160167B2 (ja) * 1997-06-30 2008-10-01 株式会社東芝 半導体装置の製造方法
US5994736A (en) * 1997-09-22 1999-11-30 United Microelectronics Corporation Semiconductor device having buried gate electrode with silicide layer and manufacture method thereof
US6294194B1 (en) 1997-10-14 2001-09-25 Boehringer Ingelheim Pharmaceuticals, Inc. Method for extraction and reaction using supercritical fluids
US6002151A (en) * 1997-12-18 1999-12-14 Advanced Micro Devices, Inc. Non-volatile trench semiconductor device
US5998835A (en) * 1998-02-17 1999-12-07 International Business Machines Corporation High performance MOSFET device with raised source and drain
US6355955B1 (en) * 1998-05-14 2002-03-12 Advanced Micro Devices, Inc. Transistor and a method for forming the transistor with elevated and/or relatively shallow source/drain regions to achieve enhanced gate electrode formation
US6093947A (en) * 1998-08-19 2000-07-25 International Business Machines Corporation Recessed-gate MOSFET with out-diffused source/drain extension
US6239472B1 (en) * 1998-09-01 2001-05-29 Philips Electronics North America Corp. MOSFET structure having improved source/drain junction performance
US6303448B1 (en) * 1998-11-05 2001-10-16 Taiwan Semiconductor Manufacturing Company Method for fabricating raised source/drain structures
JP2000208762A (ja) 1999-01-13 2000-07-28 Sony Corp 絶縁ゲ―ト電界効果トランジスタおよびその製造方法
US6287926B1 (en) 1999-02-19 2001-09-11 Taiwan Semiconductor Manufacturing Company Self aligned channel implant, elevated S/D process by gate electrode damascene
US6351009B1 (en) * 1999-03-01 2002-02-26 Fairchild Semiconductor Corporation MOS-gated device having a buried gate and process for forming same
US6333217B1 (en) * 1999-05-14 2001-12-25 Matsushita Electric Industrial Co., Ltd. Method of forming MOSFET with channel, extension and pocket implants
US6214670B1 (en) * 1999-07-22 2001-04-10 Taiwan Semiconductor Manufacturing Company Method for manufacturing short-channel, metal-gate CMOS devices with superior hot carrier performance
JP4654395B2 (ja) 1999-07-23 2011-03-16 独立行政法人情報通信研究機構 半導体装置の製造方法
US6169003B1 (en) 1999-08-16 2001-01-02 Taiwan Semiconductor Manufacturing Company Method for forming a MOS device with an elevated source and drain, and having a self-aligned channel input
TW449836B (en) * 1999-09-06 2001-08-11 Winbond Electronics Corp Manufacturing method and device for forming anti-punch-through region by large-angle-tilt implantation
US6087235A (en) 1999-10-14 2000-07-11 Advanced Micro Devices, Inc. Method for effective fabrication of a field effect transistor with elevated drain and source contact structures
US6333230B1 (en) * 2000-05-15 2001-12-25 International Business Machines Corporation Scalable high-voltage devices
US6309933B1 (en) * 2000-06-05 2001-10-30 Chartered Semiconductor Manufacturing Ltd. Method of fabricating T-shaped recessed polysilicon gate transistors
US6570218B1 (en) 2000-06-19 2003-05-27 International Rectifier Corporation MOSFET with a buried gate
FR2810792B1 (fr) * 2000-06-22 2003-07-04 Commissariat Energie Atomique Transistor mos vertical a grille enterree et procede de fabrication de celui-ci
US6445035B1 (en) * 2000-07-24 2002-09-03 Fairchild Semiconductor Corporation Power MOS device with buried gate and groove
KR100370129B1 (ko) * 2000-08-01 2003-01-30 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
AU2001286895A1 (en) 2000-08-29 2002-03-13 Boise State University Damascene double gated transistors and related manufacturing methods
US6358800B1 (en) * 2000-09-18 2002-03-19 Vanguard International Semiconductor Corporation Method of forming a MOSFET with a recessed-gate having a channel length beyond photolithography limit
US6391720B1 (en) * 2000-09-27 2002-05-21 Chartered Semiconductor Manufacturing Ltd. Process flow for a performance enhanced MOSFET with self-aligned, recessed channel
JP2002158355A (ja) * 2000-11-20 2002-05-31 Nec Kansai Ltd 半導体装置およびその製造方法
US6555872B1 (en) * 2000-11-22 2003-04-29 Thunderbird Technologies, Inc. Trench gate fermi-threshold field effect transistors
JP2002217310A (ja) * 2001-01-18 2002-08-02 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2002270846A (ja) * 2001-03-12 2002-09-20 Oki Electric Ind Co Ltd 半導体装置の製造方法
US6465836B2 (en) 2001-03-29 2002-10-15 Taiwan Semiconductor Manufacturing Co., Ltd Vertical split gate field effect transistor (FET) device
US6498062B2 (en) * 2001-04-27 2002-12-24 Micron Technology, Inc. DRAM access transistor
JP2002343963A (ja) * 2001-05-17 2002-11-29 Sony Corp 溝ゲート型電界効果トランジスタ及びその製造方法
US6413829B1 (en) 2001-06-01 2002-07-02 Advanced Micro Devices, Inc. Field effect transistor in SOI technology with schottky-contact extensions
DE10129958B4 (de) * 2001-06-21 2006-07-13 Infineon Technologies Ag Speicherzellenanordnung und Herstellungsverfahren
US20020197810A1 (en) * 2001-06-21 2002-12-26 International Business Machines Corporation Mosfet having a variable gate oxide thickness and a variable gate work function, and a method for making the same
JP2003133546A (ja) 2001-10-26 2003-05-09 Sharp Corp 半導体装置及びその製造方法
US6747318B1 (en) * 2001-12-13 2004-06-08 Lsi Logic Corporation Buried channel devices and a process for their fabrication simultaneously with surface channel devices to produce transistors and capacitors with multiple electrical gate oxides
KR20030050995A (ko) * 2001-12-20 2003-06-25 동부전자 주식회사 고집적 트랜지스터의 제조 방법
US6660598B2 (en) * 2002-02-26 2003-12-09 International Business Machines Corporation Method of forming a fully-depleted SOI ( silicon-on-insulator) MOSFET having a thinned channel region
JP3937894B2 (ja) 2002-04-04 2007-06-27 ソニー株式会社 半導体装置
US6677646B2 (en) * 2002-04-05 2004-01-13 International Business Machines Corporation Method and structure of a disposable reversed spacer process for high performance recessed channel CMOS
JP4026416B2 (ja) 2002-06-04 2007-12-26 ソニー株式会社 半導体装置および半導体装置の製造方法
US6900500B2 (en) 2002-08-21 2005-05-31 Micron Technology, Inc. Buried transistors for silicon on insulator technology
KR100500443B1 (ko) * 2002-12-13 2005-07-12 삼성전자주식회사 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법
KR100521369B1 (ko) * 2002-12-18 2005-10-12 삼성전자주식회사 고속도 및 저전력 소모 반도체 소자 및 그 제조 방법
JP4604444B2 (ja) * 2002-12-24 2011-01-05 トヨタ自動車株式会社 埋設ゲート型半導体装置
DE10261145A1 (de) * 2002-12-27 2004-07-22 Advanced Micro Devices, Inc., Sunnyvale Verbesserter Transistor mit abgesenktem Gate und ein Verfahren zur Herstellung desselben
KR100499159B1 (ko) * 2003-02-28 2005-07-01 삼성전자주식회사 리세스 채널을 갖는 반도체장치 및 그 제조방법
JP2004296491A (ja) * 2003-03-25 2004-10-21 Sanyo Electric Co Ltd 半導体装置
JP2004335538A (ja) 2003-04-30 2004-11-25 Seiko Epson Corp 半導体装置及びその製造方法
KR100459872B1 (ko) * 2003-05-07 2004-12-03 삼성전자주식회사 트렌치 게이트를 갖는 매몰 채널형 트랜지스터 및 그제조방법
DE10333776B4 (de) 2003-07-24 2005-06-30 Infineon Technologies Ag Verfahren zur Herstellung einer Gate-Struktur eines FETs
US7015547B2 (en) * 2003-07-03 2006-03-21 American Semiconductor, Inc. Multi-configurable independently multi-gated MOSFET
KR100511045B1 (ko) 2003-07-14 2005-08-30 삼성전자주식회사 리세스된 게이트 전극을 갖는 반도체 소자의 집적방법
JP3793190B2 (ja) * 2003-09-19 2006-07-05 株式会社東芝 半導体装置の製造方法
US6963108B1 (en) * 2003-10-10 2005-11-08 Advanced Micro Devices, Inc. Recessed channel
KR100500473B1 (ko) * 2003-10-22 2005-07-12 삼성전자주식회사 반도체 소자에서의 리세스 게이트 트랜지스터 구조 및형성방법
JP4567969B2 (ja) * 2003-10-28 2010-10-27 東部エレクトロニクス株式会社 半導体素子のトランジスタ製造方法
WO2005074502A2 (en) 2004-01-21 2005-08-18 The Regents Of The University Of Michigan High-q micromechanical resonator devices and filters utilizing same
KR100618861B1 (ko) * 2004-09-09 2006-08-31 삼성전자주식회사 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자 및그 제조 방법
US7279368B2 (en) * 2005-03-04 2007-10-09 Cree, Inc. Method of manufacturing a vertical junction field effect transistor having an epitaxial gate
US8338887B2 (en) 2005-07-06 2012-12-25 Infineon Technologies Ag Buried gate transistor
JP5027406B2 (ja) 2005-12-01 2012-09-19 帝人株式会社 改質ポリエチレンナフタレート樹脂組成物の製造方法
KR100721245B1 (ko) * 2005-12-29 2007-05-22 동부일렉트로닉스 주식회사 트랜지스터 소자 및 형성 방법
KR100791342B1 (ko) * 2006-08-09 2008-01-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7639104B1 (en) 2007-03-09 2009-12-29 Silicon Clocks, Inc. Method for temperature compensation in MEMS resonators with isolated regions of distinct material
TWI419266B (zh) * 2007-07-03 2013-12-11 Nanya Technology Corp 半導體裝置之製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5502320A (en) * 1993-03-15 1996-03-26 Kabushiki Kaisha Toshiba Dynamic random access memory (DRAM) semiconductor device
US5366911A (en) * 1994-05-11 1994-11-22 United Microelectronics Corporation VLSI process with global planarization
US6097061A (en) * 1998-03-30 2000-08-01 Advanced Micro Devices, Inc. Trenched gate metal oxide semiconductor device and method
US20010025973A1 (en) * 2000-01-25 2001-10-04 Satoru Yamada Semiconductor integrated circuit device and process for manufacturing the same
JP2002184957A (ja) * 2000-12-13 2002-06-28 Sony Corp 半導体装置およびその製造方法
JP2003179223A (ja) * 2001-12-12 2003-06-27 Sony Corp トレンチゲート型半導体装置およびその製造方法
US20040135176A1 (en) * 2003-01-11 2004-07-15 Ji-Young Kim Mosfet having recessed channel and method o fabricating the same
US20050136616A1 (en) * 2003-12-19 2005-06-23 Young-Sun Cho Method of fabricating a recess channel array transistor using a mask layer with a high etch selectivity with respect to a silicon substrate

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