JP4654395B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法、特にパンチスルー耐性を向上させることが可能な半導体装置の製造方法に関する。
【0002】
【従来の技術】
従来、電界効果トランジスタでは、ゲート長を短くすることによって動作速度の高速化を達成してきた。ところが、ゲート長の短縮化に伴い、ソース・ドレイン拡散層間に直接に電流(パンチスルー電流)が流れ、トランジスタのオフ時のリーク電流が増加してしまうという問題が生じる。
【0003】
【発明が解決しようとする課題】
このように、従来は、高速動作のためにゲート長を短縮化すると、ソース・ドレイン拡散層間に流れるパンチスルー電流によって、トランジスタの消費電力が増大するという問題があった。
【0004】
本発明は、上記従来の課題に対してなされたものであり、素子を微細化しても消費電力の低減をはかることが可能な半導体装置の製造方法を提供することを目的としている。
【0005】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板に形成された凹部の少なくとも底面上に絶縁膜を介して形成された電極と、前記凹部の底面下の領域を挟むように形成された第1及び第2の不純物拡散層とを有し、前記凹部の底面に対応する深さの領域から深さ方向に向かって前記第1及び第2の不純物拡散層間の間隔が徐々に広くなっていることを特徴とする。
【0006】
本発明に係る半導体装置の製造方法は、半導体基板に凹部を形成する工程と、前記半導体基板の主面に垂直な面に対して面対称となる2方向から前記半導体基板に不純物をイオン注入する工程と、前記凹部の少なくとも底面上に絶縁膜を介して電極を形成する工程とを有し、前記イオン注入の際に前記凹部の段差によって不純物イオンの一部を遮蔽することにより、不純物が導入された領域に対応して形成される第1及び第2の不純物拡散層間の間隔が前記凹部の底面に対応する深さの領域から深さ方向に向かって徐々に広くなるようにすること特徴とする。
【0007】
本発明によれば、不純物拡散層(ソース・ドレイン拡散層)間の間隔が基板の深さ方向に向かって徐々に広くなるため、電極(ゲート電極)による制御性が弱い基板深部でのパンチスルー電流を効果的に抑制することができる。よって、素子が微細化されても、半導体装置の低消費電力化及び高速動作化を達成することが可能となる。
【0008】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【0009】
(実施形態1)
図1(a)〜(e)は、本発明の第1の実施形態に係る半導体装置(MISトランジスタ)の製造工程を順を追って示した工程断面図である。
【0010】
まず、p型のシリコン基板11にホウ素をイオン注入し、p型のウエル領域11aとなる拡散層を形成する。その後、シリコン基板11の表面にシリコン酸化膜12を成膜し、さらにシリコン酸化膜12上にフォトレジスト13のパターンを形成する。続いて、フォトレジスト13をマスクとして、異方性プラズマエッチングによりシリコン酸化膜12及びシリコン基板11をエッチングし、シリコン基板11に凹部14を形成する(図1(a))。
【0011】
次に、フォトレジスト13及びシリコン酸化膜12を除去した後、シリコン基板11上に絶縁膜15を成膜する。続いて、この絶縁膜15を介してシリコン基板11にホウ素をイオン注入することにより、MISトランジスタのVth制御用の拡散層16を形成する(図1(b))。
【0012】
次に、絶縁膜15上に、イオン注入阻止能の高いイオン注入阻止用絶縁膜として、シリコン窒化膜17を成膜する。その後、シリコン基板11の主面と垂直な面(垂直面)に対して面対称となる2方向から、シリコン基板11中に不純物イオンとして砒素イオン18a及び18bを順次イオン注入する。
【0013】
この斜め方向からのイオン注入工程では、シリコン基板11に形成された凹部14の段差によって注入イオンが遮蔽される。そのため、チャネル領域を挟んで対向するソース・ドレイン拡散層19a及び19bの端部の傾斜は、イオン注入の注入方向にほぼ一致し、ソース・ドレイン拡散層19aと19bの端部どうしの間隔は、凹部14の底面に対応する深さから基板深部方向に向かって徐々に広くなる。
【0014】
また、凹部14のチャネル方向の幅をL、凹部14の高さをd、イオン注入方向と前記垂直面とのなす角をθとした場合、θ=tan-1(L/d)となるようにイオン注入の角度を調整すれば、凹部14の側壁に対して自己整合的にソース・ドレイン拡散層19a及び19bを形成することができる(図1(c)、(d))。
【0015】
次に、シリコン窒化膜17及び絶縁膜15を除去した後、凹部14が形成されたシリコン基板11の表面にゲート絶縁膜20を形成する。続いて、導電膜として例えばポリシリコン膜を全面に成膜した後、化学的機械研磨(CMP)によって凹部14外のポリシリコン膜を除去することにより、凹部14内にのみ選択的にゲート電極21となるポリシリコン膜を残置させる。このとき、凹部14外のゲート絶縁膜20も同時に除去するようにしてもよい。斜めイオン注入の角度を前述した角度に調整することにより、ゲート電極21とソース・ドレイン拡散層19a及び19bとが自己整合的に形成されることになる。
【0016】
なお、CMPを用いずに、リソグラフィと異方性エッチングによってゲート電極をパターニングしてもよい。この場合には、凹部外にもゲート電極の一部が形成されることになるが、MISトランジスタとしての作用(チャンネル領域にキャリアを誘起するという作用)に直接関係するのは凹部内に形成された電極部分である。したがって、このような場合にも、ゲート電極として実質的に作用する部分とソース・ドレイン拡散層とは自己整合的に形成されることになる(図1(e))。
【0017】
このように、本実施形態によれば、斜めイオン注入によってソース・ドレイン拡散層を形成することにより、ゲート電極による制御性が弱いシリコン基板の深部になるほど、ソース・ドレイン拡散層の端部間の間隔がしだいに広くなる。したがって、トランジスタが微細化されてもパンチスルーを効果的に抑制することができ、消費電力の上昇を抑制することができる。また、ソース・ドレイン拡散層とゲート電極とを自己整合的に形成することができるため、寄生抵抗を低減することができ、トランジスタの高速動作を確保することができる。
【0018】
上述した例では、ソース・ドレイン拡散層とゲート電極とを自己整合的に形成するようにした。すなわち、凹部の幅をL、高さをdとしたときに、イオン注入角θをソース側及びドレイン側ともに、θ=tan-1(L/d)となるように設定したが、イオン注入角θを適宜増減させるようにしてもよい。以下、イオン注入角θを増減させた例について説明する。
【0019】
図2は、イオン注入角θをソース側及びドレイン側ともに、θ<tan-1(L/d)となるように設定した例である。基本的な製造工程は図1に示した例と同様であり、図2(a)及び(b)の工程はそれぞれ図1(d)及び(e)の工程に対応している。
【0020】
図2に示した例では、イオン注入角をθ<tan-1(L/d)となるように設定したので、ゲート電極21の端部よりも内側の領域にまでソース・ドレイン拡散層19a及び19bが形成される。そのため、実効的なチャネル長が図1に示した例よりも短くなり、デザインルールを変更することなく、より高速動作が可能なMISトランジスタを得ることができる。
【0021】
図3は、イオン注入角θをソース側及びドレイン側ともに、θ>tan-1(L/d)となるように設定した例である。基本的な製造工程は図1に示した例と同様であり、図3(a)及び(b)の工程はそれぞれ図1(d)及び(e)の工程に対応している。
【0022】
図3に示した例では、イオン注入角をθ>tan-1(L/d)となるように設定したので、ゲート電極21の端部よりも外側の領域にソース・ドレイン拡散層19a及び19bが形成される。そのため、実効的なチャネル長が図1に示した例よりも長くなり、デザインルールを変更することなく、よりパンチスルー耐圧の高いMISトランジスタを得ることが可能となる。
【0023】
なお、本実施形態ではn型MISトランジスタについて説明したが、p型MISトランジスタについても同様の構造及び製造方法を適用することが可能である。
【0024】
図4は、本発明に係る斜めイオン注入法を用いてソース・ドレイン拡散層を形成する場合(a)と、通常のイオン注入法を用いてソース・ドレイン拡散層を形成する場合(b)について、それぞれのアニール後のプロファイル(点線で示した)のシミュレーション結果を示したものである。イオン注入条件は両者とも、注入元素:砒素、加速電圧:40keV、注入量:1×1016cm-2とし、イオン注入後のアニール条件は両者とも800℃で10分としている。また、イオン注入の角度θは、それぞれ±60度及び0度(基板の主面に対して垂直)としている。
【0025】
シミュレーション結果によれば、アニール後のソース・ドレイン拡散層の端部の傾きは、(b)の場合には約16度であるのに対し、(a)の場合には約55度となっている。
【0026】
垂直イオン注入(b)の場合にも、アニールによって不純物が拡散し、プロファイルの先端に傾斜が生じるが、傾斜角が小さいため、ソース・ドレイン間のパンチスルーを緩和するには至らない。
【0027】
これに対して、斜めイオン注入(a)の場合には、傾斜角を大きくすることができ、ソース・ドレイン間のパンチスルーを効果的に緩和することができる。また、イオン注入角、凹部を形成するためのエッチング量、イオン注入阻止用絶縁膜の膜厚等を調整することにより、ソース・ドレイン拡散層のゲート電極とのオーバーラップ量とソース・ドレイン拡散層端部の傾きとを独立に調整することができ、デバイスの仕様に応じた耐圧及び寄生抵抗値を自由に実現することが可能である。
【0028】
(実施形態2)
図5(a)〜図8(k)は、本発明の第2の実施形態に係る半導体装置(MISトランジスタ)の製造工程を順を追って示した工程断面図である。
【0029】
まず、p型のシリコン基板31上にフォトレジスト32のパターンを形成する。続いて、このフォトレジスト32をマスクとしてホウ素をイオン注入し、p型のウエル領域33となる拡散層を形成する(図5(a))。
【0030】
次に、フォトレジスト32を除去した後、シリコン基板31上にフォトレジスト34のパターンを形成する。続いて、このフォトレジスト34をマスクとしてリンをイオン注入し、n型のウエル領域35となる拡散層を形成する(図5(b))。
【0031】
次に、フォトレジスト34を除去した後、シリコン基板31の表面にシリコン酸化膜36を成膜し、さらにシリコン酸化膜36上にフォトレジスト37のパターンを形成する。続いて、フォトレジスト37をマスクとして、異方性プラズマエッチングによりシリコン酸化膜36及びシリコン基板31をエッチングし、シリコン基板31に凹部38、39を形成する(図5(c))。
【0032】
次に、フォトレジスト37及びシリコン酸化膜36を除去した後、シリコン基板31上に絶縁膜40を成膜する。続いて、n型MISトランジスタ形成用のフォトレジスト41のパターンを形成する。続いて、このフォトレジスト41をマスクとして、シリコン基板31にホウ素をイオン注入することにより、n型MISトランジスタのVth制御用の拡散層42を形成する(図6(d))。
【0033】
次に、シリコン基板31の主面と垂直な面(垂直面)に対して面対称となる2方向から、シリコン基板31中に不純物イオンとして砒素イオン43a及び43bを順次イオン注入する(イオン注入角θ1)。この斜め方向からのイオン注入工程により、n型MISトランジスタのソース・ドレイン拡散層44a及び44bが得られる。ソース・ドレイン拡散層44a及び44bの端部の傾斜は、イオン注入角θ1にほぼ一致し、ソース・ドレイン拡散層44aと44bの端部どうしの間隔は、凹部38の底面に対応する深さから基板深部方向に向かって徐々に広くなる(図6(e)、(f))。
【0034】
次に、フォトレジスト41を除去した後、絶縁膜40上にp型MISトランジスタ形成用のフォトレジスト45のパターンを形成する。続いて、このフォトレジスト45をマスクとして、シリコン基板31にホウ素をイオン注入することにより、p型MISトランジスタのVth制御用の拡散層46を形成する(図7(g))。
【0035】
次に、前述した垂直面に対して面対称となる2方向から、シリコン基板31中に不純物イオンとして二フッ化ホウ素47a及び47bを順次イオン注入する(イオン注入角θ2)。このとき、θ2<θ1となるようにする。この斜め方向からのイオン注入工程により、p型MISトランジスタのソース・ドレイン拡散層48a及び48bが得られる。ソース・ドレイン拡散層48a及び48bの端部の傾斜は、イオン注入角θ2にほぼ一致し、ソース・ドレイン拡散層48aと48bの端部どうしの間隔は、凹部39の底面に対応する深さから基板深部方向に向かって徐々に広くなる(図7(h)、(i))。
【0036】
次に、フォトレジスト45及び絶縁膜40を除去する(図8(j))。
【0037】
次に、凹部38及び39が形成されたシリコン基板31の表面にゲート絶縁膜を形成する。続いて、導電膜として例えばポリシリコン膜を全面に成膜した後、化学的機械研磨(CMP)によって凹部38及び39外のポリシリコン膜及びゲート絶縁膜を除去する。これにより、凹部内にのみ選択的に、ゲート電極50a及び50bとなるポリシリコン膜、並びにゲート絶縁膜49a及び49bを残置させる(図8(k))。
【0038】
本実施形態でも、第1の実施形態と同様、斜めイオン注入によってソース・ドレイン拡散層を形成することにより、シリコン基板の深部になるほど、ソース・ドレイン拡散層の端部間の間隔がしだいに広くなる。したがって、トランジスタが微細化されてもパンチスルーを効果的に抑制することができ、消費電力の上昇を抑制することができる。
【0039】
また、本実施形態では、イオン注入角をθ1>θ2とすることにより、p型MISトランジスタの実効チャネル長をn型MISトランジスタの実効チャネル長よりも短くすることができる。これにより、p型MISトランジスタとn型MISトランジスタの伝導度の差に起因する駆動能力の違いを補償することができる。したがって、p型及びn型MISトランジスタを同じデザインルールで設計したときの両トランジスタの駆動能力の差を縮めることができる。
【0040】
なお、本実施形態では、p型MISトランジスタとn型MISトランジスタとでイオン注入角を異ならせるようにしたが、これに限るものではない。例えば、DRAMにおいて、メモリー領域と周辺回路領域のトランジスタ間でイオン注入角を異ならせる、メモリー領域とロジック領域のトランジスタ間でイオン注入角を異ならせる、といった例もあげられる。このように、1チップ内において、動作速度や耐圧等の観点から異なるトランジスタ群に対して異なった仕様が要求される場合、各トランジスタ群毎にイオン注入角を適宜設定することにより、仕様を満足した集積回路を実現することが可能となる。
【0041】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。
【0042】
【発明の効果】
本発明によれば、不純物拡散層間の間隔が基板の深さ方向に向かって徐々に広くなるため、パンチスルー電流を効果的に抑制することができ、素子が微細化されても半導体装置の低消費電力化や高速動作化をはかることが可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態の一例に係る半導体装置の製造工程を示した工程断面図。
【図2】本発明の第1の実施形態の他の例に係る半導体装置の製造工程の一部を示した工程断面図。
【図3】本発明の第1の実施形態の他の例に係る半導体装置の製造工程の一部を示した工程断面図。
【図4】本発明に係る斜めイオン注入法を用いる場合と、通常のイオン注入法を用いる場合とについて、ソース・ドレイン拡散層のプロファイルのシミュレーション結果を示した図。
【図5】本発明の第2の実施形態に係る半導体装置の製造工程の一部を示した工程断面図。
【図6】本発明の第2の実施形態に係る半導体装置の製造工程の一部を示した工程断面図。
【図7】本発明の第2の実施形態に係る半導体装置の製造工程の一部を示した工程断面図。
【図8】本発明の第2の実施形態に係る半導体装置の製造工程の一部を示した工程断面図。
【符号の説明】
11、31…シリコン基板
11a、33、35…ウエル領域
12、36…シリコン酸化膜
13、32、34、37、41、45…フォトレジスト
14、38、39…凹部
15、40…絶縁膜
16、42、46…Vth制御用の拡散層
17…シリコン窒化膜
18a、18b、43a、43b、47a、47b…不純物イオン
19a、19b、44a、44b、48a、48b…ソース・ドレイン拡散層
20、49a、49b…ゲート絶縁膜
21、50a、50b…ゲート電極
Claims (1)
- 半導体基板に凹部を形成する工程と、前記凹部が形成された半導体基板上に絶縁膜を成膜する工程と、前記絶縁膜を介して前記半導体基板にイオン注入することによりV th 制御用の拡散層を形成する工程と、前記絶縁膜上にシリコン窒化膜を成膜する工程と、前記半導体基板の主面に垂直な面に対して面対称となる2方向から前記半導体基板に不純物をイオン注入してソース・ドレイン拡散層を形成する工程と、前記シリコン窒化膜及び前記絶縁膜を除去した後に前記凹部が形成された半導体基板の表面にゲート絶縁膜を形成する工程と、前記凹部の少なくとも底面上に前記ゲート絶縁膜を介してゲート電極を形成する工程とを有し、前記イオン注入の際に前記凹部の段差によって不純物イオンの一部を遮蔽することにより、前記ソース・ドレイン拡散層間の間隔が前記凹部の底面に対応する深さの領域から深さ方向に向かって徐々に広くなるようにすること特徴とする半導体装置の製造方法。
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