KR101142104B1 - 단채널 트렌치 ｍｏｓｆｅｔ 및 디바이스를 형성하는 공정 - Google Patents

단채널 트렌치 ｍｏｓｆｅｔ 및 디바이스를 형성하는 공정 Download PDF

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Abstract

본 발명은 단채널 트렌치 MOSFET를 형성하는 공정을 제공한다. 본 발명에 따른 방법은, 트렌치 MOSFET의 몸체에 형성되는 트렌치의 저부에 제1 임플란트를 형성하는 단계, 및 수평면에 대해 각도를 가지고 경사지도록 배향되고, 트렌치 MOSFET의 몸체에 형성된 트렌치에 직각으로 지향되는 제2 임플란트 또는 각도를 이루는 임플란트(angled implant)를 형성하는 단계를 포함한다. 제2 임플란트는 트렌치의 저부에 도달하지 않도록 조절된다. 일실시예에서는 각도를 이루는 임플란트는 n-형 재료로 이루어질 수 있다.
트렌치, 도펀트, 컨택트-윈도우, 컨택트-클램핑 임플란트, 핀칭

Description

단채널 트렌치 ＭＯＳＦＥＴ 및 디바이스를 형성하는 공정{PROCESS FOR FORMING A SHORT CHANNEL TRENCH MOSFET AND DEVICE}
본 발명은 단채널 트렌치 MOSFET을 형성하는 공정에 관한 것이다.
본 출원은 현재 계류 중인 2006년 2월 23일자 출원된 미국 가 특허 출원 번호 60/776,771 및 2007년 2월 23일자 출원된 미국 유틸리티 특허 출원 번호 11/710,041을 우선권으로 주장하며, 상기 특허 출원은 그 전체 내용이 발명의 일부로서 본 명세서 내에 원용되어 있다.
금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)는 디지털 및 아날로그 회로에서 사용되는 일반적인 트랜지스터이다. MOSFET는 전류가 흐르는 n-형 또는 p-형 반도체 재료를 포함한다. n-형 반도체 재료의 채널을 포함하도록 제조되는 MOSFET는 NMOSFET로 지칭되고, p-형 반도체 재료의 채널을 포함하도록 제조되는 MOSFET는 PMOSFET로 지칭된다. MOSFET의 타입으로는 플래너(planar) MOSFET 및 트렌치(trench) MOSFET 등이 있다. 트렌치 MOSFET는 플래너 MOSFET에 비하여 셀 피치(cell pitch)가 작기 때문에 달성할 수 있는 회로 밀도를 용이하게 증가시킬 수 있다.
MOSFET를 통해, 예컨대 드레인에서부터 소스까지(또는, 그 반대)의 채널을 통해 흐르는 전류는 MOSFET의 물리적인 설계를 포함한 여러 요인에 의해 영향을 받게 될 것이다. 보다 구체적으로, MOSFET 채널의 길이와 같은 물리적인 설계의 특징은 MOSFET 채널의 컨덕턴스 및 저항 등의 전류 관련 파라미터를 결정하는 데 도움을 준다(MOSFET의 저항은 MOSFET가 턴온된 후에 채널에 의해 제어된다). 중요한 것은, 이들 파라미터가 디바이스의 동작 속도 및 전력 소비에 의해 측정된 바와 같은 MOSFET의 성능에 중요하다는 것이다. 채널 저항이 낮으면(채널 저항 자체는 더 짧은 채널 길이에 의해 제공됨), 전력 소비가 감소되어, 디바이스 효율이 증가한다는 것에 유의해야 한다.
MOSFET 성능을 향상시키기 위한 종래의 방안은 MOSFET 채널의 길이를 단축시키려는 노력을 포함한다. MOSFET의 채널 치수는 불순물을 디바이스의 몸체 내로 확산시킴으로써 이루어질 수 있는 접합부(예컨대, n-형 영역과 p-형 영역 사이의 경계)에 의해 정해질 것이다. 확산 깊이와 같은 확산의 특징은 채널의 길이를 확정하는 데 도움을 준다. 실제로, 일부 종래의 프로세스에서, 확산의 깊이만이 채널의 길이를 결정할 것이다. 다른 종래의 프로세스에서, MOSFET 트렌치의 깊이는 채널의 길이를 결정함에 있어서의 한 요소가 될 것이다.
일부 경우에, 확산의 깊이 및 MOSFET 채널의 길이는 주입 에너지(implant energy) 및 온도의 적절한 관리를 통해 제어될 수 있음에 유의하여야 한다. 그러나, 작은 간격에서는, 재료 변동이 확산 특징에 대한 영향을 강화시킬 수도 있기 때문에 문제가 발생할 수도 있다. 또한, 확산 특성의 관리가 더욱 어려워지기 때문에, 채널 길이의 구축은 확산을 통해 제어하기가 더욱 어려워지게 된다.
다른 종래의 방안으로, 확산만을 통해 달성할 수 있는 것 이상으로 채널 길이를 감소시키기 위한 시도가 이루어져 왔다. 한 가지 이러한 방안에서는, 매우 짧은 채널 길이를 달성하기 위해 MOSFET 트렌치 깊이가 이용되어 왔다. 그러나, 이러한 경우, MOSFET 구조의 몸체에 형성된 p-형 영역(예컨대, 컨택트 임플란트, 컨택트 클램핑 임플란트, 및 몸체 임플란트와 같은)의 깊이에 대한 MOSFET 트렌치의 깊이의 관계는 주의 깊게 관리될 필요가 있다. 중요하게는, 트렌치 저부가 더 얕거나 또는 MOSFET 몸체에 형성된 p-형 영역에 대해 깊이 면에서 필적할만한 곳에서, 상당한 핀칭(pinching)이 발생할 것이다.
도 1a는 종래의 트렌치 MOSFET(100)을 도시하고 있다. MOSFET(100)의 게이트(103)-소스(10) 전압(예컨대, Vgs)이 임계 전압보다 클 때, MOSFET(100)에서는 드레인(105)에서 소스(101)로 전류가 흐른다. 채널 길이를 더 짧게 하고 트렌지 깊이를 더 얕게 하도록 디바이스를 크기 조절하기 위해, n-형 도펀트(n-채널 디바이스인 경우)가 트렌치 저부에 주입되어 p-형 몸체 임플란트를 보상하고 채널 저부를 형성하는 트렌치 저부 임플란트는, 매우 짧은 채널 길이를 제공하는 것으로 판명되었다. 이러한 임플란트가 트렌치 저부에 자기 정렬(self-align)되므로, 채널 길이는 트렌치 깊이에 의해 결정된다.
p-형 몸체 임플란트(107)가 도 1b(파선을 참조)에 도시된 바와 같이 트렌치(103)의 저부를 커버하도록 이동할 수도 있음에 유의하여야 한다. 이러한 트렌치(103)의 저부의 커버링 또는 "핀칭(pinching)"은 MOSFET(100)의 채널의 저항(예컨대, RDSon)울 실질적으로 증가시켜 MOSFET의 성능을 현저하게 감소시킬 것이다. 즉, 트렌치 저부가 컨택트 및 컨택트-클램핑 임플란트에 의해 형성된 p-형 영역에 대하여 깊이 면에서 필적할 수 있을 만큼 얕게 되는 트렌치 깊이에서, 현저한 핀칭이 발생하여, 높은 RDSon의 결과를 야기한다. 트렌치의 사용을 통해 형성되는 짧은 채널 길이의 달성을 용이하게 하는 종래의 기술은, 매우 짧은 트렌치 깊이에서 발생할 수도 있는 이러한 핀칭을 효과적으로 해소하는 방안을 포함하지 못하였다.
적어도, 본 특허 출원은 단채널 트렌치 MOSFET을 형성하는 공정을 기술한다. 이 공정은, 트렌치 MOSFET의 몸체에 형성되는 트렌치의 저부에 제1 임플란트를 형성하는 단계, 및 수평면에 대해 각도를 가지고 경사지고, 트렌치 MOSFET의 몸체에 형성되는 트렌치에 직각으로 지향되는 제2 임플란트 또는 각도를 이루는 임플란트(angled implant)를 형성하는 단계를 포함하며, 제2 임플란트는 트렌치의 저부에 도달하지 않도록 조절될 수 있다. 일실시예에서, 각도를 이루는 임플란트는 n-형 재료로 될 수 있다.
따라서, 채널 길이가 MOSFET 트렌치 깊이에 의해 정해지는 짧은 채널 길이에서의 핀칭을 방지하는 효과적인 수단이 필요하다. 본 발명의 실시예는 전술한 필요성을 달성하는 공정을 제공한다.
예컨대, 일실시예에서, 채널을 통한 전류 흐름에 대하여 그에 대응하는 낮은 저항을 특징으로 하는 짧은 MOSFET 채널 길이를 용이하게 하기 위해, 핀칭 방지 임플란트(anti-pinching implant)와 트렌치 저부 임플란트의 조합이 사용될 수 있다. 일실시예에서, 핀칭 방지 임플란트는 핀치-오프(pinch-off)를 방지하고, 트렌치 저부 임플란트는 MOSFET 채널의 저부를 규정한다. 따라서, 핀칭 방지 임플란트와 트렌치 저부 임플란트의 조합은, 극히 짧은 MOSFET 트렌치 깊이 및 채널 길이에서의 핀치-오프가 없는 트랜지스터 동작을 가능하게 한다.
일실시예에서, 단채널 트렌치 MOSFET를 형성하는 공정은, 트렌치 MOSFET의 몸체에 형성되는 트렌치의 저부에 제1 임플란트를 행하는 단계, 및 수평면에 대해 각도를 가지고 경사지고, 예컨대 기울어지고, 트렌치 MOSFET의 몸체에 형성되는 트렌치에 직각으로 지향되는 제2 임플란트를 행하는 단계를 포함한다. 제2 임플란트는 트렌치의 저부에 도달하지 않도록 조절될 수 있다. 일실시예에서, 제2 임플란트는 n-형의 각도를 이루는 임플란트이다. 다른 실시예에서, 그 결과의 MOSFET는 두꺼운 저부 산화물 단채널을 가지며, 낮게 도핑된 에피택셜층을 가질 수 있다. 다른 실시예에서, 그 결과의 MOSFET는 두꺼운 저부 산화물 단채널을 가지며, 낮게 도핑된 에피택셜층을 가질 수 있다.
본 발명의 이러한 장점 및 다른 장점은 첨부 도면에 예시되어 있는 바람직한 실시예에 대한 이하의 상세한 설명을 읽은 후의 당업자에게는 명백하게 될 것이다.
본 명세서에 포함되어 본 명세서의 일부를 이루고 있는 첨부 도면은 본 발명의 실시예를 예시하고 있으며, 이하의 상세한 설명과 함께 본 발명의 원리를 설명하는 데 참조된다.
도 1a는 종래의 트렌치 MOSFET 디바이스를 도시하는 도면이다.
도 1b는 트렌치의 저부를 p-몸체로 핀칭 또는 커버링함으로써 RDSon이 증가 하는 것을 예시하는 도면이다.
도 2a는 본 발명의 일실시예에 따른 단채널 트렌치 MOSFET의 구성요소를 도시하는 도면이다.
도 2b는 본 발명의 일실시예에 따른 핀칭 방지 임플란트의 일례의 배향을 예시하는 도면이다.
도 2c는 본 발명의 일실시예에 따른 핀칭 방지 임플란트를 사용하는 효과를 예시하는 도면이다.
도 3a는 본 발명의 일실시예에 따른 단채널 트렌치 MOSFET의 형성에서의 단계를 예시하는 도면이다.
도 3b는 본 발명의 일실시예에 따른 단채널 트렌치 MOSFET의 형성에서의 단계를 예시하는 도면이다.
도 3c는 본 발명의 일실시예에 따른 단채널 트렌치 MOSFET의 형성에서의 단계를 예시하는 도면이다.
도 3d는 본 발명의 일실시예에 따른 단채널 트렌치 MOSFET의 형성에서의 단계를 예시하는 도면이다.
도 3e는 본 발명의 일실시예에 따른 단채널 트렌치 MOSFET의 형성에서의 단계를 예시하는 도면이다.
도 4는 본 발명의 일실시예에 따라 단채널 트렌치 MOSFET를 형성하는 공정에서 수행된 단계의 흐름도이다.
이하에서는, 첨부 도면에 그 예가 예시되어 있는 본 발명의 바람직한 실시예를 구체적으로 참조할 것이다. 본 발명을 바람직한 실시예와 함께 설명할 것이지만, 이들 실시예는 본 발명을 이러한 실시예로 한정하기 위한 것은 아니다. 반대로, 본 발명은 첨부된 청구범위에 의해 한정된 바와 같은 본 발명의 사상 및 정신 내에 포함될 수 있는 대안, 수정, 및 등가물을 포함할 것이다. 또한, 이하의 본 발명에 대한 상세한 설명에서, 다수의 구체적인 세부구성은 본 발명의 철저한 이해를 제공하기 위한 것이다. 그러나, 본 발명이 이들 구체적인 세부구성 없이도 실시될 수 있음은 당업자에게는 명백할 것이다. 다른 경우에, 널리 알려진 방법, 과정, 부품 및 회로는 본 발명의 특징을 불필요하게 모호하게 하지 않도록 하기 위해 구체적으로 설명되지 않는다.
이하의 설명에서, RDSon이라는 표현은 드레인과 소스 간의 "온" 저항을 지칭하며, Qg는 게이트 전하를 지칭하며, Qgd는 게이트와 드레인 간의 전하를 지칭한다. 또한, 본 발명의 실시예가 NMOSFET 구조를 참조하여 설명되고 있지만, 본 명세서에서 개시되는 원리는 PMOSFET 디바이스에도 동일하게 적용 가능하다.
본 발명의 일실시예에 따른 단채널 트렌치 MOSFET
도 2a는 본 발명의 일실시예에 따른 단채널 트렌치 MOSFET 디바이스(200)의 구성요소를 도시하고 있다. 일실시예에서, 각도를 이루는 핀칭 방지 임플란트(207)와 트렌치 저부 임플란트(205)의 조합은, 전류의 흐름에 대하여 그에 대응하는 낮은 저항(RDSon)을 특징으로 하는 짧은 MOSFET 채널 길이의 구축을 용이하게 하기 위해 사용될 것이다. 일실시예에서, 핀칭 방지 임플란트(207)는 핀치-오프를 방지하며, 트렌치 저부 임플란트(205)는 MOSFET 채널의 저부를 규정한다.
따라서, 핀칭 방지 임플란트(207)와 트렌치 저부 임플란트(205)의 조합은 극히 짧은 MOSFET 트렌치 깊이 및 채널 길이에서 핀치-오프가 없는 MOSFET 동작을 가능하게 한다. 도 2a의 실시예에서, 단채널 트렌지 MOSFET(200)는 기판(201), 트렌치(203), 트렌치 저부 임플란트(205), p-형 몸체 임플란트(206), 핀칭 방지 임플란트(207), 채널(208), 컨택트(209), 컨택트 윈도우(210), p-형 컨택트 임플란트(211), 및 p-형 컨택트 클램핑 임플란트(213)를 포함한다.
도 2a를 참조하면, 트렌치(203)는 기판(201)의 몸체 내로 연장한다. 일실시예에서, 트렌치 저부 임플란트(예컨대, 205)는 트렌치(203)의 저부에 형성될 것이다. 일실시예에서, 트렌치 저부 임플란트(205)는, 채널(208)을 규정하고 또한 기판(201)의 몸체에 형성될 p-형 몸체 임플란트(206)를 보상하도록 작용한다. 일실시예에서는, 트렌치 저부 임플란트(205)를 형성하기 위해 n-형 도펀트가 사용될 수도 있다. 일실시예에서, 트렌치 저부 임플란트(205)는 트렌치(203)의 저부에 자기 정렬될 수 있다. 일실시예에서, 경사질 수도 있고 경사지지 않을 수도 있는 트렌치 저부 임플란트(205)의 형성은 트렌치(203)의 등방성 상태의 에칭 전에 또는 후에 행해질 수 있다.
일실시예에서, 각도를 이루는 핀칭 방지 임플란트(207)는, 경사지도록 배향되고 또한 트렌치(203)의 하부에 도달하지 않도록 조절될 수도 있는 n-형 도펀트를 사용하여, 컨택트 윈도우(210)를 통한 기판(201) 내로의 주입에 의해 형성될 수 있다. 일실시예에서, 이것은 핀칭 방지 임플란트(207)의 도즈(dose) 및 에너지를 조절함으로써 달성될 수 있다. 일실시예에서, 핀칭 방지 임플란트(207)는 트렌치(203)에 직각으로 배치될 수 있다. 도 2b는 본 발명의 일실시예에 따른 핀칭 방지 임플란트(207)의 일례의 배향을 예시한다. 보다 구체적으로, 도 2b는, 본 발명의 일실시예에 따라, 핀칭 방지 임플란트(207)를 경사지게 하고 또한 트렌치(203)에 대해 직각으로 배치할 수 있는 방식을 예시한다.
다시 도 2a를 참조하면, 일실시예에서, 핀칭 방지 임플란트(207)는, 컨택트 임플란트(211) 및 컨택트-클램핑 임플란트(213)에 의해 형성된 p-형 영역이 얕은 상태를 유지하도록 이들 p-형 영역을 제한(confinement)하도록 작용한다는 것에 유의해야 한다. 컨택트(211) 및 컨택트-클램핑 임플란트(213)의 제한은, 트렌치(203)의 저부 부근에서 발생할 수도 있고 또한 컨택트 임플란트(211) 및 컨택트-클램핑 임플란트(213)와 관련될 수도 있는 핀칭을 방지한다. 핀칭 방지 임플란트(207)의 제한 작용이 없다면, 컨택트 임플란트(211) 및 컨택트-클램핑 임플란트(213)는 트렌치(203)의 저부보다 MOSFET의 몸체 내로 더 깊게 연장하여(예컨대, 트렌치 저부를 커버링함), 채널(208) 저항(RDSon)이 현저하게 증가하는 결과를 발생할 수도 있다.
일실시예에서, 핀칭 방지 임플란트(207)는 컨택트 에칭이 행해지기 전에 형성될 수도 있다. 일실시예에서, 핀칭 방지 임플란트(207)가 트렌치(203)의 저부에 도달하지 않도록 형성되기 때문에, 트렌치(203)의 저부 부근의 n-형 도펀트의 축적과 관련될 수도 있는 Qgd의 증가가 방지될 수 있다.
일실시예에서, 핀칭 방지 임플란트(207)는 트렌치-저부 임플란트(205)를 형 성하기 위해 사용되는 임플란트 도즈의 감소를 가능하게 한다. 이로써, Qgd가 추가로 감소되는 결과로 나타난다(트렌치(203)의 저부 부근의 n-형 도펀트의 축적을 최소화하기 때문). 일실시예에서, 트렌치-저부 임플란트(205)와 핀칭 방지 임플란트(207)의 조합은 종래의 300M 셀 공정에 비해 RDSon2*Qgd 및 RDSon*Qg의 25% 이상의 향상을 제공할 것이다.
일실시예에서, 핀칭 방지 임플란트(207)는 14～18도의 경사와 트렌치(203)에 직각을 이루는 2개의 비틀림각에서 4e13 20Kev 인(phosphorous)을 사용하여 형성될 것이다. 일실시예에서, 트렌치-저부 임플란트(205)는 9e11 40KeV 비소를 사용하여 형성될 것이다.
도 2c는 핀칭 방지 임플란트(207)를 사용한 결과를 예시한다(도 2c에는 트렌치-저부 임플란트가 도시되어 있지 않음). 도 2c에서, p-형 영역의 외형은 MOSFET 동작 동안의 상태를 나타낸 것이다. 도시된 바와 같이, MOSFET 동작 동안, p-몸체, 컨택트 및 컨택트-클램핑 임플란트에 의해 형성된 p-형 영역은 트렌치(203)의 저부를 커버링하는 것이 방지된다. 파선은 핀치 방지 임플란트(207)가 채용되지 않은 경우의 동작 동안에 p-형 영역이 어떻게 보여지는지를 나타내고 있다.
본 발명의 일례의 실시예는, (1) 트렌치 저부 임플란트의 사용, (2) 경사지고 또한 트렌치에 대해 직각으로 배치될 수 있는 핀칭 방지 임플란트의 사용, 및 (3) 몸체(206), 소스 임플란트(209), 컨택트 임플란트(211) 및 컨택트-클램핑 임플란트(213)를 형성하기 위해 낮은 에너지의 사용을 특징으로 한다.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 단채널 트렌치 MOSFET(예컨 대, 도 2a의 200)의 제조 단계를 예시한다. 도 3a는 기판(301), 제1 에피택셜층(303) 및 제2 에피택셜층(305)을 도시하고 있다. 일실시예에서, 이들 구조는 단채널 트렌치 MOSFET(예컨대, 도 2a의 200) 제조의 초기 단계에서 형성될 수도 있다. 일실시예에서, 본 명세서에 개시된 트렌치 저부 임플란트(예컨대, 도 2a의 205 및 도 3c의 309)가 유효 에피택셜 두께를 감소시키기 때문에, 요구된 브레이크다운 전압을 달성하기 위해, 일반적으로 사용되는 것보다 높은 전압 에피택셜 스택(308)이 채용될 수 있다.
도 3b는 도 3a를 참조하여 설명한 구조에 추가하여 트렌치(307)를 도시하고 있다. 일실시예에서, 트렌치(307)는 적어도 부분적으로는 등방성 에칭에 의해 형성될 수 있다. 도 3a 내지 도 3e의 실시예에서, 그 결과의 MOSFET의 채널 길이는 트렌치 깊이(트렌치 에칭의 깊이에 의해 결정된 바와 같은)에 의해 정해질 것이다. 일실시예에서, 트렌치는 대략 0.6㎛의 깊이로 에칭될 것이다. 일실시예에서, Qgd/Qgs를 향상시키는 수단으로서 트렌치(307)의 폭이 감소될 수도 있다.
짧은 트렌치 깊이는 현저한 핀칭에 대한 수용성(susceptibility)의 결과로 나타날 것인 한편, 긴 트렌치 깊이는 더 높은 Qgd의 결과로 나타날 것이다. 일례의 실시예에서, 본 명세서에 개시된 핀칭 방지 임플란트(예컨대, 도 2a의 207)는 핀칭을 방지하고 낮은 Qad에 도움을 줌으로써 이러한 문제점을 해소한다.
일실시예에서, 등방성 희생 게이트 산화물 에칭의 깊이는 트렌치-저부 모서리 부근에서의 전계를 감소시키기 위해 0.075㎛가 되도록 선택될 것이다. 다른 실시예에서, 다른 등방성 희생 게이트 산화물 에칭 깊이는 트렌치 저부 모서리 부근 의 전계를 감소시키는 수단으로서 채용될 수 있다.
도 3c는, 도 3b를 참조하여 설명한 구조에 추가하여, 트렌치 저부 임플란트(309)를 도시하고 있다. 일실시예에서, 트렌치 저부 임플란트(309)는 트렌치의 등방성 부분에 후속하여 그리고 희생 산화 동작 전에 형성될 수 있다. 일실시예에서, 트렌치 저부 임플란트(309)는, MOSFET 채널을 규정하고 또한 기판(301)의 몸체에 형성될 수도 있는 p-형 몸체 임플란트(예컨대, 도 2a의 206 및 도 3d의 315)를 보상하도록 작용한다. 일실시예에서, n-형 도펀트는 트렌치 저부 임플란트(309)를 형성하기 위해 사용될 수도 있다. 일실시예에서, 트렌치 저부 임플란트(309)는 트렌치(307)의 저부에 자기 정렬될 수도 있다.
일실시예에서, 트렌치 저부 임플란트(309)는 낮은 도즈 및 대략 9e11 40KeV의 낮은 에너지 비소 임플란트가 될 것이다. 다른 실시예에서, 다른 임플란트 도펀트, 도즈 및 에너지가 사용될 수도 있다.
도 3d는, 도 3a 내지 도 3c를 참조하여 설명한 구조에 추가하여, 게이트 산화물(311), 폴리(poly)(313), p-형 몸체 임플란트(315), 소스 임플란트(317), 및 붕소인실리콘 글래스(BPSG)(319)를 도시하고 있다. 일실시예에서, 게이트 산화물(311)은 300A 이하의 두꺼운 저부 산화물이 될 수도 있다. 다른 실시예에서, 게이트 산화물(311)은 다른 두께의 두꺼운 저부 산화물이 될 수도 있다.
도 3e는, 도 3a 내지 도 3d를 참조하여 설명한 구조에 추가하여, 핀칭 방지 임플란트(321), 컨택트 임플란트(323), 컨택트 클램핑 임플란트(325) 및 컨택트 윈도우(327, 329)를 도시하고 있다. 일실시예에서, 핀칭 방지 임플란트(321)는 기판(301)에 형성될 수도 있으며, 경사지도록 배향되고 또한 트렌치(307)의 저부에 도달하지 않도록 조절될 수 있다. 일실시예에서, 핀칭 방지 임플란트(321)는 트렌치(307)에 직각으로 배치되는 n-형 도펀트로서 실시될 수도 있다. 일실시예에서, 핀칭 방지 임플란트(321)는 컨택트 임플란트(323) 및 컨택트-클램핑 임플란트(325)에 의해 형성된 p-형 영역을 제한하도록 작용한다. 그 결과, p-형 임플란트 영역은 얕은 상태로 유지되며, 트렌치의 저부 부근의 핀칭이 방지될 수 있다(앞에서 도 2c를 참조하여 이루어진 설명을 참조).
일실시예에서, 인은 핀칭 방지 임플란트(321)를 구현하기 위해 채용될 수도 있다. 핀칭 방지 임플란트(321)는 더 낮은 트렌치 저부 임플란트(309)의 사용을 용이하게 하며, 이것은 Qgd의 감소에 기여한다.
일실시예에서, 핀칭 방지 임플란트(321)는 컨택트 윈도우(327, 329)를 통해 주입될 수 있다. 일실시예에서, Qgd는 4㎛의 접촉 깊이에서 최적화될 수 있다. 다른 실시예에서, Qgd는 다른 접촉 깊이에서 최적화될 수 있다. 일실시예에서, 4㎛의 접촉 깊이는 Qgd를 증가시키지 않고 더 높은 핀칭 방지 임플란트 도즈의 사용을 가능하게 하여, RDSon을 감소시킨다. 다른 실시예에서, 다른 접촉 깊이는 Qgd를 증가시키지 않고 더 높은 핀칭 방지 임플란트 도즈의 사용을 가능하게 하여, RDSon을 감소시킬 것이다.
일실시예에서, 새도잉(shadowing)을 방지하기 위해, 사용될 수 있는 최대 경사 각도는 18도이다. 다른 실시예에서, 새도잉을 방지하기 위해 다른 경사 각도(14도 등)가 사용될 수도 있다. 일실시예에서, 정상적인 임플란트는 18도 및 2 개의 비틀림각(트렌치에 직각을 이루는)에서 4ev13/120KeV(인)일 것이다. 다른 실시예에서, 정상적인 임플란트는 상이한 경사 및 비틀림각을 수반할 수도 있다. 일실시예에서, 스트립트 셀 어플리케이션(striped cell application)에 대해서는 2개의 핀칭 방지 임플란트(321) 및 2개의 비틀림각이 채용될 수도 있다.
일실시예에서, 핀칭을 방지하거나 감소시키기 위해 컨택트-클램핑 임플란트(325)가 최적화될 수 있다. 일실시예에서, 핀칭의 방지 또는 감소를 위해 컨택트-클램핑 임플란트(325)를 최적화시키도록 1e13 및 40KeV 에너지의 붕소의 도즈가 이용될 수 있다. 다른 실시예에서, 핀칭의 방지 및 감소를 위해 컨택트-클램핑 임플란트(325)를 최저화시키도록 다른 도즈가 이용될 수도 있다. 일실시예에서, 저에너지 컨택트 임플란트(323)는 에너지가 다소 감소될 수 있다.
본 발명의 실시예에 따른 일례의 공정
도 4는 본 발명의 일실시예에 따른 단채널 트렌치 MOSFET의 형성 공정에 행해지는 단계는 흐름도(400)이다. 흐름도(400)에는 구체적인 단계들이 개시되어 있지만, 이러한 단계들은 단지 예시를 위한 것이다. 즉, 본 발명은 다양한 다른 단계 및 도 4에서 언급된 단계의 변형을 수행하는 것에 잘 적합화된다.
단계 401에서는 기판이 형성되며, 단계 403에서는 기판에 트렌치가 형성된다. 후속하여, 단계 405에서는 제조되고 있는 트렌치 MOSFET(예컨대, 도 2a의 200)의 저부(도 2a의 203)에 제1 임플란트가 형성된다. 일실시예에서, 제1 임플란트는 트렌치 저부 임플란트(예컨대, 도 2a의 205)일 것이다. 일실시예에서, 트렌치 저부 임플란트(예컨대, 도 2a의 205)는, MOSFET 채널(예컨대, 도 2a의 208)을 규정하고 또한 기판(예컨대, 도 2a의 201)의 몸체에 형성될 수 있는 p-형 몸체 임플란트(예컨대, 도 2a의 206)를 보상하도록 작용한다.
단계 407에서는, 경사지도록 배향되고 또한 MOSFET 트렌치에 직각으로 지향되는 제2 임플란트가 형성된다. 제2 임플란트는 MOSFET 트렌치의 저부에 도달하지 않도록 조절될 수 있다. 일실시예에서, 제2 임플란트는 핀칭 방지 임플란트(예컨대, 도 2a의 207)일 것이다. 일실시예에서, 핀칭 방지 임플란트(예컨대, 도 2의 207)는 컨택트 임플란트(예컨대, 도 2a의 211) 및 컨택트-클램핑 임플란트(도 2a의 213)에 의해 형성된 p-형 영역을 제한하기 위해 사용될 수 있다. 컨택트 임플란트(예컨대, 도 2a의 211) 및 컨택트-클램핑 임플란트(도 2a의 213)의 제한은, MOSFET 트렌치(예컨대, 도 2a의 203)의 저부 부근에서 발생할 수도 있고 또한 컨택트 임플란트(예컨대, 도 2a의 211) 및 컨택트-클램핑 임플란트(도 2a의 213)와 연관될 수도 있는 핀칭을 방지한다.
일실시예에서, 일례의 실시예의 도핑 프로파일은 기판 레벨까지 상승하기 전에 브레이크다운 시에 공급핑의 에지에서 최소가 될 수도 있는 도핑 레벨을 포함할 것이다. 다른 실시예에서, 다른 도핑 프로파일이 사용될 수도 있다. 일실시예에서, qgd를 증가시키기 않고 에피택셜 저항을 추가로 감소시키기 위해 기판과 도핑되지 않은 에피택셜층 사이의 계면에 추가의 마스크를 이용하여 n-형 매립층 임플란트를 포함시킬 수 있다.
이상의 일례의 실시예를 참조하여 설명한 바와 같이, 본 발명은 단채널 트렌치 MOSFET를 형성하는 공정을 제공한다. 본 발명에 따른 방법은, 트렌치 MOSFET의 몸체에 형성되는 트렌치의 저부에 제1 임플란트를 형성하는 단계, 및 경사지도록 배향되고, 트렌치 MOSFET의 몸체에 형성된 트렌치에 직각으로 지향되는 제2 임플란트를 형성하는 단계를 포함한다. 제2 임플란트는 트렌치의 저부에 도달하지 않도록 조절된다.
다음의 표 1은 표준 G4 공정과 본 발명의 일실시예에 따른 일례의 단채널 트렌치 MOSFET 공정 간의 성능차를 요약한 것이다.
적인(red phosphorus)을 갖는 GA_30V_287M_500A 적인을 갖는 단채널
트렌치 MOSFET		 성능차
트렌치 깊이 (㎛) 0.95 0.6
Rds1 (mohm.㎠) 0.108 0.136 +26%
Rds2 (mohm.㎠) 0.150 0.168 +12%
BV (V) 35.5 35.8 +1%
Vth1 (V) 2.48 2.44 -2%
Qg5V (nC/㎠) 589 395 -33%
Qgs (nC/㎠) 175 115 -34%
Qgd (nC/㎠) 180 120 -33%
Rds2*Qgd (mohm.nC) 27.0 20.2 -25%
Rds2*Qg5V
(mohm.nC)		 88.4 66.4 -25%
Cgs 15V (F/㎛) 4.84e-16 3.44e-16 -29%
Cgd 15V (F/㎛) 4.04e-17 1.97e-17 -51%
표 1. 표준 G4 공정과 단채널 트렌치 MOSFET 공정 간의 성능차의 개요
전술한 본 발명의 구체적인 실시예에 대한 설명은 예시 및 개시를 목적으로 제공된 것이다. 이러한 설명은 본 발명을 개시된 정밀한 형태의 것으로 한정하기 위한 것이 아니며, 본 발명의 교시 내에서 다수의 수정 및 변형이 이루어질 수 있음은 자명하다. 이들 실시예는 또한 본 발명의 원리를 최상으로 설명하기 위해 선택되어 개시된 것이며, 이에 의해 당업자는 특정의 사용에 적합한 다양한 수정을 가할 수 있을 것이다. 본 발명의 기술적 범위는 첨부된 청구범위 및 그 등가물에 의해 정해져야 한다.

Claims (26)

  1. 단채널 트렌치 MOSFET을 형성하는 공정에 있어서,
    상기 트렌치 MOSFET의 트렌치의 저부에 제1 임플란트(implant)를 형성하는 단계; 및
    수평면에 대해 각도를 가지고 경사지도록 배향되고 상기 트렌치에 직각으로 지향되는 제2 임플란트를 형성하는 단계
    를 포함하며,
    상기 제2 임플란트는 상기 트렌치의 저부에 도달하지 않도록 조절되는,
    단채널 트렌치 MOSFET 형성 공정.
  2. 제1항에 있어서,
    상기 제1 임플란트는 상기 트렌치의 저부에 자기 정렬(self-align)되고, 채널 저부를 규정하는, 단채널 트렌치 MOSFET 형성 공정.
  3. 제1항에 있어서,
    상기 제2 임플란트는 핀칭 방지 임플란트(anti-pinching implant)인, 단채널 트렌치 MOSFET 형성 공정.
  4. 제1항에 있어서,
    상기 트렌치는 상기 트렌치 MOSFET의 채널 길이를 결정하는 깊이를 갖는, 단채널 트렌치 MOSFET 형성 공정.
  5. 제1항에 있어서,
    상기 제2 임플란트는 상기 트렌치 MOSFET의 컨택트 임플란트 및 컨택트-클램핑 임플란트(contact-clamping implant)의 형성 전에 형성되는, 단채널 트렌치 MOSFET 형성 공정.
  6. 제1항에 있어서,
    상기 제2 임플란트는 2개의 비틀림각(twist angle)으로 형성되는, 단채널 트렌치 MOSFET 형성 공정.
  7. 제1항에 있어서,
    상기 제1 임플란트는 n-형 도펀트를 함유하는, 단채널 트렌치 MOSFET 형성 공정.
  8. 제2항에 있어서,
    상기 제2 임플란트는 n-형 도펀트를 함유하는, 단채널 트렌치 MOSFET 형성 공정.
  9. 제8항에 있어서,
    상기 제2 임플란트는 상기 트렌치 MOSFET의 컨택트 윈도우를 통해 행해지는, 단채널 트렌치 MOSFET 형성 공정.
  10. 단채널 트렌치 MOSFET를 형성하는 공정에 있어서,
    기판을 형성하는 단계;
    상기 기판에 트렌치를 형성하는 단계;
    상기 트렌치의 저부에 트렌치 저부 임플란트(trench bottom implant)를 형성하는 단계; 및
    수평면에 대해 각도를 가지고 경사지도록 배향되고 상기 트렌치에 직각으로 지향되며, 상기 트렌치의 저부에 도달하지 않는 제2 임플란트를 형성하는 단계
    를 포함하는 단채널 트렌치 MOSFET 형성 공정.
  11. 제10항에 있어서,
    상기 트렌치 저부 임플란트는 상기 트렌치 저부에 자기 정렬되고, 채널 저부를 규정하는, 단채널 트렌치 MOSFET 형성 공정.
  12. 제10항에 있어서,
    상기 제2 임플란트는 핀칭 방지 임플란트인, 단채널 트렌치 MOSFET 형성 공정.
  13. 제10항에 있어서,
    상기 트렌치는 채널 길이를 결정하는 깊이를 갖는, 단채널 트렌치 MOSFET 형성 공정.
  14. 제10항에 있어서,
    상기 제2 임플란트는 컨택트 임플란트 및 컨택트-클램핑 임플란트의 형성 전에 형성되는, 단채널 트렌치 MOSFET 형성 공정.
  15. 제10항에 있어서,
    상기 제2 임플란트는 2개의 비틀림각으로 형성되는, 단채널 트렌치 MOSFET 형성 공정.
  16. 제10항에 있어서,
    상기 트렌치 저부 임플란트는 n-형 도펀트를 함유하는, 단채널 트렌치 MOSFET 형성 공정.
  17. 제11항에 있어서,
    상기 제2 임플란트는 n-형 도펀트를 함유하는, 단채널 트렌치 MOSFET 형성 공정.
  18. 제17항에 있어서,
    상기 제2 임플란트는 상기 트렌치 MOSFET의 컨택트 윈도우를 통해 행해지는, 단채널 트렌치 MOSFET 형성 공정.
  19. 단채널 트렌치 MOSFET에 있어서,
    기판;
    상기 기판에 형성된 트렌치;
    상기 트렌치의 저부에 형성된 제1 임플란트; 및
    수평면에 대해 각도를 가지고 경사지도록 배향되어 상기 기판 내에 형성되고, 상기 트렌치의 상기 저부에 도달하지 않도록 조절되는 제2 임플란트
    를 포함하는 단채널 트렌치 MOSFET.
  20. 제19항에 있어서,
    상기 제1 임플란트는 상기 트렌치 저부에 자기 정렬되고, 채널 저부를 규정하는, 단채널 트렌치 MOSFET.
  21. 제19항에 있어서,
    상기 제2 임플란트는 핀칭 방지 임플란트인, 단채널 트렌치 MOSFET.
  22. 제19항에 있어서,
    상기 트렌치는 채널 길이를 결정하는 깊이를 갖는, 단채널 트렌치 MOSFET.
  23. 제19항에 있어서,
    상기 제2 임플란트는 컨택트 임플란트 및 컨택트-클램핑 임플란트의 형성 전에 형성되는, 단채널 트렌치 MOSFET.
  24. 제19항에 있어서,
    상기 제2 임플란트는 2개의 비틀림각으로 형성되는, 단채널 트렌치 MOSFET.
  25. 제19항에 있어서,
    상기 제1 임플란트는 n-형 도펀트를 함유하는, 단채널 트렌치 MOSFET.
  26. 제20항에 있어서,
    상기 제2 임플란트는 n-형 도펀트를 함유하는, 단채널 트렌치 MOSFET.
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