CN111463120B - 一种碳化硅mosfet的沟道倾斜注入制备方法 - Google Patents
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Abstract
本发明公开了一种碳化硅MOSFET的倾斜注入沟道制备方法，制备方法包括：(a)在第一导电类型碳化硅衬底上生长第一导电类型的碳化硅外延层；(b)在第一导电类型的碳化硅外延层中分别注入第二导电类型体区、第二导电类型基区和第一导电类型源区、电流加强注入区，其中注入第二导电类型基区时采用倾斜注入方法，注入后进行高温退火激活；(c)在第一导电类型的碳化硅外延层上方生长栅氧化层，并制作栅极；(d)在所述第一导电类型的碳化硅外延层上方淀积隔离介质，在接触源区处开口，并蒸发欧姆接触金属和源极加厚金属形成源极；(e)在晶圆正面淀积钝化层，并刻蚀开孔露出金属电极；(f)在所述第一导电类型碳化硅衬底下方蒸发金属制作漏极。
Description
技术领域
本发明属于半导体技术领域，具体涉及一种碳化硅MOSFET的沟道倾斜注入制备方法。
背景技术
碳化硅(SiC)是目前发展最快的宽禁带功率半导体材料，使用碳化硅材料制作的MOS场效应晶体管功率器件比Si器件能够承受更高的电压和更快的开关速度。但碳化硅MOS制作工艺复杂，制作周期长，特别 是沟道的制备复杂度高，大大限制了SiC器件的应用。
传统碳化硅制造形成沟道时采用垂直注入，与硅材料中斜注入原理不同的是，注入离子在碳化硅中几乎没有扩散现象，即使经过高温退火工艺也不会像在硅材料中扩散。这使得垂直注入的沟道非常窄，很容易耗尽，使得阈值电压降低。因此，现有技术采用两种沟道定义方法：第一种方法在第二导电类型基区注入后，保留掩蔽层各向同性生长多晶硅，之后各向异性刻蚀，形成新的掩蔽层后再注入第一导电类型源区。这种方法的好处在于也可以使用一张光刻板定义沟道，但是需要两次精准垂直刻蚀掩蔽层，增加了工艺难度。第二种方法是使用poly作为第二导电类型基区的掩蔽层，注入之后氧化poly，使得poly 氧化膨胀形成第二层掩蔽层。这种方法可以使用一张光刻板定义沟道，但是poly 氧化时间长，通常需要十几小时，氧化后的形貌也不容易控制。
发明内容
鉴于以上存在的技术问题，本发明用于提供一种碳化硅MOSFET的倾斜注入沟道制备方法，在确保MOS性能的情况下，采用自对准和倾斜注入工艺减少器件制备中所需的光刻数目，降低器件成本和制备难度。
为解决上述技术问题，本发明采用如下的技术方案：
一种碳化硅MOSFET的倾斜注入沟道制备方法，该碳化硅MOSFET器件包括多个元胞，每个元胞包括第一导电类型碳化硅衬底、第一导电类型的碳化硅外延层、两个源极、一个栅极、一个栅氧化层、漏极和隔离介质，制备方法包括：
(a)在第一导电类型碳化硅衬底上生长第一导电类型的碳化硅外延层；
(b)在所述第一导电类型的碳化硅外延层中分别注入第二导电类型体区、第二导电类型基区和第一导电类型源区、电流加强注入区，其中注入第二导电类型基区时采用倾斜注入方法，注入后进行高温退火激活；
(c)在所述第一导电类型的碳化硅外延层上方生长栅氧化层，并制作栅极；
(d)在所述第一导电类型的碳化硅外延层上方淀积隔离介质，在接触源区处开口，并蒸发欧姆接触金属和源极加厚金属形成源极；
(e)在晶圆正面淀积钝化层，并刻蚀开孔露出金属电极；
(f)在所述第一导电类型碳化硅衬底下方蒸发金属制作漏极。
优选地，所述第一导电类型为N型，所述第二导电类型为P型。
优选地，所述第一导电类型为P型，所述第二导电类型为N型。
优选地，所述步骤(a)中的第一导电类型的碳化硅外延层厚度为5～250um，掺杂浓度为1×1015cm-3-3×1016cm-3。
优选地，所述步骤(b)中，在注入第二导电类型基区和第一导电类型源区时，采用自对准方式使用同一层注入掩蔽层。
优选地，所述掩蔽层材料包括二氧化硅、金属和光刻胶中的至少一种材料。
优选地，所述步骤(b)中的第二导电类型基区倾斜注入时，离子束和晶圆片的夹角为0～90℃，掺杂浓度为1×1016cm-3-1×1018cm-3，斜注入次数至少一次，斜注入后第二导电类型基区在上表面靠近掩蔽层端形成圆弧型注入形貌。
优选地，所述步骤(b)中的第一导电类型源区的采用倾斜注入时，离子束和晶圆片法向方向的夹角为0～60℃，掺杂浓度为1×1017cm-3-1×1020cm-3，注入次数至少一次，第一导电类型源区和第二导电类型基区004的注入能量和注入倾斜角不同，第二导电类型基区和第一导电类型源区形成沟道。
优选地，所述步骤(d)和(f)中的电极层由Ti、Ni、Mo、Pt、Si、Ge、Al、TiN、W、TiW、Au之中的至少一种组成。
采用本发明具有如下的有益效果：在注入第二导电类型基区和第一导电类型源区时，采用自对准方式使用同一层注入掩蔽层，缩短了期间的制作周期；通过使用斜注入，第二导电类型基区在上表面靠近掩蔽层端形成圆弧型注入形貌，第二导电类型基区和第一导电类型源区形成沟道，形成的沟道可以通过调节注入倾角调节沟道的宽度，从而易于得到更短的沟道，缩小元胞尺寸，从而进一步减小导通电阻。
附图说明
图1为本发明实施例的碳化硅MOS器件的沟道倾斜注入制备方法的步骤流程图；
图2为本发明实施例的碳化硅MOS器件的沟道倾斜注入制备方法中元胞结构示意图1；
图3为本发明实施例的碳化硅MOS器件的沟道倾斜注入制备方法中元胞结构示意图2；
图4为本发明实施例的碳化硅MOS器件的沟道倾斜注入制备方法中元胞结构示意图3；
图5为本发明实施例的碳化硅MOS器件的沟道倾斜注入制备方法中元胞结构示意图4；
图6为本发明实施例的碳化硅MOS器件的沟道倾斜注入制备方法中元胞结构示意图5。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1所示为本发明实施例提供的一种碳化硅MOSFET器件的沟道倾斜注入制备方法的步骤流程图，该碳化硅MOSFET器件包括多个元胞，每个元胞包括第一导电类型碳化硅衬底001、第一导电类型的碳化硅外延层002、两个源极 010、一个栅极008、一个栅氧化层007、漏极003和隔离介质009，制备方法包括：
(a)参见图2，在第一导电类型碳化硅衬底001上生长第一导电类型的碳化硅外延层002。
具体应用实例中，当第一导电类型为N型时，第二导电类型为P型。当第一导电类型为P型时，第二导电类型为N型。
第一导电类型的碳化硅外延层002厚度为5～250um，掺杂浓度为1× 1015cm-3-3×1016cm-3。
(b)继续参见图2，在第一导电类型的碳化硅外延层002中分别注入第二导电类型体区005、第二导电类型基区004和第一导电类型源区006、电流加强注入区011，其中注入第二导电类型基区004时采用倾斜注入方法，注入后进行高温退火激活。
具体应用实例中，在注入第二导电类型基区004和第一导电类型源区006 时，采用自对准方式使用同一层注入掩蔽层。掩蔽层材料包括二氧化硅、金属和光刻胶中的至少一种材料。
参见图3，第二导电类型基区004倾斜注入时，离子束和晶圆片的夹角为0～90℃，掺杂浓度为1×1016cm-3-1×1018cm-3，斜注入次数至少一次，斜注入后第二导电类型基区004在上表面靠近掩蔽层端形成圆弧型注入形貌。
参见图4，第一导电类型源区006采用倾斜注入时，离子束和晶圆片法向方向的夹角θ为0～60℃，掺杂浓度为1×1017cm-3-1×1020cm-3，注入次数至少一次，第一导电类型源区006和第二导电类型基区004的注入能量和注入倾斜角不同，第二导电类型基区004和第一导电类型源区006形成沟道，第一导电类型源区006靠近第二导电类型基区004形成圆弧形注入形貌。
(c)参见图6，在第一导电类型的碳化硅外延层上方生长栅氧化层007，并制作栅极008；
(d)继续参见图6，在第一导电类型的碳化硅外延层002上方淀积隔离介质009，在接触源区处开口，并蒸发欧姆接触金属和源极加厚金属形成源极010；
具体应用实例中，源极010的电极层由Ti、Ni、Mo、Pt、Si、Ge、Al、TiN、 W、TiW、Au之中的至少一种组成。
(e)在晶圆正面淀积钝化层，并刻蚀开孔露出金属电极；
(f)在第一导电类型碳化硅衬底001下方蒸发金属制作漏极003。
具体应用实例中，漏极003的电极层由Ti、Ni、Mo、Pt、Si、Ge、Al、TiN、 W、TiW、Au之中的至少一种组成。
本领域技术人员可以理解的是，本发明实施例的技术方案的改进点主要在于碳化硅MOSFET器件中元胞的制备工艺过程，故对碳化硅MOSFET器件的结终端区的制备过程不做具体描述。
具体应用实例1
进一步的，一具体应用实施例中，以第一导电类型为N型，第二导电类型为P型来说明本发明技术方案的实施过程。一种碳化硅MOSFET器件的沟道倾斜注入制备方法包括：
(a)在n型碳化硅衬底001上生长浓度比衬底低的n型碳化硅外延层002；
(b)在n型碳化硅外延层002中进行离子注入，具体工艺包括：
(b.1)通过首先使用PECVD(等离子体增强化学的气相沉积法，Plasma EnhancedChemical Vapor Deposition)沉积厚度为2um的二氧化硅，涂胶使用光刻板光刻出P+体区005的图形，显影后使用ICP(感应耦合等离子体，Inductively Coupled Plasma)刻蚀二氧化硅，以刻蚀后的二氧化硅作为掩模，在500℃的环境下进行3次垂直Al离子注入，注入能量分别为60keV、100keV和220keV。
(b.2)使用同一块光刻板制作MOSFET的P型基区和N+型源区，节省实验步骤和成本。使用倾斜注入P型基区，在500度的环境下进行4次斜注入Al 离子注入，注入角度与晶圆平面成60度角，注入能量依次为400keV、360keV， 220keV和100keV。
(b.3)之后，使用倾斜注入N+源区，在常温的环境下进行2次倾斜注入 N离子注入，注入角度与晶圆平面成45度角，注入能量分别为50keV和90keV。
(b.4)采用BOE(Buffered Oxide Etch，缓冲氧化物刻蚀液溶液)和RCA 清洗去除剩余SiO2研磨成和残余晶圆表面沾污，烘干后制作碳膜保护，然后在 1800度惰性气体中进行离子激活退火，从而形成沟道。退火结束后去除碳膜。
(c)采用热氧化在SiC外延层表面生长50nm的SiO2并进行NO退火，提高栅氧的可靠性。采用化学气相沉积在SiO2上沉积生长300nm的多晶硅，通过光刻和刻蚀保留栅部分的栅氧和多晶硅，并形成P型掺杂的栅极。
(d)采用化学气相沉积BPSG(Boro-phospho-silicate Glass，硼磷硅玻璃) 作为隔离介质，通过光刻刻蚀暴露出源极区域。在碳化硅外延片正反两面蒸发 100nm的Ni作为欧姆接触金属，并在900度的并在氮气氛围中退火形成欧姆接触。正面蒸发100nm/5um的Ti和Al作为源极金属。
(e)在正面金属上采用化学气相沉积SiN和旋涂聚酰亚胺作为钝化层，通过光刻和刻蚀露出源极金属。
(f)在背面沉积Ti/Ni/Ag作为背面漏极金属。
具体应用实例2
与具体应用实例1不同的是，本实施例中第一导电类型为P型，第二导电类型为N型。本实施例中P型基区采用倾斜注入，采用自对准的方法用相同的掩模同时注入P型基区和N+型源区，同时由于P型基区采用倾斜注入，参见图4，注入能量和角度不同可以形成沟道，并且节省了光刻板的使用数量，减小制作周期。
应当理解，本文所述的示例性实施例是说明性的而非限制性的。尽管结合附图描述了本发明的一个或多个实施例，本领域普通技术人员应当理解，在不脱离通过所附权利要求所限定的本发明的精神和范围的情况下，可以做出各种形式和细节的改变。
Claims (9)
1.一种碳化硅MOSFET的倾斜注入沟道制备方法，其特征在于，该碳化硅MOSFET器件包括多个元胞，每个元胞包括第一导电类型碳化硅衬底(001)、第一导电类型的碳化硅外延层(002)、两个源极(010)、一个栅极(008)、一个栅氧化层(007)、漏极(003)和隔离介质(009)，制备方法包括：
(a)在第一导电类型碳化硅衬底(001)上生长第一导电类型的碳化硅外延层(002)；
(b)在所述第一导电类型的碳化硅外延层(002)中分别注入第二导电类型体区(005)、第二导电类型基区(004)和第一导电类型源区(006)、电流加强注入区(011)，其中注入第二导电类型基区(004)时采用倾斜注入方法，注入后进行高温退火激活；
(c)在所述第一导电类型的碳化硅外延层上方生长栅氧化层(007)，并制作栅极(008)；
(d)在所述第一导电类型的碳化硅外延层(002)上方淀积隔离介质(009)，在接触源区处开口，并蒸发欧姆接触金属和源极加厚金属形成源极(010)；
(e)在晶圆正面淀积钝化层，并刻蚀开孔露出金属电极；
(f)在所述第一导电类型碳化硅衬底(001)下方蒸发金属制作漏极(003)。
2.如权利要求1所述的碳化硅MOSFET的倾斜注入沟道制备方法，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型。
3.如权利要求1所述的碳化硅MOSFET的倾斜注入沟道制备方法，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型。
4.如权利要求1至3任一所述的碳化硅MOS的倾斜注入沟道制备方法，其特征在于，所述步骤(a)中的第一导电类型的碳化硅外延层(002)厚度为5～250um，掺杂浓度为1×1015cm-3-3×1016cm-3。
5.如权利要求1至3任一所述的碳化硅MOS的倾斜注入沟道制备方法，其特征在于，所述步骤(b)中，在注入第二导电类型基区(004)和第一导电类型源区(006)时，采用自对准方式使用同一层注入掩蔽层。
6.如权利要求5所述的碳化硅MOS的倾斜注入沟道制备方法，其特征在于，所述掩蔽层材料包括二氧化硅、金属和光刻胶中的至少一种材料。
7.如权利要求1所述的碳化硅MOS的倾斜注入沟道制备方法，其特征在于，所述步骤(b)中的第二导电类型基区(004)倾斜注入时，离子束和晶圆片的夹角为0～90℃，掺杂浓度为1×1016cm-3-1×1018cm-3，斜注入次数至少一次，斜注入后第二导电类型基区(004)在上表面靠近掩蔽层端形成圆弧型注入形貌。
8.如权利要求1所述的碳化硅MOS的倾斜注入沟道制备方法，其特征在于，所述步骤(b)中的第一导电类型源区(006)的采用倾斜注入时，离子束和晶圆片法向方向的夹角为0～60℃，掺杂浓度为1×1017cm-3-1×1020cm-3，注入次数至少一次，第一导电类型源区(006)和第二导电类型基区(004)的注入能量和注入倾斜角不同，第二导电类型基区(004)和第一导电类型源区(006)形成沟道。
9.根据权利要求1所述的碳化硅MOS的倾斜注入制备方法，其特征在于，所述步骤(d)和(f)中的电极层由Ti、Ni、Mo、Pt、Si、Ge、Al、TiN、W、TiW、Au之中的至少一种组成。
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Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102034762A (zh) * | 2009-09-27 | 2011-04-27 | 宜扬科技股份有限公司 | Nor型闪存的制作方法 |
| CN102403222A (zh) * | 2010-09-09 | 2012-04-04 | 上海华虹Nec电子有限公司 | 锗硅异质结双极晶体管的制造方法 |
| CN102479718A (zh) * | 2010-11-29 | 2012-05-30 | 中芯国际集成电路制造(上海)有限公司 | 一种金属氧化物半导体场效应晶体管的制作方法 |
| CN103354208A (zh) * | 2013-05-20 | 2013-10-16 | 泰科天润半导体科技（北京）有限公司 | 一种碳化硅沟槽型jfet的制作方法 |
| CN106024630A (zh) * | 2016-05-18 | 2016-10-12 | 上海华虹宏力半导体制造有限公司 | 沟槽栅功率器件的制造方法及结构 |
| CN107658340A (zh) * | 2017-09-02 | 2018-02-02 | 西安交通大学 | 一种双沟槽的低导通电阻、小栅电荷的碳化硅mosfet器件与制备方法 |
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|---|---|---|---|---|
| US6262472B1 (en) * | 1999-05-17 | 2001-07-17 | National Semiconductor Corporation | Bipolar transistor compatible with CMOS utilizing tilted ion implanted base |
| EP1989728B1 (en) * | 2006-02-23 | 2015-04-08 | Vishay-Siliconix | Process for forming a short channel trench mosfet |
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Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102034762A (zh) * | 2009-09-27 | 2011-04-27 | 宜扬科技股份有限公司 | Nor型闪存的制作方法 |
| CN102403222A (zh) * | 2010-09-09 | 2012-04-04 | 上海华虹Nec电子有限公司 | 锗硅异质结双极晶体管的制造方法 |
| CN102479718A (zh) * | 2010-11-29 | 2012-05-30 | 中芯国际集成电路制造(上海)有限公司 | 一种金属氧化物半导体场效应晶体管的制作方法 |
| CN103354208A (zh) * | 2013-05-20 | 2013-10-16 | 泰科天润半导体科技（北京）有限公司 | 一种碳化硅沟槽型jfet的制作方法 |
| CN106024630A (zh) * | 2016-05-18 | 2016-10-12 | 上海华虹宏力半导体制造有限公司 | 沟槽栅功率器件的制造方法及结构 |
| CN107658340A (zh) * | 2017-09-02 | 2018-02-02 | 西安交通大学 | 一种双沟槽的低导通电阻、小栅电荷的碳化硅mosfet器件与制备方法 |
| CN109244123A (zh) * | 2018-09-21 | 2019-01-18 | 无锡新洁能股份有限公司 | 耗尽型mosfet器件及其制造方法 |
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