JP5774261B2 - 炭化シリコン自己整合エピタキシャルｍｏｓｆｅｔおよびその製造方法 - Google Patents

炭化シリコン自己整合エピタキシャルｍｏｓｆｅｔおよびその製造方法 Download PDF

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Description

本発明は、高パワーデバイスに使用するエピタキシャル再成長層を有する炭化シリコン自己整合エピタキシャルＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）、およびエピタキシャル再成長層を有する炭化シリコン自己整合エピタキシャルＭＯＳＦＥＴの製造方法に関する。
炭化シリコン（ＳｉＣ）パワーＭＯＳＦＥＴは、ダブル注入ＭＯＳＦＥＴプロセス（ＤＩＭＯＳ）を用いてしばしば製造され、ここでは注入が、ｐ型ベース領域とｎ型ソース領域の双方を形成するために使用される。懸念される問題は、注入によりＳｉＣにダメージが入ることである。ダメージの入ったＳｉＣから続いて形成される酸化物の質は悪い。ＳｉＣパワーＭＯＳＦＥＴの信頼性は、素子が制御しなければならない高電圧からゲート酸化物をいかに保護できるかにより決定される。
発明の概要
第１の具体例では、ＭＯＳＦＥＴは、対向する第１表面と第２表面と、第１表面から第１層中に延びたトレンチを有し、第１導電型である第１層と、トレンチ内の、トレンチの側壁と底面の上に形成され、第１導電型と反対の第２導電型である第１エピタキシャル層と、トレンチ内の、第１エピタキシャル層の上に形成され、第１導電型である第２エピタキシャル層と、トレンチの上方の、第２エピタキシャル層の上に形成された酸化スペーサと、トレンチ内の酸化スペーサ層の間にあり、第１エピタキシャル層と第２エピタキシャル層とにコンタクトしたソースコンタクトと、第１層の第１表面の上と、酸化スペーサの間に無いトレンチの上方の第１エピタキシャル層の表面の上とに形成されたゲート酸化層と、第１エピタキシャル層の表面の上の、酸化層の上のゲート電極と、第１層の第２表面の上のドレイン電極との組み合わせとして提供される。
更なる具体例では、ＭＯＳＦＥＴの製造方法は、第１層中にトレンチを形成する工程であって、第１層は対向する第１表面と第２表面とを有し、トレンチは第１表面から第１層中に延びる工程と、トレンチ内と第１層の第１表面の上とに、第２層と、続いて第３層をエピタキシャル成長させる工程と、マスクを用いて第１層と第２層とをエッチングして第１表面を露出させ、トレンチの中央領域内の、第３層と第２層の一部を除去し、トレンチの周辺領域の第２層の表面を露出させ、第１構造を形成する工程と、第１構造全体の上にゲート酸化層を形成する工程と、第２層の表面上のゲート酸化層の上に、ゲート電極を形成する工程と、トレンチの中央領域内の、ゲート酸化層をエッチングする工程と、トレンチの中央領域内に、第２層および第３層とコンタクトしたソース電極を形成する工程と、第１層の第２表面の上に、ドレイン電極を形成する工程とが組み合わされ、第１層と第３層は、第２層の導電型と反対の導電型を有する。
更なる具体例では、ＭＯＳＦＥＴの製造方法は、第１層中にトレンチを形成する工程であって、第１層は第１導電型で対向する第１表面と第２表面とを有し、トレンチは第１表面から第１層中に延びる工程と、トレンチ内と第１層の第１表面の上に、第２層をエピタキシャル成長させる工程であって、第２層は、第１導電型と反対の第２導電型を有する工程と、トレンチ内の第２層の上と第１層の第１表面の上に、第３層をエピタキシャル成長させる工程であって、第３層は、第１導電型を有する工程と、トレンチ内の第３層の上と第１層の第１表面の上に、第１酸化層を形成する工程と、第１酸化層が酸化スペーサとしてトレンチの上にのみ残り、酸化スペーサの間に第３層が露出するように、第１酸化層を実質的に垂直にエッチングし、第１構造を提供する工程と、酸化スペーサをマスクに用いて第１構造をエッチングして第１表面を露出させ、酸化スペーサの間の第３層と第２層の一部を除去し、酸化スペーサの間に無いトレンチ内の第２層の表面を露出させ、第２構造を形成する工程と、第２構造全体の上に、ゲート酸化層を形成する工程と、第２層の表面上のゲート酸化層の上に、ゲート電極を形成する工程と、酸化スペーサの間の、ゲート酸化層をエッチングする工程と、酸化スペーサの間に、第２層および第３層とコンタクトしたソース電極を形成する工程と、第１層の第２表面の上に、ドレイン電極を形成する工程との組み合わせとして提供される。
本発明は、本発明の好適な具体例を示す、添付図面を参照しながらより完全に述べられる。しかしながら、この発明は、多くの異なった形態として具体化され、説明される具体例に限定されたものと解釈すべきでない。むしろ、記載された具体例は、この記載が完全で完璧になり、当業者に本発明の概念が完全に伝わるように提供されるものである。図面において、要素の形状や厚みは明確化のために誇張され、寸法どおりに記載するものではない。また、同一の参照番号は、この出願を通して同一要素を示すために使用される。公知の方法や材料の記載は省略する。
一の具体例の自己整合（セルフアライン）炭化シリコン（ＳｉＣ）パワーＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）の製造方法は、図１の開始から記載される。ここでは、表面１２と対向する底面１１を有する層１０が示される。この具体例では、層１０はｎ型導電性を有する。層１０は、ドリフト層として特徴づけられ、最後にはバッファ層を有する基板として特徴づけられる層１５の上に形成されて示される。層１０は、ＭＯＳＦＥＴにより制御される電圧で規定される膜厚を有し、この膜厚は一般には約５〜１５０μｍの範囲である。層１０は、約１×１０１４ｃｍ−３〜５×１０１６ｃｍ−３の範囲のドーパント濃度を有する。層１５は、約２００〜５００μｍの範囲の厚みを有する基板と、約０．５〜２μｍの範囲の厚みを有するバッファ層を含むものとして特徴づけられる。層１０の濃度は、約１×１０１４ｃｍ−３〜１×１０２０ｃｍ−３の範囲である。層１０、１５は、同一プロセス中に、または別々に、金属有機物化学気相成長（ＭＯＣＶＤ）を用いてエピタキシャル成長される。窒素またはリンは、ｎ型ドーパントとして使用される。
マスク１７は、層１０の表面１２でパターンされて、図１に示される。マスク１７は、当業者にとって理解できる標準的なフォトリソグラフィック技術を用いて形成され、パターニングされる。続いて、（反応性イオンエッチングのような）ドライエッチング技術を用いてエッチングされ、底面１３と側壁１６を有するトレンチ１８を形成する。トレンチ１８は、約０．５〜２．５μｍの範囲の深さを有し、水平または図１のｘ方向の幅は、少なくとも０．５μｍである。任意のプロセスで、ｐ＋型の不純物領域１４が、マスク１７を通してトレンチ１８の底面１３にイオン注入されても良い。不純物領域１４のドーパント濃度が約５×１０１８ｃｍ−３〜１×１０２０ｃｍ−３の範囲の、アルミニウムまたはホウ素がｐ型ドーパントとして使用されても良い。不純物領域１４の目的は、続いて記載される。しかしながら、次に記載されるＭＯＳＦＥＴ装置は、不純物領域１４無しでも動作可能である。
図２について記載された以下のプロセスでは、図１に示すマスク１７を除去した後に、ｐ型の炭化シリコン層２０が、トレンチ１８の中の、底面１３と側壁１６の上にエピタキシャル成長される。その全体が示されたように、層２０は構造を覆う。トレンチ１８の底面１３や側壁１６に沿った炭化シリコン層１０の結晶面は同じではないため、トレンチ１８内での炭化シリコンのエピタキシャル再成長は均一ではない。即ち、炭化シリコンウエハのＳｉ表面を用いた場合、水平方向（図１のｘ方向）のエピタキシャル再成長は、垂直方向（図１のｙ方向）のエピタキシャル再成長に比較して一般に十分に速い。例えば、水平方向のエピタキシャル再成長の速度は、垂直方向の炭化シリコンのエピタキシャル再成長の速度に比べて、約３倍大きくできる。比較して、不純物ドーパントの取り込みは、水平方向の炭化シリコンのエピタキシャル再成長に比較して、垂直方向の炭化シリコンのエピタキシャル再成長中の方がすっと多い。例えば、垂直方向の炭化シリコンのエピタキシャル再成長中のドーパントと取り込み速度は、水平方向の炭化シリコンのエピタキシャル再成長中のドーパントと取り込み速度に比較して約１０倍大きくできる。層２０のドーパント濃度は、図１に関係して記載された不純物領域１４が層１０に注入されるか否かに依存する。不純物領域１４が注入された場合、層２０のドーパント濃度は、約１×１０１７ｃｍ−３となり、側壁のドーパント濃度はより少ない。不純物領域１４が注入されない場合、上述のドーパント濃度は約１０倍大きくなる。また、成長速度の異方性の結果、エピタキシャル成長した炭化シリコン層２０は、例えばトレンチ１８の底面１３および層１０の表面１２において約０．２μｍの膜厚を有する。これに対して、トレンチ１８の側壁０６の上のエピタキシャル成長炭化シリコン層２０の膜厚は、例えば約０．５μｍである。トレンチ１８内のｐ型炭化シリコン層２０は、ＭＯＳＦＥＴ装置のｐ型ベース領域となる。
更に図２を参照すると、ｎ型炭化シリコン層３０が、続いて、ｐ型炭化シリコン層２０の上にエピタキシャル成長される。エピタキシャル成長された炭化シリコン層３０は、記載したように、特にトレンチ１８の底面１３および側壁１６の上のｐ型炭化シリコン層２０の上と、層１０の表面１２の上のｐ型炭化シリコン層２０の上に、基板の表面全体を覆うように示される。エピタキシャル成長された炭化シリコン層３０は、約０．５μｍの膜厚と、約５×１０１９ｃｍ−３のドーパント濃度を有する。当業者には理解されるように、図２に示される構造の表面は、トレンチ１８の上に、階段状のへこむまたは窪みを含む。トレンチ１８内のｎ型炭化シリコン層３０は、ＭＯＳＦＥＴ装置のｎ＋型ソース領域となる。
図３を参照しながら述べる以下のプロセスにおいて、低温酸化（ＬＴＯ）層４０が、図示したように、構造全体の上のｎ型炭化シリコン層３０の上に、当業者に知られた方法で成長される。例えば、酸化層４０は約１μｍの膜厚を有し、トレンチ上のへこみを有する階段状の被覆として示される。酸化層４０は酸化シリコンである。
図４を参照しながら述べる以下のプロセスにおいて、図３の構造が、反応性イオンエッチング（ＲＩＥ）プラズマ技術を用いてエッチングされる。この特定のエッチングは非常に異方性を有し、縦方向または図１のｙ軸方向に優先的であり、水平またはｘ軸方向には殆どまたは全くエッチングされない。結果として、酸化層４０は、トレンチの側壁近くに酸化スペーサ４２を形成するために、トレンチの上の階段状のへこみ中でエッチバックされる。これにより、酸化スペーサ４２の間のウインドウ４４が、トレンチの中央領域においてｎ型炭化シリコン層３０の表面３４を露出する。
図５を参照しながら述べる以下のプロセスにおいて、図４に示される構造の上でエッチングプロセスが行われ、ｐ型炭化シリコン層２０とｎ型炭化シリコン層３０の一部が除去される。このエッチングプロセスは、酸化スペーサ４２をマスクに用いた平坦化およびオーバーエッチを含むものとして特徴づけられる。エピタキシャル再成長されたｎ型炭化シリコン層３０とｐ型炭化シリコン層２０は平坦化され、層１０の表面１２が露出する。ｐ型炭化シリコン層２０およびｎ型炭化シリコン層３０は、トレンチの側壁１６近傍のトレンチの周辺領域の上で平坦化される。このエッチングの結果、トレンチ中に残るｐ型炭化シリコン層は、ＭＯＳＦＥＴのｐ型ベース領域２２を構成し、図５に示すように、層１０の表面１２と実質的に同一平面にある、トレンチの周辺領域の表面２４を含む。また、トレンチ中に残ったｎ型炭化シリコン層は、ＭＯＳＦＥＴのｎ＋型ソース領域３６を形成し、層１０の表面と、ベース領域２２の表面２４と実質的に同じ平面にある表面３８を含む。ソース領域３６は、また、上面３８の上に上方に延びる領域を含み、この領域は、酸化スペーサ４２によりオーバーエッチングから守られる。また、トレンチの中央領域の中のｐ型炭化シリコン層２０とｎ型炭化シリコン層３０の部分は、酸化スペーサ４２を用いてオーバーエッチングされる。ウインドウ４６はこのようにトレンチの中央領域に形成され、ウインドウ４６は、ソース領域３６の全体を通り、ベース領域２２の一部を通って延び、ベース領域２２の底面および側壁と同様に、ソース領域３６の側壁面を露出させる。
図６を参照しながら述べる以下のプロセスにおいて、ＬＴＯプロセスが続いて行われ、図５に示す構造の全体を覆う薄いゲート酸化層５０を形成する。ゲート酸化層５０は酸化シリコンでも良く、約１０〜５０ｎｍの膜厚を有しても良い。示されたように、ゲート酸化層５０は層１０の表面１２、ベース領域２２の表面２４、ソース領域３６の上面３８、酸化スペーサ４２の上、およびウインドウ４６内に形成される。
図７を参照しながら述べる以下のプロセスにおいて、ゲート酸化層５０の膜厚は所定の領域で増加する。特に、ゲート酸化層５０の膜厚は、上方に延びるソース領域３６の側壁面を含むウインドウ４６の中の露出した側壁面と酸化スペーサ４２の側壁面の上で増加する。厚くなったゲート酸化層は、図７に参照番号５２で表示される。この２工程プロセスでは、垂直方向に高い異方性を有するＲＩＥプロセスが、図６に示される構造に最初に行われる。ｘ方向に沿って水平に延びた表面上に配置されたゲート酸化層５０は、次に除去される。しかしながら、ｙ方向に沿ってほぼ垂直に延びた表面上のゲート酸化層５０の部分は、実質的にエッチングされない。この後に、ＬＴＯ成長プロセスが行われ、これにより所望の膜厚の酸化物が、ｘ方向に沿って水平に延びた表面上に堆積される。この堆積された酸化物は、図７に参照番号５０で示される。このＬＴＯ成長プロセスは、また、ＲＩＥプロセス後においても残る酸化物を、酸化物の上に形成する。この酸化物は、ｙ方向に沿ってほぼ垂直に延びた表面上の酸化物である。結果として、ほぼ垂直に延びた表面上の酸化物は、図７に参照番号５２で示すように、幾分厚い合成の酸化物をその上に有する。図７を参照しながら記載された酸化層の膜厚の増加を含むこの製造技術は、選択的である。即ち、ＭＯＳＦＥＴ装置は、上述の酸化層の膜厚増加なしに機能する。この製造技術の長所は、より厚いゲート酸化層５２が、ＭＯＳＦＥＴの、連続して形成されたゲート電極とソース電極の間の容量を減らすことである。
図８を参照しながら述べる以下のプロセスにおいて、ゲート電極６０が、層１０の表面１２およびベース領域２２の表面２４の上の酸化層５０の上に形成される。ゲート電極６０は、酸化スペーサ４２の上のゲート酸化層５０の階段状部分の上に延びる。ゲート電極６０は、ＬＰＣＶＤ（低圧化学気相成長）技術を用いた堆積された多結晶シリコンでも良い。代わりに、ゲート電極１６は、他の好ましい金属の中で、モリブデンまたはアルミニウムのような金属であることが好ましい。そのような金属電極は、一般には、スパッタまたは蒸着技術により堆積される。図８に示さないマスクが、ゲート電極６０の作成中に用いられても良い。そのようなマスクは、当業者が理解できる標準的なフォトリソグラフィック技術を用いて形成しパターニングされても良い。
図９を参照しながら述べる以下のプロセスにおいて、トレンチ上の中央領域の酸化層５０と酸化スペーサ４２の一部が、ソースコンタクトメタライゼーションの準備ためにエッチングされる。図示しないが、標準的なフォトリソグラフィック技術を用いて形成されるレジストが、図８に示された構造上に最初に形成される。レジストは、ゲート電極６０およびトレンチの側壁１６の近くの酸化スペーサ４２の周辺部分を覆う。トレンチの中央領域近傍の酸化スペーサ４２およびウインドウ４６の中の酸化層５０、５２の上の酸化層５０は、図示されないレジストを通して露出される。２工程のエッチングプロセスは、続けて行われる。この２工程は、レジストを通して露出する酸化層５０、５２および酸化スペーサ４２の大半を除去するＲＩＥプロセスと、最初のＲＩＥプロセスの後に残った酸化物を除去するために続いて行われる化学ウエットエッチングとを含む。２工程のエッチングプロセスの結果、ソース領域３６の表面３９は酸化スペーサ４２の間のトレンチの中央領域に露出し、ソース領域３６の側壁面は、ウインドウ４６内の露出し、ベース領域２２の底面および側壁面は、ウインドウ４６内に露出する。
図９を参照しながら述べるエッチングプロセスは、ＲＩＥプロセスとそれに続く化学ウエットエッチングを含む２工程往路セスに限定されるものではない。即ち、エッチングの順序を逆にすることができ、または代わりの１工程エッチングプロセスが、トレンチの中央領域の酸化層５０を除去するために行われても良い。しかしながら、ＲＩＥプロセス中のエッチングは、縦方向の異方性に優れている。これにより、レジストマスクの下の酸化スペーサ４２のアンダーカットが最小になり、水平またはｘ軸方向に酸化スペーサ４２をより広く維持することができる。
図１０を参照しながら述べる以下のプロセスにおいて、ソースコンタクト７０が酸化スペーサ４２の間のトレンチの中央部分、ソース領域３６の上面３９、ウインドウ４６内に露出するソース領域３６の側壁面、ウインドウ４６内のベース領域２２の底面および側壁面の上に形成される。ソースコンタクト７０は酸化スペーサ４２の間にセルフアラインで形成されるオーミックコンタクトである。オーミックソースコンタクト７０のための典型的な金属は、他の可能性の中で、特に、ニッケル、チタン、およびチタン−タングステンである。ソースコンタクト７０はスパッタまたは蒸着技術で形成される。ドレイン電極８０は、続いて層１５の表面１９に形成される。ドレイン電極８０もまた、他の可能性の中で、特に、ニッケル、チタン、およびチタン−タングステンのような金属である。このように完成したＭＯＳＦＥＴ装置が図１０に示される。ソース領域３６は、ｘ方向に沿ってトレンチの反対側にあるそれぞれのＭＯＳＦＥＴの共通のソースとなる。
ＭＯＳＦＥＴ装置の動作を、図１０を参照しながら説明する。ゲート電極６０に正の電圧を加えた場合、ゲート酸化層５０の下のベース領域２２の表面２４近傍に反転層が形成される。ゲート電極６０に加えられた正の電圧は、ベース領域２２の表面２４とゲート酸化層５０の間の界面に電子を誘起する。ベース領域２２の表面２４とゲート酸化層５０の間の界面に電子が誘起された場合、ソース領域３６からトレンチの横に配置された層１０まで電流経路が形成される。このトレンチの横の層１０の領域は、チャネル領域として特徴づけても良い。装置は、このように、ゲート電極６０に正の電圧が加えられた場合にターンオンとなり、これによりソースコンタクト７０からソース領域３６、ベース領域２２の反転層、層１０、およびバッファ層／基板１５を通って、ドレイン電極８０まで電流経路が形成される。一方、ゲート電極に加えられる電圧が負またはゼロの場合、ベース領域２２の表面２４とゲート酸化層５０の間の界面に電子は誘起されない。界面に電子が無い場合、反転層は形成されず、ソース領域３６と層１０の間のベース領域２２に、電流経路は存在しない。ＭＯＳ装置は、このようにターンオフとなる。チャネル領域の下の層１０の領域は、ドリフト防止層として特徴づけられる。
図２を参照しながらすでに説明したように、ｐ型炭化シリコン層２０は、トレンチ１８の底面１３と側壁１６の上にエピタキシャル成長される。トレンチ１８内の底面１３と側壁１６の炭化シリコンの結晶面は異なるため、エピタキシャル成長中のドーパントの取り込み速度は、水平方向に対して、垂直方向において約１０大きい。この結果、トレンチ１８の底面１３に垂直またはｙ軸方向にエピタキシャル成長されるｐ型炭化シリコン層２０は、トレンチ１８の側壁１６から水平またはｘ軸方向に、横方向にエピタキシャル成長されるｐ型炭化シリコン層２０に比較して、より大きなドーパント濃度を有する。このように、図１０に示されるＭＯＳＦＥＴ装置のベース領域２２中のｐ型ドーパント濃度は、トレンチの底面１３において一般に大きく、ベース領域２２上面２４とゲート酸化層５０の間の界面近傍で一般に小さい。炭化シリコンのエピタキシャル成長中の、ドーパント取り込みのこの異方的な特性の結果、ベース領域２２の上面２４で、電子が蓄積を開始する閾値電圧が低く維持される。即ち、ドーパント取り込みの異方性は、低いターンオン電圧の維持を可能とする。ドーパント濃度は、しかしながら、ｐ型炭化シリコン層２０のエピタキシャル再成長中に、ベース領域２２の上面２４で増加するように制御され、所定の応用において必要であれば、より高いターンオン電圧の実現も可能である。
上述のように、エピタキシャル再成長中のドーパントの取り込み速度の異方性のために、図１０のベース領域２２のドーパント濃度は、トレンチの底面で相対的に大きくなる。これは、ゲート電極が装置を制御する装置の上部から、高電圧を阻止するのを可能とする。付随的に、図１を参照しながら先に説明したｐ＋型不純物領域は、高電圧が装置の上面の達するのを防止できる。しかしながら、トレンチの底面においてベース領域２２中に高いドーパント濃度を供給したり、不純物領域１４を用いることは、図１０のＭＯＳＦＥＴを操作するために必要ではない。所望であれば、ベース領域２２を異なったドーパントプロファイルにすることも可能である。
更に代わりの具体例では、図１０に示される層１０のドーパントプロファイルは、垂直またはｙ方向に、不均一に傾斜しても良い。例えば、層１０は、ｎ型ドーパント濃度が層１０の中央部分近傍で最も小さくなるように、垂直方向にエピタキシャル成長しても良く、更に、層１０の底面や上面１１、１２に近づくほど、ｎ型ドーパント濃度が増加するように、垂直方向にエピタキシャル成長しても良い。即ち、層１０のドーパント濃度は、トレンチ１８の底面近傍で最も低くなる。ＭＯＳＦＥＴをターンオフにする場合、このドーパントプロファイルは、可能な限りトレンチの底面で電荷またはキャリアを除去するのに役立つ。このように、トレンチの底面から少し高い層１０の部分に比較して、トレンチの底面において、空乏の効果は増加する。これにより、酸化物界面における電界を、可能な限り低くできる。ＳｉＣ酸化物界面における低い電界は、装置の長期安定性に重要である。高い電界は、酸化物中に電荷を注入し、装置特性の連続した劣化の原因となる。
トレンチ内の層１０の上にベース領域２２をエピタキシャル再成長させる更なる長所は、従来のＤＩＭＯＳ技術のような存在する層にイオン注入したベース領域に比較して、存在する層のイオン注入ダメージである。ベース領域が従来のイオン注入により形成された場合、加えられたダメージにより電子移動度がより低くなる。このように、より高い品質のベース領域がエピタキシャル再成長で形成され、装置を改良することができる。これは、ソース領域３６に対しても真実である。より高いドーパント濃度と電子移動度は、ベース領域２２とソース領域３６をエピタキシャル再成長させることにより実現できる。
図１０のメタライゼーションプロセスの更なる形態について説明する。一般にコンタクトを形成する場合、コンタクト材料の品質を改良するために高温アニールが行われる。しかしながら、金属コンタクト層が開始するのにあまりに厚い場合、金属はアニール中に端部がだれて、あれた端部とコンタクトを形成する傾向にある。このあれた端部を避けるために、図１０中のソースコンタクト７０は、２工程プロセスで形成される。この代わりの具体例では、先に説明したようなスパッタや蒸着技術を用いて、ニッケル、チタン、またはチタン−タングステンのような金属からなる薄層としてソースコンタクト７０が最初に形成される。次に、この薄層は、下方の半導体材料と良好な界面を確実に形成するようにアニールされる。対応する金属の第２層が、その後に、更なるスパッタや蒸着技術を用いてアニールされた金属の上に形成される。ドレイン電極８０の形成は、同じ方法で行われる。
本発明について詳細に述べてきたが、本発明の範囲は、対応する記載と図面により限定されるものでは無い。例えば、炭化シリコンのエピタキシャル層について説明したが、窒化ガリウムやダイアモンドのような他の半導体からなるエピタキシャル層を使用しても良い。また、上述の概念は、層１０とソース領域３６の導電型がｐ型であり、ベース領域２２の導電型がｎ型の場合にも同様に適用できる。更に、不純物領域１４を注入する工程、層１０に垂直のドーパントプロファイルを与える工程、および表面２４近傍でより低いドーパント濃度を有しトレンチの底面近傍で大きなドーパント濃度を有するようにベース領域２２を形成する工程を含む代わりの具体例は、別々に使用できるものに限定すべきではなく、これらの代わりの具体例は、様々な組み合わせで同時に適用することができる。好ましい具体例のこれらの様々な変化や変形は、当業者にとって明らかであり、本発明の精神や範囲の中にあるものと考えられる。
本発明の上記および他の目的や特徴は、添付の図面に関連した好ましい具体例の記載から明らかになるであろう。
トレンチのエッチングと選択的な不純物領域の注入後の構造の断面を示す。 ベース領域とソース領域のエピタキシャル成長後の断面を示す。 酸化層の形成後の構造の断面を示す。 トレンチ中に酸化スペーサを形成するための、酸化層のエッチング後の断面を示す。 平坦化および酸化スペーサをマスクに用いたエッチング後の構造の断面を示す。 ゲート酸化膜の形成後の構造の断面を示す。 酸化スペーサのエッチングおよびその後のゲート酸化物再成長後の構造の断面を示す。 ゲート電極の形成後の構造の断面を示す。 ソースコンタクトのための開口部を形成するための、トレンチ内のエッチング後の構造の断面を示す。 ソースおよびドレイン電極形成後のパワーＭＯＳＦＥＴの断面を示す。
符号の説明
１０ 第１層、２０ ｐ型炭化シリコン層、２２ ベース領域、３０ ｎ型炭化シリコン層、３６ ソース領域、４２ 酸化スペーサ、４６ ウインドウ、５０ ゲート酸化層、６０ ゲート電極、７０ ソースコンタクト、８０ ドレイン電極。

Claims (13)

  1. ＭＯＳＦＥＴの製造方法であって、
    第１層中にトレンチを形成する工程であって、第１層は対向する第１表面と第２表面とを有し、トレンチは第１表面から第１層中に延びる工程と、
    トレンチ内と第１層の第１表面の上とに、第２層をエピタキシャル成長させ、続いて第３層をエピタキシャル成長させる工程と、
    トレンチ内の第３層の上に第１酸化層を形成する工程と、
    第１酸化層が酸化スペーサとして残り、酸化スペーサの間に第３層が露出するように第１酸化層をエッチングする工程と、
    酸化スペーサをマスクに用いて第１層と第２層とをエッチングして第１表面を露出させ、トレンチの中央領域内の、第３層と第２層の一部を除去し、トレンチの周辺領域の第２層の表面を露出させ、第１構造を形成する工程と、
    第１構造全体の上に、ゲート酸化層を形成する工程と、
    第２層の表面上のゲート酸化層の上に、ゲート電極を形成する工程と、
    トレンチの中央領域内の、ゲート酸化層をエッチングする工程と、
    トレンチの中央領域内に、第２層および第３層とコンタクトしたソース電極を形成する工程と、
    第１層の第２表面の上に、ドレイン電極を形成する工程と、を含み、
    第１層と第３層は、第２層の導電型と反対の導電型を有することを特徴とするＭＯＳＦＥＴの製造方法。
  2. 更に、第２層のエピタキシャル成長前に、トレンチの底面に不純物領域を注入する工程であって、不純物領域は、第２導電型で、第２層のドーパント濃度より高いドーパント濃度を有する工程を含むことを特徴とする請求項１に記載のＭＯＳＦＥＴの製造方法。
  3. 第２層は、第２層の表面近傍で最も低いドーパント濃度となる不均一なドーパントプロファイルを有するようにエピタキシャル成長させることを特徴とする請求項１に記載のＭＯＳＦＥＴの製造方法。
  4. 第１層は、トレンチの底面近傍で最も低くなり、第１表面および第２表面近傍でより大きくなるドーパント濃度となるように、第１表面から第２表面への垂直方向に傾斜したドーパントプロファイルを有するようにエピタキシャル成長されたことを特徴とする請求項１に記載のＭＯＳＦＥＴの製造方法。
  5. 第１導電型はｎ型であり、第２導電型はｐ型である請求項１に記載のＭＯＳＦＥＴの製造方法。
  6. 第１、第２、および第３層は、炭化シリコンである請求項１に記載のＭＯＳＦＥＴの製造方法。
  7. ＭＯＳＦＥＴの製造方法であって、
    第１層中にトレンチを形成する工程であって、第１層は第１導電型で対向する第１表面と第２表面とを有し、トレンチは第１表面から第１層中に延びる工程と、
    トレンチ内と第１層の第１表面の上に、第２層をエピタキシャル成長させる工程であって、第２層は、第１導電型と反対の第２導電型を有する工程と、
    トレンチ内の第２層の上と第１層の第１表面の上に、第３層をエピタキシャル成長させる工程であって、第３層は、第１導電型を有する工程と、
    トレンチ内の第３層の上と第１層の第１表面の上に、第１酸化層を形成する工程と、
    第１酸化層が、酸化スペーサとしてトレンチの上にのみ残り、酸化スペーサの間に第３層が露出するように、第１酸化層を実質的に垂直にエッチングし、第１構造を提供する工程と、
    酸化スペーサをマスクに用いて第１構造をエッチングして第１表面を露出させ、酸化スペーサの間の第３層と第２層の一部を除去し、酸化スペーサの間に無いトレンチ内の第２層の表面を露出させ、第２構造を形成する工程と、
    第２構造全体の上に、ゲート酸化層を形成する工程と、
    第２層の表面上のゲート酸化層の上に、ゲート電極を形成する工程と、
    酸化スペーサの間の、ゲート酸化層をエッチングする工程と、
    酸化スペーサの間に、第２層および第３層とコンタクトしたソース電極を形成する工程と、
    第１層の第２表面の上に、ドレイン電極を形成する工程と、を含むＭＯＳＦＥＴの製造方法。
  8. 更に、第２層のエピタキシャル成長前に、トレンチの底面に不純物領域を注入する工程であって、不純物領域は、第２導電型で、第２層のドーパント濃度より大きいドーパント濃度を有する工程を含むことを特徴とする請求項７に記載のＭＯＳＦＥＴの製造方法。
  9. 第２層は、第２層の表面近傍でドーパント濃度が最も低くなる不均一なドーパントプロファイルを有するようにエピタキシャル成長される請求項７に記載のＭＯＳＦＥＴの製造方法。
  10. 第１層は、第１表面から第２表面への垂直方向に傾斜したドーパントプロファイルを有し、ドーパント濃度は、トレンチの底面近傍で最も低くなり、第１表面と第２表面の近傍でより大きくなるようにエピタキシャル成長されることを特徴とする請求項７に記載のＭＯＳＦＥＴの製造方法。
  11. 第１層、第２層、および第３層は、炭化シリコンである請求項７に記載のＭＯＳＦＥＴの製造方法。
  12. 第１導電型はｎ型であり、第２導電型はｐ型である請求項７に記載のＭＯＳＦＥＴの製造方法。
  13. ゲート酸化層のエッチング工程は、反応性イオンエッチングプロセスと化学ウエットエッチングプロセスを用いて、ゲート酸化層と酸化スペーサの一部をエッチングする工程を含む請求項７に記載のＭＯＳＦＥＴの製造方法。
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