CN114914303A - 用于制造垂直型基于鳍片的jfet的方法和系统 - Google Patents

用于制造垂直型基于鳍片的jfet的方法和系统 Download PDF

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崔浩
安德鲁·P·爱德华兹
苏巴什·斯里尼瓦·皮达帕蒂
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Abstract

一种垂直型FET器件包括半导体结构，包括半导体衬底、耦合到半导体衬底的第一半导体层、以及耦合到第一半导体层的第二半导体层。垂直型FET器件还包括多个鳍片。多个鳍片中的相邻鳍片由延伸到第二半导体层中的沟槽分开，并且多个鳍片中的每个鳍片包括布置在第二半导体层中的沟道区。垂直型FET还包括：栅极区，其延伸到多个鳍片中的每个鳍片的沟道区的侧壁部分中；源极金属结构，其耦合到第二半导体层；栅极金属结构，其耦合到栅极区；以及漏极接触，其耦合到半导体衬底。

Description

用于制造垂直型基于鳍片的JFET的方法和系统
相关申请的交叉引用
本申请要求2021年2月10日提交的美国临时专利申请第63/148,024号的权益和优先权，该美国临时专利申请的披露内容以引证的方式其全文并入本文，以用于所有目的。
背景技术
功率电子器件广泛用于各种应用中，包括功率转换、电动机驱动器、开关电源、照明等。例如晶体管的功率电子器件通常用于这种功率开关应用中。慢开关速度和高比导通电阻妨碍了当前代的功率晶体管器件，特别是具有高电压(＞600V)处理能力的功率晶体管器件的操作。
因此，在本领域中需要表现出低电容、低且正的阈值电压、低比导通电阻以及高击穿电压的功率晶体管器件。
发明内容
本发明总体上涉及具有改进的低电阻栅极布线和减小的栅源电容的组合的垂直型场效应晶体管(Field-Effect Transistor，FET)器件。仅以示例的方式，本发明的实现方式提供了新颖的垂直型FET器件以及制造这种具有改进的电容特性的垂直型FET器件的方法。本文提供的发明并不仅限于垂直型FET，而是适用于各种电子器件。
根据本发明的实施例，提供了一种垂直型FET器件。该垂直型FET器件包括半导体结构，其包括半导体衬底、耦合到半导体衬底的第一半导体层、以及耦合到第一半导体层的第二半导体层。垂直型FET器件还包括多个鳍片。多个鳍片中的相邻鳍片由延伸到第二半导体层中的沟槽分开，并且多个鳍片中的每个鳍片包括布置在第二半导体层中的沟道区。垂直型FET器件还包括：栅极区，其延伸到多个鳍片中的每个鳍片的沟道区的侧壁部分中；源极金属结构，其耦合到第二半导体层；栅极金属结构，其耦合到栅极区；以及漏极接触，其耦合到半导体衬底。
根据本发明的另一实施例，提供了一种用于制造垂直型FET器件的方法。该方法包括：提供半导体衬底；外延生长耦合到半导体衬底的第一半导体层；外延生长耦合到第一半导体层的第二半导体层；以及形成耦合到第二半导体层的图案化硬掩模。方法还包括：蚀刻第二半导体层和一部分的第一半导体层，以形成多个鳍片；施加扩散掺杂剂层；在扩散掺杂剂层上施加牺牲平坦化层；以及选择性地蚀刻牺牲平坦化层，以暴露扩散掺杂剂层。方法还包括：移除扩散掺杂剂层的暴露部分和牺牲平坦化层；执行热处理，以将扩散掺杂剂层扩散到第一半导体层中并形成扩散栅极层；移除扩散掺杂剂层和图案化硬掩模；形成耦合到第二半导体层的顶表面的源极金属结构；形成耦合到扩散栅极层的栅极金属结构；以及形成耦合到半导体衬底的底表面的漏极接触。
根据本发明的具体实施例，提供了一种用于制造垂直型FET器件的方法。该方法包括：提供半导体衬底；外延生长耦合到半导体衬底的第一半导体层；外延生长耦合到第一半导体层的第二半导体层；以及形成耦合到第二半导体层的图案化硬掩模。方法还包括：蚀刻第二半导体层和一部分的第一半导体层，以形成多个鳍片；注入掺杂剂，以形成栅极区；沉积保护层；以及执行热退火，以激活掺杂剂并形成注入的栅极层。方法还包括：移除保护层和图案化硬掩模；形成耦合到第二半导体层的顶表面的源极金属结构；形成耦合到注入的栅极层的栅极金属结构；以及形成耦合到半导体衬底的底表面的漏极接触。
根据本发明的特定实施例，提供了一种用于制造共形栅极垂直型FET器件的方法。方法包括：提供包括衬底、第一半导体层和第二半导体层的半导体结构；以及在第一半导体层的一部分和第二半导体层中形成具有侧壁表面的多个鳍片。多个鳍片由沟槽分开。方法还包括：生长耦合到多个鳍片的侧壁表面的第三半导体层。第三半导体层包括掺杂剂并包括凹陷栅极区。方法还包括：形成源极金属、栅极金属和漏极接触。
本发明实现了优于传统技术的许多益处。例如，本发明的实施例提供了实现较低电阻栅极布线和减小的栅源电容的垂直型导电沟道。与常规的半导体器件相比，本发明的实施例所提供的半导体器件可以具有更短的鳍片或更窄的沟道，这可以导致以较低阈值电压夹断沟道的能力。本发明的实施例可以另外包括仅部分地向上延伸到鳍片的侧壁的栅极区，从而降低在半导体器件中发生电短路或不期望的泄漏的可能性。结合下文和附图更详细地描述本发明的这些和其它实施例以及许多其优点和特征。
附图说明
图1A至图1E是例示了根据本发明的一些实施例的制造垂直型FET器件的鳍片的阶段的剖视图。
图2A至图2D是例示了根据本发明的一些实施例的在垂直型FET器件中通过固相扩散形成扩散栅极的阶段的剖视图。
图3A至图3D是例示了根据本发明的一些实施例的用于制造垂直型FET器件的方法的完成阶段的剖视图。
图4是例示了用于制造具有扩散栅极层的垂直型FET器件的方法的流程图。
图5A至图5J是例示了根据本发明的一些实施例的制造扩散栅极垂直型FET的阶段的剖视图。
图6是例示了根据本发明的一些实施例的用于制造扩散栅极垂直型FET的方法的流程图。
图7A至图7E是例示了根据本发明的一些实施例的在垂直型FET的鳍片上形成共形层的阶段的剖视图。
图8A至图8C是例示了根据本发明的一些实施例的通过固相扩散制造扩散栅极垂直型FET的阶段的剖视图。
图9是例示了根据本发明的一些实施例的用于通过固相扩散制造扩散栅极垂直型FET的方法的流程图。
图10是例示了根据本发明的一些实施例的通过气相扩散制造扩散栅极垂直型FET的剖视图。
图11是例示了根据本发明的一些实施例的用于通过气相扩散制造扩散栅极垂直型FET的方法的流程图。
图12A至图12E是例示了根据本发明的一些实施例的制造注入栅极垂直型FET的示例的剖视图。
图13是例示了根据本发明的一些实施例的用于制造注入栅极垂直型FET的方法的流程图。
图14A至图14B是例示了根据本发明的一些实施例的制造注入栅极垂直型FET的另一示例的剖视图。
图15是例示了根据本发明的一些实施例的用于制造注入栅极垂直型FET的另一方法的流程图。
图16是例示了根据本发明的一些实施例的共形外延栅极垂直型FET的制造的剖视图。
图17是例示了根据本发明的一些实施例的用于制造共形外延栅极垂直型FET的方法的流程图。
图18是例示了根据本发明的一些实施例的共形外延栅极垂直型FET的另一示例的制造的剖视图。
图19是例示了根据本发明的一些实施例的用于制造共形外延栅极垂直型FET的另一方法的流程图。
具体实施方式
下文中将参照附图更充分地描述本发明的实施例。然而，本发明可以以许多不同形式来具体实施，并且不应被解释为限于本文阐述的实施例。相反，提供这些实施例，使得本发明将彻底且完整，并且将向本领域技术人员完全传达本发明的范围。可能未等比例绘制特征，为了清楚起见，一些细节可能相对于其他元素被放大。在全文中，同样的附图标记表示同样的元件。
本发明的实施例涉及垂直型基于鳍片的场效应晶体管(FET)器件。更具体地，本发明的实施例涉及具有改进的布线电阻、降低的光刻要求和改进的电压特性的垂直型FET器件。仅以示例的方式，本发明的实施例涉及垂直型FET、包括垂直型FET的器件以及制造这种垂直型FET器件的方法。
本发明的实施例在本文中参考是本发明的理想化实施例(和中间结构)的示意图的剖视图来描述。为了清楚起见，附图中的层和区域的厚度可以被放大。另外，预期来自作为例如制造技术和/或公差的结果的、例示的形状的变化。因此，本发明的实施例不应被解释为限于本文所例示的区域的特定形状，而是包括例如因制造而产生的形状的偏差。在以下附图中，鳍片的底部被示出为与渐变掺杂区的表面具有90度角，即，鳍片被示出为具有横截面矩形形状。理解，鳍片的底部可以具有圆形或弯曲的特征。由此，图中例示的区域本质上是示意性的，并且它们的形状不旨在例示器件的区域的实际形状，并且不旨在限制本发明的范围。
图1A至图1E是例示了根据本发明的一些实施例的制造垂直型FET器件的鳍片的阶段的剖视图。参考图1A，提供III族氮化物衬底102。III族氮化物衬底102可以是具有大约0.020欧姆-厘米(ohm-cm)电阻率的N+GaN(氮化镓)衬底。在一个实施例中，N+GaN衬底的电阻率可为约0.001欧姆-厘米至0.018欧姆-厘米，优选地小于0.016欧姆-厘米，且更优选地小于0.012欧姆-厘米。
参考图1B，可以在III族氮化物衬底102上形成第一III族氮化物外延层104。第一III族氮化物外延层104可以为5μm至12μm厚，或者在一些实施例中为1μm至5μm厚(例如，适用于50V至500V应用)，或者在其它实施例中为12μm至30μm厚(例如，适用于1.7kV至5kV应用)。第一III族氮化物外延层104可以在950℃至1100℃之间的温度下在III族氮化物衬底102上外延生长，并且可以由第一掺杂剂浓度(例如具有大约1×1016原子/cm3的掺杂剂浓度的N型掺杂)表征。在一些实施例中，第一III族氮化物外延层104可以是漂移层，该漂移层包括在III族氮化物衬底102上的均匀掺杂区(层)和在均匀掺杂区上的渐变掺杂区(层)。在一个实施例中，均匀掺杂区可以具有约10.5μm的厚度，渐变掺杂区可以具有约0.3μm的厚度。在一个实施例中，可以以一定角度从c平面斜切III族氮化物衬底102的表面，以促进用于漂移层的高电压操作的高质量外延生长。
参考图1C，可以在第一III族氮化物外延层104上形成第二III族氮化物外延层106。在一个实施例中，第二III族氮化物外延层106可以外延生长在第一III族氮化物外延层104上，具有大约0.7μm至0.9μm的厚度，并且可以由第二掺杂剂浓度(例如N型掺杂)表征。在一些实施例中，第二掺杂剂浓度可以高于第一掺杂剂浓度。在一个实施例中，第二掺杂剂浓度为约1.3×1017原子/cm3。在一个实施例中，第二III族氮化物外延层106具有更高掺杂的表面层(例如，1×1019原子/cm3至3×1018原子/cm3)，厚度为30nm至100nm。
参考图1D，可以在第二III族氮化物外延层106上形成并图案化经图案化的硬掩模108。在一些实施例中，图案化硬掩模108可以是电介质材料(例如氮化硅、二氧化硅、氮氧化硅、氮化硅铝等)。可以通过低压化学气相沉积(Low-Pressure Chemical VaporDeposition，LPCVD)、等离子体增强化学气相沉积(Plasma-Enhanced Chemical VaporDeposition，PECVD)、原子层沉积(Atomic-Layer Deposition，ALD)等来沉积电介质材料。在一些实施例中，图案化硬掩模108是包括第二III族氮化物外延层106上的金属层和所述金属层上的电介质硬掩模层的复合硬掩模。在一些实施例中，金属层是耐熔金属、耐熔金属合金或耐熔金属氮化物(例如TiN)。图案化硬掩模108可以使用光刻结合反应离子蚀刻(Reactive-Ion-Etch，RIE)工艺来图案化。在一些利用复合硬掩模的实施例中，首先图案化电介质硬掩模层，然后使用图案化电介质硬掩模作为硬掩模来图案化金属层。
参考图1E，可以使用图案化硬掩模108和蚀刻工艺(例如，RIE工艺)在第二III族氮化物外延层106中形成凹陷区110，也称为沟槽。蚀刻工艺可以形成凹陷区110，使得相邻的鳍片112被对应于凹陷区110的沟槽分开。在一个实施例中，凹陷区110可以延伸到第一III族氮化物外延层104中。在一个实施例中，蚀刻的凹陷部分地(例如，0.1μm)延伸到位于第一III族氮化物外延层104顶部的渐变层中。在一个实施例中，凹陷区110可以保留在第二III族氮化物外延层106内部。
在一个实施例中，在形成鳍片112之后，使用约25％(重量)的四甲基氢氧化铵(TMAH)溶液在约85℃的温度下进行清洁工艺，且持续约30分钟的持续时间。在另一实施例中，在使用TMAH溶液执行清洁之前，还可以执行预清洁(例如使用以2:1体积比的H2SO4：H2O进行2分钟的皮伦尼亚(piranha)清洁)。
图2A至图2D是例示了根据本发明的一些实施例的在垂直型FET器件中通过固相扩散形成扩散栅极的阶段的剖视图。这些阶段可以在图1A至图1E所例示的阶段之后执行。参考图2A，可将扩散掺杂剂材料层210施加到鳍片的表面、鳍片之间的沟槽和图案化硬掩模208。在一些实施例中，扩散掺杂剂材料层210可以包括与鳍片的暴露的III族氮化物表面接触的用p型掺杂剂(例如，Mg、Zn、其组合等)形成的金属层或者用p型掺杂剂(例如，MgO、ZnO、其组合等)形成的金属氧化物层。在一些实施例中，金属或金属氧化物层的厚度为50nm至100nm。在一些实施例中，扩散掺杂剂材料层210还可包括布置在金属或金属氧化物层上的第二电介质材料(例如，SiO2、Si3N4等)层。
参考图2B，可以执行热处理，以将扩散掺杂剂材料210扩散到第一III族氮化物层204和第二III族氮化物层206的暴露表面中。第一III族氮化物层204可以耦合到III族氮化物衬底202。在一些利用p型掺杂剂作为扩散掺杂剂材料210的实施例中，热扩散可形成扩散p-GaN栅极区211。在一些实施例中，可在炉中在900℃至1100℃的温度下进行热处理。在一些实施例中，可在快速热退火炉中在1000℃至1450℃的温度下进行热处理。在一些实施例中，可在高环境压力下(例如，在N2环境中在1GPa下)在具有或不具有保护层的情况下进行热处理。在一些实施例中，加热可以是一系列快速脉冲(例如微波)的结果。在一些实施例中，扩散p-GaN栅极区211的结深在25nm至50nm之间。在一些实施例中，扩散p-GaN栅极区211的结深在50nm至100nm之间。p-GaN栅极区211是沿着沟道长度以及一部分漂移层的，这可以允许更短的鳍片。p-GaN栅极区211可提供掺杂梯度，其可用于击穿和圆角，以减少边缘效应。在一个实施例中，在扩散掺杂剂材料与III族氮化物半导体层之间的界面处的掺杂剂冶金浓度为1×1019原子/cm3至3×1019原子/cm3。
参考图2C，可移除扩散掺杂剂材料210。在一些实施例中，使用湿法蚀刻来执行移除。当移除扩散的掺杂剂材料210时，可暴露扩散的p-GaN栅极区211。
参考图2D，可以移除图案化硬掩模208。在一个实施例中，使用湿法或干法蚀刻工艺来移除图案化硬掩模208。在一个实施例中，如果金属层用作图案化硬掩模208的一部分，则金属层留在适当位置，以用作到第二半导体层的接触。
图3A至图3D是例示了根据本发明的一些实施例的用于制造垂直型FET器件的方法的完成阶段的剖视图。这些阶段可以在图1A至图1E和图2A至图2D所例示的阶段之后执行。参考图3A，可以在第二III族氮化物层306的上部上形成源极金属接触结构312，该第二III族氮化物层306耦合到第一III族氮化物层304。换言之，源极金属接触结构312可以形成在鳍片上。如本文所述，源极金属接触结构312与栅极区电隔离。作为示例，如其中半导体栅极区311沿着鳍片的侧壁延伸的图3C例示，可以利用半导体栅极区311与源极金属接触结构312之间的物理间隔S来提供电隔离。在一些实施例中，源极金属接触结构312形成到第二III族氮化物层306的上部的自对准接触。在一些实施例中，源极金属接触结构312包括硬掩模金属层。源极金属接触结构312可以包括钛、铝、其组合等。
参考图3B，在半导体栅极区311的上部上形成栅极金属接触结构314。在一些实施例中，栅极金属接触结构314可以包括金属结构。例如，金属结构可以包括镍、钯、银、金、其组合等。金属结构可以与半导体栅极区311形成欧姆接触，半导体栅极区可以是p型半导体栅极区。
参考图3C，在用作半导体栅极区311的p型层上形成边缘终端316，以使得器件能够高电压操作。在一些实施例中，p型层还可以连接到源极。
参考图3D，在III族氮化物衬底302的第二侧(即背侧)上形成漏极金属接触结构318。漏极金属接触结构318可以形成到III族氮化物衬底302的欧姆接触。在一些实施例中，漏极金属接触结构318可以包括钛、铝或其组合。在一些实施例中，漏极金属接触结构318还可包括可焊接金属结构(例如银、铅、锡、其组合等)。
图4是例示了用于制造具有扩散栅极层的垂直型FET器件的方法的流程图。提供III族氮化物衬底(402)。在一个实施例中，III族氮化物衬底是具有在大约0.020欧姆-厘米范围内电阻率的N+GaN衬底。在一个实施例中，N+GaN衬底的电阻率可为约0.001欧姆-厘米至0.018欧姆-厘米，优选地小于0.016欧姆-厘米，更优选地小于0.012欧姆-厘米。
方法400还包括：形成第一III族氮化物外延层，例如形成5μm至12μm厚的第一III族氮化物外延层(例如，沉积在III族氮化物衬底上的N-GaN外延层(404))。第一III族氮化物外延层在950℃至1100℃之间的温度下在III族氮化物衬底上外延生长，并且由第一掺杂剂浓度，例如具有大约1×1016原子/cm3的掺杂剂浓度的N型掺杂表征。在一些实施例中，第一III族氮化物外延层是漂移层，该漂移层包括在III族氮化物衬底上的均匀掺杂区(层)和在均匀掺杂区上的渐变掺杂区(层)。在一个实施例中，均匀掺杂区具有约10.5μm的厚度，渐变掺杂区具有约0.3μm的厚度。在一个实施例中，衬底的表面以一定角度从c平面斜切，以促进用于漂移层的高电压操作的高质量外延生长。
方法400还包括：在第一III族氮化物外延层上形成第二III族氮化物外延层(406)。在一个实施例中，第二III族氮化物外延层外延生长在第一III族氮化物外延层上，厚度为大约0.7μm至0.9μm，并且由第二掺杂剂浓度，例如N型掺杂表征。在一些实施例中，第二掺杂剂浓度高于第一掺杂剂浓度。在一个实施例中，第二掺杂剂浓度为约1.3×1017原子/cm3。在一个实施例中，第二III族氮化物外延层具有更高掺杂的表面层(例如，约1×1019原子/cm3至约3×1018原子/cm3)，厚度为30nm至100nm。
方法400还包括：在第二III族氮化物层上形成并图案化硬掩模层(408)。在一些实施例中，硬掩模层可以是电介质材料(例如氮化硅、二氧化硅、氮氧化硅、氮化硅铝等)。电介质材料可以通过LPCVD、PECVD、ALD等沉积。在一些实施例中，硬掩模层是包括第二III族氮化物外延层上的金属层和该金属层上的电介质硬掩模层的复合硬掩模。在一些实施例中，金属层是耐熔金属、耐熔金属合金或耐熔金属氮化物(例如TiN)。可以使用光刻结合RIE工艺来图案化硬掩模层。在一些利用复合硬掩模的实施例中，首先图案化电介质硬掩模层，然后使用图案化电介质硬掩模作为硬掩模来图案化金属层。
方法400还包括：使用图案化硬掩模和蚀刻工艺(例如，RIE工艺)在第二III族氮化物外延层中形成凹陷区(410)。在一个实施例中，蚀刻的凹陷延伸到第一III族氮化物外延层中，以形成由沟槽分开的鳍片。在一个实施例中，蚀刻的凹陷部分地(例如，0.1μm)延伸到在第一III族氮化物外延层顶部的渐变层中。在一个实施例中，蚀刻工艺还包括可各向异性地蚀刻III族氮化物层的湿法蚀刻工艺(例如，在约85℃的温度下使用约25％(重量)的TMAH溶液，持续约30分钟的持续时间)。在另一实施例中，在使用TMAH溶液执行蚀刻步骤之前，还可以执行预清洁(例如使用以2:1体积比的H2SO4：H2O进行2分钟的皮伦尼亚清洁)。
方法400还包括：将扩散掺杂剂材料层施加到鳍片和图案化硬掩模的表面(412)。在一些实施例中，扩散掺杂剂材料层可以包括与鳍片的暴露的III族氮化物表面接触的用p型掺杂剂(例如，Mg、Zn、其组合等)形成的金属层或者用p型掺杂剂(例如，MgO、ZnO、其组合等)形成的金属氧化物层。在一些实施例中，金属或金属氧化物层的厚度为50nm至100nm。在一些实施例中，扩散掺杂剂材料层还可包括布置在金属或金属氧化物层上的第二电介质材料(例如，SiO2、Si3N4等)层。
方法400还包括：执行热处理，以将p型掺杂剂扩散到第一III族氮化物半导体层和第二III族氮化物半导体层的暴露表面中(414)。产生的沟道可以具有鳍片宽度减去两倍扩散深度的宽度。在一些实施例中，热处理可在炉中在900℃至1100℃的温度下进行。在一些实施例中，热处理可在快速热退火炉中在1000℃至1450℃的温度下进行。在一些实施例中，热处理可在高环境压力下(例如，在N2环境中在1GPa下)在具有或不具有保护层的情况下进行。在一些实施例中，加热可以是一系列快速脉冲(例如微波)的结果。
方法400还包括：移除扩散掺杂剂材料(416)。在一些实施例中，使用湿法蚀刻来执行移除。
方法400还包括：移除第二III族氮化物层的顶表面上的图案化硬掩模(418)。在使用复合硬掩模层的一些实施例中，可以移除顶部电介质层，留下金属层。
方法400还包括：在第二III族氮化物层的顶表面上形成源极接触结构(420)。在一些实施例中，金属硬掩模层留在适当位置，并且源极接触结构形成在金属硬掩模层的顶部上。在一些实施例中，使用钛和铝形成源极接触结构。
方法400还包括：在覆盖第一III族氮化物外延层的顶表面的扩散栅极层的暴露表面部分上形成栅极接触结构(422)。栅极接触结构可以包括镍、金、钯、铂、钼等。
由方法400产生的所得结构可呈现各种优点。例如，栅极接触结构可以是凹陷的，这可以允许更厚的金属化。因此，可以减小布线电阻。另外，沟道的一部分可以在第二III族氮化物外延层和第一III族氮化物外延层的蚀刻界面下方延伸，这可以允许更短的鳍片。从光刻尺寸约束开始，并且将栅极扩散到结构中可以导致更窄的沟道，可以以较低的阈值电压夹断。另外，可以将鳍片制造得更宽，这可以降低鳍片的光刻要求。这也可以提高将源极接触与鳍片对准的能力。
另外，对于增强型器件，鳍片宽度可以是很小并且利用轻掺杂。例如，增强型器件可以具有0.5μm的鳍片宽度，掺杂为约1016掺杂剂/cm3。由方法400产生的所得结构可包括0.2μm的鳍片宽度，掺杂为约1017掺杂剂/cm3，阈值电压在0.5V至1.8V的范围内。因此，与常规器件相比，增强型器件的性能可以得到提高。
方法400还包括：在器件有源区的横向边缘处形成p-GaN层的结终端边缘(“边缘终端”)(424)。在一些情况下，p-GaN层连接到栅极，在其它情况下连接到源极。在一些实施例中，该边缘终端使用锥形结来形成。
方法400还包括：通过形成到衬底底侧的金属接触在衬底的底侧形成漏极接触(426)。
应当理解，图4所例示的具体步骤提供了根据本发明实施例的制造具有扩散栅极层的垂直型FET器件的特定方法。根据替代实施例，也可以执行其它步骤顺序。例如，本发明的替代实施例可以以不同的顺序执行上述步骤。而且，图4所例示的各个步骤可以包括多个子步骤，这些子步骤可以以适合于各个步骤的各种顺序来执行。此外，根据特定应用，可以添加或移除额外步骤。本领域普通技术人员可以意识到多种变化、修改和替代。
图5A至图5J是例示了根据本发明的一些实施例的制造扩散栅极垂直型FET的阶段的剖视图。这些阶段可以在图1A至图1E和图2A所例示的阶段之后执行。
参考图5A，施加牺牲平坦化材料520，以填充沟槽并在鳍片上方提供大致平坦的表面。在一些实施例中，牺牲平坦化材料520是充当间隔物结构的聚合物。在一些实施例中，牺牲平坦化材料520是光刻胶。在一些实施例中，牺牲平坦化材料是旋涂玻璃。
参考图5B，可以回蚀(etch back)牺牲平坦化材料520，以暴露鳍片的侧壁上的扩散掺杂剂材料510的一部分。扩散掺杂剂材料510的暴露部分可由回蚀的蚀刻深度予以控制。在回蚀之后，可选择性地移除暴露的扩散掺杂剂材料510。可以用扩散掺杂剂材料510掺杂用于形成沟道的第二III族氮化物层506的仅一部分。这样，可将侧壁上的扩散掺杂剂材料510的高度控制到小于鳍片侧壁高度的高度。这可以降低在沟道与图5G中例示的源极金属接触结构512之间发生短路或高泄漏路径的可能性。
参考图5C，可以移除牺牲平坦化材料520。例如，如果牺牲平坦化材料520是聚合物或光刻胶，则可以使用氧等离子体来移除牺牲平坦化材料520。
参考图5D，可以执行热处理，以将掺杂剂扩散到第一III族氮化物层504和第二III族氮化物层506的暴露表面中。在一些实施例中，热处理可在炉中在900℃至1100℃的温度下进行。在一些实施例中，热处理可在快速热退火炉中在1000℃至1450℃的温度下进行。在一些实施例中，热处理可在高环境压力下(例如，在N2环境中在1GPa下)在具有或不具有保护层的情况下进行。在一些实施例中，加热可以是一系列快速脉冲(例如微波)的结果。
参考图5E，可以移除扩散掺杂剂材料510,以暴露鳍片的表面上的扩散栅极区511，该栅极区是p-GaN扩散栅极区。在一些实施例中，使用湿法蚀刻来执行移除。
参考图5F，可以移除图案化硬掩模508。在一个实施例中，使用湿法或干法蚀刻工艺来移除图案化硬掩模508。在一个实施例中，如果金属层用作图案化硬掩模508的一部分，则金属层留在适当位置，以用作到第二半导体层的接触。
参考图5G，可以在第二III族氮化物层506的上部上形成源极金属接触结构512。换言之，源极金属接触结构512可以形成在鳍片上。在一些实施例中，源极金属接触结构512形成到第二III族氮化物层506的上部的自对准接触。在一些实施例中，源极金属接触结构512包括硬掩模金属层。源极金属接触结构512可以包括钛和铝。
参考图5H，在半导体栅极层的上部上形成栅极金属接触结构514。在一些实施例中，栅极金属接触结构514可以包括金属结构。例如，金属结构可以包括镍、钯、银、金、其组合等。金属结构可以与p型半导体栅极层形成欧姆接触。
参考图5I，在半导体栅极层上形成边缘终端516，以能够实现器件的高电压操作。
参考图5J，在III族氮化物衬底502的第二侧上形成漏极金属接触结构518。漏极金属接触结构518可以形成到III族氮化物衬底502的欧姆接触。在一些实施例中，漏极金属接触结构318可以包括钛、铝或其组合。在一些实施例中，漏极金属接触结构518还可包括可焊接金属结构(例如银、铅、锡、其组合等)。鳍片宽度在图5J中表示为Wfin，其大于表示为Wch的沟道宽度。这是因为扩散掺杂剂材料510扩散到鳍片中并且使沟道变窄。
图6是例示了根据本发明的一些实施例的用于制造扩散栅极垂直型FET的方法的流程图。提供III族氮化物衬底(602)。在一个实施例中，III族氮化物衬底是具有在大约0.020欧姆-厘米范围内的电阻率的N+GaN衬底。在一个实施例中，N+GaN衬底的电阻率可为约0.001欧姆-厘米至0.018欧姆-厘米，优选地小于0.016欧姆-厘米，更优选地小于0.012欧姆-厘米。
方法600还包括：形成第一III族氮化物外延层，例如5μm至12μm厚的第一III族氮化物外延层(例如，沉积在III族氮化物衬底上的N-GaN外延层(604))。第一III族氮化物外延层在950℃至1100℃之间的温度下在III族氮化物衬底上外延生长，并且由第一掺杂剂浓度，例如具有大约1×1016原子/cm3的掺杂剂浓度的N型掺杂表征。在一些实施例中，第一III族氮化物外延层是漂移层，该漂移层包括在III族氮化物衬底上的均匀掺杂区(层)和在均匀掺杂区上的渐变掺杂区(层)。在一个实施例中，均匀掺杂区具有约10.5μm的厚度，渐变掺杂区具有约0.3μm的厚度。在一个实施例中，衬底的表面以一定角度从c平面斜切，以促进用于漂移层的高电压操作的高质量外延生长。
方法600还包括：在第一III族氮化物外延层上形成第二III族氮化物外延层(606)。在一个实施例中，第二III族氮化物外延层外延生长在第一III族氮化物外延层上，厚度为大约0.7μm至0.9μm，并且由第二掺杂剂浓度，例如N型掺杂表征。在一些实施例中，第二掺杂剂浓度高于第一掺杂剂浓度。在一个实施例中，第二掺杂剂浓度为约1.3×1017原子/cm3。在一个实施例中，第二III族氮化物外延层具有更高掺杂的表面层(例如，约1×1019原子/cm3至约3×1018原子/cm3)，厚度为30nm至100nm。
方法600还包括：在第二III族氮化物层上形成并图案化硬掩模层(608)。在一些实施例中，硬掩模层可以是电介质材料(例如氮化硅、二氧化硅、氮氧化硅、氮化硅铝等)。电介质材料可以通过LPCVD、PECVD、ALD等沉积。在一些实施例中，硬掩模层是包括第二III族氮化物外延层上的金属层和金属层上的电介质硬掩模层的复合硬掩模。在一些实施例中，金属层是耐熔金属、耐熔金属合金或耐熔金属氮化物(例如TiN)。硬掩模层可以使用光刻结合RIE工艺来图案化。在一些利用复合硬掩模的实施例中，首先图案化电介质硬掩模层，然后使用图案化电介质硬掩模作为硬掩模来图案化金属层。
方法600还包括：使用图案化硬掩模通过蚀刻工艺(例如，RIE工艺)在第二III族氮化物外延层中形成凹陷区(610)。在一个实施例中，蚀刻的凹陷延伸到第一III族氮化物外延层中，以限定由沟槽分开的鳍片。在一个实施例中，蚀刻的凹陷部分地(例如，0.1μm)延伸到在第一III族氮化物外延层顶部的渐变层中。
方法600还包括：将扩散掺杂剂材料层施加到鳍片和图案化硬掩模的表面(612)。在一些实施例中，扩散掺杂剂材料层可以包括与鳍片的暴露的III族氮化物表面接触的用p型掺杂剂(例如，Mg、Zn、其组合等)形成的金属层或者用p型掺杂剂(例如，MgO、ZnO、其组合等)形成的金属氧化物层。在一些实施例中，金属或金属氧化物层的厚度为50nm至100nm。在一些实施例中，扩散掺杂剂材料层还可包括布置在金属或金属氧化物层上的第二电介质材料(例如，SiO2、Si3N4等)层。
方法600还包括：施加牺牲平坦化材料(614)，以填充沟槽并在鳍片上方提供大致平坦的表面。在一些实施例中，牺牲平坦化材料是聚合物。在一些实施例中，牺牲平坦化材料是光刻胶。在一些实施例中，牺牲平坦化材料是旋涂玻璃。
方法600还包括：回蚀牺牲平坦化材料(616)，以暴露鳍片的侧壁上的扩散掺杂剂材料的一部分。扩散掺杂剂材料的暴露部分可由回蚀的蚀刻深度予以控制。在回蚀之后，可选择性地移除暴露的扩散掺杂剂材料(616)。这样，可将侧壁上的扩散掺杂剂材料的高度控制到小于鳍片侧壁高度的高度。
方法600还包括：移除牺牲平坦化材料(618)。例如，如果牺牲平坦化材料是聚合物或光刻胶，则可以使用氧等离子体来移除牺牲平坦化材料。
方法600还包括：执行热处理，以将p型掺杂剂扩散到第一III族氮化物半导体层和第二III族氮化物半导体层的暴露表面中(620)。在一些实施例中，热处理可在炉中在900℃至1100℃的温度下进行。在一些实施例中，热处理可在快速热退火炉中在1000℃至1450℃的温度下进行。在一些实施例中，热处理可在高环境压力下(例如，在N2环境中在1GPa下)在具有或不具有保护层的情况下进行。在一些实施例中，加热可以是一系列快速脉冲(例如微波)的结果。
方法600还包括：移除扩散掺杂剂材料(622)。在一些实施例中，使用湿法蚀刻来执行移除。
方法600还包括：移除第二III族氮化物层的顶表面上的图案化硬掩模(624)。在使用复合硬掩模层的一些实施例中，可以移除顶部电介质层，留下金属层。
方法600还包括：在第二III族氮化物层的顶表面上形成源极接触结构(626)。在一些实施例中，金属硬掩模层留在适当位置，并且源极接触结构形成在金属硬掩模层的顶部上。在一些实施例中，使用钛和铝形成源极接触结构。
方法600还包括：在覆盖第一III族氮化物外延层的顶表面的扩散栅极层的暴露表面部分上形成栅极接触结构(628)。栅极接触结构可以包括镍、金、钯、铂、钼等。
方法600还包括：在器件有源区的横向边缘处形成p-GaN层的结终端边缘(“边缘终端”)(630)。在一些情况下，p-GaN层连接到栅极，在其它情况下连接到源极。在一些实施例中，该边缘终端使用锥形结来形成。
方法600还包括：通过形成到衬底的底侧的金属接触在衬底的底侧形成漏极接触(632)。
应当理解，图6所例示的具体步骤提供了根据本发明实施例的制造具有扩散栅极层的垂直型FET器件的特定方法。根据替代实施例，也可以执行其它步骤顺序。例如，本发明的替代实施例可以以不同的顺序执行上述步骤。而且，图6所例示的各个步骤可以包括多个子步骤，这些子步骤可以以适合于各个步骤的各种顺序来执行。此外，根据特定应用，可以添加或移除额外步骤。本领域普通技术人员将认识到许多变更、修改和替换。
图7A至图7E是例示了根据本发明的一些实施例的在垂直型FET的鳍片上形成共形层的阶段的剖视图。这些阶段可以在图1A至图1E所例示的阶段之后执行。
参考图7A，可以将牺牲涂层722施加到鳍片、沟槽和图案化硬掩模708的表面。牺牲涂层722可以比图案化硬掩模708的高度更厚，并且可以在鳍片上方形成大致平坦的表面。在一些实施例中，牺牲涂层722是旋涂玻璃。在一些实施例中，牺牲涂层722是沉积的电介质(例如二氧化硅)。在一些实施例中，电介质通过PECVD来沉积。在一些实施例中，牺牲涂层722的顶表面在图案化硬掩模708的顶表面上方1μm至2μm。
参考图7B，可以回蚀牺牲涂层722，以暴露图案化硬掩模708和在第二III族氮化物层706中形成的鳍片的侧壁的一部分。侧壁的暴露部分的程度可通过控制回蚀的程度(例如，通过控制蚀刻的时间)来控制。在一些实施例中，蚀刻工艺使用含氟等离子体来执行。
参考图7C，可以在图案化硬掩模708、鳍片的侧壁的暴露部分和牺牲涂层722上沉积电介质层724。在一些实施例中，电介质层724是氮化硅、氮化硅铝或氮化铝中的一者。在一个实施例中，电介质层724约为100nm厚。在一些实施例中，电介质层724通过PECVD、LPCVD或ALD中的一者来沉积。
参考图7D，可以使用定向蚀刻来从图案化硬掩模708的顶表面和牺牲涂层722的顶表面移除电介质层724。电介质间隔物留在图案化硬掩模708的侧壁和鳍片的侧壁的一部分上。在一个实施例中，定向蚀刻使用RIE工艺来执行。在一个实施例中，定向蚀刻使用含氟等离子体。在一个实施例中，定向蚀刻使用含氯等离子体。在另一实施例中，定向蚀刻使用含氟等离子体。
参考图7E，移除牺牲涂层722，以暴露鳍片的侧壁的下部、沟槽和在沟槽底部处的第一III族氮化物层704的顶表面。在一个实施例中，牺牲涂层722使用湿法蚀刻工艺来移除。
图8A至图8C是例示了根据本发明的一些实施例的通过固相扩散制造扩散栅极垂直型FET的阶段的剖视图。这些阶段可以在图7A至图7E所例示的阶段之后执行。
参考图8A，可以在鳍片、沟槽和图案化硬掩模808的暴露表面上形成掺杂剂扩散层810。在一些实施例中，掺杂剂扩散层810与暴露表面共形。在一些实施例中，掺杂剂扩散层810可以是金属材料(例如镁、锌、其组合等)。在一些实施例中，掺杂剂扩散层810可以是金属氧化物材料(例如氧化镁、氧化锌、其组合等)。在一些实施例中，掺杂剂扩散层810还包括布置在金属或金属氧化物材料上的电介质材料(例如氮化硅、二氧化硅、氮化硅铝等)。材料层可以通过LPCVD、PECVD、物理气相沉积(Physical Vapor Deposition，PVD)、ALD等来沉积。在一些实施例中，金属或金属氧化物材料具有50nm至100nm的厚度。在一些实施例中，电介质材料具有50nm至150nm的厚度。
参考图8B，可以执行热扩散工艺，以将p型掺杂剂扩散到第一III族氮化物层804和第二III族氮化物层806的暴露表面中，以形成扩散p-GaN栅极层。第一III族氮化物层804可以耦合到III族氮化物衬底802。在一些实施例中，可在炉中在900℃至1100℃的温度下进行热处理。在一些实施例中，可在快速热退火炉中在1000℃至1450℃的温度下进行热处理。在一些实施例中，热处理可在高环境压力下(例如，在N2环境中在1GPa下)进行。在一些实施例中，加热可以是一系列快速脉冲(例如微波)的结果。在一些实施例中，扩散p-GaN栅极层的结深在25nm至50nm之间。在一些实施例中，扩散p-GaN栅极层的结深在50nm至100nm之间。在一个实施例中，在扩散掺杂剂材料与III族氮化物半导体层之间的界面处的掺杂剂冶金浓度为1×1019原子/cm3至3×1019原子/cm3。
参考图8C，可移除掺杂剂扩散层810，以暴露鳍片和沟槽表面上的栅极区811(例如扩散p-GaN栅极层)。在一些实施例中，通过湿法蚀刻工艺来移除掺杂剂扩散层810。这导致与使用扩散掺杂剂材料510的回蚀的图5D所示的结构类似的结构。然而，电介质间隔物724’保留在栅极区811上方。电介质间隔物724’可以充当防止器件短路的间隔结构。
图5F至图5J所例示的阶段可以在图8C所例示的阶段之后执行。因此，可以使用工艺流程来产生图5J所例示的结构，该工艺流程利用扩散掺杂剂层结合关于图5A至图5J例示的牺牲平坦化材料520或关于图8A至图8C例示的电介质间隔物724’。
图9是例示了根据本发明的一些实施例的用于通过固相扩散制造扩散栅极垂直型FET的方法的流程图。提供III族氮化物衬底(902)。在一个实施例中，III族氮化物衬底是具有在大约0.020欧姆-厘米范围内电阻率的N+GaN衬底。在一个实施例中，N+GaN衬底的电阻率可为约0.001欧姆-厘米至0.018欧姆-厘米，优选地小于0.016欧姆-厘米，更优选地小于0.012欧姆-厘米。
方法900还包括：形成第一III族氮化物外延层，例如5μm至12μm厚的第一III族氮化物外延层(例如，沉积在III族氮化物衬底上的N-GaN外延层(904))。第一III族氮化物外延层在950℃至1100℃之间的温度下在III族氮化物衬底上外延生长，并且由第一掺杂剂浓度，例如具有大约1×1016原子/cm3的掺杂剂浓度的N型掺杂表征。在一些实施例中，第一III族氮化物外延层是漂移层，该漂移层包括在III族氮化物衬底上的均匀掺杂区(层)和在均匀掺杂区上的渐变掺杂区(层)。在一个实施例中，均匀掺杂区具有约10.5μm的厚度，渐变掺杂区具有约0.3μm的厚度。在一个实施例中，衬底的表面以一定角度从c平面斜切，以促进用于漂移层的高电压操作的高质量外延生长。
方法900还包括：在第一III族氮化物外延层上形成第二III族氮化物外延层(906)。在一个实施例中，第二III族氮化物外延层外延生长在第一III族氮化物外延层上，厚度为大约0.7μm至0.9μm，并且由第二掺杂剂浓度，例如N型掺杂表征。在一些实施例中，第二掺杂剂浓度高于第一掺杂剂浓度。在一个实施例中，第二掺杂剂浓度为约1.3×1017原子/cm3。在一个实施例中，第二III族氮化物外延层具有更高掺杂的表面层(例如，约1×1019原子/cm3至约3×1018原子/cm3)，厚度为30-100nm。
方法900还包括：在第二III族氮化物层上形成并图案化硬掩模层(908)。在一些实施例中，硬掩模层可以是电介质材料(例如氮化硅、二氧化硅、氮氧化硅、氮化硅铝等)。电介质材料可以通过LPCVD、PECVD、ALD等沉积。在一些实施例中，硬掩模层是包括第二III族氮化物外延层上的金属层和金属层上的电介质硬掩模层的复合硬掩模。在一些实施例中，金属层是耐熔金属、耐熔金属合金或耐熔金属氮化物(例如TiN)。硬掩模层可以使用光刻结合RIE工艺来图案化。在一些利用复合硬掩模的实施例中，首先图案化电介质硬掩模层，然后使用图案化电介质硬掩模作为硬掩模来图案化金属层。
方法900还包括：使用图案化硬掩模通过蚀刻工艺(例如，RIE工艺)在第二III族氮化物外延层中形成凹陷区(910)，以形成由沟槽分开的鳍片。在一个实施例中，蚀刻的凹陷延伸到第一III族氮化物外延层中。在一个实施例中，蚀刻的凹陷部分地(例如，0.1μm)延伸到在第一III族氮化物外延层顶部的渐变层中。
方法900还包括：将牺牲涂层施加到鳍片和图案化硬掩模的表面(912)，以产生大致平坦的表面。在一些实施例中，牺牲涂层是旋涂玻璃。在一些实施例中，牺牲涂层是二氧化硅。在一些实施例中，牺牲涂层使用PECVD来沉积。在一些实施例中，牺牲涂层的顶表面在图案化硬掩模的顶表面上方1μm至2μm。
方法900还包括：回蚀牺牲涂层，以暴露图案化硬掩模和鳍片的侧壁的一部分(914)。在一些实施例中，使用含氟等离子体来执行蚀刻。
方法900还包括：在图案化硬掩模、鳍片侧壁和牺牲涂层的暴露表面上沉积共形电介质层(916)。在一些实施例中，共形电介质层是氮化硅、氮化硅铝或氮化铝中的一者。在一些实施例中，通过PECVD、LPCVD，或ALD中的一者来沉积共形电介质层。
方法900还包括：对共形电介质层执行定向(各向异性)蚀刻(918)，以在图案化硬掩模的侧壁和鳍片侧壁的一部分上留下“间隔”层。在一些实施例中，使用RIE工艺来执行定向蚀刻。
方法900还包括：移除牺牲涂层(920)，以暴露鳍片侧壁和沟槽底部区域的剩余部分。在一些实施例中，使用湿法蚀刻来移除牺牲涂层。
方法900还包括：将扩散掺杂剂材料层施加到鳍片和图案化硬掩模的表面(922)。在一些实施例中，扩散掺杂剂材料层可以包括与鳍片的暴露的III族氮化物表面接触的用p型掺杂剂(例如，Mg、Zn、其组合等)形成的金属层或者用p型掺杂剂(例如，MgO、ZnO、其组合等)形成的金属氧化物层。在一些实施例中，金属或金属氧化物层的厚度为50-100nm。在一些实施例中，扩散掺杂剂材料层还可包括布置在金属或金属氧化物层上的第二电介质材料(例如，SiO2、Si3N4等)层。
方法900还包括：执行热处理，以将p型掺杂剂扩散到第一III族氮化物半导体层和第二III族氮化物半导体层的暴露表面中(924)。在一些实施例中，热处理可在炉中在900℃至1100℃的温度下进行。在一些实施例中，热处理可在快速热退火炉中在1000℃至1450℃的温度下进行。在一些实施例中，热处理可在高环境压力下(例如，在N2环境中在1GPa下)进行。在一些实施例中，加热可以是一系列快速脉冲(例如微波)的结果。
方法900还包括：移除扩散掺杂剂材料(926)。在一些实施例中，使用湿法蚀刻来执行移除。
方法900还包括：移除第二III族氮化物层的顶表面上的图案化硬掩模(928)。可选地，也可以移除间隔物。在使用复合硬掩模层的一些实施例中，可以移除顶部电介质层，留下金属层。
方法900还包括：在第二III族氮化物层的顶表面上形成源极接触结构(930)。在一些实施例中，金属硬掩模层留在适当位置，并且源极接触结构形成在金属硬掩模层的顶部上。在一些实施例中，源极接触结构使用钛和铝形成。
方法900还包括：在覆盖第一III族氮化物外延层的顶表面的扩散栅极层的暴露表面部分上形成栅极接触结构(932)。栅极接触结构可以包括镍、金、钯、铂、钼等。
方法900还包括：在器件有源区的横向边缘处形成p-GaN层的结终端边缘(“边缘终端”)(934)。在一些情况下，p-GaN层连接到栅极，在其它情况下连接到源极。在一些实施例中，该边缘终端使用锥形结来形成。
方法900还包括：通过形成到衬底的底侧的金属接触来在衬底的底侧形成漏极接触(936)。
应当理解，图9所例示的具体步骤提供了根据本发明实施例的制造具有扩散栅极层的垂直型FET器件的特定方法。根据替代实施例，也可以执行其它步骤顺序。例如，本发明的替代实施例可以以不同的顺序执行上述步骤。而且，图9所例示的各个步骤可以包括多个子步骤，这些子步骤可以以适合于各个步骤的各种顺序来执行。此外，根据特定应用，可以添加或移除额外步骤。本领域普通技术人员将认识到许多变更、修改和替换。
图10是例示了根据本发明的一些实施例的通过气相扩散制造扩散栅极垂直型FET的剖视图。这些阶段可以在图7A至图7E所例示的阶段之后执行。
参考图10，可以将III族氮化物衬底1002和第一III族氮化物层1004的结构暴露于包含气态p型掺杂剂前体(precursor)的环境，以使用扩散形成掺杂的p-GaN栅极层1026。在一些实施例中，p型掺杂剂前体气体是例如在金属有机化学气相沉积(MetallorganicChemical Vapor Deposition，MOCVD)反应器中的富含氨的环境中、在950℃至1150℃之间的温度和在100mTorr(毫托)至1个大气压之间的压力下的双环戊二烯基镁(bis-cyclo-penta-dienyl-magnesium)。在一些实施例中，扩散结深在50nm至100nm之间。在一些实施例中，p型掺杂剂的峰值浓度在5×1018至3×1019原子/cm3之间。
图5F至图5J所例示的阶段可以在图10所例示的阶段之后执行。
图11是例示了根据本发明的一些实施例的用于通过气相扩散制造扩散栅极垂直型FET的方法的流程图。提供III族氮化物衬底(1102)。在一个实施例中，III族氮化物衬底是具有在大约0.020欧姆-厘米范围内的电阻率的N+GaN衬底。在一个实施例中，N+GaN衬底的电阻率可为约0.001欧姆-厘米至0.018欧姆-厘米，优选地小于0.016欧姆-厘米，更优选地小于0.012欧姆-厘米。
方法1100还包括：形成第一III族氮化物外延层，例如形成5μm至12μm厚的第一III族氮化物外延层(例如，沉积在III族氮化物衬底上的N-GaN外延层(1104))。第一III族氮化物外延层在950℃至1100℃之间的温度下在III族氮化物衬底上外延生长，并且由第一掺杂剂浓度，例如具有大约1×1016原子/cm3的掺杂剂浓度的N型掺杂表征。在一些实施例中，第一III族氮化物外延层是漂移层，包括在III族氮化物衬底上的均匀掺杂区(层)和在均匀掺杂区上的渐变掺杂区(层)。在一个实施例中，均匀掺杂区具有约10.5μm的厚度，渐变掺杂区具有约0.3μm的厚度。在一个实施例中，衬底的表面以一定角度从c平面斜切，以促进用于漂移层的高电压操作的高质量外延生长。
方法1100还包括：在第一III族氮化物外延层上形成第二III族氮化物外延层(1106)。在一个实施例中，第二III族氮化物外延层外延生长在第一III族氮化物外延层上，厚度为大约0.7μm至0.9μm，并且由第二掺杂剂浓度，例如N型掺杂表征。在一些实施例中，第二掺杂剂浓度高于第一掺杂剂浓度。在一个实施例中，第二掺杂剂浓度为约1.3×1017原子/cm3。在一个实施例中，第二III族氮化物外延层具有更高掺杂的表面层(例如，约1×1019原子/cm3至约3×1018原子/cm3)，厚度为30nm至100nm。
方法1100还包括：在第二III族氮化物层上形成并图案化硬掩模层(1108)。在一些实施例中，硬掩模层可以是电介质材料(例如氮化硅、二氧化硅、氮氧化硅、氮化硅铝等)。电介质材料可以通过LPCVD、PECVD、ALD等沉积。在一些实施例中，硬掩模层是包括第二III族氮化物外延层上的金属层和金属层上的电介质硬掩模层的复合硬掩模。在一些实施例中，金属层是耐熔金属、耐熔金属合金或耐熔金属氮化物(例如TiN)。硬掩模层可以使用光刻结合RIE工艺来图案化。在一些利用复合硬掩模的实施例中，首先图案化电介质硬掩模层，然后使用图案化电介质硬掩模作为硬掩模来图案化金属层。
方法1100还包括：使用图案化硬掩模通过蚀刻工艺(例如，RIE工艺)在第二III族氮化物外延层中形成凹陷区(1110)，以形成由沟槽分开的鳍片。在一个实施例中，蚀刻的凹陷延伸到第一III族氮化物外延层中。在一个实施例中，蚀刻的凹陷部分地(例如，0.1μm)延伸到在第一III族氮化物外延层顶部的渐变层中。
方法1100还包括：将牺牲涂层施加到鳍片和图案化硬掩模的表面(1112)，以产生大致平坦的表面。在一些实施例中，牺牲涂层是旋涂玻璃。在一些实施例中，牺牲涂层是二氧化硅。在一些实施例中，牺牲涂层使用PECVD来沉积。在一些实施例中，牺牲涂层的顶表面在图案化硬掩模的顶表面上方1μm至2μm。
方法1100还包括：回蚀牺牲涂层，以暴露图案化硬掩模和鳍片的侧壁的一部分(1114)。在一些实施例中，蚀刻使用含氟等离子体来执行。
方法1100还包括：在图案化硬掩模、鳍片侧壁和牺牲涂层的暴露表面上沉积共形电介质层(1116)。在一些实施例中，共形电介质层是氮化硅、氮化硅铝或氮化铝中的一者。在一些实施例中，共形电介质层通过PECVD、LPCVD，或ALD中的一者来沉积。
方法1100还包括：对共形电介质层执行定向(各向异性)蚀刻(1118)，以在图案化硬掩模的侧壁和鳍片侧壁的一部分上留下“间隔”层。在一些实施例中，定向蚀刻使用RIE工艺来执行。
方法1100还包括：移除牺牲涂层(1120)，以暴露鳍片侧壁和沟槽底部区域的剩余部分。在一些实施例中，使用湿法蚀刻来移除牺牲涂层。
方法1100还包括：将结构暴露于包含气态p型掺杂剂前体的环境，以使用扩散形成掺杂的p-GaN栅极层(1122)。在一些实施例中，p型掺杂剂前体气体是例如在MOCVD反应器中的富含氨的环境中、在950℃至1150℃之间的温度和在100mTorr至1个大气压之间的压力下的双环戊二烯基镁。在一些实施例中，扩散结深在50至100nm之间。在一些实施例中，p型掺杂剂的峰值浓度在5×1018至3×1019原子/cm3之间。
方法1100还包括：移除第二III族氮化物层的顶表面上的图案化硬掩模(1124)。可选地，也可以移除电介质间隔物。在使用复合硬掩模层的一些实施例中，可以移除顶部电介质层，留下金属层。
方法1100还包括：在第二III族氮化物层的顶表面上形成源极接触结构(1126)。在一些实施例中，金属硬掩模层留在适当位置，并且源极接触结构形成在金属硬掩模层的顶部上。在一些实施例中，源极接触结构使用钛和铝形成。
方法1100还包括：在覆盖第一III族氮化物外延层的顶表面的扩散栅极层的暴露表面部分上形成栅极接触结构(1128)。栅极接触结构可以包括镍、金、钯、铂、钼等。
方法1100还包括：在器件有源区的横向边缘处形成p-GaN层的结终端边缘(“边缘终端”)(1130)。在一些情况下，p-GaN层连接到栅极，在其它情况下连接到源极。在一些实施例中，使用锥形结来形成该边缘终端。
方法1100还包括：通过形成到衬底的底侧的金属接触在衬底的底侧形成漏极接触(1132)。
应当理解，图11所例示的具体步骤提供了根据本发明实施例的制造具有扩散栅极层的垂直型FET器件的特定方法。根据替代实施例，也可以执行其它步骤顺序。例如，本发明的替代实施例可以以不同的顺序执行上述步骤。而且，图11所例示的各个步骤可以包括多个子步骤，这些子步骤可以以适合于各个步骤的各种顺序来执行。此外，根据特定应用，可以添加或移除额外步骤。本领域普通技术人员可以意识到多种变化、修改和替代。
图12A至图12E是例示了根据本发明的一些实施例的制造注入栅极垂直型FET的示例的剖视图。这些阶段可以在图1A至图1E所例示的阶段之后执行。
在图12A至图12B中，可以将p型掺杂剂原子1228离子注入到鳍片中的第一III族氮化物层1204和第二III族氮化物层1206的暴露表面中。第一III族氮化物层1204可以耦合到III族氮化物衬底1202。在一些实施例中，注入相对于沟槽底部的水平表面的法线以多个角度执行，以注入沟槽的不同侧壁区域。注入角度可以影响第一III族氮化物层1204和第二III族氮化物层1206中的p型掺杂剂原子1228的深度。在一些实施例中，p型掺杂剂原子1228包括Mg、Be、Zn或Ca。在一些实施例中，p型掺杂剂原子1228被注入到鳍片侧壁中50nm至100nm的深度。在一些实施例中，注入的p型掺杂剂原子1228的峰值浓度在1×1018原子/cm3至3×1019原子/cm3之间。
参考图12C，可以在鳍片、沟槽和图案化硬掩模1208的暴露表面上沉积保护层1230。保护层1230可以防止GaN在高于1000℃的温度下分解成富含镓的表面。在一些实施例中，保护层1230为电介质材料(例如氮化硅、二氧化硅、氮化硅铝等)。保护层1230可以通过LPCVD、PECVD、MOCVD、PVD、ALD等来沉积。在一些实施例中，保护层1230具有50nm至150nm之间的厚度。在一些实施例中，保护层1230与沟槽、鳍片和图案化硬掩模1208的表面共形。
参考图12D，执行热扩散工艺，以激活注入的p型掺杂剂原子1228，从而形成栅极区1229(例如p-GaN栅极区)。在一些实施例中，可在炉中在1000℃至1200℃的温度下进行热处理。在一些实施例中，可在快速热退火炉中在1000℃至1450℃的温度下进行热处理。在一些实施例中，可在高环境压力下(例如，在N2环境中在1GPa下)在具有或不具有保护层的情况下进行热处理。在一些实施例中，加热可以是一系列快速脉冲(例如微波)的结果。
参考图12E，可移除保护层1230，以暴露鳍片和沟槽表面上的栅极区1229。在一些实施例中，通过湿法蚀刻工艺来移除保护层1230。
图3A至图3D所例示的阶段可以在图12E之后执行，以完成注入栅极垂直型FET。
图13是例示了根据本发明的一些实施例的用于制造注入栅极垂直型FET的方法的流程图。提供III族氮化物衬底(1302)。在一个实施例中，III族氮化物衬底是具有在大约0.020欧姆-厘米范围内的电阻率的N+GaN衬底。在一个实施例中，N+GaN衬底的电阻率可为约0.001欧姆-厘米至0.018欧姆-厘米，优选地小于0.016欧姆-厘米，更优选地小于0.012欧姆-厘米。
方法1300还包括：形成第一III族氮化物外延层，例如5μm至12μm厚的第一III族氮化物外延层(例如，沉积在III族氮化物衬底上的N-GaN外延层(1304))。第一III族氮化物外延层在950℃至1100℃之间的温度下在III族氮化物衬底上外延生长，并且由第一掺杂剂浓度，例如具有大约1×1016原子/cm3的掺杂剂浓度的N型掺杂表征。在一些实施例中，第一III族氮化物外延层是漂移层，包括在III族氮化物衬底上的均匀掺杂区(层)和在均匀掺杂区上的渐变掺杂区(层)。在一个实施例中，均匀掺杂区具有约10.5μm的厚度，渐变掺杂区具有约0.3μm的厚度。在一个实施例中，衬底的表面以一定角度从c平面斜切，以促进用于漂移层的高电压操作的高质量外延生长。
方法1300还包括：在第一III族氮化物外延层上形成第二III族氮化物外延层(1306)。在一个实施例中，第二III族氮化物外延层外延生长在第一III族氮化物外延层上，厚度为大约0.7μm至约0.9μm，并且由第二掺杂剂浓度，例如N型掺杂表征。在一些实施例中，第二掺杂剂浓度高于第一掺杂剂浓度。在一个实施例中，第二掺杂剂浓度为约1.3×1017原子/cm3。在一个实施例中，第二III族氮化物外延层具有更高掺杂的表面层(例如，约1×1019原子/cm3至约3×1018原子/cm3)，厚度为30nm至100nm。
方法1300还包括：在第二III族氮化物层上形成并图案化硬掩模层(1308)。在一些实施例中，硬掩模层可以是电介质材料(例如氮化硅、二氧化硅、氮氧化硅、氮化硅铝等)。电介质材料可以通过LPCVD、PECVD、ALD等沉积。在一些实施例中，硬掩模层是包括第二III族氮化物外延层上的金属层和金属层上的电介质硬掩模层的复合硬掩模。在一些实施例中，金属层是耐熔金属、耐熔金属合金或耐熔金属氮化物(例如TiN)。硬掩模层可以使用光刻结合RIE工艺来图案化。在一些利用复合硬掩模的实施例中，首先图案化电介质硬掩模层，然后使用图案化电介质硬掩模作为硬掩模来图案化金属层。
方法1300还包括：使用图案化硬掩模通过蚀刻工艺(例如，RIE工艺)在第二III族氮化物外延层中形成凹陷区(1310)，以形成由沟槽分开的鳍片。在一个实施例中，蚀刻的凹陷延伸到第一III族氮化物外延层中。在一个实施例中，蚀刻的凹陷部分地(例如，0.1μm)延伸到在第一III族氮化物外延层顶部的渐变层中。
方法1300还包括：将p型掺杂剂材料注入到鳍片的表面中(1312)。在一些实施例中，注入的掺杂剂是Mg、Zn、Be、Ca、其组合等。在一些实施例中，注入以多个倾斜角度执行，以允许注入到鳍片侧壁的所有暴露表面中。在一些实施例中，掺杂剂材料被注入到50nm至100nm的深度。
方法1300还包括：沉积保护层，以封装注入的表面(1314)。在一些实施例中，保护层是电介质(例如，氮化硅、氮化铝、氮化硅铝等)。在一些实施例中，保护层具有50nm至100nm的厚度。
方法1300还包括：执行热处理，以激活注入的p型掺杂剂(1316)。在一些实施例中，可在炉中在1000℃至1200℃的温度下进行热处理。在一些实施例中，可在快速热退火炉中在1000℃至1450℃的温度下进行热处理。在一些实施例中，可在高环境压力下(例如，在N2环境中在1GPa下)在具有或不具有保护层的情况下进行热处理。在一些实施例中，加热可以是一系列快速脉冲(例如微波)的结果。
方法1300还包括：移除保护层(1318)。在一些实施例中，使用湿法蚀刻来执移除行。
方法1300还包括：在第二III族氮化物层的顶表面上形成源极接触结构(1320)。在一些实施例中，金属硬掩模层留在适当位置，并且源极接触结构形成在金属硬掩模层的顶部上。在一些实施例中，源极接触结构使用钛和铝形成。
方法1300还包括：在覆盖第一III族氮化物外延层的顶表面的注入栅极层的暴露表面部分上形成栅极接触结构(1322)。栅极接触结构可以包括镍、金、钯、铂、钼等。
方法1300还包括：在器件有源区的横向边缘处形成p-GaN层的结终端边缘(“边缘终端”)(1324)。在一些情况下，p-GaN层连接到栅极，在其它情况下连接到源极。在一些实施例中，使用锥形结来形成该边缘终端。在一些实施例中，注入区可用于形成边缘终端结构。
方法1300还包括：通过形成到衬底的底侧的金属接触在衬底的底侧形成漏极接触(1326)。
应当理解，图13所例示的具体步骤提供了根据本发明实施例的制造具有注入栅极层的垂直型FET器件的特定方法。根据替代实施例，也可以执行其它步骤顺序。例如，本发明的替代实施例可以以不同的顺序执行上述步骤。而且，图13所例示的各个步骤可以包括多个子步骤，这些子步骤可以以适合于各个步骤的各种顺序来执行。此外，根据特定应用，可以添加或移除额外步骤。本领域普通技术人员可以意识到多种变化、修改和替代。
图14A至图14B是例示了根据本发明的一些实施例的制造注入栅极垂直型FET的另一示例的剖视图。这些阶段可以在图7A至图7E所例示的阶段之后执行。
在图14A至图14B中，可以将p型掺杂剂原子1428离子注入到鳍片中的第一III族氮化物层1404和第二III族氮化物层1406的暴露表面中。第一III族氮化物层1404可以耦合到III族氮化物衬底1402。在一些实施例中，注入相对于沟槽底部的水平表面的法线以多个角度执行，以注入鳍片的不同侧壁区域。在一些实施例中，p型掺杂剂原子1428包括Mg、Be、Zn或Ca。在一些实施例中，p型掺杂剂原子1428被注入到鳍片侧壁中50nm至100nm的深度。在一些实施例中，注入的p型掺杂剂原子1428的峰值浓度在1×1018至3×1019原子/cm3之间。
可以在图14A至图14B所例示的阶段之后执行图12C至图12E和图3A至图3D所例示的阶段。
图15是例示了根据本发明的一些实施例的用于制造注入栅极垂直型FET的另一方法的流程图。提供III族氮化物衬底(1502)。在一个实施例中，III族氮化物衬底是具有在大约0.020欧姆-厘米范围内的电阻率的N+GaN衬底。在一个实施例中，N+GaN衬底的电阻率可为约0.001欧姆-厘米至0.018欧姆-厘米，优选地小于0.016欧姆-厘米，更优选地小于0.012欧姆-厘米。
方法1500还包括：形成第一III族氮化物外延层，例如形成5μm至12μm厚的第一III族氮化物外延层(例如，沉积在III族氮化物衬底上的N-GaN外延层(1504))。第一III族氮化物外延层在950℃至1100℃之间的温度下在III族氮化物衬底上外延生长，并且由第一掺杂剂浓度，例如具有大约1×1016原子/cm3的掺杂剂浓度的N型掺杂表征。在一些实施例中，第一III族氮化物外延层是漂移层，包括在III族氮化物衬底上的均匀掺杂区(层)和在均匀掺杂区上的渐变掺杂区(层)。在一个实施例中，均匀掺杂区具有约10.5μm的厚度，渐变掺杂区具有约0.3μm的厚度。在一个实施例中，衬底的表面以一定角度从c平面斜切，以促进用于漂移层的高电压操作的高质量外延生长。
方法1500还包括：在第一III族氮化物外延层上形成第二III族氮化物外延层(1506)。在一个实施例中，第二III族氮化物外延层外延生长在第一III族氮化物外延层上，厚度为大约0.7μm至0.9μm，并且由第二掺杂剂浓度，例如N型掺杂表征。在一些实施例中，第二掺杂剂浓度高于第一掺杂剂浓度。在一个实施例中，第二掺杂剂浓度为约1.3×1017原子/cm3。在一个实施例中，第二III族氮化物外延层具有更高掺杂的表面层(例如，约1×1019原子/cm3至约3×1018原子/cm3)，厚度为30nm至100nm。
方法1500还包括：在第二III族氮化物层上形成并图案化硬掩模层(1508)。在一些实施例中，硬掩模层可以是电介质材料(例如氮化硅、二氧化硅、氮氧化硅、氮化硅铝等)。电介质材料可以通过LPCVD、PECVD、ALD等沉积。在一些实施例中，硬掩模层是包括第二III族氮化物外延层上的金属层和金属层上的电介质硬掩模层的复合硬掩模。在一些实施例中，金属层是耐熔金属、耐熔金属合金或耐熔金属氮化物(例如TiN)。硬掩模层可以使用光刻结合RIE工艺来图案化。在一些利用复合硬掩模的实施例中，首先图案化电介质硬掩模层，然后使用图案化电介质硬掩模作为硬掩模来图案化金属层。
方法1500还包括：使用图案化硬掩模通过蚀刻工艺(例如，RIE工艺)在第二III族氮化物外延层中形成凹陷区(1510)，以形成由沟槽分开的鳍片。在一个实施例中，蚀刻的凹陷延伸到第一III族氮化物外延层中。在一个实施例中，蚀刻的凹陷部分地(例如，0.1μm)延伸到在第一III族氮化物外延层顶部的渐变层中。
方法1500还包括：将牺牲涂层施加到鳍片和图案化硬掩模的表面(1512)，以产生大致平坦的表面。在一些实施例中，牺牲涂层是旋涂玻璃。在一些实施例中，牺牲涂层是二氧化硅。在一些实施例中，牺牲涂层使用PECVD来沉积。在一些实施例中，牺牲涂层的顶表面在图案化硬掩模的顶表面上方1μm至2μm。在一些实施例中，省略牺牲涂层，并且不执行步骤1514。
方法1500还包括：回蚀牺牲涂层，以暴露图案化硬掩模和部分的鳍片的侧壁(1514)。在一些实施例中，蚀刻使用含氟等离子体来执行。
方法1500还包括：在图案化硬掩模、鳍片侧壁和牺牲涂层的暴露表面上沉积共形电介质层(1516)。在一些实施例中，共形电介质层是氮化硅、氮化硅铝或氮化铝中的一者。在一些实施例中，共形电介质层通过PECVD、LPCVD，或ALD中的一者来沉积。
方法1500还包括：对共形电介质层执行定向(各向异性)蚀刻(1518)，以在图案化硬掩模的侧壁和鳍片侧壁的一部分上留下“间隔”层。在一些实施例中，定向蚀刻使用RIE工艺来执行。在省略牺牲涂层的实施例中，间隔物存在于整个鳍片侧壁上。
方法1500还包括：移除牺牲涂层(1520)，以暴露鳍片侧壁和沟槽底部区域的剩余部分。在一些实施例中，牺牲涂层使用湿法蚀刻来移除。
方法1500还包括：将p型掺杂剂材料注入到鳍片的表面中(1522)。在一些实施例中，注入的掺杂剂是Mg、Zn、Be、Ca、其组合等。在一些实施例中，注入以多个倾斜角度执行，以允许注入到鳍片侧壁的暴露表面中。在一些实施例中，掺杂剂材料被注入到50nm至100nm的深度。
方法1500还包括：沉积保护层，以封装注入的表面，然后进行热处理，以激活注入的p型掺杂剂材料(1524)。在一些实施例中，保护层是电介质(例如，氮化硅、氮化铝、氮化硅铝等)。在一些实施例中，保护层具有50nm至100nm的厚度。在一些实施例中，热处理可在炉中在1000℃至1200℃的温度下进行。在一些实施例中，热处理可在快速热退火炉中在1000℃至1450℃的温度下进行。在一些实施例中，热工艺可在高环境压力下(例如，在N2环境中在1GPa下)在具有或不具有保护层的情况下进行。在一些实施例中，加热可以是一系列快速脉冲(例如微波)的结果。
方法1500还包括：移除保护层(1526)。在一些实施例中，使用湿法蚀刻来执行移除。
方法1500还包括：移除第二III族氮化物层的顶表面上的图案化硬掩模(1528)。可选地，也可以移除间隔物。在使用复合硬掩模层的一些实施例中，可以移除顶部电介质层，留下金属层。
方法1500还包括：在第二III族氮化物层的顶表面上形成源极接触结构(1530)。在一些实施例中，金属硬掩模层留在适当位置，并且源极接触结构形成在金属硬掩模层的顶部上。在一些实施例中，源极接触结构使用钛和铝形成。
方法1500还包括：在覆盖第一III族氮化物外延层的顶表面的注入栅极层的暴露表面部分上形成栅极接触结构(1532)。栅极接触结构可以包括镍、金、钯、铂、钼等。
方法1500还包括：在器件有源区的横向边缘处形成p-GaN层的结终端边缘(“边缘终端”)(1534)。在一些情况下，p-GaN层连接到栅极，在其它情况下连接到源极。在一些实施例中，使用锥形结来形成该边缘终端。
方法1500还包括：通过形成到衬底的底侧的金属接触在衬底的底侧形成漏极接触(1536)。
应当理解，图15所例示的具体步骤提供了根据本发明实施例的制造具有注入栅极层的垂直型FET器件的特定方法。根据替代实施例，也可以执行其它步骤顺序。例如，本发明的替代实施例可以以不同的顺序执行上述步骤。而且，图15所例示的各个步骤可以包括多个子步骤，这些子步骤可以以适合于各个步骤的各种顺序来执行。此外，根据特定应用，可以添加或移除额外步骤。本领域普通技术人员可以意识到多种变化、修改和替代。
图16是例示了根据本发明的一些实施例的共形外延栅极垂直型FET的制造的剖视图。这可以在图1A至图1E所例示的阶段之后执行。
参考图16，可以使用选择性区域再生长来在鳍片中的第一III族氮化物层1604和第二III族氮化物层1606的暴露表面上形成再生长的外延层1632(例如共形的p掺杂III族氮化物再生长外延层)。第一III族氮化物层1604可以耦合到III族氮化物衬底1602。在一个实施例中，再生长使用MOCVD来执行。在一个实施例中，p型掺杂剂是Mg。在一个实施例中，再生长在NH3环境中执行。在一个实施例中，再生长在50毫巴至600毫巴之间的压力下执行。在一个实施例中，再生长在850℃至950℃之间的温度下执行。在一些实施例中，再生长外延层1632在沟槽侧壁上具有50nm至150nm的厚度。在一些实施例中，p型掺杂剂浓度在5×1018至3×1019原子/cm3之间。
可以在图16所例示的阶段之后执行由图3A至图3D所例示的阶段跟随的图12D和图12E所例示的阶段。
图17是例示了根据本发明的一些实施例的用于制造共形外延栅极垂直型FET的方法的流程图。提供III族氮化物衬底(1702)。在一个实施例中，III族氮化物衬底是具有在大约0.020欧姆-厘米范围内的电阻率的N+GaN衬底。在一个实施例中，N+GaN衬底的电阻率可为约0.001欧姆-厘米至0.018欧姆-厘米，优选地小于0.016欧姆-厘米，更优选地小于0.012欧姆-厘米。
方法1700还包括：形成第一III族氮化物外延层，例如形成5μm至12μm厚的第一III族氮化物外延层(例如，沉积在III族氮化物衬底上的N-GaN外延层(1704))。第一III族氮化物外延层在950℃至1100℃之间的温度下在III族氮化物衬底上外延生长，并且由第一掺杂剂浓度，例如具有大约1×1016原子/cm3的掺杂剂浓度的N型掺杂表征。在一些实施例中，第一III族氮化物外延层是漂移层，包括在III族氮化物衬底上的均匀掺杂区(层)和在均匀掺杂区上的渐变掺杂区(层)。在一个实施例中，均匀掺杂区具有约10.5μm的厚度，渐变掺杂区具有约0.3μm的厚度。在一个实施例中，衬底的表面以一定角度从c平面斜切，以促进用于漂移层的高电压操作的高质量外延生长。
方法1700还包括：在第一III族氮化物外延层上形成第二III族氮化物外延层(1706)。在一个实施例中，第二III族氮化物外延层外延生长在第一III族氮化物外延层上，厚度为大约0.7μm至0.9μm，并且由第二掺杂剂浓度，例如N型掺杂表征。在一些实施例中，第二掺杂剂浓度高于第一掺杂剂浓度。在一个实施例中，第二掺杂剂浓度为约1.3×1017原子/cm3。在一个实施例中，第二III族氮化物外延层具有更高掺杂的表面层(例如，约1×1019原子/cm3至约3×1018原子/cm3)，厚度为30nm至100nm。
方法1700还包括：在第二III族氮化物层上形成并图案化硬掩模层(1708)。在一些实施例中，硬掩模层可以是电介质材料(例如氮化硅、二氧化硅、氮氧化硅、氮化硅铝等)。电介质材料可以通过LPCVD、PECVD、ALD等沉积。在一些实施例中，硬掩模层是包括第二III族氮化物外延层上的金属层和金属层上的电介质硬掩模层的复合硬掩模。在一些实施例中，金属层是耐熔金属、耐熔金属合金或耐熔金属氮化物(例如TiN)。硬掩模层可以使用光刻结合RIE工艺来图案化。在一些利用复合硬掩模的实施例中，首先图案化电介质硬掩模层，然后使用图案化电介质硬掩模作为硬掩模来图案化金属层。
方法1700还包括：使用图案化硬掩模并且通过蚀刻工艺(例如，RIE工艺)在第二III族氮化物外延层中形成凹陷区(1710)。在一个实施例中，蚀刻的凹陷延伸到第一III族氮化物外延层中。在一个实施例中，蚀刻的凹陷部分地(例如，0.1μm)延伸到在第一III族氮化物外延层顶部的渐变层中。
方法1700还包括：在鳍片中的第一半导体层和第二半导体层的暴露表面上选择性区域再生长共形p掺杂的III族氮化物外延层(1712)。在一个实施例中，使用MOCVD来执行再生长。在一个实施例中，p型掺杂剂是Mg。在一个实施例中，在NH3环境中执行再生长。在一个实施例中，在50毫巴至600毫巴之间的压力下执行再生长。在一个实施例中，在850℃至950℃之间的温度下执行再生长。在一些实施例中，在沟槽侧壁上的再生长外延层具有50nm至150nm的厚度。在一些实施例中，p型掺杂剂浓度在5×1018至3×1019原子/cm3之间。
方法1700还包括：热处理，以激活再生长的III族氮化物外延层中的p型掺杂剂(1714)。在一些实施例中，可在炉中在600℃至800℃的温度下进行热处理。在一些实施例中，可在快速热退火炉中在700℃至850℃的温度下进行热处理。
方法700还包括：移除第二III族氮化物层的顶表面上的图案化硬掩模(1716)。在使用复合硬掩模层的一些实施例中，可以移除顶部电介质层，留下金属层。
方法1700还包括：在第二III族氮化物层的顶表面上形成源极接触结构(1718)。在一些实施例中，金属硬掩模层留在适当位置，并且源极接触结构形成在金属硬掩模层的顶部上。在一些实施例中，使用钛和铝形成源极接触结构。
方法1700还包括：在共形III族氮化物层上形成栅极接触结构(1720)。栅极接触结构可以包括镍、金、钯、铂、钼等。
方法1700还包括：在器件有源区的横向边缘处形成p-GaN层的结终端边缘(“边缘终端”)(1722)。在一些情况下，p-GaN层连接到栅极，在其它情况下连接到源极。在一些实施例中，使用锥形结来形成边缘终端。
方法1700还包括：通过形成到衬底的底侧的金属接触在衬底的底侧形成漏极接触(1724)。
应当理解，图17所例示的具体步骤提供了根据本发明实施例的制造共形外延栅极垂直型FET的特定方法。根据替代实施例，也可以执行其它步骤顺序。例如，本发明的替代实施例可以以不同的顺序执行上述步骤。而且，图17所例示的各个步骤可以包括多个子步骤，这些子步骤可以以适合于各个步骤的各种顺序来执行。此外，根据特定应用，可以添加或移除额外步骤。本领域普通技术人员可以意识到多种变化、修改和替代。
图18是例示了根据本发明的一些实施例的共形外延栅极垂直型FET的另一示例的制造的剖视图。这些阶段可以在图1A至图1E和图7A至图7E所例示的阶段之后执行。
参考图18，可以使用选择性区域再生长在鳍片中的第一III族氮化物层1804和第二III族氮化物层1806的暴露表面上形成再生长的外延层1832(例如共形的p掺杂III族氮化物再生长外延层)。第一III族氮化物层1804可以耦合到III族氮化物衬底1802。在一个实施例中，使用MOCVD来执行再生长。在一个实施例中，p型掺杂剂是Mg。在一个实施例中在NH3环境中执行，再生长。在一个实施例中，在50毫巴至600毫巴之间的压力下执行再生长。在一个实施例中，在850℃至950℃之间的温度下执行再生长。在一些实施例中，再生长外延层1832在沟槽侧壁上具有50nm至150nm的厚度。在一些实施例中，p型掺杂剂浓度在5×1018至3×1019原子/cm3之间。
可以执行热处理来激活再生长的外延层1832中的p型掺杂剂。在一些实施例中，可在炉中在600℃至800℃的温度下进行热处理。在一些实施例中，可在快速热退火炉中在700℃至850℃的温度下进行热处理。
图5F至图5J所例示的阶段可以在图18所例示的阶段之后执行。
图19是例示了根据本发明的一些实施例的用于制造共形外延栅极垂直型FET的另一方法的流程图。提供III族氮化物衬底(1902)。在一个实施例中，III族氮化物衬底是具有在大约0.020欧姆-厘米范围内的电阻率的N+GaN衬底。在一个实施例中，N+GaN衬底的电阻率可为约0.001欧姆-厘米至0.018欧姆-厘米，优选地小于0.016欧姆-厘米，更优选地小于0.012欧姆-厘米。
方法1900还包括：形成第一III族氮化物外延层，例如5μm至12μm厚的第一III族氮化物外延层(例如，沉积在III族氮化物衬底上的N-GaN外延层(1904))。第一III族氮化物外延层在950℃至1100℃之间的温度下在III族氮化物衬底上外延生长，并且由第一掺杂剂浓度，例如具有大约1×1016原子/cm3的掺杂剂浓度的N型掺杂表征。在一些实施例中，第一III族氮化物外延层是漂移层，该漂移层包括在III族氮化物衬底上的均匀掺杂区(层)和在均匀掺杂区上的渐变掺杂区(层)。在一个实施例中，均匀掺杂区具有约10.5μm的厚度，渐变掺杂区具有约0.3μm的厚度。在一个实施例中，衬底的表面以一定角度从c平面斜切，以促进用于漂移层的高电压操作的高质量外延生长。
方法1900还包括：在第一III族氮化物外延层上形成第二III族氮化物外延层(1906)。在一个实施例中，第二III族氮化物外延层外延生长在第一III族氮化物外延层上，厚度为大约0.7μm至0.9μm，并且由第二掺杂剂浓度，例如N型掺杂表征。在一些实施例中，第二掺杂剂浓度高于第一掺杂剂浓度。在一个实施例中，第二掺杂剂浓度为约1.3×1017原子/cm3。在一个实施例中，第二III族氮化物外延层具有更高掺杂的表面层(例如，约1×1019原子/cm3至约3×1018原子/cm3)，厚度为30nm至100nm。
方法1900还包括：在第二III族氮化物层上形成并图案化硬掩模层(1908)。在一些实施例中，硬掩模层可以是电介质材料(例如氮化硅、二氧化硅、氮氧化硅、氮化硅铝等)。电介质材料可以通过LPCVD、PECVD、ALD等沉积。在一些实施例中，硬掩模层是包括第二III族氮化物外延层上的金属层和金属层上的电介质硬掩模层的复合硬掩模。在一些实施例中，金属层是耐熔金属、耐熔金属合金或耐熔金属氮化物(例如TiN)。可以使用光刻结合RIE工艺来图案化硬掩模层。在一些利用复合硬掩模的实施例中，首先图案化电介质硬掩模层，然后使用图案化电介质硬掩模作为硬掩模来图案化金属层。
方法1900还包括：使用图案化硬掩模通过蚀刻工艺(例如，RIE工艺)在第二III族氮化物外延层中形成凹陷区(1910)。在一个实施例中，蚀刻的凹陷延伸到第一III族氮化物外延层中。在一个实施例中，蚀刻的凹陷部分地(例如，0.1μm)延伸到在第一III族氮化物外延层顶部的渐变层中。
方法1900还包括：将牺牲涂层施加到鳍片的表面和图案化硬掩模的表面(1912)，以产生大致平坦的表面。在一些实施例中，牺牲涂层是旋涂玻璃。在一些实施例中，牺牲涂层是二氧化硅。在一些实施例中，牺牲涂层使用PECVD来沉积。在一些实施例中，牺牲涂层的顶表面在图案化硬掩模的顶表面上方1-2μm。
方法1900还包括：回蚀牺牲涂层，以暴露图案化硬掩模和鳍片的侧壁的一部分(1914)。在一些实施例中，使用含氟等离子体来执行蚀刻。
方法1900还包括：在图案化硬掩模的暴露表面、鳍片侧壁的暴露表面和牺牲涂层的暴露表面上沉积共形电介质层(1916)。在一些实施例中，共形电介质层是氮化硅、氮化硅铝或氮化铝中的一者。在一些实施例中，通过PECVD、LPCVD，或ALD中的一者来沉积共形电介质层。
方法1900还包括：对共形电介质层执行定向(各向异性)蚀刻(1918)，以在图案化硬掩模的侧壁和鳍片侧壁的一部分上留下“间隔”层。在一些实施例中，使用RIE工艺来执行定向蚀刻。
方法1900还包括：移除牺牲涂层(1920)，以暴露鳍片侧壁和沟槽底部区域的剩余部分。在一些实施例中，使用湿法蚀刻来移除牺牲涂层。
方法1900还包括：在鳍片中的第一半导体层的暴露表面和第二半导体层的暴露表面上选择性区域再生长共形p掺杂III族氮化物外延层(1922)。p掺杂III族氮化物外延层是与第一III族氮化物层和第二III族氮化物层相反类型的掺杂剂。在一些实施例中，使用MOCVD来执行再生长。在一些实施例中，p型掺杂剂是Mg。在一些实施例中，在NH3环境中执行再生长。在一些实施例中，在50毫巴至600毫巴之间的压力下执行再生长。在一些实施例中，在850℃至950℃之间的温度下执行再生长。在一些实施例中，在沟槽侧壁上的再生长外延层具有50nm至150nm的厚度。在一些实施例中，p型掺杂剂浓度在5×1018至3×1019原子/cm3之间。
方法1900还包括：热处理，以激活再生长的III族氮化物外延层中的p型掺杂剂(1924)。在一些实施例中，可在炉中在600℃至800℃的温度下进行热处理。在一些实施例中，可在快速热退火炉中在700℃至850℃的温度下进行热处理。
方法1900还包括：移除第二III族氮化物层的顶表面上的图案化硬掩模(1926)。可选地，也可以移除间隔物。在使用复合硬掩模层的一些实施例中，可以移除顶部电介质层，留下金属层。
方法1900还包括：在第二III族氮化物层的顶表面上形成源极接触结构(1928)。在一些实施例中，金属硬掩模层留在适当位置，并且源极接触结构形成在金属硬掩模层的顶部上。在一些实施例中，源极接触结构使用钛和铝形成。
方法1900还包括：在覆盖第一III族氮化物外延层的顶表面的再生长栅极层的暴露表面部分上形成栅极接触结构(1930)。栅极接触结构可以包括镍、金、钯、铂、钼等。
方法1900还包括：在器件有源区的横向边缘处形成p-GaN层的结终端边缘(“边缘终端”)(1932)。在一些情况下，p-GaN层连接到栅极，在其它情况下连接到源极。在一些实施例中，使用锥形结形成边缘终端。
方法1900还包括：通过形成到衬底的底侧的金属接触在衬底的底侧形成漏极接触(1934)。
应当理解，图19所例示的具体步骤提供了根据本发明实施例的制造共形外延栅极垂直型FET的特定方法。根据替代实施例，也可以执行其它步骤顺序。例如，本发明的替代实施例可以以不同的顺序执行上述步骤。而且，图19所例示的各个步骤可以包括多个子步骤，这些子步骤可以以适合于各个步骤的各种顺序来执行。此外，根据特定应用，可以添加或移除额外步骤。本领域普通技术人员可以意识到多种变化、修改和替代。
应当理解，附图不是按比例绘制的，并且类似的附图标记用于表示类似的元件。如本文所用的，术语“示例实施方式”、“示例性实施方式”以及“本实施方式”不一定指代单个实施方式，尽管它可以，并且在不脱离本发明的范围或精神的情况下，各种示例实施方式可以容易地组合和互换。此外，本文所用的术语仅用于描述示例实施方式的目的，而不旨在限制本发明。在这方面，如本文所用的，术语“在……中”可以包括“在……中”和“在……上”，并且术语“一”、“一个”以及“该”可以包括单数和复数引用。此外，如本文所用的，术语“通过”也可以意指“来自”，这取决于上下文。此外，如本文所用的，术语“如果”也可以意指“当……时”或“在……时”，这取决于上下文。此外，如本文所用的，词语“和/或”可以指代和涵盖一个或多个相关联的所列项目的任何可能的组合。
应当理解，虽然术语“第一”、“第二”、“第三”等在本文中可以用于描述各种元件、组件、区域、层和/或段，但这些元件、组件、区域、层和/或段不应受这些术语限制。这些术语仅用于区分一个元件、组件、区域、层或段与另一个区域、层或段。由此，下面讨论的第一元件、组件、区域、层或段可以在不偏离本发明的示教的情况下被称为第二元件、组件、区域、层或段。
本申请中使用的术语“水平”被定义为与晶片或衬底的常规平面或表面平行的平面，而与晶片或衬底的取向无关。术语“垂直”指代垂直于如上定义的水平的方向。相对于处于晶片或衬底的顶表面上的常规平面或表面来定义介词，例如“在……上”、“侧”(如在“侧壁”中)、“在……之下”、“在……之上”、“较高”、“较低”、“在……上方”以及“在……下方”，而与晶片或衬底的取向无关。应当理解，这些术语旨在除了包含附图中描绘的取向之外还包含器件的不同取向。
尽管已经详细描述了本发明的实施例，但是应当理解，在不脱离如所附权利要求限定的本发明的范围的情况下，可以对其进行各种修改、替换和变化。

Claims (25)

1.一种垂直型FET器件，包括：
半导体结构，其包括半导体衬底、耦合到所述半导体衬底的第一半导体层、以及耦合到所述第一半导体层的第二半导体层；
多个鳍片，其中，所述多个鳍片中的相邻鳍片由延伸到所述第二半导体层中的沟槽分开，并且所述多个鳍片中的每个鳍片包括布置在所述第二半导体层中的沟道区；
栅极区，其延伸到所述多个鳍片中的每个鳍片的所述沟道区的侧壁部分中；
源极金属结构，其耦合到所述第二半导体层；
栅极金属结构，其耦合到所述栅极区；和
漏极接触，其耦合到所述半导体衬底。
2.根据权利要求1所述的垂直型FET器件，其特征在于，还包括布置在所述第一半导体层中的漂移区。
3.根据权利要求1所述的垂直型FET器件，其特征在于，所述栅极区沿着所述第一半导体层的水平表面延伸。
4.根据权利要求1所述的垂直型FET器件，其特征在于，所述栅极区沿着所述多个鳍片的垂直表面延伸。
5.根据权利要求1所述的垂直型FET器件，其特征在于，所述多个鳍片的侧壁包括未扩散部分。
6.根据权利要求1所述的垂直型FET器件，其特征在于，所述栅极区包括p-GaN栅极层。
7.根据权利要求1所述的垂直型FET器件，其特征在于，所述栅极区与所述第一半导体层之间的掺杂剂浓度为1×1019原子/cm3至3×1019原子/cm3。
8.根据权利要求1所述的垂直型FET器件，其特征在于，所述栅极区包括25nm至50nm的结深。
9.一种用于制造垂直型FET器件的方法，所述方法包括：
提供半导体衬底；
外延生长耦合到所述半导体衬底的第一半导体层；
外延生长耦合到所述第一半导体层的第二半导体层；
形成耦合到所述第二半导体层的图案化硬掩模；
蚀刻所述第二半导体层和一部分所述第一半导体层，以形成多个鳍片；
施加扩散掺杂剂层；
在所述扩散掺杂剂层上施加牺牲平坦化层；
选择性地蚀刻所述牺牲平坦化层，以暴露所述扩散掺杂剂层；
移除所述扩散掺杂剂层的暴露部分和所述牺牲平坦化层；
执行热处理，以将所述扩散掺杂剂层扩散到所述第一半导体层中并形成扩散栅极层；
移除所述扩散掺杂剂层和所述图案化硬掩模；
形成耦合到所述第二半导体层的顶表面的源极金属结构；
形成耦合到所述扩散栅极层的栅极金属结构；以及
形成耦合到所述半导体衬底的底表面的漏极接触。
10.根据权利要求9所述的方法，其特征在于，还包括：为覆盖所述第一半导体层的顶表面的所述扩散栅极层形成边缘终端。
11.根据权利要求9所述的方法，其特征在于，所述扩散掺杂剂层包括用p型掺杂剂形成的金属层。
12.根据权利要求9所述的方法，其特征在于，选择性地蚀刻所述牺牲平坦化层包括反应离子蚀刻。
13.根据权利要求9所述的方法，其特征在于，所述扩散掺杂剂层与所述第一半导体层之间的掺杂剂冶金浓度为1×1019原子/cm3至3×1019原子/cm3。
14.根据权利要求9所述的方法，其特征在于，所述扩散栅极层沿着所述第二半导体层的侧壁的一部分延伸。
15.根据权利要求9所述的方法，其特征在于，所述漏极接触包括钛、铝、或钛和铝的组合。
16.一种用于制造垂直型FET器件的方法，所述方法包括：
提供半导体衬底；
外延生长耦合到所述半导体衬底的第一半导体层；
外延生长耦合到所述第一半导体层的第二半导体层；
形成耦合到所述第二半导体层的图案化硬掩模；
蚀刻所述第二半导体层和一部分所述第一半导体层，以形成多个鳍片；
注入掺杂剂，以形成栅极区；
沉积保护层；
执行热退火，以激活所述掺杂剂并形成注入栅极层；
移除所述保护层和所述图案化硬掩模；
形成耦合到所述第二半导体层的顶表面的源极金属结构；
形成耦合到所述注入栅极层的栅极金属结构；以及
形成耦合到所述半导体衬底的底表面的漏极接触。
17.根据权利要求16所述的方法，其特征在于，还包括：为覆盖所述第一半导体层的顶表面的所述注入栅极层形成边缘终端。
18.根据权利要求16所述的方法，其特征在于，所述掺杂剂包括p型掺杂剂。
19.根据权利要求16所述的方法，其特征在于，所述注入栅极层沿着所述第二半导体层的侧壁的一部分延伸。
20.根据权利要求16所述的方法，其特征在于，所述漏极接触包括钛、铝、或钛和铝的组合。
21.一种用于制造共形栅极垂直型FET器件的方法，所述方法包括：
提供包括衬底、第一半导体层和第二半导体层的半导体结构；
在所述第一半导体层的一部分和所述第二半导体层中形成具有侧壁表面的多个鳍片，其中，所述多个鳍片由沟槽分开；
生长耦合到所述多个鳍片的所述侧壁表面的第三半导体层，其中，所述第三半导体层包括掺杂剂并且包括凹陷栅极区；以及
形成源极金属、栅极金属、和漏极接触。
22.根据权利要求21所述的方法，其特征在于，还包括：执行热处理，以激活所述凹陷栅极区中的所述掺杂剂。
23.根据权利要求21所述的方法，其特征在于，所述第三半导体层沿着所述多个鳍片的所述侧壁表面的一部分延伸。
24.根据权利要求21所述的方法，其特征在于，还包括：为覆盖所述第一半导体层的顶表面的所述凹陷栅极区形成边缘终端。
25.根据权利要求21所述的方法，其特征在于，所述第三半导体层包括共形层。
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