CN115548120A - GaN垂直沟槽MOSFET及其制造方法 - Google Patents

GaN垂直沟槽MOSFET及其制造方法 Download PDF

Info

Publication number
CN115548120A
CN115548120A CN202210319513.3A CN202210319513A CN115548120A CN 115548120 A CN115548120 A CN 115548120A CN 202210319513 A CN202210319513 A CN 202210319513A CN 115548120 A CN115548120 A CN 115548120A
Authority
CN
China
Prior art keywords
doping concentration
body region
doping
gan
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210319513.3A
Other languages
English (en)
Inventor
刘纪美
朱仁强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hong Kong University of Science and Technology HKUST
Original Assignee
Hong Kong University of Science and Technology HKUST
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hong Kong University of Science and Technology HKUST filed Critical Hong Kong University of Science and Technology HKUST
Publication of CN115548120A publication Critical patent/CN115548120A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66522—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with an active layer made of a group 13/15 material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了GaN垂直沟槽MOSFET及其制造方法。一个示例性实施例是一种垂直沟槽MOSFET。MOSFET包括：半导体晶体管，该半导体晶体管具有第一表面和第二表面；以及沟槽，沟槽从第一表面沿着垂直于第一表面和第二表面的第一方向延伸至半导体晶体管中。半导体晶体管包括主体区，主体区具有沿着第一方向沿着沟槽的壁的至少一部分布置的沟道区。沟道区的掺杂浓度是非均匀的。作为非限制性示例，进行两步掺杂以形成GaN垂直沟槽MOSFET的不对称或非均匀沟道。在一些实施例中，可以使用除两步掺杂以外的多步掺杂(诸如三步掺杂、四步掺杂或更多步掺杂)、线性比例掺杂、其他合适的不对称掺杂。

Description

GaN垂直沟槽MOSFET及其制造方法
相关申请的交叉引用
本申请要求于2021年6月11日提交且标题为“Normally-off GaN verticaltrench power MOSFETs with asymmetric channel doping”(具有不对称沟道掺杂的常闭型GaN垂直沟槽功率MOSFET)的、申请号为63/209,409的美国临时专利申请、以及于2022年2月10日提交且标题为“GaN vertical trench MOSFETs and methods of manufacturingthe same”(GaN垂直沟槽MOSFET及其制造方法)的、申请号为17/650,531的美国非临时申请的优先权，前述美国专利申请的全文在此并入本文中。
技术领域
本发明涉及半导体器件，并且更具体地涉及氮化镓(GaN)垂直沟槽MOSFET。
背景技术
对于低电压和中等电压功率开关应用，诸如GaN金属氧化物半导体场效晶体管(MOSFET)这样的GaN半导体器件已展现出巨大前景。然而，现有的商用横向GaN半导体器件存在某些问题，诸如误开关和有限的封装密度等。在这方面，已经提出了垂直结构来提高性能，诸如提升击穿电压和提高电流处理能力。然而，器件性能在许多方面仍然不尽人意。
有助于推进GaN垂直结构半导体器件的技术需求和工业应用的器件结构和制造方法的新设计是期望的。
发明内容
一个示例性实施例是一种GaN垂直沟槽MOSFET。该MOSFET包括：半导体晶体管，半导体晶体管具有第一表面和第二表面；以及沟槽，沟槽从第一表面沿着垂直于第一表面和第二表面的第一方向延伸至半导体晶体管中。半导体晶体管包括主体区，主体区具有沿着第一方向沿着沟槽的壁的至少一部分布置的沟道区。沟道区的掺杂浓度是非均匀的。根据一些实施例，进行两步掺杂以形成GaN垂直沟槽MOSFET的不对称或非均匀沟道。这是非限制性的并且仅用于例示目的。在一些其他实施例中，可以使用除两步掺杂以外的多步掺杂(诸如三步掺杂、四步掺杂或更多步掺杂)、线性比例掺杂、其他合适的非对称掺杂。
本文中还讨论了其他示例性实施例。
附图说明
图1A是例示根据某些示例性实施例的GaN垂直沟槽MOSFET的截面示意图。
图1B是例示图1A的GaN垂直沟槽MOSFET的一种变型的示意图。
图2例示根据某些示例性实施例的不同沟道掺杂分布。
图3A例示根据某些示例性实施例的两步沟道掺杂。
图3B例示图3A的两步掺杂的沟道的等效双晶体管模型。
图4A例示根据某些示例性实施例的用于GaN垂直沟槽MOSFET的五个样品(#A、#B、#C、#D和#E)的沟道掺杂选项。
图4B例示图4A的样品#A、#B和#C的实验ID-VGS曲线。
图4C例示图4A的样品#A、#B和#C的实验ID-VDS曲线。
图4D例示图4A的样品#D和#E的实验ID-VGS曲线。
图4E例示图4A的样品#D和#E的实验ID-VDS曲线。
图4F例示图4A的五个样品的实验结果的RON,sp-Vth关系以及两步沟道掺杂的半经验模型。
图4G例示图4A的五个样品的实验结果的ID,max-Vth关系以及两步沟道掺杂的半经验模型。
图5例示根据某些示例性实施例的制造GaN垂直沟槽MOSFET的方法。
图6是例示根据某些示例性实施例的包括多个单元的六边形垂直MOSFET结构的俯视图的示意图，其中每个单元包括GaN垂直沟槽MOSFET。
具体实施方式
示例性实施例涉及具有改善的器件性能的GaN垂直沟槽MOSFET以及用于制造此类MOSFET的方法。
在多个方面，许多现有的GaN垂直MOSFET的器件性能是不尽人意的。例如，包括导通电阻(RON)和导通电流(ION)在内的导通状态性能比不上电流孔径垂直电子晶体管(CAVET)和垂直鳍式场效晶体管(finFET)的导通状态性能，如本发明人所认识到的那样，这主要是因为沟槽MOSFET中的反型沟道层的大沟道电阻。CAVET和垂直FinFET的缺点在于：它们需要复杂的制造工艺(诸如沟道再生长或精确的干法蚀刻)并且具有因积累型工作原理而产生的相对较小的阈值电压(Vth)(通常约为1V至2V)。这阻碍了它们在高电压开关应用中的使用。
示例性实施例解决了与现有垂直器件相关联的这些问题中的一个或多个问题，并且提供了具有新结构设计的技术方案。示例性实施例认识到沟道掺杂轮廓(例如掺杂浓度，空间分布)对整体器件性能的影响。根据一个或多个实施例，较低的沟道掺杂可以增加导通电流并且降低导通电阻，但代价是降低阈值电压。过低的阈值电压可能导致开关错误，并且因此在需要高速的应用中是不合意的。较高的沟道掺杂可以增加阈值电压，但会牺牲导通电流。示例性实施例认识到在所有电参数方面达到满意的困难。可能会有一个折中。然而，如本文中所提出的示例性实施例进一步认识到的那样，这种折中将很难通过均匀沟道掺杂来实现。
示例性实施例通过提供具有非均匀或不对称沟道掺杂的GaN垂直沟槽MOSFET来提高整体器件性能。本发明人已经认识到，通过简单地控制或调整沟道掺杂轮廓，可以实现诸如导通电流、导通电阻和阈值电压之类的电参数之间的改进的折中。根据一个或多个实施例，提供一种GaN垂直沟槽MOSFET。MOSFET包括：半导体晶体管，半导体晶体管具有第一表面和第二表面；以及沟槽，沟槽从第一表面沿着垂直于第一表面和第二表面的第一方向延伸至半导体晶体管中。半导体晶体管包括主体区，主体区具有沿着第一方向沿着沟槽的壁的至少一部分布置的沟道区。沟道区的掺杂浓度是非均匀的。例如，沟道区的掺杂浓度可以沿着第一方向变化。掺杂浓度可以沿着第一方向线性地或非线性地变化。变化的掺杂轮廓可以通过诸如两步掺杂、三步掺杂等之类的多步掺杂来实现。根据一个或多个实施例，制造垂直沟槽MOSFET是可行的。例如，可以在外延层生长期间控制掺杂。在整个器件制造中不需要离子注入或再生长工艺。这在许多场合下对于制造来说是优选的。
图1A是例示根据某些示例性实施例的GaN垂直沟槽MOSFET 100的截面示意图。MOSFET 100可以是根据一个或多个实施例的采用如本文中所描述的一个或多个发明思想的垂直沟槽MOSFET。
如所例示，MOSFET 100包括基底110、设置在基底110上的第一外延层120以及设置在第一外延层120上的第二外延层130。
基底110可以包括一个或多个层。以示例方式，基底110包括衬底112和缓冲层114。衬底112可以由GaN、硅(Si)、蓝宝石、或碳化硅(SiC)等制成或包括GaN、硅(Si)、蓝宝石、或碳化硅(SiC)等。缓冲层114设置在衬底112上，并且在本实施例中包括具有适当掺杂或未经掺杂的GaN。
第一外延层120是第一导电类型并且具有第一掺杂浓度。以示例方式，第一外延层120包括掺杂有诸如Si的n型掺杂剂的GaN，并且具有为1E18cm-3(即，1x1018cm-3)或更高的第一掺杂浓度。第二外延层130是第一导电类型并且具有低于第一掺杂浓度的第二掺杂浓度。以示例方式，第二外延层130是漂移层，并且包括掺杂有诸如Si的n型掺杂剂的GaN，并且具有为1E17cm-3或更低的第二掺杂浓度。
如所例示，MOSFET 100进一步包括设置在第二外延层130上的主体区140以及设置在主体区140上的源区150。沟槽160沿着第一方向(即，图1中的y方向)延伸穿过源区150和主体区140并且延伸至第二外延层130中。
主体区140具有与第一导电类型相反的第二导电类型。以示例方式，主体区140包括GaN并且掺杂有诸如选自由镁(Mg)、钙(Ca)、铍(Be)和锌(Zn)组成的群组的p型掺杂剂。例如，主体区140可以掺杂有掺杂浓度为约1E17cm-3或更高的Mg。
在如所例示的本实施例中，源区150包括GaN并且掺杂有第一导电类型，诸如n型。例如，源区150可以掺杂有掺杂浓度为1E18cm-3或更高的Si。一般来说，源区150的至少一些部分被重掺杂以与源极金属形成欧姆接触以实现更好的电连接。
主体区140通过主体接触部142(诸如Ni/Al金属堆叠或其他适当导电材料或它们的组合)电连接至外部电路或控件。源区150通过源极接触部152(诸如Ti/Al/Ni/Au金属堆叠或其他适当导电材料或它们的组合)电连接至外部电路或控件。在如所例示的本实施例中，主体接触部142电连接至源极接触部152。
沟槽160限定用于接纳栅极材料的内部空间或腔。以示例方式，具有适当厚度(诸如数十纳米)的诸如氧化铝(Al2O3)的栅极电介质170被沉积在沟槽160的内壁上。栅极接触部180(诸如Ti/Al金属堆叠或其他适当导电材料或它们的组合)被填充在沟槽160的剩余空间中。形成台面，使得漏极接触部122设置在第一外延层120上。源极接触部152、漏极接触部122和栅极接触部180是MOSFET 100的三个关键端子。还如所例示的，提供钝化层190以用于保护。
在主体区140中，沟道区144沿着沟槽160的壁的一部分垂直地(即，沿着y方向)形成。沟道区144的具体配置可以取决于许多因素，诸如MOSFET 100是常开型还是常闭型、施加至栅极接触部180的电压信号、源极接触部152与漏极接触部122之间的电势差等。例如，对于常闭型MOSFET，沟道区只有在施加适当正向栅极电压时才会导通。
在本实施例中，基底110、第一外延层120、第二外延层130、主体区140和源区150大体上构成半导体晶体管。半导体晶体管具有第一表面100a和第二表面100b。两个表面都垂直于第一方向(即，y方向)并且与z方向平行。
第一外延层120、第二外延层130、主体区140和源区150中的每一个可以通过使用分子束外延(MBE)、金属有机化学气相沉积(MOCVD)来生长。在一些实施例中，这样的层中的一个或多个可以通过原子层沉积(ALD)来生长。
主体区140对MOSFET 100的器件性能有很大影响。如本发明人所认识到的那样，掺杂轮廓(诸如掺杂浓度大小、分布等)是影响MOSFET 100的诸如最大漏极电流(ID,max)、RON和Vth之类的电参数的一个重要因素。本发明人已经认识到，通过适当地调整主体区140中的掺杂轮廓、相应地调整沟道区144中的掺杂轮廓，可以实现提高的器件性能。在一个或多个实施例中，主体区通过外延生长来形成，并且主体区通过掺杂剂扩散来掺杂。因此，沿着y方向，沟道掺杂轮廓与主体区的掺杂轮廓基本上相同。在这个意义上，沟道掺杂轮廓或浓度可以与主体区中的掺杂轮廓或浓度互换使用。
以示例方式，沟道区的掺杂浓度可以是1E17cm-3或更高。掺杂轮廓可以以各种方式来调整。以示例方式，沟道区的掺杂浓度可以沿着第一方向(即，y方向)变化。掺杂浓度可以沿着第一方向线性地或非线性地变化。掺杂变化的其他选项也是可能的。
图1B是例示图1A的GaN垂直沟槽MOSFET的一个变型的示意图。图1A中的结构与图1B中的结构之间的差异是漏极接触部的布置。在图1A中，漏极接触部122设置在第一外延层120(诸如n+GaN层)上。在这个意义上，图1A中的GaN垂直沟槽MOSFET可以被视为具有准垂直结构。在图1B中，当衬底112和缓冲层114两者都是导电时，如所示出的漏极接触部123可以设置在第二表面100b上。也就是说，漏极接触部123被布置在衬底112的背侧上。漏极接触部123因此也被称为背侧漏极接触部。在这个意义上，图1B中的GaN垂直沟槽MOSFET可以被视为具有完全垂直结构。
图2例示了根据某些示例性实施例的不同沟道掺杂分布。如所例示，横轴y指示垂直方向，例如，垂直方向可以与参考图1的y方向相同。主体区或沟道区在点0处开始并且在L1点处结束。竖轴指示例示性掺杂浓度。
曲线201例示了沿着y方向线性地减小的掺杂轮廓。曲线202例示了沿着y方向线性地增加的掺杂轮廓。曲线203例示了沿着y方向以非线性方式减小的掺杂轮廓。曲线204例示了以步阶方式减小的掺杂轮廓。这些曲线是为了例示目的。所属领域的技术人员在阅读本公开之后可以设想关于变化的沟道掺杂轮廓的其他变型。
图3A例示根据某些示例性实施例的两步沟道掺杂。两步沟道掺杂可以是用于参考图1A或图1B描述的MOSFET 100的沟道掺杂的具体实施方式。
为了清晰起见，图3A仅示出了沟道区344。沟道区344沿着y方向垂直地延伸。也就是说，当MOSFET在操作中时，导电载流子(诸如电子)沿竖直方向移动。沿着y方向的沟道长度用L2表示。沟道区344被非均匀地或不对称地掺杂以实现提高的器件性能。
在本实施例中，沟道区344包括第一部分344a和第二部分344b。第一部分344a具有沿着y方向为(L2-x)的长度，而第二部分344b具有沿着y方向为x的长度。在MOSFET中，第二部分344b可以更靠近于源区，并且被夹在源区与第一部分344a之间。第一部分344a具有与第二部分344b的界面344c。界面344c可以是与z方向平行的平面。实际上，界面344c可以是过渡区。第一部分344a的掺杂浓度在整个第一部分344a上是均匀的。第二部分344b的掺杂浓度在整个第二部分344b上是均匀的。第二部分344b的掺杂浓度可以大于第一部分344a的掺杂浓度。例如，沟道区344可以掺杂有掺杂浓度为1E17cm-3或更高的Mg，其中第二部分344b的掺杂浓度大于第一部分344a的掺杂浓度。
图3B例示了图3A的两步掺杂沟道的等效双晶体管模型。晶体管具有栅极端子(用G表示)、源极端子(用S表示)、漏极端子(用D表示)和主体端子(用B表示)。S端子与B端子是电连接的。由于两步掺杂轮廓，沟道由低掺杂沟道344a(对应于第一部分)和高掺杂沟道344b(对应于第二部分)组成。增加的沟道掺杂浓度会增加MOSFET的阈值电压。因此，高掺杂沟道344b可以用于调整阈值电压，诸如将阈值电压提高到一定水平以避免或缓和MOSFET的误开关，从而有助于高速应用。也就是说，通过在沟道区中高掺杂与较低掺杂的组合，可以在不牺牲一个或多个其他电参数的情况下实现期望的阈值电压，从而提高整体器件性能。
图4A例示了根据示例性实施例的用于基于GaN的垂直沟槽MOSFET的五个样品(#A、#B、#C、#D和#E)的沟道掺杂选项。如所例示的沟道区444可以是参考图1A或图1B的沟道区144或参考图3A的沟道区344的具体实施方式。为了清楚起见，图4A仅例示了沟道区444并且省略了包括沟道区444的垂直沟槽MOSFET的其他元件。
在本实施例中，衬底包括蓝宝石。缓冲层是i-GaN，它是未掺杂的GaN层。第一外延层是掺杂有浓度为约5E18cm-3的Si的1微米(μm)厚的n+-GaN层。第二外延层是掺杂有浓度为约5E16cm-3的Si的2.5μm厚的n--GaN层。主体区是掺杂有Mg(也就是说，主体区是p-GaN，其中“p”这个词意思是p型)并且包括沟道区444的GaN层。源区是掺杂有浓度为约5E18cm-3的Si的200纳米(nm)厚的n+-GaN层。栅极电介质是50nm厚的Al2O3。源极接触部包括Ti/Al/Ni/Au。漏极接触部包括Ti/Al/Ni/Au。栅极接触部包括Ti/Al。钝化层包括厚度为50nm的Al2O3。
五个样品(即，#A、#B、#C、#D和#E)在沟道区444中的掺杂轮廓是不同的。由于沟道区形成在主体区中并且主体区通过外延生长来形成，因此主体区的掺杂轮廓和沟道区的掺杂轮廓是基本上相同的。沟道区的长度L3是400nm。对于样品#A，沟道区444均匀地掺杂有浓度为2.3E19cm-3的Mg。对于样品#B，沟道区444均匀地掺杂有浓度为1.8E19cm-3的Mg。对于样品#C，沟道区444均匀地掺杂有浓度为1.2E19cm-3的Mg。对于样品#D和#E，沟道区444是利用两步掺杂形成的。沟道区444包括沿着y方向长度为(L3-x)的第一部分和长度为x的第二部分。第一部分和第二部分的掺杂方式不同。具体来说，对于样品#D，第一部分444a具有300nm的长度和1.2E19cm-3的浓度。第二部分444b具有100nm的长度和2.3E19cm-3的浓度。对于样品#E，第一部分444a具有350nm的长度和1.2E19cm-3的浓度。第二部分444b具有50nm的长度和2.3E19cm-3的浓度。对于样品#D和#E两者，高掺杂沟道更靠近于源区。
图4B至图4G示出五个样品的一些器件性能。图4B和图4D例示实验ID-VGS曲线。图4C和图4E例示实验ID-VDS曲线。
在图4B中，曲线401a、402a和403a分别对应于样品#A、#B和#C。如所示出，具有最低掺杂浓度的样品#C具有最小阈值电压。在图4C中，曲线401b、402b和403b分别对应于样品#A、#B和#C。如所示出，具有最低掺杂浓度的样品#C具有在相同栅极电压下的最大导通电流以及最低导通电阻。在图4D中，曲线404a和405a分别对应于样品#D和#E。在图4E中，曲线404b和405b分别对应于样品#D和#E。
如所示出，与样品#E的阈值电压、导通电阻和导通电流相比较，样品#D具有更大的阈值电压、更大的导通电阻和更小的导通电流。这是因为样品#D的第二部分大于样品#E的第二部分，并且因此沿着y方向的高掺杂沟道更长。总体而言，与样品#E相比较，样品#D的沟道区掺杂更重。这表明，通过调整沟道区中的掺杂轮廓(诸如浓度分布、高掺杂沟道对低掺杂沟道的尺寸比率等)，可以调节电参数并且可以获得提高的器件性能。
另外，与样品#A、#B和#C相比较，样品#D和#E的ID-VGS曲线向右移位。这意味着样品#D和#E的阈值电压增加了。然而，样品#D和#E并未显示导通电流和导通电阻的明显的牺牲。也就是说，利用非均匀掺杂，可以提高整体器件性能。
图4F例示了图4A的五个样品的实验结果的比导通电阻(RON,sp)-Vth关系以及两步沟道掺杂的半经验模型。图4G例示了图4A的五个样品的实验结果的最大导通电流(ID,max)-Vth关系以及两步沟道掺杂的半经验模型。曲线407和409是通过使用已知Silvaco TCAD模拟方案而获得的。在模拟器中使用的一些关键参数(诸如沟道迁移率、有效沟道掺杂浓度等)源自对样品#A和#C的MOSFET的实验结果的拟合。如所示出，具有非均匀沟道掺杂的样品#D和#E实现了诸如最大导通电流、比导通电阻和阈值电压之类的电参数的改善的折中，并且因此实现了提高的整体器件性能。
图5例示了根据某些示例性实施例的制造垂直沟槽MOSFET的方法500。例如，方法500可以用于制备如上文参考一个或多个图所描述的一个或多个垂直沟槽MOSFET。
框502叙述了提供具有第一表面和第二表面的半导体晶体管。半导体晶体管包括具有变化的掺杂浓度的主体区。
以示例方式，半导体晶体管可以包括多个层或区。半导体晶体管可以包括诸如GaN、Si、SiC等中的一种或多种的半导体材料。在一些实施例中，为了提供半导体晶体管，提供衬底。在衬底上形成第一导电类型的缓冲层。在缓冲层上形成第一导电类型的第一外延层，其中第一外延层具有第一掺杂浓度。在第一外延层上形成第一导电类型的第二外延层，其中第二外延层具有小于第一掺杂浓度的第二掺杂浓度。在第二外延层上设置第二导电类型的主体区。在主体区上设置第一导电类型的源区。以示例方式，缓冲层、第一外延层、第二外延层、主体区和源区可以通过使用分子束外延或金属有机化学气相沉积来生长。
当生长主体区时，对掺杂进行控制和调整，使得主体区的掺杂轮廓是非均匀或不对称的，并且相应地沟道区的掺杂分布也是非均匀或不对称的。掺杂轮廓可以沿着从源区朝向衬底的方向变化。掺杂轮廓可以线性地或非线性地(诸如以步阶方式)减小或增加。掺杂可以以多步(诸如以两步、三步或更多步)来进行。
框504叙述了形成沟槽，沟槽从第一表面沿着垂直于第一表面和第二表面的方向延伸至半导体晶体管中，使得主体区形成沿着沟槽的壁的至少一部分垂直地布置的沟道区。
以示例方式，沟槽可以通过利用保护不应被蚀刻的区域的适当掩模来进行干法蚀刻形成。可以使用感应耦合等离子体(ICP)蚀刻、反应离子蚀刻(RIE)等来执行干法蚀刻。在激活主体区后，沉积栅极电介质。栅极电介质可以包括SiO2、Al2O3、SixNy、ZrO2、HfO2或它们的组合中的一个或多个。栅极电介质可以通过使用原子层沉积(ALD)、金属有机化学气相沉积(MOCVD)、等离子体增强型化学气相沉积(PECVD)、低压力化学气相沉积(LPCVD)、溅镀等中的一个或多个来沉积。之后形成接触部金属并且执行钝化以提供保护。钝化层可以包括SiO2、Al2O3、SixNy或它们的组合中的一个或多个。钝化层可以通过使用ALD、MOCVD、PECVD、LPCVD、溅镀等中的一个或多个来沉积。
当制造根据一个或多个实施例的垂直沟槽MOSFET时，本发明人已经认识到一些需要克服的关键技术障碍。例如，与通过离子注入在Si层中掺杂的杂质不同，难以对GaN的掺杂杂质进行控制(诸如迁移、激活等)以形成期望的轮廓。如果杂质未被充分地激活，则器件性能会受到损害。为了解决这些问题，根据某些实施例，使用高温(诸如大于600℃)退火来对p-GaN进行激活。生长的p-GaN被氢钝化。退火是通过经由蚀刻的栅极沟槽暴露埋入的p-GaN来执行的。
图6是例示根据某些示例性实施例的包括多个单元的六边形垂直MOSFET(HEXFET)结构600的俯视图的示意图，其中每个单元都包括GaN垂直沟槽MOSFET。如所例示，每个单元包括主体接触部、源极接触部、栅极接触部和栅极沟槽区。主体接触部设置在单元的中心区中，而栅极沟槽区设置在单元的边缘区处并且与邻近单元接界。
HEXFET结构600是通过与一种或多种如上所述的不对称沟道掺杂进行组合来设计的。例如，根据一个或多个实施例，HEXFET结构600可以包括如上文所描述的两个或更多个GaN垂直沟槽MOSFET。这些单元(相应地多个GaN垂直沟槽MOSFET)可以并联连接以实现高电流，从而实现高电流或高功率应用。取决于实际需要，HEXFET结构600可以包括适当数量的单元。如所例示的HEXFET结构600具有七个单元。这仅用于说明目的。其可以包括少于或多于七个单元。
相邻单元之间的距离可以取决于实际需要而变化。以示例方式，相邻单元的中心之间的距离(d)可以在1μm至100μm(诸如5μm至30μm、20μm至70μm、40μm至90μm)的范围内。在图6中例示了距离(d)的定义。HEXFET结构600可以实现有助于改善器件密度并且减小芯片尺寸的紧凑结构。
如本文中所使用，术语“均匀掺杂”指的是掺杂浓度是基本上相同的。区或层中的掺杂轮廓或浓度均匀等之类的表述指的是掺杂浓度在整个区或层上是基本上相同的。
如本文中所使用，术语“非均匀掺杂”和“不对称掺杂”是互换使用的。区或层中的掺杂轮廓或浓度非均匀、不均匀、不对称等之类的表述意味着掺杂浓度在整个区或层上不相同，以至于一个或多个器件参数将受到很大影响。
除非另外定义，否则本文中所使用的技术和科学术语具有与示例性实施例有关的领域的技术人员通常所理解的普通含义。实施例在非限制性示例中被例示。基于上文公开的实施例，本领域的技术人员可以设想的各种修改落入示例性实施例的范围。

Claims (22)

1.一种GaN垂直沟槽MOSFET，包括：半导体晶体管，所述半导体晶体管具有第一表面和第二表面；以及沟槽，所述沟槽从所述第一表面沿着垂直于所述第一表面和所述第二表面的第一方向延伸至所述半导体晶体管中，其中所述半导体晶体管包括主体区，所述主体区具有在所述第一方向沿着所述沟槽的壁的至少一部分布置的沟道区，并且其中所述沟道区的掺杂浓度是非均匀的。
2.根据权利要求1所述的GaN垂直沟槽MOSFET，其中所述沟道区的所述掺杂浓度沿着所述第一方向变化。
3.根据权利要求1所述的GaN垂直沟槽MOSFET，其中所述沟道区的所述掺杂浓度沿着所述第一方向线性地变化。
4.根据权利要求1所述的GaN垂直沟槽MOSFET，其中所述沟道区包括第一部分和与所述第一部分具有界面的第二部分，所述界面与所述第一表面和所述第二表面平行，所述第一部分的掺杂浓度在整个所述第一部分上是均匀的，所述第二部分的掺杂浓度在整个所述第二部分上是均匀的，所述第二部分的掺杂浓度大于所述第一部分的掺杂浓度。
5.根据权利要求4所述的GaN垂直沟槽MOSFET，其中所述沟道区掺杂有掺杂浓度不小于1E17cm-3的Mg。
6.一种GaN垂直沟槽MOSFET，包括：
基底；
第一导电类型的第一外延层，所述第一外延层设置在所述基底上并且具有第一掺杂浓度；
第一导电类型的第二外延层，所述第二外延层设置在所述第一外延层上并且具有第二掺杂浓度，所述第一掺杂浓度大于所述第二掺杂浓度；
第二导电类型的主体区，所述主体区设置在所述第二外延层上，所述第二导电类型与所述第一导电类型相反；
源区，所述源区设置在所述主体区上；以及
沟槽，所述沟槽延伸穿过所述源区和所述主体区并且延伸至所述第二外延层中，
其中所述第一外延层、所述第二外延层、所述主体区和所述源区中的每一个包括GaN，
其中所述主体区具有变化的掺杂浓度，使得具有不同电参数的两个或更多个沟道部分形成在所述主体区中。
7.根据权利要求6所述的GaN垂直沟槽MOSFET，其中所述电参数包括最大漏极电流、比导通电阻和阈值电压中的一个或多个。
8.根据权利要求6所述的GaN垂直沟槽MOSFET，其中所述主体区的掺杂浓度沿着从所述源区朝向所述基底的方向减小。
9.根据权利要求6所述的GaN垂直沟槽MOSFET，其中所述主体区的掺杂浓度沿着从所述源区朝向所述基底的方向以线性方式变化。
10.根据权利要求6所述的GaN垂直沟槽MOSFET，其中所述主体区的掺杂浓度沿着从所述源区朝向所述基底的方向以非线性方式变化。
11.根据权利要求6所述的GaN垂直沟槽MOSFET，其中所述主体区的掺杂浓度不小于1E17cm-3。
12.根据权利要求6所述的GaN垂直沟槽MOSFET，其中所述主体区包括第一部分和第二部分，所述第二部分被夹在所述源区与所述第一部分之间，所述主体区掺杂有掺杂浓度不小于1E17cm-3的Mg，所述第二部分的掺杂浓度大于所述第一部分的掺杂浓度。
13.根据权利要求6所述的GaN垂直沟槽MOSFET，其中所述基底包括衬底和缓冲层，所述衬底包括GaN、Si、蓝宝石和SiC中的一种或多种，所述缓冲层设置在所述衬底上并且包括GaN。
14.根据权利要求6所述的GaN垂直沟槽MOSFET，其中所述第一导电类型是n型并且所述第二导电类型是p型。
15.一种六边形垂直MOSFET结构，包括多个单元，每个单元都包括GaN垂直沟槽MOSFET，其中所述GaN垂直沟槽MOSFET包括：半导体晶体管，所述半导体晶体管具有第一表面和第二表面；以及沟槽，所述沟槽从所述第一表面沿着垂直于所述第一表面和所述第二表面的第一方向延伸至所述半导体晶体管中，其中所述半导体晶体管包括主体区，所述主体区具有沿着所述第一方向沿着所述沟槽的壁的至少一部分布置的沟道区，并且其中所述沟道区的掺杂浓度沿着所述第一方向是非均匀的。
16.根据权利要求15所述的六边形垂直MOSFET结构，其中所述多个单元并联连接，并且其中相邻单元的中心之间的距离在1μm至100μm的范围内。
17.一种制造GaN垂直沟槽MOSFET的方法，所述方法包括：
提供具有第一表面和第二表面的半导体晶体管，所述半导体晶体管包括具有变化的掺杂浓度的主体区；以及
形成沟槽，所述沟槽从所述第一表面沿着垂直于所述第一表面和所述第二表面的方向延伸至所述半导体晶体管中，使得所述主体区形成沿着所述沟槽的壁的至少一部分垂直地布置的沟道区。
18.根据权利要求17所述的方法，其中提供所述半导体晶体管包括通过线性比例掺杂来形成所述主体区。
19.根据权利要求17所述的方法，其中提供所述半导体晶体管包括通过多步掺杂来形成所述主体区。
20.根据权利要求19所述的方法，其中所述多步掺杂包括通过使用p型掺杂剂来进行两步掺杂，所述p型掺杂剂选自由镁、钙、铍和锌组成的群组。
21.根据权利要求17所述的方法，其中提供所述半导体晶体管包括：
提供衬底；
在所述衬底上形成第一导电类型的缓冲层；
在所述缓冲层上形成所述第一导电类型的第一外延层，所述第一外延层具有第一掺杂浓度；
在所述第一外延层上形成所述第一导电类型的第二外延层，所述第二外延层具有第二掺杂浓度，所述第一掺杂浓度大于所述第二掺杂浓度；
在所述第二外延层上形成所述第二导电类型的所述主体区；以及
在所述主体区上形成源区。
22.根据权利要求21所述的方法，其中提供所述半导体晶体管包括：通过使用分子束外延和金属有机化学气相沉积中的至少一种来生长所述缓冲层、所述第一外延层、所述第二外延层、所述主体区和所述源区。
CN202210319513.3A 2021-06-11 2022-03-29 GaN垂直沟槽MOSFET及其制造方法 Pending CN115548120A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163209409P 2021-06-11 2021-06-11
US63/209,409 2021-06-11
US17/650,531 US20220399460A1 (en) 2021-06-11 2022-02-10 Gan vertical trench mosfets and methods of manufacturing the same
US17/650,531 2022-02-10

Publications (1)

Publication Number Publication Date
CN115548120A true CN115548120A (zh) 2022-12-30

Family

ID=84390636

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210319513.3A Pending CN115548120A (zh) 2021-06-11 2022-03-29 GaN垂直沟槽MOSFET及其制造方法

Country Status (3)

Country Link
US (1) US20220399460A1 (zh)
CN (1) CN115548120A (zh)
TW (1) TWI830172B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117219512A (zh) * 2023-10-16 2023-12-12 乐山希尔电子股份有限公司 一种氮化镓半导体功率器件的制备方法
CN117219672A (zh) * 2023-10-16 2023-12-12 乐山希尔电子股份有限公司 准垂直型氮化镓积累型功率器件

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113823565A (zh) * 2020-06-18 2021-12-21 新时代电力系统有限公司 基于超结的垂直型氮化镓jfet和mosfet功率器件的方法和系统

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7652329B2 (en) * 2007-07-13 2010-01-26 Semiconductor Components Industries, Llc Vertical MOS transistor and method therefor
US9768028B1 (en) * 2016-08-10 2017-09-19 Globalfoundries Inc. Semiconductor structure with a dopant implant region having a linearly graded conductivity level and method of forming the structure
EP3520144B1 (en) * 2016-09-30 2023-09-06 HRL Laboratories, LLC Doped gate dielectric materials

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117219512A (zh) * 2023-10-16 2023-12-12 乐山希尔电子股份有限公司 一种氮化镓半导体功率器件的制备方法
CN117219672A (zh) * 2023-10-16 2023-12-12 乐山希尔电子股份有限公司 准垂直型氮化镓积累型功率器件
CN117219512B (zh) * 2023-10-16 2024-03-19 乐山希尔电子股份有限公司 一种氮化镓半导体功率器件的制备方法
CN117219672B (zh) * 2023-10-16 2024-06-04 乐山希尔电子股份有限公司 准垂直型氮化镓积累型功率器件

Also Published As

Publication number Publication date
TW202315119A (zh) 2023-04-01
TWI830172B (zh) 2024-01-21
US20220399460A1 (en) 2022-12-15

Similar Documents

Publication Publication Date Title
EP3520144B1 (en) Doped gate dielectric materials
US9941399B2 (en) Enhancement mode III-N HEMTs
CN108604597B (zh) 具有al(1-x)sixo栅极绝缘体的增强模式iii-氮化物器件
JP6522521B2 (ja) 半導体デバイスの電極及びその製造方法
US7795642B2 (en) III-nitride devices with recessed gates
CN109920854B (zh) Mosfet器件
JP6373509B2 (ja) 半導体デバイス、及び半導体デバイスの製造方法
CN113169228A (zh) 包括垂直栅极模块的横向iii族氮化物器件
TWI830172B (zh) GaN垂直溝槽MOSFET及其製造方法
US9502544B2 (en) Method and system for planar regrowth in GaN electronic devices
WO2022031465A1 (en) Iii-nitride devices including a depleting layer
US11735671B2 (en) Method and system for fabrication of a vertical fin-based field effect transistor
CN103875075A (zh) 利用再生长沟道的GaN垂直JFET的方法和系统
CN112447857A (zh) 碳化硅场效应晶体管
KR101172857B1 (ko) 인헨스먼트 노멀리 오프 질화물 반도체 소자 및 그 제조방법
US8558242B2 (en) Vertical GaN-based metal insulator semiconductor FET
KR101200274B1 (ko) 인헨스먼트 노멀리 오프 버티컬 질화물 반도체 소자 및 그 제조방법
KR102067596B1 (ko) 질화물 반도체 소자 및 그 제조 방법
KR100933383B1 (ko) 접합장벽쇼트키 게이트 구조를 갖는 고전압 탄화규소쇼트키 접합형 전계효과 트랜지스터 및 그 제조방법
CN115148808A (zh) 常闭式晶体管与其制造方法
KR20190108357A (ko) 나노 장벽 게이트를 이용한 GaN FET 및 그 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination