KR20190108357A - 나노 장벽 게이트를 이용한 GaN FET 및 그 제조방법 - Google Patents

나노 장벽 게이트를 이용한 GaN FET 및 그 제조방법 Download PDF

Info

Publication number
KR20190108357A
KR20190108357A KR1020180029777A KR20180029777A KR20190108357A KR 20190108357 A KR20190108357 A KR 20190108357A KR 1020180029777 A KR1020180029777 A KR 1020180029777A KR 20180029777 A KR20180029777 A KR 20180029777A KR 20190108357 A KR20190108357 A KR 20190108357A
Authority
KR
South Korea
Prior art keywords
layer
gan
contact
dimensional electron
barrier gate
Prior art date
Application number
KR1020180029777A
Other languages
English (en)
Inventor
조덕호
심규환
최상식
Original Assignee
주식회사 시지트로닉스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 시지트로닉스 filed Critical 주식회사 시지트로닉스
Priority to KR1020180029777A priority Critical patent/KR20190108357A/ko
Publication of KR20190108357A publication Critical patent/KR20190108357A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10344—Aluminium gallium nitride [AlGaN]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

본 발명은 GaN FET 및 그 제조방법에 관한 것으로, GaN 에피층과, 상기 GaN 에피층의 상부에 순차 적층되어 상기 GaN 에피층의 계면에 2차원 전자가스 채널을 형성하는 AlxGa1 - xN층 및 AlyGa1 - yN과, 상기 AlxGa1 - xN층 및 AlyGa1 - yN층에 형성된 콘택을 통해 상기 GaN 에피층에 접촉되어, 상기 2차원 전자가스 채널의 일부에 소멸영역을 형성하는 나노 장벽 게이트를 포함한다.

Description

나노 장벽 게이트를 이용한 GaN FET 및 그 제조방법{Structure and Fabrication Method of GaN FET using Nano Barrier Gate}
본 발명은 나노 장벽 게이트를 이용한 GaN FET 및 그 제조방법에 관한 것으로, 더 상세하게는 누설전류를 줄이고, 동작속도를 향상시킬 수 있는 GaN FET 및 그 제조방법에 관한 것이다.
전력반도체로 구동하는 회로에 있어서 가장 간단한 방식으로 고전압-고전류를 제어하는 GaN-based FET 반도체 소자에 대한 기술개발이 진행되어 왔다. 그러나 종래 GaN 반도체를 위주로 하는 반도체 소자는 구동전압과 구동전류가 낮거나, 열적으로 불안정하거나, 비선형적으로 동작하거나, 열이 많이 발생하고 전기효율이 낮은 등의 문제점이 있었다.
종래 전력반도체 소자의 예로 미국공개특허 2008/0296618호(p-GaN/AlGaN/AlN/GaN enhancement mode field effect transistor, 공개일자 2008. 12. 04)가 있다.
위의 미국공개특허는 p-GaN 게이트를 사용하는 HEMT에 관한 것이며, 오믹으로 게이트 상부에 금속을 접합한 구조를 제안하였다.
그러나 일반적인 HEMT에서 p-n 접합을 게이트로 활용하는 기술은 p-n접합 게이트와 드레인 사이에 누설전류가 높은 문제점이 있으며, p-GaN층의 도핑농도도 충분히 높여야 하기 때문에 공정상의 어려움도 있다.
또한, “Robust 600V GaN High electron mobility transistor technology on GaN-on-Si with 400V, 5us load-short-circuit withstand capability,” Jap. I. of Appl. Phys. 55, 04EG01, (2016)에는 GaN HEMT 전력소자에 대한 기술이 기재되어 있다. 노멀 온(Normally on)으로 동작하는 GaN HEMT와 LDMOSFET를 직렬로 배치하는 캐스코드(cascode) 구조로 회로를 구성하여 600V에서 동작하는 인버터에 사용하는 용도로 데모를 하였다.
그러나 통상적인 GaN HEMT의 기술로서 소자구조에 대한 특이한 장점이나 상세한 설명은 없다. 현재 AlGaN/GaN WBG 반도체에 있어서 노멀 오프(normally off) 전력반도체 소자의 개발이 어렵기 때문에 통상적으로 노멀 온 GaN HEMT와 Si MOSFET를 캐스코드 형태로 조립된 회로는 인버터나 컨버터의 고전압 전력 스위칭용으로 많이 개발되고 있다.
다른 종래 기술로는, L. Li, J.Joh, J.A. delAlamo, C.V. Thompson, "Spatial Distribution of Structural Degradation under High Power Stress in AlGaN/GaN High Electron Mobility Transistors," App. phys. Lett. Vol.100, 172109(2012)가 있다. Planar HEMT 소자로서 종래에 가장 널리 사용하는 구조인데 노멀 오프 소자에 대한 것으로, 노멀 오프 소자를 구현하기 위해서 다른 소자 구조와 공정기술을 추가하였다.
아울러 H.Yuliang, Z. Lian, C. Zhe,Z. Yun, A.Yujie, Z. Yongbing, L. Hongxi, W. Junxi, L. Jinmin, "AlGaN/GaN High Electron MobilityTransistors with SelectiveArea Grown p-GaN Gates," J. of Semiconductors, Vol. 37, No. 11(2016)에는 노멀 오프 소자를 구현하기 위한 기술이 기재되어 있다. 구체적으로 게이트에 p-GaN을 이용하였으며, p-GaN층을 선택적 에피성장 기술로 구현한다.
그러나 이러한 구조에서는 누설전류가 큰 문제점이 있었다.
상기한 바와 같이 종래 전력반도체 기술은, 플레이너(planar) 게이트(PG) FET는 노멀 온으로 동작하며, 노멀 오프 동작을 위해 딥 리세스(deep recess) 게이트(DRG) 구조를 채용하면 구동전류가 극히 낮아지는 트래이드 오프(trade-off) 성능저하 문제가 심각하다. 또한, 실리콘 반도체로 주로 제작하여 사용하는 온도가 제한되어 주변의 온도나 환경에 따라 전류가 변화하는 폭이 크고 동작이 불안정하며, 항복전압을 높이는데 한계가 있다.
본 발명이 해결하고자 하는 기술적 과제는, 상기와 같은 종래 문제점을 해결하기 위한 것으로 노멀 오프 동작을 하면서도, 전류 구동력과 동작속도를 높일 수 있는 GaN FET 및 그 제조방법을 제공함에 있다.
상기와 같은 과제를 해결하기 위한 본 발명의 일측면에 따른 GaN FET는, GaN 에피층과, 상기 GaN 에피층의 상부에 순차 적층되어 상기 GaN 에피층의 계면에 2차원 전자가스 채널을 형성하는 AlxGa1 - xN층 및 AlyGa1 - yN층과, 상기 AlxGa1 - xN층 및 AlyGa1-yN층에 형성된 콘택을 통해 상기 GaN 에피층에 접촉되어, 상기 2차원 전자가스 채널의 일부에 소멸영역을 형성하는 나노 장벽 게이트를 포함한다.
본 발명의 일실시예에 따르면, 상기 GaN 에피층에 접촉되는 나노 장벽 게이트의 접촉부는 적어도 하나 이상이며, 각 접촉부의 폭은 10 내지 100nm일 수 있다.
본 발명의 일실시예에 따르면, 상기 AlxGa1 - xN층 및 AlyGa1 - yN층은 메사구조이며, 상기 2차원 전자가스 채널의 양측에 각각 마련되어 측부소멸영역을 형성하는 절연체를 포함할 수 있다.
본 발명의 일실시예에 따르면, 상기 AlyGa1 - yN층의 상부에 적층된 GaN 캡층 및 보호층과, 상기 보호층 및 GaN 캡층의 식각 영역을 통해 상기 AlyGa1 - yN층에 접촉되는 한 쌍의 오믹콘택과, 상기 나노 장벽 게이트의 상부 전면에 접촉되는 쇼트키 게이트를 더 포함할 수 있다.
본 발명의 일실시예에 따르면, 층간절연막에 형성된 콘택홀을 통해 상기 오믹콘택에 각각 접촉되는 금속배선을 포함하되, 상기 금속배선 중 하나는 상기 쇼트키 게이트의 상부측으로 연장될 수 있다.
본 발명의 일실시예에 따르면, 상기 AlxGa1 - xN층에서 Al의 함량인 x는 0~0.3이며, 상기 AlyGa1-yN층은 Al의 함량인 y가 0.2~0.5인 것일 수 있다.
또한, 본 발명의 다른 측면에 따른 GaN FET 제조방법은, a) GaN 에피층의 상부에 AlxGa1 - xN층과 AlyGa1 - yN층을 성장시켜, GaN 에피층의 계면에 2차원 전자가스 채널을 형성하는 단계와, b) 상기 AlyGa1 - yN층의 상부에 GaN 캡층과 보호층을 형성한 후, 상기 AlxGa1 - xN층과 AlyGa1 - yN층, GaN 캡층 및 보호층을 메사구조로 식각하는 단계와, c) 이온주입 또는 플라즈마 처리를 통해 상기 2차원 전자가스 채널의 양단에 측부소멸영역을 형성하는 단계와, d) 상기 보호층, GaN 캡층, AlyGa1 - yN층의 일부를 식각하여, AlxGa1 - xN층의 일부를 노출시킨 후, 노출된 AlxGa1 - xN층의 일부를 식각하여 하부에 위치하는 GaN 에피층을 노출시키는 단계와, e) 상기 노출된 GaN 에피층에 접촉부가 접촉되는 나노 장벽 게이트를 형성하여 접촉부분에서 2차원 전자가스 채널을 제거하는 소멸영역을 형성하는 단계를 포함할 수 있다.
본 발명의 일실시예에 따르면, 상기 나노 장벽 게이트의 접촉부는 적어도 하나 이상이며, 접촉부 각각의 폭은 10 내지 100nm인 것일 수 있다.
본 발명의 일실시예에 따르면, f) 상기 보호층과 상기 GaN의 일부를 식각하여 하부의 AlyGa1 - yN층을 일부 노출시키고, 금속을 증착 및 패터닝하여 노출된 AlyGa1-yN층에 접촉되는 오믹콘택을 형성하는 단계와, g) 쇼트키 금속을 증착하고 패터닝하여 상기 나노 장벽 게이트의 상부에 쇼트키 게이트를 형성하는 단계를 더 포함할 수 있다.
본 발명의 일실시예에 따르면, 상기 AlxGa1 - xN층에서 Al의 함량인 x는 0~0.3이며, 상기 AlyGa1-yN층은 Al의 함량인 y가 0.2~0.5인 것일 수 있다.
본 발명 GaN FET 및 그 제조방법은, 나노 장벽 게이트를 이용하여 고온-고전압에서 전류의 변동폭을 작게 유지하면서 전압-전류를 제어하는 용도로 다양하게 사용될 수 있다. 또한, 본 발명은 자동차나 산업용 기기, 무기류와 같이 고전압이나 고온용과 같이 특수한 환경이나 목적에 적합한 특성을 제공할 수 있다.
본 발명은 항복전압이 100V 이상 수 kV까지 쉽게 높일 수 있고 전류의 구동력이 높아 소형화에 유리한 효과가 있다.
좀 더 구체적으로, 본 발명은 고속동작(고이동도의 2DEG 활용함, 게이트의 정전용량이 작음), 고전류밀도 동작, 고온 동작(150 oC 내지 200oC 이상까지 사용 가능), 또한, 150 내지 300℃의 고온 동작이 가능하며, 고전압, 고 전류밀도 동작이 가능하고, 0 내지 100℃ 범위에서의 온도계수가 0.005%/℃ 미만으로 매우 낮은 특성을 제공할 수 있으며, 특히 1MHz 이상 50MHz 대역까지 고주파동작에서 전력제어 효율을 높일 수 있고 응용시스템의 크기를 최소화하는데 최적의 사양을 제공할 수 있는 효과가 있다.
도 1 내지 도 12는 본 발명의 바람직한 실시예에 따른 GaN FET의 제조공정 수순 단면도이다.
도 13과 도 14는 본 발명의 다른 실시예에 따른 GaN FET의 단면 구성도이다.
도 15는 본 발명에 따른 GaN FET와 종래 고전압 소자의 트랜스퍼(transfer) 전도특성을 비교한 그래프이다.
도 16은 본 발명에 따른 GaN FET와 종래 고전압 소자의 역방향 전도특성을 비교한 그래프이다.
이하, 본 발명 GaN FET 및 그 제조방법에 대하여 첨부한 도면을 참조하여 상세히 설명한다.
본 발명의 실시 예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해 제공되는 것이며, 아래에 설명되는 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시 예들로 한정되는 것은 아니다. 오히려, 이들 실시 예는 본 발명을 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시 예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는"포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.　
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되지 않음은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시 예들은 본 발명의 실시 예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시 예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1 내지 도 12는 본 발명의 바람직한 실시예에 따른 GaN FET의 제조공정 수순 단면도이다.
도 1을 참조하면 기판(1)에 GaN 에피층(2)을 성장시킨다.
상기 기판(1)은 실리콘, 사파이어 또는 SiC를 사용할 수 있다.
상기 기판(1)의 상부 전면에 GaN을 성장시켜 GaN 에피층(2)을 성장할 때 사용되는 기판(1)의 종류에 따라 격자상수의 차이와 열팽창계수의 차이에 의해 응력이 기판(1)과 GaN 에피층(2) 사이에 발생한다. 이러한 응력에 의해 전체적으로 기판까지 휘어지고 심한 경우 크랙이 발생하게 되므로 이를 에피성장의 과정에서 해결되도록 한다.
이를 위하여, 상기 기판(1)의 상면 저온 GaN, AlxGa1 - xN, GaN/AlxGa1 - xN 초격자층을 먼저 형성하는 방법을 사용할 수 있다.
또한, GaN 에피층(2)에 운반자를 최소화하여 비저항을 높이기 위한 C, Fe와 같은 불순물을 도핑할 수 있다.
도 2를 참조하면, 상기 GaN 에피층(2)의 상부 전면에 AlxGa1 - xN층(3), AlyGa1 -yN층(4)을 성장시킨다. 여기에서 AlxGa1 - xN층(3)은 Al의 함량인 x(=0~0.3)에 의해 조절되는 AlxGa1 - xN 에피층이고, AlyGa1 - yN층(4)은 Al의 함량인 y(=0.2~0.5)에 의해 조절되는 AlyGa1 - yN 에피층을 의미한다.
상기 lxGa1 - xN층(3), AlyGa1 - yN층(5)의 성장에 의해 상기 GaN 에피층(2)과의 계면에는 2차원 전자가스(2DEG / 2-Dimensional Electron Gas, 7)가 발생하는 조건을 이루게 된다.
그 다음, 상기 AlyGa1 - yN층(4)의 상부에 보호층인 GaN 캡층(5)과 보호층(6)을 성장시킨다.
상기 GaN 캡층(5)은 1~2nm의 초박막으로 성장하여 표면을 개질하여 쇼트키(Schottky) 접촉의 특성을 일정하게 유지한다. 여기에서 2차원 전자가스(7)를 형성시키기 위한 AlxGa1 - xN층(3)에서 Al의 함량(x)은 0.1~0.3 사이에서 조절함으로써 채널층인 GaN 에피층(2)의 2차원 전자가스(7)의 밀도와 이동도를 조절한다.
SPF(surface passivation film: oxide, nitride 등 )을 GaN 캡층(5)의 상부에 증착하여 보호층(6)을 더 형성하며, GaN 캡층(5)은 보호층(6)과 더불어 소자의 표면을 안정화하여 전류 붕괴(current collapse) 현상을 해소시킨다.
그 다음, 상기 기판(1)을 제거한다.
그 다음, 도 3을 참조하면, 소자격리를 위하여 상기 보호층(6), GaN 캡층(5), AlyGa1 - yN층(4), AlxGa1 - xN층(3)의 일부를 제거하고, 상기 AlxGa1 - xN층(3)의 일부 제거를 통해 노출되는 GaN 에피층(2)의 상면 일부를 제거하여 2차원 전자가스(7)의 측면부가 노출되도록 한다.
이는 도 3에 도시한 바와 같이, 상기 GaN 에피층(2)의 상부에 적층된 층들을 메사 구조로 만들어 소자를 격리하기 위한 것이다.
그 다음, 도 4에 도시한 바와 같이, 상기 일부가 식각된 보호층(6)과 GaN 캡층(5) 및 AlyGa1 - yN층(4)의 가장자리 일부를 식각하여 상기 AlxGa1 - xN층(3)의 상면 가장자리 일부가 노출되도록 하는 메사 구조를 형성한다.
그 다음, 도 5에 도시한 바와 같이, 이온주입 또는 플라즈마 처리를 통해 상기 노출된 GaN 에피층(2)의 상면으로부터 소정 깊이까지 위치하는 제1절연체(8)를 형성함과 아울러 상기 AlxGa1 - xN층(3)의 노출된 상면으로부터 소정의 깊이까지 위치하는 제2절연체(9)를 형성한다.
상기 제1절연체(8)와 제2절연체(9)는 소자격리를 통하여 누설전류를 최소화시키기 위한 것이다.
이와 같은 공정에 의하여 제2절연체(9)를 형성할 때 높은 에너지의 이온이 충돌하여 상기 제2절연체(9)와 인접한 GaN 에피층(2)의 가장자리 일부에는 상기 2차원 전자가스(7)가 소멸된 측부소멸영역(10)이 형성되며, 따라서 전기적인 절연상태가 된다.
따라서, 이러한 메사 가장자리의 절연상태는 쇼트키 게이트가 형성된 후에 메사 가장자리를 통한 누설전류의 흐름이나 게이트 스위칭의 지연 현상을 제거하여 안정화할 수 있다.
그 다음, 도 6에 도시한 바와 같이 상기 보호층(6)과 GaN 탑층(5)의 일부를 제거하여 그 하부의 AlyGa1-yN층(4)의 일부를 노출시킨다.
그 다음, 도 7에 도시한 바와 같이 식각공정을 이용하여 상기 노출된 AlyGa1 -yN층(4)의 일부를 식각하여, 그 하부의 AlxGa1 - xN층(3)의 일부를 노출시킨다.
그 다음, 도 8에 도시한 바와 같이 상기 노출된 AlxGa1 - xN층(3)의 일부를 식각하여 상기 GaN 에피층(2)의 일부를 노출시킨다.
상기 AlxGa1 - xN층(3)의 식각영역의 폭은 10~100nm에서 최소한으로 조절한다. 매우 작은 나노 배리어(Nano barrier) 폭은 하단부에 위치하는 2차원 전자가스의 공핍폭이 최소가 되도록 조절하게 된다.
그 다음, 도 9에 도시한 바와 같이 상기 보호층(6)과 GaN 탑층(5)의 일부를 제거한 후, 금속을 증착하고, 패터닝하여 상기 보호층(6)과 GaN 탑층(5)의 제거 영역에 위치하여 AlyGa1 - yN층(4)에 접촉되는 오믹콘택(11)을 형성한다. 상기 오믹콘택(11)을 형성하기 위한 금속은 Ti, Ni, Al, Pt, Pd, Au, Mo, Ta 등의 금속을 단일층 내지는 Ti/Ni/Ti/Al과 같이 2개 이상의 복합층을 사용할 수 있다.
오믹콘택(11)은 오믹접합의 가장자리를 통한 전류 구동력을 높이고 벌크를 통한 누설전류의 흐름을 감소시킬 수 있다.
정전류가 흐를 때 발생하는 열을 최소화하려면 접촉저항을 줄여야 하고, 또한 전기적인 충격과 열적인 충격으로부터 소자가 안정한 동작을 하기 위해서 우선적으로 접촉저항이 낮고 물리적으로 안정한 일렉트로 마이그레이션(electro-migration)에 강한 금속접합이 중요하다.
도 10에 도시한 바와 같이 금속을 증착하고 패터닝하여 AlyGa1 - yN층(4)과 AlxGa1-xN층(3)의 식각영역을 통해 상기 GaN 에피층(2)에 접촉되는 나노 장벽 게이트(12)를 형성한다. 이때의 증착법은 ALD를 사용할 수 있다.
이때 금속과 반도체의 일함수 차이에 의하여 상기 나노 장벽 게이트(12)의 하부에는 2차원 전자가스(7)가 소멸되는 소멸영역(13)이 형성되어, 완벽한 채널의 차단을 수행한다.
이때 GaN 에피층(2)에 접하는 나노 장벽 게이트(12) 부분을 접촉부(12a)로 정의하며, 금속인 접촉부(12a)에 의해 형성되는 소멸영역(13)의 폭은 10~100nm 수준이 되도록 조절한다. 즉, 접촉부(12a)의 폭이 10 내지 100nm가 되도록 한다. 이는 최소로 공핍된 2차원 전자가스 채널층을 제어함으로써 노멀 오프(normally-off) 동작을 확실하게 구현하여, 누설전류를 줄이고, 소멸영역(13) 좌우측에 있는 2DEG 채널 고이동도의 특성을 최대한 활용하게 된다.
그 다음, 도 11에 도시한 바와 같이 상기 나노 장벽 게이트(12)의 상부 전면 및 주변으로 확장된 쇼트키 게이트(14)를 형성한다.
상기 쇼트키 게이트(14)는 통상적인 쇼트키 게이트 금속을 사용할 수 있으며, 쇼트키 게이트(14)의 형성에 의하여 나노 장벽 게이트(12)에 높은 전계가 집속되는 것을 완화하며, 전류의 흐름을 제어하는 동작을 수행할 수 있다.
그 다음, 도 12에 도시한 바와 같이, 도 11에 도시한 구조의 상부 전면에 층간절연막(15)을 증착한 후, 층간절연막(15)에 콘택홀을 형성하여 상기 오믹콘택(11)을 노출시킨 다음, 상기 오믹콘택(11)에 각각 접촉되는 금속배선(16)을 형성한다.
상기 층간절연막(15)은 Si3N4, SiO2, HfO2 또는 ZrO2 등의 절연체 박막을 사용하며, 금속배선(16)은 Ti, Ni, Al, Pt, Au, TiN, TaN 등의 금속을 단일층 내지는 Ti/Al/TiN과 같은 복합층으로 증착하여 형성한다.
특히 일측(소스측) 금속배선은 하부의 오믹콘택(11)과 쇼트키 게이트(14)를 덮는 형태로 구성하여 필드 플레이트(field plate)로 작용하게 할 수 있다.
이러한 금속배선(16)은 오믹전극과 전류제어접합에 전계가 일정한 수준으로 안정되게 인가되도록 하여, 전계집속에 의한 항복이나 핫 캐리어(hot carrier)의 트랩현상을 경감시키게 된다.
이처럼 본 발명은 2차원 전자가스(7) 채널의 일부에 소멸영역(13)을 형성하여 노멀 오프 상태의 소자를 용이하게 구현할 수 있다.
도 13과 도 14는 각각 본 발명의 다른 실시예에 따른 GaN FET의 단면 구성도이다.
도 13과 도 14에서는 앞서 설명한 본 발명의 바람직한 실시예의 구성과는 다르게 나노 장벽 게이트(12)가 GaN 에피층(2)에 접촉되는 부분을 복수로 구현한 구성이다.
상기 나노 장벽 게이트(12)의 접촉수를 조절하여 상기 소멸영역(13)의 폭을 제어할 수 있다. 이는 고전압으로 동작하는 소자에서 좀 더 선형적인 포화전류의 제어와 더 낮은 누설전류의 제어가 가능하다.
상기 나노 장벽 게이트(12)의 접촉부가 복수인 경우에도 각 접촉부의 폭은 10 내지 100nm가 되도록 한다.
도 15는 본 발명에 따른 GaN FET와 종래 고전압 소자의 트랜스퍼(transfer) 전도특성을 비교한 그래프이다.
종래기술인 플레이너 게이트(planar gate, PG)의 경우 Gm,max는 크지만 임계전압이 0V보다 낮은 음의 값에 위치한다. 또한 딥 리세스 게이트(Deep recess gate, DRG)의 경우 임계전압은 양의 방향으로 크게 증가하였지만 Gm,max가 심하게 감소한다.
그러나 본 발명에 따른 GaN FET는 임계전압이 양의 값을 가지면서도 높은 Gm,max특성을 유지한다. 이러한 특성은 와이드 밴드갭(WBG) 반도체의 이종접합 구조에 의한 고이동도의 이차원전자층(2DEG)을 나노 배리어 게이트(nano barrier gate(NBG))를 활용하여 제어하는데 기인하며 WBG 반도체 자체의 넓은 어너지갭과 높은 임계전계라는 물질적 특징에 따른다. 높은 Gm은 2차원 전자가스G의 고이동도 특성과 더불어 고전압-고전류 동작에 있어서도 고속동작을 가능하게 하므로 1~50MHz의 고주파 스위칭에 있어서 고효율 동작을 가능하게 한다.
도 16은 본 발명에 따른 GaN FET와 종래 고전압 소자의 역방향 전도특성을 비교한 그래프이다.
종래 플레이너 게이트(Planar gate(PG)) 구조는 누설전류가 매우 큰 문제를 보인다. 종래 딥 리세스 게이트(Deep recess gate(DRG)) 구조는 누설전류가 감소하였지만 2차원 전자가스층과 급격한 전계의 분포로 항복전압이 매우 작다. 반면에 본 발명의 GaN FET의 경우 낮은 누설전류와 높은 항복전압 특성을 유지한다.
본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정, 변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
1:기판 2:GaN 에피층
3:AlxGa1 - xN층 4:AlyGa1 - yN층
5:GaN 캡층 6:보호층
7:2차원 전자가스 8:제1절연체
9:제2절연체 10:측부소멸영역
11:오믹콘택 12:나노 장벽 게이트
13:소멸영역 14:쇼트키 게이트
15:층간절연막 16:금속배선

Claims (10)

  1. GaN 에피층;
    상기 GaN 에피층의 상부에 순차 적층되어 상기 GaN 에피층의 계면에 2차원 전자가스 채널을 형성하는 AlxGa1-xN층 및 AlyGa1-yN; 및
    상기 AlxGa1 - xN층 및 AlyGa1 - yN층에 형성된 콘택을 통해 상기 GaN 에피층에 접촉되어, 상기 2차원 전자가스 채널의 일부에 소멸영역을 형성하는 나노 장벽 게이트를 포함하는 GaN FET.
  2. 제1항에 있어서,
    상기 GaN 에피층에 접촉되는 나노 장벽 게이트의 접촉부는 적어도 하나 이상이며, 각 접촉부의 폭은 10 내지 100nm인 것을 특징으로 하는 GaN FET.
  3. 제1항 또는 제2항에 있어서,
    상기 AlxGa1 - xN층 및 AlyGa1 - yN층은 메사구조이며,
    상기 2차원 전자가스 채널의 양측에 각각 마련되어 측부소멸영역을 형성하는 절연체를 포함하는 GaN FET.
  4. 제3항에 있어서,
    상기 AlyGa1 - yN층의 상부에 적층된 GaN 캡층 및 보호층과, 상기 보호층 및 GaN 캡층의 식각 영역을 통해 상기 AlyGa1 - yN층에 접촉되는 한 쌍의 오믹콘택과, 상기 나노 장벽 게이트의 상부 전면에 접촉되는 쇼트키 게이트를 더 포함하는 GaN FET.
  5. 제4항에 있어서,
    층간절연막에 형성된 콘택홀을 통해 상기 오믹콘택에 각각 접촉되는 금속배선을 포함하되, 상기 금속배선 중 하나는 상기 쇼트키 게이트의 상부측으로 연장된 것을 특징으로 하는 GaN FET.
  6. 제1항에 있어서,
    상기 AlxGa1 - xN층에서 Al의 함량인 x는 0~0.3이며, 상기 AlyGa1 - yN층은 Al의 함량인 y가 0.2~0.5인 것을 특징으로하는 GaN FET.
  7. a) GaN 에피층의 상부에 AlxGa1 - xN층과 AlyGa1 - yN층을 성장시켜, GaN 에피층의 계면에 2차원 전자가스 채널을 형성하는 단계;
    b) 상기 AlyGa1 - yN층의 상부에 GaN 캡층과 보호층을 형성한 후, 상기 AlxGa1 - xN층과 AlyGa1 - yN층, GaN 캡층 및 보호층을 메사구조로 식각하는 단계;
    c) 이온주입 또는 플라즈마 처리를 통해 상기 2차원 전자가스 채널의 양단에 측부소멸영역을 형성하는 단계;
    d) 상기 보호층, GaN 캡층, AlyGa1 - yN층의 일부를 식각하여, AlxGa1 - xN층의 일부를 노출시킨 후, 노출된 AlxGa1 - xN층의 일부를 식각하여 하부에 위치하는 GaN 에피층을 노출시키는 단계; 및
    e) 상기 노출된 GaN 에피층에 접촉부가 접촉되는 나노 장벽 게이트를 형성하여 접촉부분에서 2차원 전자가스 채널을 제거하는 소멸영역을 형성하는 단계를 포함하는 GaN FET 제조방법.
  8. 제7항에 있어서,
    상기 나노 장벽 게이트의 접촉부는 적어도 하나 이상이며, 접촉부 각각의 폭은 10 내지 100nm인 것을 특징으로 하는 GaN FET 제조방법.
  9. 제7항 또는 제8항에 있어서,
    f) 상기 보호층과 상기 GaN의 일부를 식각하여 하부의 AlyGa1 - yN층을 일부 노출시키고, 금속을 증착 및 패터닝하여 노출된 AlyGa1 - yN층에 접촉되는 오믹콘택을 형성하는 단계;
    g) 쇼트키 금속을 증착하고 패터닝하여 상기 나노 장벽 게이트의 상부에 쇼트키 게이트를 형성하는 단계를 더 포함하는 GaN FET 제조방법.
  10. 제9항에 있어서,
    상기 AlxGa1 - xN층에서 Al의 함량인 x는 0~0.3이며, 상기 AlyGa1 - yN층은 Al의 함량인 y가 0.2~0.5인 것을 특징으로 하는 GaN FET 제조방법.
KR1020180029777A 2018-03-14 2018-03-14 나노 장벽 게이트를 이용한 GaN FET 및 그 제조방법 KR20190108357A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180029777A KR20190108357A (ko) 2018-03-14 2018-03-14 나노 장벽 게이트를 이용한 GaN FET 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180029777A KR20190108357A (ko) 2018-03-14 2018-03-14 나노 장벽 게이트를 이용한 GaN FET 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20190108357A true KR20190108357A (ko) 2019-09-24

Family

ID=68068800

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180029777A KR20190108357A (ko) 2018-03-14 2018-03-14 나노 장벽 게이트를 이용한 GaN FET 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR20190108357A (ko)

Similar Documents

Publication Publication Date Title
CN113169228B (zh) 包括垂直栅极模块的横向iii族氮化物器件
EP3520144B1 (en) Doped gate dielectric materials
US9614069B1 (en) III-Nitride semiconductors with recess regions and methods of manufacture
JP6522521B2 (ja) 半導体デバイスの電極及びその製造方法
JP6173661B2 (ja) Ｉｉｉ−窒化物デバイスの製造方法およびｉｉｉ−窒化物デバイス
JP5383652B2 (ja) 電界効果トランジスタ及びその製造方法
US9130026B2 (en) Crystalline layer for passivation of III-N surface
JP5190923B2 (ja) ＧａＮをチャネル層とする窒化物半導体トランジスタ及びその作製方法
KR102080745B1 (ko) 질화물 반도체 소자 및 그 제조 방법
CN118661266A (zh) 具有改进的导电性的包括耗尽层的n极性器件
KR20060110002A (ko) Ⅲ-질화물 전류 제어 디바이스와 그 제조방법
CN102239550A (zh) 场效应晶体管
CN102709321A (zh) 增强型开关器件及其制造方法
WO2015175915A1 (en) Trenched vertical power field-effect transistors with improved on-resistance and breakdown voltage
CN113972263B (zh) 一种增强型AlGaN/GaN HEMT器件及其制备方法
KR20140133360A (ko) 노멀리 오프 타입 트랜지스터 및 그 제조방법
CN114899227A (zh) 一种增强型氮化镓基晶体管及其制备方法
CN104681620A (zh) 一种纵向导通的GaN常关型MISFET器件及其制作方法
CN210897283U (zh) 一种半导体器件
KR20110058332A (ko) 플로팅 게이트 구조를 이용한 인핸스먼트 질화물계 반도체 소자
CN114496788A (zh) 一种p型沟道氮化镓晶体管及其制备方法
KR102067596B1 (ko) 질화물 반도체 소자 및 그 제조 방법
CN109755301B (zh) 一种高质量栅界面的GaN MISFET器件及其制备方法
KR101427279B1 (ko) 질화물 반도체 소자 및 이의 제조 방법
KR20190108357A (ko) 나노 장벽 게이트를 이용한 GaN FET 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application