CN112447857A - 碳化硅场效应晶体管 - Google Patents

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Abstract

本公开涉及碳化硅场效应晶体管。在一般方面，一种碳化硅场效应晶体管可包括：第一导电类型的基板；设置在基板上的第一导电类型的漂移区；设置在漂移区中的第一导电类型的扩散层；设置在扩散层中的第二导电类型的主体区；以及设置在主体区中的第一导电类型的源极区。该碳化硅场效应晶体管还可包括：设置在源极区、主体区和扩散层上的第一导电类型的隔层；和设置在隔层中的第一导电类型的侧向沟道区。该碳化硅场效应晶体管还可包括栅极结构，该栅极结构包括：设置在侧向沟道区上的氮化铝层；和设置在氮化铝层上的第二导电类型的氮化铝镓层。

Description

碳化硅场效应晶体管
技术领域
本说明书涉及包括具有内置沟道的场效应晶体管(FET)的碳化硅(SiC)半导体器件。
背景技术
在功率场效应晶体管(FET)中，使用碳化硅(SiC)作为半导体材料可减少静态和动态功率损耗。此类FET可用于诸如电动马达驱动控制的各种功率应用，在这些功率应用中，所期望的是，这些FET在零偏置下(例如，在栅极或控制端子上)是常关的。在当前实施方式中，通常使用金属氧化物半导体FET(MOSFET)设计来实现常关型功率SiC FET。然而，SiCMOSFET具有可靠性问题(例如，由于栅极氧化物的过应力)和与马达驱动控制应用中的实施相关的问题(例如，短路生存时间低)。此外，由于低的反转层载流子迁移率(例如，本体迁移率)导致高的比导通电阻(Rspon)，因此当前SiC MOSFET的实施也可能是昂贵的。通过增加器件尺寸(例如，增加沟道宽度)以实现此类SiC MOSFET的较低沟道电阻和期望电流额定值来解决这种高的Rspon。SiC结FET(JFET)不易受SiC MOSFET的可靠性问题的影响，并且可具有高得多的本体载流子迁移率(例如，较低的Rspon)。然而，当前SiC JFET的常关操作可能是有问题的。此外，当前的SiC JFET实施方式可具有低阈值电压以及低导通状态电流，使得它们不适用于诸如马达驱动控制的功率器件应用。
发明内容
在一般方面，一种碳化硅(SiC)场效应晶体管(FET)可包括：第一导电类型的基板；设置在所述基板上的第一导电类型的漂移区；设置在所述漂移区中的第一导电类型的扩散层；设置在所述扩散层中的第二导电类型的主体区；以及设置在所述主体区中的第一导电类型的源极区。该SiC FET还可包括：设置在源极区、主体区和扩散层上的第一导电类型的隔层；和设置在隔层中的第一导电类型的侧向沟道区。该SiC FET还可包括栅极结构，该栅极结构包括：设置在侧向沟道区上的氮化铝(AlN)层；和设置在AlN层上的第二导电类型的氮化铝镓(AlGaN)层。
在另一个一般方面，一种碳化硅(SiC)场效应晶体管(FET)可包括：第一导电类型的n型基板；设置在基板上的n型漂移区；设置在漂移区中的n型扩散层；设置在扩散层中的p型主体区；和设置在主体区中的n型源极区。该SiC FET还可包括：设置在源极区、主体区和扩散层上的n型隔层；和设置在隔层中的n型侧向沟道区。该SiC FET还可包括栅极结构，该栅极结构包括：设置在侧向沟道区上的氮化铝(AlN)层；设置在AlN层上的p型氮化铝镓(AlGaN)层；设置在AlGaN层上的p型氮化镓(GaN)层；和设置在GaN层上的金属栅极电极，该金属栅极电极限定与GaN层的欧姆接触。
在另一个一般方面，一种碳化硅(SiC)场效应晶体管(FET)可包括：第一导电类型的n型基板；设置在基板上的n型漂移区；设置在漂移区中的n型扩散层；设置在扩散层中的p型主体区；和设置在主体区中的n型源极区。该SiC FET还可包括：设置在源极区、主体区和扩散层上的n型隔层；和n型侧向沟道区，该侧向沟道区设置在隔层中。该SiC FET还可包括栅极结构，该栅极结构包括：设置在侧向沟道区上的氮化铝(AlN)层；设置在AlN层上的p型氮化铝镓(AlGaN)层；和设置在AlGaN层上的n型氮化镓(GaN)层。GaN层可限定与AlGaN层的隧道接触。栅极结构还可包括设置在GaN层上的金属栅极电极。金属栅极电极可限定与GaN层的欧姆接触。
附图说明
图1是根据实施方式的示意性地示出碳化硅(SiC)场效应晶体管(FET)的侧剖视图的示意图。
图2是根据实施方式的示出导通状态SiC FET的电子浓度等值线的示意图。
图3是根据实施方式的示出SiC FET的导通状态导带的示意图。
图4A是根据实施方式的示出SiC FET的模拟输出导通状态特性的示意图。
图4B是根据实施方式的示出SiC FET的模拟电压阻断特性的示意图。
图5是根据实施方式的示出SiC FET器件的模拟栅极电流特性的示意图。
图6是根据实施方式的示出本征SiC和氮化铝镓(AlGaN)的导带边缘与AlGaN中的氮化铝(AlN)的份数的相关性的示意图。
图7是根据实施方式的示出正向偏置的p型氮化镓(GaN)栅极的模拟带图的示意图。
图8是根据实施方式的示出在正栅极偏置下的n型SiC–AlN-p型GaN异质结构的导带的示意图。
图9A至图9K是根据实施方式的示出SiC场效应晶体管(FET)的制造工艺的侧剖视图的示意图。
图10示出根据实施方式的具有隧道GaN二极管的栅极叠堆的结构。
图11示出根据实施方式的SiC FET的制造阶段。
图12是示意性地示出SiC FET的平面图的示意图。
图13是示出各种材料与SiC的界面态密度的曲线图。
图14是根据实施方式的示意性地示出碳化硅(SiC)金属氧化物半导体场效应晶体管(MOSFET)的侧剖视图的示意图。
在未必按比例绘制的附图中，相似参考符号可指示不同视图中的相似和/或类似部件(元件、结构等)。附图大体上以举例而非限制的方式示出了本公开中所讨论的各种实施方式。在一个附图中示出的参考符号对于相关视图中的相同和/或相似元件可不重复。在多个图中重复的参考符号可不相对于这些图中的每个图具体地讨论，而是提供用于相关视图之间的上下文。另外，并非附图中的所有相似元件都在示出该元件的多个实例时用参考符号具体引用。
具体实施方式
本公开涉及克服了上述当前器件的至少一些缺点的碳化硅(SiC)场效应晶体管FET(例如，JFET、结型栅FET、栅控JFET等)。在一些实施方式中，本文所述的SiC FET可用于高功率应用中，诸如具有600伏(V)或更高的期望的阻断电压的应用(例如，在FET的整流二极管的反向偏置条件下)。此类SiC功率FET还可具有低的导通状态比电阻(Rspon)，以便允许与当前器件相比，足够小面积的功率器件的高操作电流具有高性价比。
在一些实施方式中，本文所述的FET可具有例如相对于阻断电压和导通状态电阻接近理论性能的电性能参数。例如，可基于功率器件的漂移区的电阻来确定竖直非注射功率器件(例如，诸如本文所述的SiC FET)的Rspon的理论值极限。例如，对于非穿通型功率器件，可由下面的等式1给出Rspon：
Rspon＝4BV2/(ε*mu*Ec 3)–等式1，
其中BV为击穿电压，ε为该器件形成于其中的半导体材料(例如，SiC)的绝对介电常数，mu为本体载流子迁移率(例如，n型器件的电子)，并且Ec为半导体材料的雪崩击穿的临界电场。在一些实施方式中，高功率开关可被定义为具有比电阻Rspon的器件(例如，栅控JFET)，该比电阻不超过由上面的等式1给出的Rspon的理论值的10倍。出于本公开的目的，Rspon可被定义为导通状态FET的差动电阻乘以FET器件的有源面积(例如，以平方厘米为单位)，其中该有源面积可通过将FET器件的单位单元的有源面积乘以开关器件中包括的单位单元的数量来确定。
在一些实施方式中(诸如本文所述的那些)，竖直SiC FET(例如，竖直栅控JFET)可包括n型(例如，顶侧)源极区、n型(例如，背侧)漏极区和n型竖直漂移区。这种器件的SiCFET(例如，如图1所示的单位单元)还可包括屏蔽p主体、无源竖直n型JFET沟道(例如，扩散区或扩散层)和在屏蔽p主体和竖直JFET沟道的顶部上的栅控侧向内置沟道。该侧向沟道可被配置为在(顶侧)源极区和无源竖直JFET沟道(扩散层)之间提供栅控电连接。在一些实施方式中，侧向内置沟道可具有纳米(nm)尺寸的沟道深度，例如，100nm或更小(例如，20nm或更小)的沟道深度。
可通过包括p型(镁掺杂)氮化铝镓(AlGaN)合金层的栅极结构来控制此类侧向沟道，其中栅极结构的AlGaN层通过薄的氮化铝(AlN)缓冲层或界面层与内置沟道分开(隔开)。在零偏置栅极条件下，侧向沟道可被配置为使得通过p型AlGaN栅极的内置电势被夹断(例如，不导电)。在向栅极施加了正偏置的情况下，侧向沟道可被配置为变得打开(例如，导电)，从而提供从源极区到漏极区(例如，通过侧向沟道、扩散层和漂移区)的连续电子流动路径。在本文所述的实施方式中，使用p型AlGaN栅极可提供高阈值电压(例如，大于1V、大于2V等)，而AlN缓冲层可在AlN层与侧向沟道的SiC的界面处以及在AlN层与AlGaN栅极层的界面处提供低的界面陷阱密度。
图1是示意性地示出碳化硅(SiC)FET 100的侧剖视图的示意图。例如，图1示出SiCFET的单位单元的示例性实施方式的剖视图。FET 100的单位单元(诸如图1所示)可与单位单元的其他实例(例如，如图12所示)相结合以形成栅控SiC JFET，该栅控SiC JFET可用于功率应用(诸如马达控制驱动器、工业控制等)中。
如图1所示，FET 100包括n型(重掺杂)基板101和n型外延漂移区102。FET 100还包括漂移区102的上部部分中的n型扩散层103。在一些实施方式中，扩散层103可具有高于漂移区102的掺杂浓度的掺杂浓度。可使用离子注入和/或离子扩散来形成扩散层。
图1的FET 100还包括设置在扩散层130中的p主体区120和源极区110。n型扩散层103的设置在两个p主体区120之间的部分也可称为竖直JFET区(竖直JFET沟道等)。可通过相应的离子注入操作形成p主体区120和源极区110。
如图1所示，FET 100还包括可使用SiC再生形成的n型隔层104。可使用离子注入在隔层104的上部部分中形成n型(重掺杂)侧向(内置)沟道区105。在该示例性实施方式中，复合栅极结构被布置在侧向沟道区105的顶部上。在一些实施方式中(诸如在FET 100中)，该复合栅极结构可包括薄的AlN缓冲(界面)层131，其中AlN层131的厚度可在几个单层至数十纳米(例如，1nm至30nm)的范围内。
在FET 100中，复合栅极结构还包括设置在AlN层131上的p型(重掺杂)氮化铝镓AlGaN层132，其中AlGaN层132限定与n型侧向沟道区105的异质结(PN结)。在一些实施方式中，诸如在FET 100中，复合栅极结构还可包括设置在AlGaN层132上的p型(重掺杂)氮化镓GaN层133和设置在GaN层133上并且限定到GaN层的欧姆接触的栅极金属层135。由于GaN具有比AlGaN合金低的带隙，因此使用如图1所示的GaN层133可减小栅极金属层135与复合栅极结构的底层元件之间的接触电阻(例如，与形成到p型AlGaN层132的欧姆接触相比)。如下面进一步讨论的，AlGaN层132中的AlN的摩尔份数X可大于或等于百分之十八(例如，以实现导带对准，从而进行FET 100的有效操作)。
如图1所示，FET 100还包括到FET 100的漏极区的欧姆接触145，其中基板101用作FET 100的漏极区。FET 100还包括到源极区110的欧姆接触141，其中欧姆接触141还可将p主体区120短接到相应的源极区110。
形成到p主体120的欧姆接触141可包括形成p+子接触区121，其中子接触区121具有高于p主体120的p型掺杂的p型掺杂浓度，以便减小欧姆接触141的接触电阻。
FET 100还包括源极焊盘金属148，该源极焊盘金属可提供与p主体120(通过欧姆接触141和子接触区121)和源极区110的电连接以用于操作FET 100。焊盘金属148(结合欧姆接触141)可被称为源极金属结构。如图1所示，源极焊盘金属148通过层间电介质139与复合栅极结构(例如，栅极叠堆)分开(电隔离)。在该实施方式中，背侧金属层146被设置在欧姆(漏极)接触145上。在一些实施方式中，背侧金属层146可便于将包括FET 100的半导体管芯安装到半导体器件封装中和/或安装到半导体功率模块(例如，多芯片模块)中。在一些实施方式中，这种功率模块可包括功率子电路(例如，半桥或全桥电路拓扑)，该功率子电路组装有高功率SiC FET(诸如本文所述的那些)。当然，这种功率模块还可具有与桥配置不同的拓扑，并且还可包含例如基于半导体的驱动电路。
SiC FET(诸如SiC FET 100)的各种细节和变型在附图中示出并且在下文描述。然而，简而言之，此类SiC FET(参考FET 100)可被配置为使得在零栅极偏置条件下(例如，经由栅极金属层135施加到复合栅极结构的零偏置)，侧向沟道区105可通过由p型AlGaN层132和n型侧向沟道区105限定的异质结的内置电势来(完全)耗尽(夹断)。因此，在此类零偏置条件下，对于给定的实施方式，FET 100可保持处于关断状态(例如，不从源极区110导电到漏极)，直到达到完全阻断电压额定值。
此外，在向栅极金属层135(和p型GaN层133)施加了正偏置(例如，大于1V)的情况下，可在侧向沟道区105中发生自由电子的积聚，从而提供供电子从源极区110流动到漏极(例如，基板101)的路径，其中供电子流动的路径通过欧姆接触141、侧向沟道区105、竖直沟道(扩散层)103和漂移区102。
在SiC 100的示例性实施方式中，漂移区102可具有沿着图1中的线T的大约9.5微米(μm)的深度(从扩散层103到基板101的厚度)。漂移区102可具有1x1016cm-3的掺杂浓度。例如，可使用30-KeV砷(As)注入物，以6x1012cm-2的剂量在18nm的深度处(沿着线T)形成侧向沟道区105。沿着图1中的线W，FET 100的单位单元的宽度(例如，器件间距)可以是5μm。在SiC FET 100的一些实施方式中，Rspon可小于或等于2毫欧(mOhm)平方厘米(mOhm·cm2)，这可比具有类似阻断电压额定值的SiC MOSFET的Rspon低大约两倍。
如上所述，隔层104可以是再生SiC层。在一些实施方式中，隔层104(包括侧向沟道区105)可沿着图1中的线T具有60nm和300nm之间的厚度。优选的隔层的厚度大约在100nm和200nm之间。复合栅极结构的AlGaN层132可具有大于或等于1x1018cm-3的镁掺杂浓度，这可为复合栅极结构提供高跨导。此外，AlGaN层132可具有在15％和70％之间的AlN摩尔份数XAlN，并且XAlN可以在AlGaN层132的厚度上是恒定值。在一些实施方式中，侧向沟道区105可沿着图1中的线T1具有小于或等于20nm的深度。GaN层133可具有大于或等于1019cm-3，或者在一些实施方式中，高于1020cm-3的镁掺杂浓度。
图2是根据实施方式的示出导通状态SiC FET的电子浓度等值线的示意图200。例如，示意图200是示出SiC FET 100的实施方式中的模拟电子浓度的灰度图像。图2中的较暗色调表示较高的电子浓度，诸如图2中包括的图例所指出的那样。图2的模拟表示具有2.7V栅极偏置和0V漏极偏置(例如，在饱和模式下操作)的SiC FET器件(例如，SiC FET 100的一部分)。图2中的100系列参考标号与图1中的那些参考标号相对应。也就是说，在图2中，具体地指出了扩散层103、隔层104、侧向沟道区105、源极区110、p主体区120和AlGaN层132。
图2所示的示意图200示出由于2.7V栅极偏置对FET 100的复合栅极结构的p型AlGaN层132的影响而在侧向沟道区105中形成未耗尽侧向沟道。这是针对具有百分之三十的AlN摩尔份数XAlN的SiC FET 100的实施方式而执行的。图2中的线A-A指出在图3中示出导带并且在下面进行讨论的横截面的位置。
图3是根据实施方式的示出图2所示的SiC FET的导通状态导带的特性的示意图300。也就是说，示意图300示出了对于导通(打开状态等)SiC FET(例如，在饱和模式下操作)，对于沿着图2所示的线A-A的横截面，导带的边缘处的电子电势和对应的费米能级。
图3所示的带图300示出了作为距沿着图2中的线A-A的SiC-AlGaN 210界面(例如，与AlGaN层132和侧向沟道区105的界面)的距离的函数的电子导带EC的以电子伏(eV)为单位的电势。如上所述，在该示例中，AlGaN层132中的AlN摩尔份数(XAlN)为0.3。如上面所指出的，图3所示的导带图300是针对图2的SiC FET的横截面的(沿着线A-A)，该横截面是在距源极区110的右手边缘100nm的侧向距离处(例如，沿着图2中的线D)截取的。在图3的示意图300中，带图被绘制成使得x＝0(例如，在示意图300的x轴上)对应于p-AlGaN到n型SiC的界面210。在图3中，负距离数对应于p-AlGaN中沿着图2中的线A-A从界面210进入复合栅极结构的位置。此外，图3中的正距离数对应于沿着线A-A从界面210进入侧向沟道区105、隔层104和p主体区120中的距离。也就是说，进一步参考图3，图3中绘制的导带轮廓对应于例如入图2所示的SiC FET器件100的实施方式的p-AlGaN层132、侧向沟道区105、隔层104和p主体120上方的横截面(沿着线A-A)。
如图3所示，在沟道区105内(例如，在距界面210大约20nm的距离处)，导带Ec的能量接近费米能级EF，该费米能级指示侧向沟道区105中的高电子浓度。也如图3所示，在AlGaN层132与侧向沟道区105的SiC的界面210处发生导带Ec的不连续性ΔEc。在一些实施方式中，如下文进一步讨论的，这种不连续性ΔEc的位置在控制SiC FET(诸如本文所述的那些SiC FET)的复合栅极结构的泄漏电流中能够起到重要作用。
图4A是根据实施方式的示出SiC FET的模拟输出导通状态特性的示意图400，而图4B是根据实施方式的示出SiC FET的模拟电压阻断特性的示意图450。图4A和图4B中示出的模拟结果是针对图1的SiC FET 100的实施方式的，其中p型AlGaN层132的AlN摩尔份数为百分之三十，并且SiC FET的阈值电压Vt大于1V。
图4A的示意图400示出示例性SiC FET的输出特性，其中漏极电流在1V的恒定漏极偏置(VD)下绘制为栅极偏置(VG)的函数(虚线)，并且漏极电流在恒定VG＝2.3V下绘制为VD的函数(实线)。根据图4A中示出的结果，可以确定模拟SiC FET器件(例如，SiC FET 100)具有1.8mOhm cm2的Rspon。如图4B所示，模拟SiC FET还具有足以达到1200V额定值、具有充分裕度的阻断电压(保持电压、关断状态电压等)，并且还在175摄氏度的温度下表现出低(数十纳安)的反向(泄漏)电流。
图5至图8示出了SiC FET实施方式的各种模拟结果，包括不同复合栅极结构的特性和比较。如下面所讨论的，图5至图8的模拟结果展示出使用p型AlGaN层(例如，AlGaN层)132结合AlN界面层(例如，AlN层131)在复合栅极结构和(例如，SiC FET 100的)侧向沟道区之间形成异质结的至少一些有益效果。例如，图5是示出两个SiC FET器件的模拟栅极电流特性的示意图500，一个SiC FET器件具有用于与n型侧向沟道层形成异质结的p型AlGaN栅极层，并且另一个SiC FET器件具有用于与n型侧向沟道层形成异质结的p型GaN栅极层。图5的比较表明SiC FET器件(诸如本文所述的那些)的栅极泄漏电流可取决于复合栅极结构(例如，p型栅极叠堆)的确切结构。
参考图5，由于AlGaN的带隙随着AlGaN合金中的AlN的百分比的增加而增加，因此与使用p型GaN形成异质结相比，使用p型AlGaN形成异质结的栅极电流可改善SiC FET中的栅极泄漏电流。例如，具有较高AlN摩尔份数百分比(XAlN)的p型栅极层将具有与SiC的更高的接触电势，并且因此具有比p型GaN低的泄漏，诸如图5所示。在该示例中，图5的模拟结果将具有30％摩尔份数的AlN的p型AlGaN层132与在FET 100中代替AlGaN层132的p-GaN进行比较。如图5所示，对于栅极电流接通，XAlN＝0.3的p-AlGaN层具有比p-GaN层高的栅极电压。在该示例中，模拟SiC FET器件具有0.057cm-2的有源面积和5μm的单位单元宽度。
图6是根据实施方式的示出本征SiC和AlGaN的导带边缘与AlGaN中AlN的摩尔份数的相关性的示意图600。如图6所示，可通过调整例如FET 100的AlGaN层132中的AlN摩尔份数来使AlGaN的导带对准(例如，对准到SiC)。具体地，图6的示意图600示出了作为AlN摩尔份数XAlN的函数的导带相对于真空能级EvaC的对准。如示意图600所示，AlGaN的导带边缘保持低于SiC的导带边缘，直到XAlN摩尔份数为大约18％。也就是说，对于XAlN<0.18，p型AlGaN和SiC的异质结具有II型性质，例如，导带位置随着带隙能量的增加而减小。这种异质结不像I型异质结那样是有效的注射器，因为I型异质结的带隙增加也伴随着EC的增加。如图6所示，XAlN摩尔份数大于18％时，可实现此类I型行为。
与图3所示的p型AlGaN异质结栅极结构的导带图相比，图7示出了针对栅极电压VG＝2.7V而模拟的正向偏置的p型GaN异质结栅极结构附近的带图700。如图7所示，由p型GaN和SiC之间的II型异质结产生的电势凹坑710可能会引起过高的正向栅极电流，特别是在SiC(例如，侧向沟道区105)与p型GaN层之间的界面具有高界面态密度的情况下。然后，这种不期望的过量电流可能由于电子隧穿而流动到SiC-GaN界面，诸如图7所示的示意图700所示。
另外，如从图7(和图8)可以看出，p型GaN和SiC(例如，侧向沟道区105)之间的II型异质结具有导带不连续性，该导带不连续性与在GaN与SiC的界面处的带隙不连续性符号相反。这种导带不连续性在SiC FET中是不期望的，在SiC FET中，预期在正向偏置中实现低正向电流。如此处所述，可使用p型AlGaN克服该缺点。
此外，SiC(侧向沟道区105)和栅极结构界面(无论使用p型GaN还是p型AlGaN来形成异质结)处的缺陷密度(Dit)也可能有助于SiC FET实施方式的栅极泄漏电流。即使对于大于0.18的AlGaN中的AlN摩尔份数，AlGaN导带的不连续性(如图6所示)变成为正，但在与SiC的界面(例如，AlGaN层132和侧向沟道区105之间的界面)处具有至少几个纯AlN单层是有利的，这是由于AlN与SiC的更好的界面匹配，从而导致较低的界面态密度。
例如，再次参见图1，与将AlGaN层132直接设置在SiC上相比，将AlN层131设置在SiC(侧向沟道区105)和AlGaN层132(或GaN层)之间可减小Dit。例如，到30nm的AlN的几个单层(诸如以上相对于图1所讨论)可实现小于1x1011cm-2eV-1的Dit。虽然几个单层厚度的AlN层131可能无法阻断栅极电流，但其存在于AlGaN层132和侧向沟道区105之间的界面处(例如，在FET 100的实施方式中)将减小侧向沟道区105的n型SiC与复合栅极结构的AlGaN层132之间的异质结处的界面态密度Dit，并且因此减小栅极泄漏电流。
图8是根据实施方式的示出在2.7V的正栅极偏置下具有n型SiC-AlN-p型GaN异质结构的SiC JFET的导带的示意图800。与图7中的示意图700相比，示意图800虽然是针对使用p型GaN形成的异质结示出的，但示出了AlN层作为SiC与复合栅极结构之间的界面层的有益效果(例如，针对使用GaN或AlGaN形成的异质结)。也就是说，图8的导带图800示出了具有n型SiC(例如，侧向沟道区104)和厚度为2nm的AlN界面层的正向偏置的p型GaN层的模拟结果。如通过图8的示意图800与图7的示意图700(例如，对应于p型GaN-n型SiC异质结与无AlN界面层)的比较所示，可以看出，2nm的AlN层显著抑制了界面陷阱和隧穿两者。对于AlGaN和SiC之间的AlN界面层，诸如在本文所述的FET中，实现了类似的有益效果。
虽然如上面所讨论的，AlN与GaN或AlGaN的界面处的界面态密度可以是低数，但当使用薄的(例如，1nm至30nm)AlN层来实现界面层131时，诸如图1所示，用于界面层131的过厚的AlN层可能会导致形成致密的位错网络，并且因此导致界面陷阱的密度相应增加(例如，Dit增加)。根据特定的实施方式(例如，半导体工艺)，AlN界面层131的厚度可在大约10nm和40nm之间变化。在其他实施方式中，AlN界面层可具有小于10nm的厚度，或大于40nm的厚度。
图9A至图9K是根据实施方式的示出用于产生SiC FET的半导体器件制造工艺的侧剖视图的示意图。在一些实施方式中，可使用图9A至图9K中所示的工艺或类似的工艺来产生本文所述的SiC FET，诸如例如图1的FET 100和/或图14的MOSFET 1400。在其他实施方式中，可使用其他工艺流程来产生本文所述的FET。
图9A至图9K的工艺(“工艺”)如图9A所示包括沉积外延层(例如，低掺杂的n型SiC碳化物材料的外延层)以在基板901上形成漂移区层902。在一些实施方式中，基板901可以是重掺杂的六边形n型SiC，诸如4H多型改性的SiC。例如，可基于通过该工艺产生的对应的FET的期望操作电压(例如，阻断电压、额定电压等)来选择漂移区层902的掺杂浓度和厚度。例如，在一些实施方式中，对于具有1200V操作(阻断)电压的FET，漂移区层的掺杂(供体掺杂)浓度可在大约8x1015cm-3至1.3x1016cm-3的范围内，并且厚度可在大约8微米至12微米的范围内。
也如图9A所示，外延层的包括漂移区层902的上部部分可具有较高的供体(掺杂)浓度，以便形成(限定等)n型扩散层903(例如，竖直JFET沟道区)。扩散层903的掺杂可在漂移区层902掺杂的掺杂浓度的大约1.5倍至5倍的范围内，其中扩散层903的所选择的掺杂浓度可取决于竖直JFET沟道的期望宽度。在一些实施方式中，可通过在对应的外延沉积工艺期间增加n型掺杂物的流速来实现扩散区903中的额外的(增加的)n型掺杂(与漂移区层902相比)。在一些实施方式中，可通过将诸如氮、磷、砷或锑的供体原子毯覆式注入到外延层的包括漂移区层902的上部部分中来实现扩散区903中的额外(增加的)n型掺杂(与漂移区层902相比)。
需注意，上面给出的漂移区层902的厚度和掺杂浓度的示例性数字是阻断电压为1200V的FET器件(例如，FET 100)的示例性值。在一些实施方式中，如果要产生具有更低或更高阻断电压的FET器件，则可调整漂移区掺杂浓度和厚度的值以在FET器件的关断状态下支持(阻断)相关联的峰值电场(例如，在4H碳化硅的电强度的极限内)。
如图9B所示，该工艺可包括形成注入掩模920m并且对其进行图案化。如图9C所示，注入掩模920m可用作注入阻断掩模以用于形成(限定等)p型主体区920。在一些实施方式中，注入掩模920m可由二氧化硅形成，并且在形成了注入掩模920m之后，可注入受体离子以形成p型主体区920。
参见图9D，在形成了p型主体区920之后，可移除掩模920m。然后，可形成新的注入掩模(未示出)，并且使用该新的注入掩模来限定n型源极区910。也就是说，如图9D所示，可注入供体离子以形成源极区910，其中可使用注入掩模来限定形成源极区910的位置(例如，通过在不需要源极区910的位置阻断供体注入)。在一些实施方式中，p型主体区920中的受体掺杂浓度可为1018cm-3或更高，并且源极区910中的供体掺杂浓度可为5x1018cm-3或更高。当形成(限定、注入等)源极区910和主体区920时，可使用在200C和600C之间的基板温度下的热离子注入，这可有助于防止SiC晶体的不期望的非晶化。
参见图9E，可例如通过蚀刻来移除用于限定源极区910的注入掩模，并且可使用外延SiC再生来形成n型隔层904。在一些实施方式中(诸如示例性的额定1200V的FET)，隔层904可具有在大约80nm和300nm之间的厚度。然后，可使用掺杂浓度为2x1019cm-3或更高的热Al离子注入来形成子接触p型区921。如图9F所示，可执行毯覆式供体注入以在隔层904的上部部分中限定侧向沟道区905，诸如具有本文所述的侧向沟道区的特性。
如图9G所示，然后可对n型源极子接触区911和p型主体子接触区921(例如，使用一个或多个注入掩模)进行注入(限定、形成等)。虽然在图9A至图9K中未示出，但当形成子接触区911和/或921时，也可对围绕对应FET器件的周边的结终端区进行注入。
在图9A至图9K的工艺中，在形成子接触区911和921之后，可在大约1500C和1900C之间的温度下执行注入后退火以激活(例如，侧向沟道105、源极区910、主体区920、子接触区911和921和/或终端区的)的所注入的掺杂物。在一些实施方式中，可使用在SiC晶圆的顶侧上的碳涂层来执行这种退火工艺，这可避免在退火期间SiC的上表面的粗糙化。
在移除注入物激活退火工艺的相关联的碳层之后，可执行SiC的牺牲氧化，这可包括形成至少几纳米的牺牲二氧化硅。然后可移除牺牲二氧化硅(这可减少由先前处理操作造成的多个表面缺陷)，并且可沉积包括AlN层、AlGaN层和GaN层的栅极叠堆。在图9H中，AlN、AlGaN和GaN栅极叠堆被示出为单个复合栅极叠堆931/933。在一些实施方式中，可使用化学气相沉积(CVD)、分子束外延(MBE)和/或等离子体增强CVD来沉积图9H所示的复合栅极叠堆931/933的层。在一些实施方式中，可在复合栅极叠堆的形成期间提供镁掺杂物，例如以确保AlGaN和GaN层的p型导电性。在一些实施方式中，复合栅极叠堆931/933的AlGaN层和GaN层的掺杂浓度可为1x1019cm-3或更高。然后，可例如在氮气中或在氮气-氧气混合物中执行退火，以便激活复合栅极931/933中的Mg掺杂物。
如图9H和图9I进一步所示，可将栅极金属层935沉积到复合栅极叠堆931/933上并且对其进行图案化。在一些实施方式中，栅极金属层935可包括氮化钛(TiN)或氮化钽(TaN)。
也如图9I所示，然后可蚀刻(例如，干蚀刻)复合栅极叠堆931/933和栅极金属层935以限定图9I所示的栅极叠堆结构，并且还暴露出SiC表面(例如，以用于形成与源极区910和主体区920的接触)。
如图9J所示，然后可将层间电介质939沉积在栅极叠堆上方并且对其进行图案化。在一些实施方式中，层间电介质939可包括氮化硅、二氧化硅，或氮化硅和二氧化硅的叠堆。如图9J进一步所示，然后可沉积可用于形成与SiC的欧姆接触的金属941m(例如，镍)并且对其进行图案化。另外，如图9J所示，也可将金属层945m(例如，镍)沉积到相关联的SiC晶圆的背侧上，其中金属层945m可用于限定(形成、产生等)背侧欧姆接触。然后，可执行退火以形成硅化物(例如，来自金属层941m和945m以及SiC的硅化镍)，并且产生(限定等)欧姆接触941和945，如图9K所示。在该示例中，所得的硅化镍可在退火(例如，硅化物反应)期间渗透到碳化硅中。在一些实施方式中，硅化镍的形成可允许省略子接触区911和921的形成。例如，在某些实施方式中，由于在硅化物形成期间，反应的镍(与SiC)可渗透穿过后面的沟道区905和隔层904的整个深度，因此可消除用于限定欧姆接触的子接触区911和921的形成。
虽然在图9K中未示出，但在示例性工艺中，然后可沉积顶侧焊盘金属并且对其进行图案化，并且也可沉积背侧金属，例如诸如沉积在图1的FET 100中。在一些实施方式中，这种顶侧金属可包括铝，并且背侧金属可包括钛、镍和银的叠堆，但也可使用其他金属。在形成顶侧焊盘金属之后，可在FET 900的外围区中形成钝化电介质，诸如氮化硅、二氧化硅和/或聚酰亚胺。栅极焊盘区(其在图1和图9A至图9K中未示出)可与源极焊盘(诸如图1所示的源极焊盘金属148)同时形成。
在一些实施方式中，可在不使用退火工艺的情况下形成栅极接触(例如，在栅极金属层935和栅极叠堆931/933之间)，这可减少正向栅极偏置条件下的栅极泄漏。在该示例中，也可在不退火的情况下形成与碳化硅的顶侧接触，并且使用子接触区911和921将其形成为沉积态欧姆接触。在该示例性实施方式中，子接触区911和921的相应的掺杂浓度可增加到高于1x1020cm-3的值，以便于(产生、导致等)具有沉积态欧姆接触特性的接触。
图10示出了根据实施方式的SiC JFET的栅极结构叠堆1000，其中栅极结构叠堆1000包括GaN隧道二极管。在一些实施方式中，可在图1的SiC FET 100中实现图10的栅极结构叠堆，例如代替以上相对于图1所讨论的栅极结构叠堆。在图10中，出于说明的目的，仅示出了底层SiC FET结构的侧向沟道区1005的一部分。栅极结构叠堆1000包括设置在侧向沟道区1005上的AlN界面层1031、p型AlGaN层1032、p型GaN层1033和n型GaN层1034。GaN层1033和1034分别重掺杂有受体离子和供体离子，使得隧道二极管被限定在层1033和1034之间。
在该示例性实施方式中，可通过控制p型GaN层1033和n型GaN层1034的相应的掺杂浓度来控制栅极泄漏。栅极结构叠堆1000还包括设置在n型GaN层1034上的栅极金属层1035。在一些实施方式中，可省略p型GaN层1033，并且可将n型GaN层1034直接设置在p型AlGaN层1032上。然而，在一些实施方式中，使用n型GaN层1034可改善栅极金属层1035与复合栅极结构之间的欧姆接触(诸如栅极金属层与p型GaN层之间的欧姆接触)的质量(例如，降低电阻)。
图11示出了与图1的SiC FET 100在结构上类似的SiC FET 1100，其中将复合栅极结构叠堆设置(例如，使用选择性沉积)在限定于Si02掩模1138中的阱1139中。例如，SiCFET 1100包括第一导电类型的基板1101、第一导电类型的漂移区1102、第一导电类型的扩散层1103、第二导电类型的主体区1120、第一导电类型的源极区1110、第一导电类型的隔层1104和第一导电类型的侧向沟道区1105。
也如图11所示，SiC FET 1100的复合栅极结构叠堆(与图1中的FET 110的复合栅极结构叠堆类似)可设置在限定于SiO2掩模1138中的阱1139内。例如，SiC FET 1100的栅极结构叠堆包括设置在侧向沟道区1105上的AlN界面层1131、p型AlGaN层1132和p型GaN层1133。虽然在图11中未具体示出，但SiC FET 1100的栅极结构叠堆还可包括设置在p型GaN层1033上的栅极金属层，诸如本文所述的其他示例性实施方式中所示。如上所述，AlN层1131、p型AlGaN层1132和p型GaN层1133的栅极叠堆可选择性地沉积到阱1139中或选择性地生长在阱1139中。对于使用了非选择性沉积技术的实施方式，可通过选择性蚀刻来移除沉积在SiO2掩模1138上(例如，在阱1139之外)的栅极叠堆材料。
图12是示意性地示出SiC FET 1200的平面图的示意图。如图12所示，FET 1200可包括有源区，该有源区包括线性单位单元1260的一维阵列。在一些实施方式中，SiC FET1200的单位单元1260可具有图1的SiC FET 100的结构，和/或可包括相对于例如图10和图11所述的SiC FET的特征。也就是说，在一些实施方式中，单位单元1260可包括和/或组合本文所述的各种SiC FET的某些特征。
图12的SiC FET 1200还可进一步包括围绕SiC FET 1200的有源区设置的终端区1271。用于结终端的不同方法(结构)可包括在终端区1271中，其中所使用的特定终端结构将取决于SiC FET 1200的单位单元1260的实施方式。在SiC FET 1200中，终端区1271应具有例如与单位单元1260阵列的有源区相同或更高的击穿电压。
图13是示出与SiC的各种界面层材料的界面态密度的曲线图1300。如从图13中可以看出，在曲线图1300所示的材料中，AlN具有那些材料中的最低Dit，在一些情况下，它比其他潜在的界面层材料小至少一个数量级。
图14是根据实施方式的示意性地示出碳化硅(SiC)金属氧化物半导体场效应晶体管(MOSFET)1400的侧剖视图的示意图。例如，图14示出了SiC MOSFET 1400的单位单元的示例性实施方式的剖视图。与图1的FET 100类似，MOSFET 1400的单位单元(诸如图14所示)可与单位单元的其他实例相结合(例如，以与图12所示类似的布置)以形成SiC MOSFET，该SiCMOSFET可用于功率应用诸如马达控制驱动器、工业控制等中。
在MOSFET 1400中，可利用p-GaN对SiC的功函数来产生性能改善的碳化硅MOSFET。例如，由于仅几伏的低阈值电压，当前的高性能功率SiC MOSFET可能具有显著的性能问题。另外，在升高的温度下，例如在栅极处的长时间的负偏置之后，在当前SiC MOSFET的关断状态期间，可能会观察到不期望的高泄漏电流。这种偏置往往会导致在SiC至氧化物界面旁边捕获到正电荷，从而引起关断状态泄漏。这些问题呈现了当前SiC MOSFET的性能问题和可靠性问题。
相比之下，由于反转层迁移率的降低，具有较高阈值电压的功率SiC MOSFET往往具有增加的沟道电阻。虽然还没有完全理解迁移率随阈值电压增加而降低的确切物理机理，但已经很好地确定了例如SiC MOSFET中的反转层迁移率与栅极的功函数无关。因此，实施具有使用(包括)p型GaN而不是常规多晶硅而形成的栅极电极(栅极叠堆)的栅极，可能会形成具有对n型SiC更高的功函数并且克服了当前SiC MOSFET实施方式的至少一些缺点的MOSFET栅极。
如图14所示，MOSFET 1400可包括基板1401、漂移区1402、扩散层1403、p主体1420和n源极1410。MOSFET 1400还可包括p+子接触层1421。MOSFET 1400还包括栅极氧化物1406。栅极氧化物1406可具有在大约25nm和100nm之间的厚度，并且在一些实施方式中，可具有与SiC的氮化界面。可通过在大约1100C和1400C之间的温度下在含有一氧化氮(NO)或一氧化二氮(N2O)的环境中对氧化的SiC表面进行退火来形成这种氮化界面。氮化可降低SiC表面旁边(在与SiC表面的界面处)的栅极氧化物1406中的界面态密度。
MOSFET 1400还包括AlN的ALD沉积中间层和p-GaN的栅极，该p-GaN可以是晶体的或微晶的。MOSFET 1400还可包括欧姆漏极接触1445、漏极金属1446、与源极(例如，n型)区1410和主体(例如，p型)区1420的欧姆接触1441、栅极金属1435、层间电介质1439和源极焊盘金属1448。在零栅极偏置下，MOSFET 1400处于关断状态，并且这可阻断与FET 100大约相同的电压，如本文所述，前提条件是漂移区1402的掺杂浓度和厚度与针对FET 100的漂移区102所述的掺杂浓度和厚度类似。正的栅极偏置将在SiC与氧化物1406的界面处引起反转电子沟道，并且因此打开(接通)MOSFET 1400。因此，p-GaN对SiC的高功函数可增加MOSFET1400的阈值电压，而不会显著影响MOSFET 1400的导通状态电阻。
还应当理解，为了本公开的目的，当元件诸如层、区或基板被提及在另一个元件上、连接到另一个元件、电连接到另一个元件、耦接到另一个元件、或电耦接到另一个元件时，该元件可直接在另一个元件上、连接另一个元件、或耦接到另一个元件，或可存在一个或多个中间元件。相反，当元件被提及直接在另一个元件或层上、直接连接到另一个元件或层、或直接耦接到另一个元件或层时，不存在中间元件或层。虽然在整个具体实施方式中可能不会使用术语直接在……上、直接连接到……、或直接耦接到……，但是被示为直接在元件上、直接连接或直接耦接的元件能以此类方式提及。本申请的权利要求书可被修订以叙述在说明书中描述或者在附图中示出的示例性关系。
如在本说明书中所使用的，除非根据上下文明确地指出特定情况，否则单数形式可包括复数形式。除了附图中所示的取向之外，空间相对术语(例如，在…上方、在……上面、在……之上、在……下方、在……下面、在……之下、在……之以下等)旨在涵盖器件在使用或操作中的不同取向。在一些实施方式中，在……上面和在……下面的相对术语可分别包括竖直地在……上面和竖直地在……下面。在一些实施方式中，术语邻近可包括侧向邻近或水平邻近。
一些实施方式可使用各种半导体处理和/或封装技术来实现。一些实施方式可使用与半导体基板相关联的各种类型的半导体处理技术来实现，该半导体基板包括但不限于例如硅(Si)、砷化镓(GaAs)、氮化镓(GaN)等等。
虽然所描述的实施方式的某些特征已经如本文所述进行了说明，但是本领域技术人员现在将想到许多修改形式、替代形式、变化形式和等同形式。因此，应当理解，所附权利要求书旨在涵盖落入具体实施的范围内的所有此类修改形式和变化形式。应当理解，这些修改形式和变化形式仅仅以举例而非限制的方式呈现，并且可以进行形式和细节上的各种变化。除了相互排斥的组合以外，本文所述的装置和/或方法的任何部分可以任意组合进行组合。本文所述的实施方式可包括所描述的不同实施方式的功能、部件和/或特征的各种组合和/或子组合。

Claims (12)

1.一种碳化硅场效应晶体管，包括：
第一导电类型的基板；
第一导电类型的漂移区，所述第一导电类型的漂移区设置在所述基板上；
第一导电类型的扩散层，所述第一导电类型的扩散层设置在所述漂移区中；
第二导电类型的主体区，所述第二导电类型的主体区设置在所述扩散层中；
第一导电类型的源极区，所述第一导电类型的源极区设置在所述主体区中；
第一导电类型的隔层，所述第一导电类型的隔层设置在所述源极区、所述主体区和所述扩散层上；
第一导电类型的侧向沟道区，所述第一导电类型的侧向沟道区设置在所述隔层中；和
栅极结构，所述栅极结构包括：
氮化铝层，所述氮化铝层设置在所述侧向沟道区上；和
第二导电类型的氮化铝镓层，所述第二导电类型的氮化铝镓层设置在所述氮化铝层上。
2.根据权利要求1所述的碳化硅场效应晶体管，其中所述侧向沟道区被配置为在所述栅极结构的零偏置条件下被夹断。
3.根据权利要求1所述的碳化硅场效应晶体管，其中：
所述漂移区为外延碳化硅漂移区；并且
所述隔层为再生碳化硅层。
4.根据权利要求1所述的碳化硅场效应晶体管，其中所述栅极结构还包括：
第二导电类型的氮化镓层，所述第二导电类型的氮化镓层设置在所述氮化铝镓层上；
第一导电类型的氮化镓层，所述第一导电类型的氮化镓层设置在所述第二导电类型的氮化镓层上，所述第一导电类型的氮化镓层限定与所述第二导电类型的氮化镓层的隧道接触；和
金属栅极电极，所述金属栅极电极设置在所述第一导电类型的氮化镓层上，所述金属栅极电极限定与所述第一导电类型的氮化镓层的欧姆接触。
5.根据权利要求1所述的碳化硅场效应晶体管，其中所述氮化铝镓层具有大于或等于百分之十八的氮化铝摩尔份数。
6.根据权利要求1所述的碳化硅场效应晶体管，还包括：
欧姆漏极接触，所述欧姆漏极接触设置在所述基板上；
层间电介质，所述层间电介质设置在所述栅极结构上；
源极金属结构，所述源极金属结构包括：
欧姆接触层，所述欧姆接触层限定：
到所述主体区的欧姆接触；和
到所述源极区的欧姆接触；以及
金属层，所述金属层设置在所述欧姆接触、所述侧向沟道区的一部分和所述层间电介质上，所述栅极结构通过所述层间电介质与所述金属层电隔离，
其中：
到所述主体区的欧姆接触包括设置在所述主体区中的第二导电类型的子接触区，所述子接触区具有高于所述主体区的掺杂浓度的掺杂浓度；并且
所述欧姆接触层与所述隔层和所述侧向沟道区接触。
7.根据权利要求1所述的碳化硅场效应晶体管，其中所述扩散层包括所述碳化硅场效应晶体管的竖直沟道区，所述竖直沟道区具有大于所述漂移区的掺杂浓度的掺杂浓度。
8.根据权利要求1所述的碳化硅场效应晶体管，其中所述栅极结构还包括：
第一导电类型的氮化镓层，所述第一导电类型的氮化镓层设置在所述氮化铝镓层上，所述氮化镓层限定与所述氮化铝镓层的隧道接触；和
金属栅极电极，所述金属栅极电极设置在所述氮化镓层上，所述金属栅极电极限定与所述氮化镓层的欧姆接触。
9.一种碳化硅场效应晶体管，包括：
n型基板；
n型漂移区，所述n型漂移区设置在所述基板上；
n型扩散层，所述n型扩散层设置在所述漂移区中；
p型主体区，所述p型主体区设置在所述扩散层中；
n型源极区，所述n型源极区位于所述主体区中；
n型隔层，所述n型隔层设置在所述源极区、所述主体区和所述扩散层上；
n型侧向沟道区，所述n型侧向沟道区设置在所述隔层中；和
栅极结构，所述栅极结构包括：
氮化铝层，所述氮化铝层设置在所述侧向沟道区上；
p型氮化铝镓层，所述p型氮化铝镓层设置在所述氮化铝层上；
p型氮化镓层，所述p型氮化镓层设置在所述氮化铝镓层上；和
金属栅极电极，所述金属栅极电极设置在所述氮化镓层上，所述金属栅极电极限定与所述氮化镓层的欧姆接触。
10.根据权利要求9所述的碳化硅场效应晶体管，其中所述氮化铝镓层具有大于或等于百分之十八的氮化铝摩尔份数。
11.一种碳化硅场效应晶体管，包括：
第一导电类型的n型基板；
n型漂移区，所述n型漂移区设置在所述基板上；
n型扩散层，所述n型扩散层设置在所述漂移区中；
p型主体区，所述p型主体区设置在所述扩散层中；
n型源极区，所述n型源极区设置在所述主体区中；
n型隔层，所述n型隔层设置在所述源极区、所述主体区和所述扩散层上；
n型侧向沟道区，所述侧向沟道区设置在所述隔层中；和
栅极结构，所述栅极结构包括：
氮化铝层，所述氮化铝层设置在所述侧向沟道区上；
p型氮化铝镓层，所述p型氮化铝镓层设置在所述氮化铝层上；
n型氮化镓层，所述n型氮化镓层设置在所述氮化铝镓层上，所述氮化镓层限定与所述氮化铝镓层的隧道接触；和
金属栅极电极，所述金属栅极电极设置在所述氮化镓层上，所述金属栅极电极限定与所述氮化镓层的欧姆接触。
12.根据权利要求11所述的碳化硅场效应晶体管，其中所述氮化铝镓层具有大于或等于百分之十八的氮化铝摩尔份数。
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