JP6041139B2 - 異なる半導体材料の半導体相互接続層及び半導体チャネル層を備えたトランジスタ - Google Patents

異なる半導体材料の半導体相互接続層及び半導体チャネル層を備えたトランジスタ Download PDF

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Description

本発明は電子デバイスに関し、より詳細にはトランジスタ構造に関する。
シリコン（Ｓｉ）及びガリウムヒ素（ＧａＡｓ）などの材料は、半導体デバイスにおいて低電力及び（Ｓｉの場合には）低周波用途のために広く適用されることが分かっている。しかしながら、これらのより身近な半導体は、バンドギャップが比較的小さく（例えば、室温で、Ｓｉは１．１２ｅＶ、及びＧａＡｓは１．４２ｅＶ）及び／又は絶縁破壊電圧が比較的低いため、高電力及び／又は高周波用途には適していない。
Ｓｉ及びＧａＡｓが示すこれらの問題を踏まえて、高電力、高温及び／又は高周波用途及びデバイスに対する関心は、シリコンカーバイド（例えば、アルファＳｉＣは室温で２．９９６ｅＶ）及びＩＩＩ族窒化物（例えば、ＧａＮは室温で３．３６ｅＶ）などの広バンドギャップ半導体材料に向けられるようになった。通常、これらの材料は、ガリウムヒ素及びシリコンと比較して絶縁破壊電界強度及び電子飽和速度が高い。
高電力及び／又は高周波用途に関して特に興味深いデバイスに高電子移動度トランジスタ（ＨＥＭＴ）があり、場合によっては変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ）としても知られている。これらのデバイスは、異なるバンドギャップエネルギーを有する２つの半導体材料のヘテロ接合部において二次元電子ガス（２ＤＥＧ）が生成されることにより、多くの状況で動作上の利点を示すことができ、この場合、バンドギャップが小さな材料の方が電子親和力が高い。２ＤＥＧは、ドープしていない（「非意図的にドープされた」）、バンドギャップの小さな材料内の蓄積層であり、例えば１０13キャリア／ｃｍ2を超える非常に高いシート電子濃度を含むことができる。また、広バンドギャップの半導体から発生する電子が２ＤＥＧに移動し、イオン化不純物散乱が減少することにより電子移動度が高まる。
この高キャリア濃度と高キャリア移動度の組み合わせが、ＨＥＭＴに非常に大きな相互コンダクタンスを与え、高周波用途では、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を上回る強力な性能有意点を与えることができる。
窒化ガリウム／窒化アルミニウムガリウム（ＧａＮ／ＡｌＧａＮ）材料系で作製された高電子移動度トランジスタは、上述した高絶縁破壊電界、これらの広いバンドギャップ、大きな伝導帯オフセット、及び／又は高飽和電子ドリフト速度を含む材料特性の組み合わせに起因して、大量のＲＦ電力を生成する可能性を有する。２ＤＥＧ内の電子の大部分は、ＡｌＧａＮの分極化によって生じる。ＧａＮ／ＡｌＧａＮ系におけるＨＥＭＴは証明されている。米国特許第５，１９２，９８７号及び第５，２９６，３９５号には、ＧａＮ／ＡｌＧａＮ ＨＥＭＴ構造及び製造方法が記載されており、これらの特許の開示は引用により本明細書に組み入れられる。Ｓｈｅｐｐａｒｄ他に付与された米国特許第６，３１６，７９３号には、半絶縁性シリコンカーバイド基板と、この基板上の窒化アルミニウムバッファ層と、このバッファ層上の絶縁性窒化ガリウム層と、この窒化ガリウム層上の窒化アルミニウムガリウムバリア層と、この窒化アルミニウムガリウム活性構造上の保護層とを有するＨＥＭＴデバイスが記載されており、この特許は、本発明の譲受人に譲渡されるとともに引用により本明細書に組み入れられる。
米国特許第５，１９２，９８７号明細書 米国特許第５，２９６，３９５号明細書 米国特許第６，３１６，７９３号明細書 米国特許第Ｒｅ，３４，８６１号明細書 米国特許第４，９４６，５４７号明細書 米国特許第５，２００，０２２号明細書 米国特許第５，２１０，０５１号明細書 米国特許第５，３９３，９９３号明細書 米国特許第５，５２３，５８９号明細書 米国特許第５，２９２，５０１号明細書 米国特許第７，５４８，１１２号明細書 米国特許第６，５４８，３３３号明細書 米国特許第７，５４４，９６３号明細書 米国特許出願公開第２００６／０２４４０１０号明細書 米国特許出願公開第２００７／０１６４３２１号明細書
本発明のいくつかの実施形態によれば、トランジスタが、第１の半導体材料の半導体ドリフト層と、この半導体ドリフト層上の半導体チャネル層とを含むことができる。半導体チャネル層は、第１の半導体材料とは異なる第２の半導体材料を含むことができる。半導体ドリフト層と半導体チャネル層の間には、第１及び第２の半導体材料とは異なる第３の半導体材料を含む半導体相互接続層を電気的に結合することができ、半導体チャネル層上には、（ゲート電極などの）制御電極が存在することができる。さらに、半導体ドリフト層と相互接続層は、同じ導電型を有することができる。
第３の半導体材料は、ポリシリコンなどの多結晶半導体材料を含むことができる。第１の半導体材料は、シリコンカーバイドを含むことができ、第２の半導体材料は、窒化ガリウムなどのＩＩＩ族窒化物を含むことができる。第１及び第２の半導体材料は、実質的に単結晶の半導体材料とすることができる。
半導体ドリフト層及び相互接続層は、第１の導電型を有することができる。また、半導体チャネル層とドリフト層の間には、第１の導電型とは異なる第２の導電型を有する半導体遮断領域を提供することができる。さらに、半導体ドリフト層及び遮断領域は、（シリコンカーバイドなどの）第１の半導体材料を含むことができる。
半導体チャネル層は、ヘテロ接合を形成して二次元電子ガスを提供する半導体層のスタックを含み、制御電極とドリフト層の間に存在することができる。さらに、制御電極を、この制御電極に印加される電気信号に応答して二次元電子ガスの導電率を調整するように構成することができる。半導体層のスタックは、例えば、２つの窒化ガリウム層に挟まれた窒化アルミニウムガリウム層を含むことができる。
半導体ドリフト層及び相互接続層は、第１の導電型を有することができ、半導体チャネル層は、第１、第２、及び第３の半導体層を含むことができる。第１及び第３の半導体層は、第１の導電型を有することができ、第２の半導体層は、第１の導電型とは異なる第２の導電型を有することができる。第２の半導体層は、第１の半導体層と第３の半導体層の間に存在することができ、第１の半導体層は、第２の半導体層と半導体ドリフト層の間に存在することができる。第１の半導体層は、半導体相互接続層に電気的に結合することができ、第２の半導体層の端部には制御電極を隣接させることができ、この制御電極を、制御電極に印加される電気信号に応答して第２の半導体層の導電率を調整するように構成することができる。
半導体ドリフト層及び相互接続層は、第１の導電型を有することができる。チャネル層は、第１の導電型とは異なる第２の導電型を有するバルク領域と、第１の導電型を有する第１及び第２の離間したコンタクト領域とを含むことができる。半導体相互接続層には第２のコンタクト領域を電気的に結合することができ、第１のコンタクト領域と第２のコンタクト領域の間のバルク領域には制御電極を隣接させることができる。制御電極は、制御電極に印加される電気信号に応答してバルク領域の導電率を調整するように構成することができる。
半導体チャネル層は、半導体相互接続層に電気的に結合された高ドープコンタクト領域を含むことができる。高ドープコンタクト領域、半導体相互接続層、及び半導体ドリフト層は、同じ導電型を有することができる。
半導体ドリフト層及び半導体相互接続層は、同じ導電型を有することができる。また、半導体ドリフト層と半導体相互接続層の間には、第１の半導体材料の半導体コンタクト領域が存在することができる。さらに、半導体ドリフト層、半導体相互接続層、及び半導体コンタクト領域は、同じ導電型を有することができ、半導体コンタクト領域のドーパント濃度を半導体ドリフト層のドーパント濃度よりも高くすることができる。
半導体チャネル層の半導体相互接続層から離間した部分には、（第１のソース／ドレイン電極などの）第１の被制御電極を電気的に結合することができる。半導体ドリフト層の半導体チャネル層と反対側には、（第２のソース／ドレイン電極などの）第２の被制御電極を電気的に結合して、半導体ドリフト層が第１の被制御電極と第２の被制御電極の間に存在するようにすることができる。さらに、制御電極を、この制御電極に印加される電気信号に応答してチャネル層の導電率を調整し、これにより第１の被制御領域と第２の被制御領域の間の導電率を調整するように構成することができる。
本発明の他の実施形態によれば、トランジスタが、第１の導電型を有する第１の半導体材料の半導体ドリフト層と、この半導体ドリフト層上の、第１の導電型とは異なる第２の導電型を有する半導体遮断領域とを含むことができる。半導体遮断領域上の半導体チャネル層は、第１の半導体材料とは異なる第２の半導体材料を含むことができ、半導体遮断領域は、半導体ドリフト層と半導体チャネル層の間に存在する。半導体ドリフト層と半導体チャネル層の間には、半導体相互接続層を電気的に接続することができる。より詳細には、半導体相互接続層は、第１及び第２の半導体材料とは異なる第３の半導体材料を含むことができ、第１の導電型を有することができる。半導体チャネル層の半導体相互接続層から離間した部分には、（第１のソース／ドレイン電極などの）第１の被制御電極を電気的に結合することができる。半導体ドリフト層の半導体相互接続層と反対側には、（第２のソース／ドレイン電極などの）第２の被制御電極を電気的に結合して、半導体ドリフト層が第１の被制御電極と第２の被制御電極の間に存在するようにすることができる。半導体チャネル層上の第１の被制御電極と半導体相互接続層の間には（ゲート電極などの）制御電極を設けて、この制御電極に印加される電気信号に応答してチャネル層の導電率を調整するように構成することができる。
第３の半導体材料は、ポリシリコンなどの多結晶半導体材料を含むことができる。第１の半導体材料は、シリコンカーバイドを含むことができ、第２の半導体材料は、窒化ガリウムなどのＩＩＩ族窒化物を含むことができる。第１及び第２の半導体材料は、実質的に単結晶の半導体材料とすることができ、半導体遮断領域は、第１の半導体材料を含むことができる。
半導体チャネル層は、ヘテロ接合を形成して二次元電子ガス（２ＤＥＧ）を提供する半導体層のスタックを含むことができる。さらに、制御電極を、この制御電極に印加される電気信号に応答して二次元電子ガスの導電率を調整するように構成することができる。半導体チャネル層は、例えば、２つの窒化ガリウム層に挟まれた窒化アルミニウムガリウム層を含むことができる。
半導体ドリフト層及び相互接続層は、第１の導電型を有することができ、半導体チャネル層は、第１、第２、及び第３の半導体層を含むことができる。第１及び第３の半導体層は、第１の導電型を有することができ、第２の半導体層は、第１の導電型とは異なる第２の導電型を有することができ、第２の半導体層は、第１の半導体層と第３の半導体層の間に存在し、第１の半導体層は、第２の半導体層と半導体ドリフト層の間に存在し、第１の半導体層は、半導体相互接続層に電気的に結合される。制御電極は、この制御電極に印加される電気信号に応答して第２の半導体層の導電率を調整するように構成することができる。
チャネル層は、第２の導電型を有するバルク領域と、第１の導電型を有する第１及び第２の離間したコンタクト領域とを含むことができる。第２のコンタクト領域は、半導体相互接続層に電気的に結合することができ、制御電極を、この制御電極に印加される電気信号に応答してバルク領域の導電率を調整するように構成することができる。
半導体チャネル層は、半導体相互接続層に電気的に結合された高ドープコンタクト領域を含むことができ、この高ドープコンタクト領域は、第１の導電型を有することができる。また、半導体ドリフト層と相互接続層の間には、第１の半導体材料の半導体コンタクト領域が存在することができる。この半導体コンタクト領域は、第１の導電型を有することができ、半導体コンタクト領域のドーパント濃度を、半導体ドリフト層のドーパント濃度よりも高くすることができる。
本発明のさらに他の実施形態によれば、トランジスタが、シリコンカーバイドドリフト層と、このシリコンカーバイドドリフト層上のＩＩＩ族窒化物チャネル層とを含むことができる。ＩＩＩ族チャネル層の一部には、（第１のソース／ドレイン電極などの）第１の被制御電極を電気的に結合し、ＩＩＩ族チャネル層の反対側のシリコンカーバイドドリフト層には、（第２のソース／ドレイン電極などの）第２の被制御電極を電気的に結合して、シリコンカーバイドドリフト層が第１の被制御電極と第２の被制御電極の間に存在するようにすることができる。また、ＩＩＩ族チャネル層上には、（ゲート電極などの）制御電極を設けることができる。制御電極は、この制御電極に印加される電気信号に応答してチャネル層の導電率を調整するように構成することができる。
シリコンカーバイドドリフト層は、第１の導電型を有することができる。シリコンカーバイドドリフト層とＩＩＩ族窒化物チャネル層の間には、第１の導電型とは異なる第２の導電型を有することができる半導体遮断領域が存在することができる。シリコンカーバイドドリフト層とＩＩＩ族窒化物チャネル層の間には、半導体相互接続層を電気的に結合することができる。半導体相互接続層は、チャネル層のＩＩＩ族窒化物ともシリコンカーバイドとも異なる半導体材料を含むとともに、第１の導電型を有することができる。半導体遮断領域は、シリコンカーバイド遮断領域を含むことができ、半導体材料は、ポリシリコンなどの多結晶半導体材料を含むことができる。
本発明をさらに理解できるように本出願に組み入れられてその一部を構成する添付図面に本発明のいくつかの実施形態を示す。
本発明のいくつかの実施形態による、電界効果トランジスタの単位セルを示す断面図である。 本発明のいくつかの実施形態による、電界効果トランジスタの単位セルを示す平面図である。 シリコンカーバイドドリフト層上の、二次元電子ガスを提供する窒化ガリウムベースのスタックを含むチャネル層の伝導帯エネルギーを示す図である。 図１Ａ、図１Ｂ、及び図２Ａの電界効果トランジスタのシミュレートした出力特性を示すグラフである。 （ポリシリコン相互接続層とＳｉＣドリフト層のコンタクト領域との間の接合をシミュレートした）Ｎ型ドープポリシリコンとＮ型シリコンカーバイドの間の接合部の電流／電圧特性を示すグラフである。 図１Ａ及び図２Ａによるデバイス構造を通る、１２００ボルトの逆バイアスにおけるシミュレートした電界等高線を示す図である。 図２Ｄの切断線Ａ−Ａ’に沿って切り取った電界分布を示すグラフである。 本発明の他のいくつかの実施形態による、電界効果トランジスタの単位セルを示す断面図である。 本発明の他のいくつかの実施形態による、電界効果トランジスタの単位セルを示す平面図である。 本発明のさらに他の実施形態による、縦型電界効果トランジスタの単位セルを示す断面図である。 本発明のさらに他の実施形態による、縦型電界効果トランジスタの単位セルを示す平面図である。
以下、本発明の実施形態を示す添付図面を参照しながら本発明の実施形態についてより完全に説明する。しかしながら、本発明は多くの異なる形で具体化することができ、本明細書で説明する実施形態に限定されると解釈すべきではない。むしろ、これらの実施形態は、本開示を徹底的かつ完全なものとし、本発明の範囲を当業者に完全に伝えるように提供するものである。全体を通じ、同じ番号は同じ要素を示す。
本明細書では、様々な要素を説明するために「第１の」、「第２」などの用語を使用するが、これらの要素をこれらの用語によって限定すべきではないと理解されたい。これらの用語は、要素を互いに区別するために使用するものにすぎない。例えば、本発明の範囲から逸脱することなく、第１の領域を第２の領域と呼ぶことができ、同様に第２の領域を第１の領域と呼ぶことができる。本明細書で使用する「及び／又は（ａｎｄ／ｏｒ）」という用語は、関連する記載項目の１又はそれ以上のありとあらゆる組み合わせを含む。
本明細書で使用する専門用語は、特定の実施形態を説明するためのものにすぎず、本発明を限定することを意図するものではない。本明細書で使用する単数形の「１つの（英文不定冠詞）」及び「その（英文定冠詞）」は、その文脈で別様に明確に示していない限り、複数形も含むことが意図される。「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」及び／又は「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という用語は、本明細書で使用する場合、上述した特徴、整数、ステップ、動作、要素、及び／又は構成部品の存在を示すが、１又はそれ以上の他の特徴、整数、ステップ、動作、要素、構成部品、及び／又はこれらの群の存在又は追加を除外するものではない。
特に定めがない限り、本明細書で使用する（技術用語及び科学用語を含む）全ての用語は、本発明が属する技術の当業者が一般に理解している意味と同じ意味を有する。本明細書で使用する用語は、本明細書及び関連技術との関連におけるこれらの意味に従う意味を有すると解釈すべきであり、本明細書で明確に定義しない限り、理想的な又は過度に形式的な意味で解釈されるものではないと理解されたい。
層、領域又は基板などの要素が、別の要素「上に（ｏｎ）」存在する、又は別の要素「上に（ｏｎｔｏ）」延びていると言う場合、この要素は他の要素の上に直接存在し、又は他の要素の上に直接延びている場合もあれば、或いは介在要素が存在する場合もあると理解されたい。対照的に、ある要素が別の要素「の上に直接（ｄｉｒｅｃｔｌｙ ｏｎ）」存在する、又は別の要素「の上に直接（ｄｉｒｅｃｔｌｙ ｏｎｔｏ）」延びていると言う場合、介在要素は存在しない。ある要素が別の要素に「接続（ｃｏｎｎｅｃｔｅｄ）」されている、又は「結合（ｃｏｕｐｌｅｄ）」されていると言う場合、この要素は他の要素に直接接続又は結合している場合もあれば、或いは介在要素が存在する場合もあると理解されたい。対照的に、ある要素が別の要素に「直接接続（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ）」されている、又は「直接結合（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ）」されていると言う場合、介在要素は存在しない。
本明細書では、「下方の（ｂｅｌｏｗ）」、「上方の（ａｂｏｖｅ）」、「上部の（ｕｐｐｅｒ）」、「下部の（ｌｏｗｅｒ）」、「水平の（ｈｏｒｉｚｏｎｔａｌ）」、「横方向の（ｌａｔｅｒａｌ）」、「垂直の（ｖｅｒｔｉｃａｌ）」、「下の（ｂｅｎｅａｔｈ）」、「上の（ｏｖｅｒ）」、「〜上の（ｏｎ）」などの相対語を使用して、図に示すような要素、層又は領域同士の関係を説明することがある。これらの用語は、図に示す方向に加え、デバイスの異なる方向を含むことを意図されたものであると理解されたい。
本明細書では、本発明の理想的な実施形態（及び中間構造）の概略図である断面図を参照しながら本発明の実施形態を説明する。説明を明確にするために、図面内の層及び領域の厚みは誇張している場合がある。また、例えば、製造技術及び／又は製造公差の結果、形状が説明図のものとは異なることが予想される。従って、本発明の実施形態を、本明細書に示す領域の特定の形状に限定されると解釈すべきではなく、例えば製造に起因する形状の変動を含むと解釈すべきである。例えば、長方形として示す被注入領域は、一般に丸みのある又は曲がった特徴部を有し、及び／又はその端部では、注入物の濃度が被注入領域から非注入領域へ不連続に変化するのではなく、ある勾配で変化する。同様に、注入によって埋没領域が形成された結果、この埋没領域と注入を行う表面との間の領域に一部の注入が残ることもある。従って、図示の領域は本質的に概略的なものであり、これらの形状は、デバイスの領域の実際の形状を示すことを意図したものではなく、本発明の範囲を限定することを意図したものでもない。
本発明のいくつかの実施形態については、層及び／又は領域内の多数キャリアの濃度を示すｎ型又はｐ型などの導電型を有することを特徴とする半導体層及び／又は領域に関して説明する。従って、Ｎ型材料は、負に帯電した電子の多数平衡濃度を有し、Ｐ型材料は、正に帯電した正孔の多数平衡濃度を有する。材料によっては、別の層又は領域よりも多数キャリアの濃度が相対的に高い（「+」）こと、又は低い（「-」）ことを示すために、（Ｎ+、Ｎ-、Ｐ+、Ｐ-、Ｎ+、Ｎ-、Ｐ++、Ｎ--などのように）「+」又は「-」を付して示す場合がある。しかしながら、このような表記は、ある層又は領域内に特定の濃度の多数又は少数キャリアが存在することを意味するものではない。
本明細書で検討するシリコンカーバイド（ＳｉＣ）基板／層は、４Ｈポリタイプのシリコンカーバイド基板／層とすることができる。しかしながら、３Ｃ、６Ｈ、及び１５Ｒポリタイプなどの、他のシリコンカーバイドポリタイプ候補を使用することもできる。適当なＳｉＣ基板は、本発明の譲受人であるノースカロライナ州ダラムのＣｒｅｅ Ｒｅｓｅａｃｈ社から入手することができ、このような基板を製造する方法は、科学文献、並びに米国特許第Ｒｅ，３４，８６１号、米国特許第４，９４６，５４７号、及び米国特許第５，２００，０２２号を含む、本発明の譲受人に譲渡された数多くの米国特許に示されており、これらの特許の開示は、その全体が引用により本明細書に組み入れられる。
本明細書で使用する「ＩＩＩ族窒化物」という用語は、窒素と、周期表のＩＩＩ族の中の元素（通常はアルミニウム（Ａｌ）、ガリウム（Ｇａ）、及びインジウム（Ｉｎ））との間で形成された半導体化合物を意味する。この用語は、ＡｌＧａＮ及びＡｌＩｎＧａＮなどの三元及び四元化合物のことも意味する。ＩＩＩ族元素は、窒素と結合して、（ＧａＮなどの）二元化合物、（ＡｌＧａＮなどの）三元化合物、及び（ＡｌＩｎＧａＮなどの）四元化合物を形成することができる。これらの化合物の実験式では全て、１モルの窒素が合計１モルのＩＩＩ族元素と結合する。従って、多くの場合、これらの化合物を記述するために、１＞ｘ＞０であるＡｌxＧａ1-xＮなどの式を使用する。ＩＩＩ族窒化物のエピタキシャル成長のための技術は、ある程度十分に発展してきており、しかるべき科学文献、並びに本発明の譲受人に譲渡された米国特許第５，２１０，０５１号、米国特許第５，３９３，９９３号、米国特許第５，５２３，５８９号、及び米国特許第５，２９２，５０１号にレポートがあり、これらの特許の開示は、その全体が引用により本明細書に組み入れられる。
金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴＳ）及び／又は絶縁ゲートバイポーラトランジスタなどのパワースイッチングデバイスは、比較的低いチャネル移動度を有することができ、この結果、オン抵抗が比較的高くなり、相互コンダクタンス及び／又はスイッチング速度が比較的低くなる。窒化ガリウム（ＧａＮ）高電子移動度トランジスタ（ＨＥＭＴ）は、二次元電子ガスを通じて比較的高いチャネル移動度を示すことができるが、このようなデバイスの横構造では、電力操作性能が比較的低くなる場合がある。本発明のいくつかの実施形態によれば、縦型パワースイッチングデバイスのシリコンカーバイド（ＳｉＣ）などの異なる半導体材料上に（ＧａＮなどの）（単複の）ＩＩＩ族窒化物材料で形成されたチャネルを設けて、比較的高い電圧遮断及び比較的低いチャネル抵抗を実現する。より詳細には、比較的厚いＳｉＣエピタキシャル層により、比較的高い逆方向電圧を遮断することができ、（ＧａＮ ＨＥＭＴチャネル、ＧａＮ ＭＯＳチャネルなどの）ＩＩＩ族窒化物チャネルにより、比較的高いチャネル移動度を実現することができる。
図１及び図２に示す本発明の実施形態によれば、縦型ＨＥＭＴパワースイッチングデバイスが、第１の半導体材料の半導体ドリフト層１０１と、この半導体ドリフト層１０１上にある、第１の半導体材料とは異なる第２の半導体材料の半導体チャネル層１０３とを含むことができる。例えば、半導体ドリフト層１０１を、エピタキシャルに形成された実質的に単結晶のＮ型ＳｉＣドリフト層とし、半導体チャネル層１０３を、エピタキシャルに形成された実質的に単結晶のＩＩＩ族窒化物半導体層１０３ａ、１０３ｂ、及び１０３ｃのスタックとして、半導体層１０３ｂと層１０３ｃの間の界面に隣接して二次元電子ガス（２ＤＥＧ）を提供することができる。より詳細には、窒化ガリウム（ＧａＮ）層１０３ａと層１０３ｃの間に窒化アルミニウムガリウム（ＡｌＧａＮ）層１０３ｂを挟装して二次元電子ガスを提供することができる。ＩＩＩ族材料スタック（ＧａＮ／ＡｌＧａＮ／ＧａＮスタックなどの）を使用して二次元電子ガスを含むチャネル層を設けることは、例えば、「フィールドプレート延長部分を備えたＦＥＴを使用するスイッチモード電力増幅器」という名称の米国特許第７，５４８，１１２号、「窒化ガリウムベースのキャップセグメント上にゲートコンタクトを有する窒化アルミニウムガリウム／窒化ガリウム高電子移動度トランジスタ」という名称の米国特許第６，５４８，３３３号、「２元のＩＩＩ族窒化物をベースとする高電子移動度トランジスタ」という名称の米国特許第７，５４４，９６３号、「無アルミニウムＩＩＩ族窒化物ベースの高電子移動度トランジスタおよびその製造方法」という名称の米国特許出願公開第２００６／０２３３０１０号、及び「支持ゲート電極を含むトランジスタ及び関連デバイスの製造方法」という名称の米国特許出願公開第２００７／０１６４３２１号に記載されている。上記の特許及び公開物の各々の開示は、その全体が引用により本明細書に組み入れられる。
また、半導体ドリフト層１０１と半導体チャネル層１０３の間には、Ｎ型多結晶シリコン（ポリシリコン）などの第３の半導体材料の半導体相互接続層１０５を電気的に結合することができる。半導体チャネル層１０３の高ドープＮ+型コンタクト領域１０３ｄは、半導体チャネル層１０３と半導体相互接続層１０５の間の電気的結合を強化することができる。同様に、半導体ドリフト層１０１の高ドープＮ+型コンタクト領域１０１ａが、半導体ドリフト層１０１と半導体相互接続層１０５の間の電気的結合を強化することができる。従って、コンタクト領域１０１ａのドーパント濃度を、半導体ドリフト層１０１のドーパント濃度よりも大幅に高くすることができる。
半導体ドリフト層１０１、半導体相互接続層１０５、及び半導体チャネル層１０３は、（Ｎ型などの）同じ導電型を有することができる。また、半導体ドリフト層１０１と半導体チャネル層１０３の間には、半導体遮断領域１０７を提供することができ、この半導体遮断領域１０７は、半導体ドリフト層１０１及び半導体相互接続層１０５の導電型とは逆の（Ｐ型などの）導電型を有することができる。例えば、半導体ドリフト層１０１及び半導体相互接続層１０５がＮ型の導電性を有し、半導体遮断領域１０７がＰ型の導電性を有することができる。より詳細には、半導体遮断領域１０７を、シリコンカーバイドの高ドープＰ+型層とすることができる。一例として、Ｎ型半導体ドリフト層１０１を、ＳｉＣ基板の表面部分として、及び／又はエピタキシャルに形成されたＳｉＣ層として提供し、ＳｉＣ基板／層のドリフト層１０１を含む部分をそれぞれのＮ型及びＰ型ドーパントでドープ（例えば注入）することにより、高ドープＮ+型コンタクト領域１０１ａ及び高ドープＰ+型半導体遮断領域１０７を形成することができる。このようにして、（単複の）ＳｉＣ層／基板内に、半導体ドリフト層１０１、半導体遮断領域１０７、及び高ドープＮ+型コンタクト領域１０１ａを全て形成することができる。
半導体チャネル層１０３上の半導体ドリフト層１０１と反対側に（金属及び／又はポリシリコンゲート電極などの）ゲート電極１０９を設け、このゲート電極１０９に印加される電気信号に応答して二次元電子ガスの導電率を調整することができる。また、（酸化シリコン層及び／又は窒化シリコン層などの）絶縁層１１１により、ゲート電極１０９と半導体相互接続層１０５の間、及びゲート電極１０９とＮ+型コンタクト領域１０３ｄの間を電気的に絶縁することができる。例えば、米国特許第７，５４８，１１２号、米国特許第６，５４８，３３３号、米国特許第７，５４４，９６３号、米国特許出願公開第２００６／０２４４０１０号、及び米国特許出願公開第２００７／０１６４３２１号には、二次元電子ガスの導電率を調整するために使用するゲート電極構造が記載されており、これらの特許の開示は、その全体が引用により本明細書に組み入れられる。図１Ａ及び図１Ｂのトランジスタをノーマリーオン型とし、ゲート電極１０９に負バイアスを印加してチャネル層１０３の二次元電子ガスを空乏化して、これによりトランジスタをオフにすることができる。図１Ａ及び図１Ｂにさらに示すように、ゲート電極１０９と半導体チャネル層１０３の間にはショットキー接合及び／又は非オーム接触を実現することができるので、これらの間にゲート誘電体層は不要である。本発明の他の実施形態によれば、ゲート電極１０９と半導体チャネル層１０３の間に薄いゲート誘電体層を設けることができる。
半導体チャネル層１０３上には、（ゲート電極１０９から間隔を空けて）（金属電極などの）ソース／ドレイン電極１１５を設けることができ、比較的高ドープのＮ+ソースコンタクト領域１１７により、ソース／ドレイン電極１１５と（層１０３ｂと層１０３ｃの間の界面に隣接する）二次元電子ガスの間にオーム接触を実現することができる。また、半導体ドリフト層１０１上のソース／ドレイン電極１１５と反対側に（金属電極などの）ソース／ドレイン電極１１９を設けて、ソース／ドレイン電極１１５とソース／ドレイン電極１１９の間に垂直の導電路が形成されるようにすることができる。従って、ゲート電極１０９に印加される電気信号を使用して、ソース／ドレイン電極１１５とソース／ドレイン電極１１９の間の導電率を、ひいては電流を調整することができる。
また、半導体ドリフト層１０１とソース／ドレイン電極１１９の間に高ドープＮ+型半導体コンタクト層１２１を設けて、ソース／ドレイン電極１１９とオーム接触するようにすることができる。コンタクト層１２１は、ＳｉＣドリフト層１０１の裏面にドーパントをドープ（例えば注入）することにより形成することができる。本発明の他の実施形態によれば、Ｎ+型半導体コンタクト層１２１をＮ+型ＳｉＣ基板とすることができ、このコンタクト層１２１上にドリフト層１０１をエピタキシャルに形成することができる。本発明の他の実施形態によれば、コンタクト層１２１を高ドープＰ＋型半導体コンタクト層とすることができる。
例えば、上述の（Ｎ型導電性チャネル層１０３、相互接続層１０５、及びドリフト層１０１を含む）Ｎチャネルデバイスでは、電極１１５をソース電極とし、電極１１９をドレイン電極とすることができる。さらに、ドレイン電極１１９に正電圧を印加し、ソース電極１１５を接地することができる。ゲート電極１０９を接地することにより、電流がドレイン電極１１９からＳｉＣ半導体層１２１、１０１、１０１ａを通り、ポリシリコン相互接続層１０５を通り、ＩＩＩ族窒化物チャネル層１０３を通り、コンタクト領域１１７を通ってソース電極１１５へ流れる。十分に負のバイアスをゲート電極１０９に与えることにより、（二次元電子ガスを含む）チャネル層１０３のゲート電極１０９に隣接及び／又は接触する部分を空乏化し、これによりドレイン電極１１９とソース電極１１５の間の電流経路を遮断することができる。（Ｐ型の導電性を有する）半導体遮断領域１０７が、トランジスタがオフになったときに電圧を遮断するための能力を高めることができる。ドレイン電極１１９に印加する正電圧を上げると、例えば、Ｎ型ドリフト層１０１とＰ型遮断領域１０７の間の逆バイアスのＰ−Ｎ接合の空乏化を高めることができる。一例としてＮチャネルデバイスについて説明したが、逆の導電型の半導体層を使用して、電極１１５をドレイン電極とし、電極１１９をソース電極とするＰチャネルデバイスを提供することもできる。
上述したように、シリコンカーバイド半導体層１２１、１０１、１０７、及び１０１ａは、ＳｉＣ基板／層上のエピタキシャル堆積及び／又はドーピング（例えば注入）を使用して形成することができる。さらに、製造中に使用した基板を部分的に又は完全に除去して、エピタキシャルに形成されたＳｉＣ及び／又は（単複の）ＩＩＩ族窒化物の層のみが残るようにすることもできる。シリコンカーバイド層上のエピタキシャル堆積を使用して半導体ＩＩＩ族窒化物チャネル層１０３を形成し、コンタクト領域１０１ａの一部を露出するようにパターン化することができる。コンタクト領域１０１ａの露出部分上には、高ドープＮ+型ポリシリコン相互接続層１０５を形成することができる。チャネル層１０３のパターン化前、相互接続層１０５の形成前、又はチャネル層１０３のパターン化と相互接続層１０５の形成の間にチャネル層１０３をドープ（例えば注入）することにより、高ドープＮ+型コンタクト領域１０３ｄ及び／又は１１７を形成することができる。その後、絶縁層１１１、ゲート電極１０９、及びソース／ドレイン電極１１５及び１１９を形成することができる。本発明の他の実施形態によれば、チャネル層１０３を形成する前にポリシリコン相互接続層１０５を形成することができる。
相互接続層１０５に高ドープＮ+型ポリシリコンを使用することにより、ＩＩＩ族窒化物チャネル層１０３とＳｉＣドリフト層１０１の間にオーム接触を実現することができる。従って、このようなポリシリコン相互接続層１０５は、工程の途中で、後続の熱処理／作業中に有意な汚染を生じずに、及び／又は劣化せずに形成することができる。換言すれば、ポリシリコン相互接続層１０５は、チャネル層１０３、コンタクト領域１０３ｄ及び／又は１１７、絶縁層１１１、ゲート電極１０９、及び／又はソースドレイン電極１１５及び／又は１１９を形成するために使用する後続の作業に適合することができる。本発明の他の実施形態によれば、相互接続層１０５を、チャネル層１０３及びコンタクト領域１１７を形成した後に形成される金属相互接続層とすることができる。
図２Ａに、図１Ａ及び図１Ｂに関して上述したような、シリコンカーバイドドリフト層１０１上の、二次元電子ガスを提供する（ＩＩＩ族窒化物ベースのスタックを含む）チャネル層１０３の伝導帯エネルギーを示す。図２Ａには、半導体遮断領域１０７を示していないが、これは順方向伝導中には半導体遮断領域１０７が動作に大きく影響しないからである。
図２Ｂは、図１Ａ、図１Ｂ、及び図２Ａの（Ｎ型ＳｉＣドリフト層１０１上に、２ＤＥＧを提供するＮ型ＧａＮベースのスタックを含むチャネル層１０３を有する）電界効果トランジスタのシミュレートした出力特性を示すグラフである。ゲート電圧が０Ｖ（すなわち、ゲート１０９に印加されるバイアスが０Ｖ）でソース電圧も０Ｖ（すなわち、電極１１５が接地状態）の場合、電極１０９と１１５の間の電流は、基板電圧（すなわち、電極１１９に印加される電圧）に対して線形比例することができる。ゲート電圧を次第に負の状態にすると、電極１１９と１１５の間の電流を減少させることができる。−０．４Ｖのゲート電圧では、電極１１９と１１５の間の電流を大きく減少させることができ、−０．８Ｖのゲート電圧では、電極１１９と１１５の間の電流を実質的にオフにすることができる。図２Ｂのシミュレーションでは、ＳｉＣドリフト層１０１は、ドーピング濃度が約６×１０15ｃｍ-3のＮ型であり、ゲート電極１０９は、チャネル層１０３に直接接触するゲート長が１２０ｎｍのショットキー型金属ゲート電極である。
図２Ｃは、（ポリシリコン相互接続層１０５とＳｉＣドリフト層１０１のコンタクト領域１０１ａの間の接合をシミュレートした）Ｎ型ドープポリシリコンとＮ型シリコンカーバイドの間の接合の電流／電圧特性を示すグラフである。図２Ｃに示すように、オーム接触を実現することができる。
図１Ａ及び図１Ｂに関して上述したように、Ｐ+型遮断領域１０７は、デバイスがオフになったときの電極１１９と１１５の間の比較的高い電圧の遮断をサポートすることができる。図２Ｄに、図１Ａ及び図２Ａによるデバイス構造を通る、１２００ボルトの逆バイアスにおけるシミュレートした電界等高線を示す。図２Ｅは、図２ＤのＡ−Ａ’断面線に沿って切り取った電界分布を示すグラフである。図２Ｅに示すように、比較的高い逆バイアスでは、ポリシリコン相互接続層１０５とシリコンカーバイドドリフト層１０１の間の界面における電界を低下させることができる。
図３Ａ及び図３Ｂに示す本発明の実施形態によれば、縦型パワースイッチングデバイスが、第１の半導体材料の半導体ドリフト層３０１と、この半導体ドリフト層３０１上の、第１の半導体材料とは異なる第２の半導体材料の半導体チャネル層３０３とを含むことができる。例えば、半導体ドリフト層３０１を、エピタキシャルに形成された実質的に単結晶のＮ型ＳｉＣドリフト層とし、半導体チャネル層３０３を、エピタキシャルに形成された実質的に単結晶のＩＩＩ族窒化物半導体層３０３ａ、３０３ｂ、及び３０３ｃのスタックとすることができ、この場合、半導体層３０３ｂは、半導体層３０３ａ及び３０３ｃの導電型とは逆の導電型を有する。いくつかの実施形態によれば、半導体層３０３ａ及び層３０３ｃをＮ型窒化ガリウム層とし、半導体層３０３ｂをＰ型窒化ガリウム層とすることができる。例えば、半導体層３０３ａを、比較的高ドープのＮ+型導電性ＧａＮ層とし、半導体層３０３ｃを、（金属電極などの）ソース／ドレイン電極３１５とのオーム接触を実現する比較的高ドープのＮ+型導電性コンタクト領域３１７を含む比較的低ドープのＮ-型導電性半導体とすることができる。代替例では、半導体層３０３ａを、半導体相互接続層３０５に隣接する比較的高ドープのＮ+型導電性コンタクト領域を含む比較的低ドープのＮ-型導電性ＧａＮ層とし、及び／又は半導体層３０３ｃを比較的高ドープのＮ+型導電性ＧａＮ層として、別個のコンタクト領域３１７を不要とすることができる。
半導体相互接続層３０５は、半導体ドリフト層３０１と半導体層３０３ａの間に電気的に結合された、Ｎ型多結晶シリコン（ポリシリコン）などの第３の半導体材料の層とすることができる。半導体ドリフト層３０１の高ドープＮ+型コンタクト領域３０１ａが、ＳｉＣ半導体ドリフト層３０１とポリシリコン相互接続層３０５の間の電気的結合を強化することができる。従って、コンタクト領域３０１ａのドーパント濃度を、半導体ドリフト層３０１のドーパント濃度よりも大幅に高くすることができる。図３Ａ及び図３Ｂに示すように、半導体ドリフト層３０１の一部は、コンタクト領域３０１ａの一部の間に延びて相互接続層３０５に接触することができる。本発明の他の実施形態によれば、コンタクト領域３０１ａ及び遮断領域３０７により、ドリフト層３０１と相互接続層３０５を完全に分離することができる。
半導体ドリフト層３０１及び半導体相互接続層３０５、並びに半導体層３０３ａ及び３０３ｃは、同じ導電型（例えば、ＮチャネルデバイスではＮ型）を有することができる。また、半導体ドリフト層３０１と半導体チャネル層３０３の間には、半導体遮断領域３０７を提供することができる。さらに、半導体遮断領域３０７及び半導体層３０３ｂは、半導体ドリフト層３０１、半導体相互接続層３０５、並びに半導体層３０３ａ及び３０３ｂの導電型とは逆の導電型（例えば、ＮチャネルデバイスではＰ型）を有することができる。例えば、半導体ドリフト層３０１、半導体相互接続層３０５、並びに半導体層３０３ａ及び３０３ｃはＮ型の導電性を有することができ、半導体遮断領域３０７及び半導体層３０３ｂはＰ型の導電性を有することができる。より詳細には、半導体遮断領域３０７を、シリコンカーバイドの高ドープＰ+型層とすることができる。一例として、Ｎ型半導体ドリフト層３０１を、ＳｉＣ基板の表面部分として、及び／又はエピタキシャルに形成されたＳｉＣ層として提供し、ＳｉＣ基板／層のドリフト層３０１を含む部分をそれぞれのＮ型及びＰ型ドーパントでドープ（例えば注入）することにより、高ドープＮ+型コンタクト領域３０１ａ及び高ドープＰ+型半導体遮断領域３０７を形成することができる。このようにして、（単複の）ＳｉＣ層／基板内に、半導体ドリフト層３０１、半導体遮断領域３０７、及び高ドープＮ+型コンタクト領域３０１ａを全て形成することができる。
半導体相互接続層３０５上、チャネル層３０３の露出された端部沿い、及びチャネル層３０３の半導体ドリフト層３０１とは反対側の表面部分上には、（酸化シリコン層、窒化シリコン層などの）比較的薄いゲート絶縁層３１１を設けることができる。ゲート絶縁層３１１上のチャネル層３０３と反対側には、（金属及び／又はドープポリシリコン電極などの）ゲート電極３０９を設けることができる。より詳細には、Ｐ型半導体層３０３ｂに隣接してゲート絶縁層３１１及びゲート電極３０９を設け、このゲート電極３０９に印加される電気信号に応答してＮ型半導体層３０３ａと層３０３ｃの間のＰ型半導体層３０３ｂの導電率を調整することができる。図３Ａ及び図３Ｂのトランジスタをノーマリーオフ型とし、ゲート電極３０９に正バイアスを印加して、Ｎ型半導体層３０３ａと３０３ｃの間のＰ型半導体層３０３ｂの（ゲート電極３０９に隣接する）端部に沿ってＮ型導電性チャネルを形成し、これによりトランジスタをオンにすることができる。従って、Ｐ型半導体層３０３ｂは、ＵＭＯＳ（Ｕ型金属酸化物半導体）トランジスタ構造のソース／ドレイン領域として機能するＮ型半導体層３０３ａと３０３ｃの間のチャネル領域として機能することができる。
半導体チャネル層３０３上には、（ゲート電極３０９から間隔を空けて）（金属電極などの）ソース／ドレイン電極３１５を設けることができ、比較的高ドープのＮ+ソースコンタクト領域３１７により、ソース／ドレイン電極３１５とＮ型半導体層３０３ｃの間にオーム接触を実現することができる。また、半導体ドリフト層３０１上のソース／ドレイン電極３１５とは反対側に（金属電極などの）ソース／ドレイン電極３１９を設けて、ソース／ドレイン電極３１５とソース／ドレイン電極３１９の間に垂直の導電路が形成されるようにすることができる。従って、ゲート電極３０９に印加される電気信号を使用して、ソース／ドレイン電極３１５とソース／ドレイン電極３１９の間の導電率を、ひいては電流を調整することができる。
また、半導体ドリフト層３０１とソース／ドレイン電極３１９の間に高ドープＮ+型半導体コンタクト層３２１を設けて、ソース／ドレイン電極３１９とのオーム接触を実現することができる。コンタクト層３２１は、ＳｉＣドリフト層３０１の裏面にドーパントをドープ（例えば注入）することにより形成することができる。本発明の他の実施形態によれば、Ｎ+型半導体コンタクト層３２１をＮ+型ＳｉＣ基板とすることができ、このコンタクト層３２１上にドリフト層３０１をエピタキシャルに形成することができる。本発明の他の実施形態によれば、コンタクト層３２１を高ドープＰ+型半導体コンタクト層とすることができる。
例えば、上述の（Ｎ型導電性半導体層３０３ａ及び３０３ｃ、相互接続層３０５、及びドリフト層３０１を含む）Ｎチャネルデバイスでは、電極３１５をソース電極とし、電極３１９をドレイン電極とすることができる。さらに、ドレイン電極３１９に正電圧を印加し、ソース電極３１５を接地することができる。ゲート電極３０９に正バイアスを印加することにより、電流がドレイン電極３１９からＳｉＣ半導体層３２１、３０１、３０１ａを通り、ポリシリコン相互接続層３０５を通り、ＩＩＩ族窒化物半導体層３０３ａ、３０３ｂ、及び３０３ｃを通り、コンタクト領域３１７を通ってソース電極３１５へ流れる。ゲート電極３０９を接地することにより（及び／又は、ゲート電極３０９に負バイアスを印加することにより）、半導体層３０３ａ、３０３ｂ、及び３０３ｃにより形成されるＰＮＰ接合が、ドレイン電極３１９とソース電極３１５の間の電流経路を遮断することができる。
（Ｐ型の導電性を有する）半導体遮断領域３０７が、トランジスタがオフになったときに電圧を遮断するための能力を高めることができる。ドレイン電極３１９に印加する正電圧を上げると、例えば、Ｎ型ドリフト層３０１とＰ型遮断領域３０７の間の逆バイアスのＰ−Ｎ接合の空乏化を高めることができる。一例としてＮチャネルデバイスについて説明したが、逆の導電型の半導体層を使用して、電極３１５をドレイン電極とし、電極３１９をソース電極とするＰチャネルデバイスを提供することもできる。
上述したように、シリコンカーバイド半導体層３２１、３０１、３０７、及び３０１ａは、ＳｉＣ基板／層上のエピタキシャル堆積及び／又はドーピング（例えば注入）を使用して形成することができる。さらに、製造中に使用した基板を部分的に又は完全に除去して、エピタキシャルに形成されたＳｉＣの層のみが残るようにすることもできる。シリコンカーバイド層上のエピタキシャル堆積を使用して、半導体ＩＩＩ族窒化物チャネル層３０３を形成し、コンタクト領域３０１ａ及び／又はドリフト層３０１の一部を露出するようにパターン化することができる。コンタクト領域３０１ａ及び／又はドリフト層３０１の露出部分上には、高ドープＮ+型ポリシリコン相互接続層３０５を形成することができる。チャネル層３０３のパターン化前、相互接続層３０５の形成後、又はチャネル層３０３のパターン化と相互接続層３０５の形成の間にチャネル層３０３をドープ（例えば注入）することにより、高ドープＮ+型コンタクト領域３１７を形成することができる。
図３Ａ及び図３Ｂには示していないが、半導体層３０３ａの高ドープＮ+型コンタクト領域が、半導体層３０３ａとポリシリコン相互接続層３０５の間にオーム接触を実現することができる。例えば、遮断領域３０７に隣接して、半導体層３０３ａの比較的高ドープのＮ+型領域を提供することができ、半導体層３０３ｂに隣接して、半導体層３０３ａの比較的低ドープのＮ型領域を提供することができる。ゲート絶縁層３１１、ゲート電極３０９、並びにソース／ドレイン電極３１５及び３１９は、チャネル層３０３及びポリシリコン相互接続層３０５を形成した後に形成することができる。本発明のいくつかの実施形態によれば、チャネル層３０３を形成する前にポリシリコン相互接続層３０５を形成することができる。
相互接続層３０５に高ドープＮ+型ポリシリコンを使用することにより、ＩＩＩ族窒化物半導体層３０３ａとＳｉＣドリフト層３０１の間にオーム接触を実現することができる。従って、このようなポリシリコン相互接続層３０５は、工程の途中で、後続の熱処理／作業中に有意な汚染を生じずに、及び／又は劣化せずに形成することができる。換言すれば、ポリシリコン相互接続層３０５は、チャネル層３０３、コンタクト領域３１７、絶縁層３１１、ゲート電極３０９、及び／又はソース／ドレイン電極３１５及び／又は３１９を形成するために使用する後続の作業に適合することができる。
図４Ａ及び図４Ｂに示す本発明の実施形態によれば、縦型パワースイッチングデバイスが、第１の半導体材料の半導体ドリフト層４０１と、この半導体ドリフト層４０１上の、第１の半導体材料とは異なる第２の半導体材料の半導体チャネル層４０３とを含むことができる。例えば、半導体ドリフト層４０１を、エピタキシャルに形成された実質的に単結晶のＮ型ＳｉＣドリフト層とし、半導体チャネル層４０３を、ドリフト層４０１の導電型とは逆の導電型を有するエピタキシャルに形成された実質的に単結晶のＩＩＩ族窒化物半導体層とすることができる。いくつかの実施形態によれば、チャネル層４０１を、比較的低ドープのＰ型窒化ガリウム層とすることができる。また、コンタクト領域４０３ａ及び４０３ｂを、これらの間にチャネルを形成するとともに（金属電極などの）ソース／ドレイン電極４１５及びポリシリコン相互接続層４０５とのオーム接触をそれぞれ実現する比較的高ドープのＮ+型導電性領域とすることができる。また、コンタクト領域４０３ａ及び／又は４０３ｂは、ソース／ドレイン電極４１５及び／又はポリシリコン相互接続層とのオーム接触を実現するための比較的高ドープのＮ+型領域と、Ｐ型チャネル層４０３との所望の接合を実現するための比較的低ドープのＮ領域とを含むことができる。
半導体相互接続層４０５は、半導体ドリフト層４０１と半導体コンタクト領域４０３ｂの間に電気的に結合された、Ｎ型多結晶シリコン（ポリシリコン）などの第３の半導体材料の層とすることができる。半導体ドリフト層４０１の高ドープＮ+型コンタクト領域４０１ａが、ＳｉＣ半導体ドリフト層４０１とポリシリコン相互接続層４０５の間の電気的結合を強化することができる。従って、コンタクト領域４０１ａのドーパント濃度を、半導体ドリフト層４０１のドーパント濃度よりも大幅に高くすることができる。図４Ａ及び図４Ｂに示すように、半導体ドリフト層４０１の一部は、コンタクト領域４０１ａの一部の間に延びて相互接続層４０５に接触することができる。本発明の他の実施形態によれば、コンタクト領域４０１ａ及び遮断領域４０７により、ドリフト層４０１と相互接続層４０５を完全に分離することができる。
半導体ドリフト層４０１及び半導体相互接続層４０５、並びにコンタクト領域４０３ａ及び４０３ｃは、同じ導電型（例えば、ＮチャネルデバイスではＮ型）を有することができる。また、半導体ドリフト層４０１と半導体チャネル層４０３の間には、半導体遮断領域４０７を提供することができる。さらに、半導体遮断領域４０７及びチャネル層４０３は、半導体ドリフト層４０１、半導体相互接続層４０５、並びにコンタクト領域４０３ａ及び４０３ｂの導電型とは逆の導電型（例えば、ＮチャネルデバイスではＰ型）を有することができる。例えば、半導体ドリフト層４０１、半導体相互接続層４０５、並びにコンタクト領域４０３ａ及び４０３ｂはＮ型の導電性を有することができ、半導体遮断領域４０７及び半導体チャネル層４０３はＰ型の導電性を有することができる。より詳細には，半導体遮断領域４０７を、シリコンカーバイドの高ドープＰ+型層とすることができる。一例として、Ｎ型半導体ドリフト層４０１を、ＳｉＣ基板の表面部分として、及び／又はエピタキシャルに形成されたＳｉＣ層として提供し、ＳｉＣ基板／層のドリフト層４０１を含む部分をそれぞれのＮ型及びＰ型ドーパントでドープ（例えば注入）することにより、高ドープＮ+型コンタクト領域４０１ａ及び高ドープＰ+型半導体遮断領域４０７を形成することができる。このようにして、（単複の）ＳｉＣ層／基板内に、半導体ドリフト層４０１、半導体遮断領域４０７、及び高ドープＮ+型コンタクト領域４０１ａを全て形成することができる。
チャネル層４０３上のコンタクト領域４０３ａと領域４０３ｂの間の部分には、（酸化シリコン層、窒化シリコン層などの）比較的薄いゲート絶縁層４１１を設けることができ、ゲート絶縁層４１１上のチャネル層４０３と反対側には、（金属及び／又はドープポリシリコン電極などの）ゲート電極４０９を設けることができる。より詳細には、Ｐ型チャネル層４０３に隣接してゲート絶縁層４１１及びゲート電極４０９を設け、このゲート電極４０９に印加される電気信号に応答してＮ型コンタクト領域３０３ａと３０３ｂの間のＰ型チャネル層４０３の表面部分の導電率を調整することができる。図４及び図４Ｂのトランジスタをノーマリーオフ型とし、ゲート電極４０９に正バイアスを印加して、Ｎ型半導体領域４０３ａと４０３ｃの間のＰ型半導体層４０３の（ゲート電極４０９に隣接する）表面に沿ってＮ型導電性チャネルを形成し、これによりトランジスタをオンにすることができる。従って、Ｐ型チャネル層４０３の表面部分は、平面ＭＯＳ（金属酸化物半導体）トランジスタ構造のソース／ドレイン領域として機能するＮ型コンタクト領域４０３ａと４０３ｂの間のチャネル領域として機能することができる。また、（酸化シリコン、窒化シリコンなどの）比較的厚い絶縁層４３１により、ゲート電極４０９とポリシリコン相互接続層４０５を分離することができる。
比較的高ドープのＮ+ソースコンタクト領域４０３ａは、ソース／ドレイン電極４１５とのオーム接触を実現することができる。また、半導体ドリフト層４０１上のソース／ドレイン電極４１５とは反対側に（金属電極などの）ソース／ドレイン電極４１９を設けて、ソース／ドレイン電極４１５とソース／ドレイン電極４１９の間に垂直の導電路が形成されるようにすることができる。従って、ゲート電極４０９に印加される電気信号を使用して、ソース／ドレイン電極４１５とソース／ドレイン電極４１９の間の導電率を、ひいては電流を調整することができる。
また、半導体ドリフト層４２１とソース／ドレイン電極４１９の間に高ドープＮ+型半導体コンタクト層４２１を設けて、ソース／ドレイン電極４１９とのオーム接触を実現することができる。コンタクト層４２１は、ＳｉＣドリフト層４０１の裏面にドーパントをドープ（例えば注入）することにより形成することができる。本発明の他の実施形態によれば、Ｎ+型半導体コンタクト層４２１をＮ+型ＳｉＣ基板とすることができ、このコンタクト層４２１上にドリフト層４０１をエピタキシャルに形成することができる。本発明の他の実施形態によれば、コンタクト層４２１を高ドープＰ+型半導体コンタクト層とすることができる。
例えば、上述の（Ｎ型コンタクト領域４０３ａ及び４０３ｂ、相互接続層４０５、及びドリフト層４０１を含む）Ｎチャネルデバイスでは、電４１５をソース電極とし、電極４１９をドレイン電極とすることができる。さらに、ドレイン電極４１９に正電圧を印加し、ソース電極４１５を接地することができる。ゲート電極４０９に正バイアスを印加することにより、電流がドレイン電極４１９からＳｉＣ半導体層４２１、４０１、４０１ａを通り、ポリシリコン相互接続層４０５を通り、ＩＩＩ族窒化物半導体層４０３、４０３ａ、及び４０３ｂを通ってソース電極４１５へ流れる。ゲート電極４０９を接地することにより（及び／又は、ゲート電極４０９に負バイアスを印加することにより）、コンタクト領域４０３ａ、チャネル層４０３、及びコンタクト領域４０３ｂにより形成されるＰＮＰ接合が、ドレイン電極４１９とソース電極４１５の間の電流経路を遮断することができる。
（Ｐ型の導電性を有する）半導体遮断領域４０７が、トランジスタがオフになったときに電圧を遮断するための能力を高めることができる。ドレイン電極４１９に印加する正電圧を上げると、例えば、Ｎ型ドリフト層４０１とＰ型遮断領域４０７の間の逆バイアスのＰ−Ｎ接合の空乏化を高めることができる。一例としてＮチャネルデバイスについて説明したが、逆の導電型の半導体層を使用して、電極４１５をドレイン電極とし、電極４１９をソース電極とするＰチャネルデバイスを提供することもできる。
上述したように、シリコンカーバイド半導体層４２１、４０１、４０７、及び４０１ａは、ＳｉＣ基板／層上のエピタキシャル堆積及び／又はドーピング（例えば注入）を使用して形成することができる。さらに、製造中に使用した基板を部分的に又は完全に除去して、エピタキシャルに形成されたＳｉＣの層のみが残るようにすることもできる。シリコンカーバイド層上のエピタキシャル堆積を使用して、半導体ＩＩＩ族窒化物チャネル層３０３を形成し、コンタクト領域４０１ａ及び／又はドリフト層４０１の一部を露出するようにパターン化することができる。コンタクト領域４０１ａ及び／又はドリフト層４０１の露出部分上には、高ドープＮ+型ポリシリコン相互接続層４０５を形成することができる。チャネル層４０３のパターン化前、相互接続層４０５の形成後、又はチャネル層４０３のパターン化と相互接続層４０５の形成の間に半導体層４０３ａをドープ（例えば注入）することにより、高ドープＮ+型コンタクト領域４０３ａ及び４０３ｂを形成することができる。
ゲート絶縁層４１１、絶縁層４３１、ゲート電極４０９、並びにソース／ドレイン電極４１５及び４１９は、チャネル層４０３及びポリシリコン相互接続層４０５を形成した後に形成することができる。本発明のいくつかの実施形態によれば、チャネル層４０３を形成する前にポリシリコン相互接続層４０５を形成することができる。
相互接続層４０５に高ドープＮ+型ポリシリコンを使用することにより、ＩＩＩ族窒化物半導体層４０３ａとＳｉＣドリフト層４０１の間にオーム接触を実現することができる。従って、このようなポリシリコン相互接続層４０５は、工程の途中で、後続の熱処理／作業中に有意な汚染を生じずに、及び／又は劣化せずに形成することができる。換言すれば、ポリシリコン相互接続層４０５は、チャネル層４０３、コンタクト領域４０３ａ及び４０３ｂ、絶縁層４１１、ゲート電極４０９、及び／又はソース／ドレイン電極１１５及び／又は１１９を形成するために使用する後続の作業に適合することができる。
本発明の実施形態によれば、ＩＩＩ族窒化物半導体チャネル層を使用することにより、（ＳｉＣ金属酸化物半導体電界効果トランジスタにおける反転チャネル層のチャネル移動度と比較して）チャネル移動度を高めることができる。従って、オン抵抗を下げることができ、相互コンダクタンスを改善することができる。シリコンカーバイドなどの高バンドギャップ半導体材料のドリフト層を提供することにより、高電圧遮断能力を改善することができ、スイッチング速度を高めることができ、及び／又は高温動作性能を改善することができる。
図１Ａと図１Ｂ、図３Ａと図３Ｂ、及び図４Ａと図４Ｂの各々では、説明を簡単にするために単一の単位セルを示している。しかしながら、本発明の実施形態によるトランジスタは、同じドレイン電極、同じドリフト層、同じ遮断領域、及び同じチャネル層を共有し、電気的に結合されたゲート電極を有する（行列状に配置された）複数の単位セルを単一の基板上に含むことができる。複数のこのような電気的に並列な単位セルを単一の基板内に設けることにより、電流容量を増加させることができる。さらに、各単位セルのポリシリコン相互接続層をチャネル層によって取り囲むことができ、各単位セルのドリフト層のコンタクト部分を遮断領域によって取り囲むことができる。換言すれば、図１Ａ、図３Ａ、及び図４Ａの断面図は、図１Ｂ、図３Ｂ、及び図４Ｂのそれぞれの平面図の中央部分の水平断面図及び垂直断面図の両方を示していると考えることができる。
本明細書で使用する垂直という用語は、トランジスタの対向する表面間の電流フローの方向を指す。例えば、縦型電界効果トランジスタでは、トランジスタの対向する表面上にソース電極とドレイン電極が設けられる。対照的に、水平型電界効果トランジスタのソース電極、ドレイン電極、及びゲート電極は、全てデバイスの同じ表面上に存在する。
図面及び明細書には、本発明の代表的な好ましい実施形態を開示しており、これらは限定を目的とするものではなく、一般的な及び説明的な意味で使用するものにすぎず、本発明の範囲は、以下の特許請求の範囲に定められる。
１０１ 半導体ドリフト層
１０１ａ コンタクト領域
１０３ 半導体チャネル層
１０３ａ 半導体層
１０３ｂ 半導体層
１０３ｃ 半導体層
１０３ｄ コンタクト領域
１０５ 半導体相互接続層
１０７ 半導体遮断領域
１０９ ゲート電極
１１１ 絶縁層
１１５ ソース／ドレイン電極
１１７ コンタクト領域
１１９ ソース／ドレイン電極
１２１ コンタクト層

Claims (13)

  1. 第１の半導体材料の半導体ドリフト層と、
    前記半導体ドリフト層上の、前記第１の半導体材料とは異なる第２の半導体材料を含む半導体チャネル層と、
    前記半導体ドリフト層と前記半導体チャネル層の間に電気的に結合された、前記第１及び第２の半導体材料とは異なる第３の半導体材料を含む相互接続層と、
    前記半導体チャネル層の前記相互接続層から離れた部分に電気的に結合された第１の被制御電極と、
    前記半導体ドリフト層の前記半導体チャネル層とは反対側に電気的に結合されて、前記半導体ドリフト層を前記第１の被制御電極との間に挟むようにする第２の被制御電極と、
    前記第１の被制御電極と前記相互接続層との間の前記半導体チャネル層の一部上の制御電極と、
    を備え、
    前記相互接続層は前記半導体ドリフト層の上にあり、前記半導体チャネル層は前記相互接続層の側面側にあり、前記相互接続層は前記半導体ドリフト層及び前記半導体チャネル層とオーム接触し、
    前記第３の半導体材料が、多結晶半導体材料を含み、
    前記第１の半導体材料がシリコンカーバイドを含み、前記第２の半導体材料がＩＩＩ族窒化物を含み、前記第３の半導体材料がシリコンを含む、
    ことを特徴とするトランジスタ。
  2. 前記第１及び第２の半導体材料が、単結晶の半導体材料を含む、
    ことを特徴とする請求項１に記載のトランジスタ。
  3. 前記相互接続層が半導体相互接続層を含み、前記半導体ドリフト層及び前記半導体相互接続層が第１の導電型を有し、前記トランジスタが、前記半導体チャネル層と前記半導体ドリフト層の間に、前記第１の導電型とは異なる第２の導電型を有する半導体遮断領域をさらに備え、
    前記半導体遮断領域がシリコンカーバイドを含む、
    ことを特徴とする請求項１に記載のトランジスタ。
  4. 前記半導体ドリフト層及び前記半導体遮断領域が、前記第１の半導体材料を含む、
    ことを特徴とする請求項３に記載のトランジスタ。
  5. 前記半導体チャネル層が、ヘテロ接合を形成して二次元電子ガス（２ＤＥＧ）を提供する半導体層のスタックを含み、前記半導体チャネル層が、前記制御電極と前記半導体ドリフト層の間に存在し、前記制御電極が、該制御電極に印加される電気信号に応答して前記二次元電子ガスの導電率を調整するように構成される、
    ことを特徴とする請求項１に記載のトランジスタ。
  6. 前記半導体ドリフト層が第１の導電型を有し、前記半導体チャネル層が、第１、第２、
    及び第３の半導体層を含み、前記第１及び第３の半導体層が第１の導電型を有し、前記第２の半導体層が、前記第１の導電型とは異なる第２の導電型を有し、前記第２の半導体層が、前記第１の半導体層と前記第３の半導体層の間に存在し、前記第１の半導体層が、前記第２の半導体層と前記半導体ドリフト層の間に存在し、前記第１の半導体層が、前記相互接続層に電気的に結合され、前記制御電極が、絶縁層を介して前記第２の半導体層の端部に隣接し、前記制御電極が、該制御電極に印加される電気信号に応答して前記第２の半導体層の導電率を調整するように構成される、
    ことを特徴とする請求項１に記載のトランジスタ。
  7. 前記半導体ドリフト層が第１の導電型を有し、前記半導体チャネル層が、前記第１の導電型とは異なる第２の導電型を有するバルク領域と、前記第１の導電型を有する第１及び第２の離間したコンタクト領域とを含み、前記第２のコンタクト領域が、前記相互接続層に電気的に結合され、前記制御電極が、絶縁層を介して前記第１のコンタクト領域と前記第２のコンタクト領域の間の前記バルク領域に隣接し、前記制御電極が、該制御電極に印加される電気信号に応答して前記バルク領域の導電率を調整するように構成される、
    ことを特徴とする請求項１に記載のトランジスタ。
  8. 前記相互接続層が半導体相互接続層を含み、前記半導体チャネル層が、前記半導体相互接続層に電気的に結合された高ドープコンタクト領域を含み、前記高ドープコンタクト領域、前記半導体相互接続層、及び半導体ドリフト層が同じ導電型を有し、前記高ドープコンタクト領域は、前記半導体相互接続層と前記半導体チャネル層との間で電気的に結合されたことを特徴とする請求項１に記載のトランジスタ。
  9. 前記半導体ドリフト層と前記相互接続層の間に前記第１の半導体材料の半導体コンタクト領域をさらに備え、前記半導体ドリフト層及び前記半導体コンタクト領域が同じ導電型を有し、前記半導体コンタクト領域のドーパント濃度が、前記半導体ドリフト層のドーパント濃度よりも高く、
    前記第１の半導体材料と前記第３の半導体材料は異なることを特徴とする請求項１に記載のトランジスタ。
  10. 前記半導体チャネル層の前記相互接続層から離れた部分に電気的に結合された第１の被制御電極と、
    前記半導体ドリフト層の前記半導体チャネル層とは反対側に電気的に結合されて、前記半導体ドリフト層を前記第１の被制御電極との間に挟むようにする第２の被制御電極と、
    をさらに備え、前記制御電極が、該制御電極に印加される電気信号に応答して前記半導体チャネル層の導電率を調整するように構成される、
    ことを特徴とする請求項１に記載のトランジスタ。
  11. 第１の導電型を有する、第１の半導体材料の半導体ドリフト層と、
    前記半導体ドリフト層上の、前記第１の導電型とは異なる第２の導電型を有する半導体遮断領域と、
    前記半導体遮断領域上の、前記第１の半導体材料とは異なる第２の半導体材料を含む半導体チャネル層と、
    を備え、
    前記半導体遮断領域が、前記半導体ドリフト層と前記半導体チャネル層の間に存在し、
    前記半導体ドリフト層と前記半導体チャネル層の間に電気的に接続された、前記第１及び第２の半導体材料とは異なる第３の半導体材料を含む相互接続層と、
    前記半導体チャネル層の前記相互接続層から離れた部分に電気的に結合された第１の被制御電極と、
    前記半導体ドリフト層の前記半導体チャネル層とは反対側に電気的に結合されて、前記半導体ドリフト層を前記第１の被制御電極との間に挟むようにする第２の被制御電極と、
    前記第１の被制御電極と前記相互接続層の間の前記半導体チャネル層の一部上の制御電極と、
    をさらに備え、
    前記相互接続層は前記半導体ドリフト層の上にあり、前記半導体チャネル層は前記相互接続層の側面側にあり、前記相互接続層は前記半導体ドリフト層及び前記半導体チャネル層とオーム接触し、
    前記制御電極が、該制御電極に印加される電気信号に応答して前記半導体チャネル層の導電率を調整するように構成され、
    前記第３の半導体材料は、多結晶半導体材料を含み、
    前記第１の半導体材料がシリコンカーバイドを含み、前記第２の半導体材料がＩＩＩ族窒化物を含み、前記第３の半導体材料がシリコンを含み、
    前記半導体遮断領域がシリコンカーバイドを含む、
    ことを特徴とするトランジスタ。
  12. 第１の導電型を有するシリコンカーバイドドリフト層と、
    前記シリコンカーバイドドリフト層上のＩＩＩ族窒化物チャネル層と、
    前記ＩＩＩ族窒化物チャネル層の一部に電気的に結合された第１の被制御電極と、
    前記シリコンカーバイドドリフト層の前記ＩＩＩ族窒化物チャネル層とは反対側に電気的に結合されて、前記シリコンカーバイドドリフト層を前記第１の被制御電極との間に挟むようにする第２の被制御電極と、
    前記ＩＩＩ族窒化物チャネル層上の制御電極と、
    前記シリコンカーバイドドリフト層と前記ＩＩＩ族窒化物チャネル層の間の、前記第１の導電型とは異なる第２の導電型を有する半導体遮断領域と、
    前記シリコンカーバイドドリフト層と前記ＩＩＩ族窒化物チャネル層の間に電気的に接続された相互接続層と、
    を備え、前記相互接続層が、前記ＩＩＩ族窒化物チャネル層のＩＩＩ族窒化物ともシリコンカーバイドとも異なる材料を含み、
    前記第１の被制御電極は、前記ＩＩＩ族窒化物チャネル層の前記相互接続層から離れた部分に電気的に結合され、
    前記制御電極は、前記第１の被制御電極と前記相互接続層との間の前記ＩＩＩ族窒化物チャネル層の一部上にあり、
    前記相互接続層は前記シリコンカーバイドドリフト層の上にあり、前記ＩＩＩ族窒化物チャネル層は前記相互接続層の側面側にあり、前記相互接続層は前記シリコンカーバイドドリフト層及び前記ＩＩＩ族窒化物チャネル層とオーム接触し、
    前記半導体遮断領域がシリコンカーバイドを含み、前記相互接続層は多結晶シリコン半導体材料を含むことを特徴とするトランジスタ。
  13. 半導体ドリフト層と、
    前記半導体ドリフト層上の、ヘテロ接合を形成して二次元電子ガス（２ＤＥＧ）を提供する半導体層のスタックを含む半導体チャネル層と、
    前記半導体チャネル層の一部に電気的に結合された第１の被制御電極と、
    前記半導体ドリフト層の前記半導体チャネル層とは反対側に電気的に結合されて、前記半導体ドリフト層を前記第１の被制御電極との間に挟むようにする第２の被制御電極と、
    前記半導体チャネル層上の制御電極と、
    を備え、前記制御電極が、該制御電極に印加される電気信号に応答して前記二次元電子ガスの導電率を調整するように構成され、
    前記半導体ドリフト層がシリコンカーバイドドリフト層を含み、前記半導体チャネル層がＩＩＩ族窒化物チャネル層を含み、
    前記ＩＩＩ族窒化物チャネル層と前記シリコンカーバイドドリフト層の間に電気的に接続されたシリコン相互接続層をさらに備え、
    前記第１の被制御電極は、前記ＩＩＩ族窒化物チャネル層の前記シリコン相互接続層から離れた部分に電気的に結合され、
    前記制御電極は、前記第１の被制御電極と前記シリコン相互接続層との間の前記ＩＩＩ族窒化物チャネル層の一部上にあり、
    前記シリコン相互接続層は前記シリコンカーバイドドリフト層の上にあり、前記ＩＩＩ族窒化物チャネル層は前記シリコン相互接続層の側面側にあり、前記シリコン相互接続層は前記シリコンカーバイドドリフト層及び前記ＩＩＩ族窒化物チャネル層とオーム接触する、
    ことを特徴とする縦型高電子移動度トランジスタ（ＨＥＭＴ）。
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