KR102064752B1 - 사이드월 구조를 이용한 SAG-GaN 전력반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 전력반도체 소자 및 그 제조방법에 관한 것으로, 2DEG가 형성된 채널층과, 상기 채널층 상에 순차 적층된 배리어층 및 에치 스탑층과, 상기 에치 스탑층의 상부 일부에 위치하는 저농도 p형 도핑층과, 상기 저농도 p형 도핑층의 중앙 상부에 순차 적층된 고농도 p형 도핑층 및 게이트전극과, 상기 고농도 p형 도핑층과 게이트전극의 측면에 접하며, 상기 저농도 p형 도핑층의 상면 주변부 상에 위치하는 측벽을 포함한다.

Description

사이드월 구조를 이용한 SAG-GaN 전력반도체 소자 및 그 제조방법{Structure and fabrication method of SAG-GaN Power FET using side wall structure}
본 발명은 사이드월 구조를 이용한 SAG-GaN 전력반도체 소자 및 그 제조방법에 관한 것으로, 더 상세하게는 전류 구동능력을 높여 소형화에 유리한 전력반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로, 전력반도체로 구동하는 회로의 구현과 관련하여, 가장 간단한 방식으로 고전압-고전류를 제어하는 GaN-based FET 반도체 소자에 대한 기술개발이 진행되었다. 그러나 종래 GaN 반도체를 위주로 하는 반도체 소자는 구동전압과 구동전류가 낮거나 열적으로 불안정하거나, 비선형적으로 동작하거나, 열을 많이 발생시키고 전기효율이 낮은 경우가 대부분으로, 여러 가지 개선이 필요하다.
종래에는 위의 GaN-based FET의 문제점을 해소하기 위하여, 와이드 밴드 갭(WBG) 반도체를 이용하여 전력제어 효율과 소형화 정도를 높이기 위한 고주파 스위칭 동작 성능을 높이기 위해 여러 가지 연구가 진행되었다.
종래기술의 예로 한국등록특허 10-1435937호(2014년 8월 25일 등록, 쇼트키 배리어 다이오드 및 그 제조방법)가 있으며,
를 고전압에서 구동하는 회로에서 전력스위칭 제어를 위한 반도체 소자는 그 구조를 가장 단순화할 수 있는 방향으로 기술개발이 진행되고 있다.
그러나 종래 실리콘 반도체를 주로 하는 고전압 스위칭소자는 구동전압과 구동전류가 낮거나, 열적으로 불안정하거나, 비선형적으로 동작하거나, 열을 많이 발생시키고 전기효율이 낮다는 문제점들이 있으며 월등한 성능개선이 요구된다.
이하에서는, 종래 다양한 고전압 스위칭 소자들의 구조와 문제점에 대해 살펴보기로 한다.
먼저, 미국특허 US7,728,356(p-GaN/AlGaN/AlN/GaN enhancement mode field effect transistor, 2010년 6월 1일 등록, 이하 종래기술1이라 약칭함)에는 GaN HEMT 소자에 대하여 기재되어 있다. 종래기술1의 내용은 p-GaN 게이트를 사용하고, 오믹으로 게이트 상부에 금속을 접합하였다. 일반적인 HEMT에서 p-n 접합을 게이트로 활용하는 기술이지만, 식각의 불균일성과 미스어라인(mis-align) 현상이 심하여 p-n접합 게이트와 드레인 사이에 누설전류가 높은 단점이 예상된다.
또한, p-GaN층의 도핑농도도 충분히 높여야 하는 공정상의 어려움도 있다. 따라서 재현성이 높고 균일한 소자의 제작공정을 확보하기 어렵다.
미국특허 US8,890,168호(Enhancement Mode GaN HEMT Device, 2014년 11월 18일 등록, 이하 종래기술2라 약칭함)에는 GaN HEMT 소자에 대하여 기재되어 있다.
종래기술2에는 인핸스먼트(Enhancement)를 위해 p-GaN 게이트를 사용하였으며, 소스-드레인 오믹금속을 동시에 게이트 상부의 필드 플레이트(Filed-plate)에 자기정렬로 형성한 구조이다.
이는 일반적인 HEMT에서 p-n 접합을 게이트로 활용하는 기술로서 게이트 측면에 불균일한 식각으로 전류구동의 재현성과 균일성을 확보하는데 어려움이 있고, 트랜스 콘덕턴스(transconductance)가 감소하고 드레인 온저항이 증가하는 단점이 상존하는 문제점이 예상된다.
종래기술3은 “Robust 600V GaN High electron mobility transistor technology on GaN-on-Si with 400V, 5us load-short-circuit withstand capability,” Jap. I. of Appl. Phys. 55, 04EG01, (2016) 이며, GaN HEMT 전력소자에 대한 연구 논문이다.
종래기술3에는 노멀리 온(Normally on)으로 동작하는 GaN HEMT와 LDMOSFET를 직렬로 배치하는 캐스코드(CASCODE) 구조로 회로를 구성하여 600V에서 동작하는 인버터에 사용하는 용도로 데모를 하였으며, 통상적인 GaN HEMT의 기술로서 소자구조에 대한 특이한 장점이나 상세한 설명은 없다.
현재 AlGaN/GaN WBG 반도체에 있어서, 노멀리 오프(normally off) 전력반도체 소자의 개발이 어렵기 때문에 통상적으로 노멀리 온(normally on) GaN HEMT와 Si MOSFET를 캐스코드(CASCODE) 형태로 조립된 회로는 인버터나 컨버터의 고전압 전력 스위칭용으로 많이 개발되고 있다.
종래기술4는 L. Li, J.Joh, J.A. delAlamo, C.V. Thompson, "Spatial Distribution of Structural Degradation under High Power Stress in AlGaN/GaN High Electron Mobility Transistors," App. phys. Lett. Vol.100, 172109(2012)이다. Planar HEMT 소자로서 종래에 가장 널리 사용하는 구조인데 노멀리 온(Normally on)으로 동작한다.
노멀리 온 동작을 하는 구성을 노멀리 오프 동작을 하는 구성으로 변경하기 위해서는 다른 소자 구조로 변경해야 하며, 공정기술이 추가되어야 하기 때문에 종래기술4를 이용하여 단순히 노멀리 오프 동작을 하는 구성으로 변환하는 것은 매우 어렵다.
종래기술5는 H.Yuliang, Z. Lian, C. Zhe,Z. Yun, A.Yujie, Z. Yongbing, L. Hongxi, W. Junxi, L. Jinmin, "AlGaN/GaN High Electron MobilityTransistors with SelectiveArea Grown p-GaN Gates," J. of Semiconductors, Vol. 37, No. 11(2016)이다.
종래기술5에는 노멀리 오프(Normally-off) 특성의 소자를 구현하기 위하여, 게이트로 p-GaN을 이용하고 있다. 이 논문에서는 특히 p-GaN층을 선택적 에피성장 기술로 구현하였음을 보였으나 이 경우 높은 누설전류의 문제는 추후 해결되어야 한다.
이처럼 종래에는 다양한 소자의 구조들이 제안되었으나, 노멀리 온 동작의 한계를 나타내며, 누설전류가 높거나, 드레인 저항의 증가 등 예측 가능한 문제점들이 있었다.
본 발명이 해결하고자 하는 기술적 과제는, 노멀리 오프로 동작하면서 전류 구동력이 높고, 동작 속도가 높아 고주파 스위칭 효율이 높은 전력반도체 소자 및 그 제조방법을 제공함에 있다.
또한, 본 발명이 해결하고자 하는 다른 기술적 과제는, 소자 패턴의 배열을 용이하게 할 수 있으며, 재현성과 균일성을 확보할 수 있는 전력반도체 소자 및 그 제조방법을 제공함에 있다.
좀 더 구체적으로, 본 발명은 자기 정렬형 게이트를 사용하여 예민한 게이트 접합 부위의 전계를 제어할 수 있으며, 운반자의 이동도가 급히 감소하지 않으면서도 임계전압을 2V 이상으로 높일 수 있는 전력반도체 소자 및 그 제조방법을 제공함에 있다.
상기와 같은 과제를 해결하기 위한 본 발명의 일측면에 따른 전력반도체 소자는, 2DEG가 형성된 채널층과, 상기 채널층 상에 순차 적층된 배리어층 및 에치 스탑층과, 상기 에치 스탑층의 상부 일부에 위치하는 저농도 p형 도핑층과, 상기 저농도 p형 도핑층의 중앙 상부에 순차 적층된 고농도 p형 도핑층 및 게이트전극과, 상기 고농도 p형 도핑층과 게이트전극의 측면에 접하며, 상기 저농도 p형 도핑층의 상면 주변부 상에 위치하는 측벽을 포함한다.
본 발명의 실시예에 따르면, 상기 배리어층은, 두께가 20~30nm인 AlxGa1 - xN(x는 0.1~0.3)인 것일 수 있다.
본 발명의 실시예에 따르면, 상기 에치 스탑층은, 두께가 1~2nm인 AlN인 것일 수 있다.
본 발명의 실시예에 따르면, 상기 고농도 p형 도핑층은, 폭이 100~3,000nm인 것일 수 있다.
본 발명의 실시예에 따르면, 상기 채널층의 상부 일부와 상기 배리어층 및 에치 스탑층은 메사 구조이며, 상기 2DEG가 메사 구조의 측면에 노출되지 않도록, 이온주입 또는 플라즈마 처리된 것일 수 있다.
본 발명의 실시예에 따르면, 상기 게이트전극은 오믹 금속이며, 공핍 영역을 상기 2DEG까지 형성하여, 노멀리 오프로 작용하도록 할 수 있다.
또한, 본 발명의 다른 측면에 따른 전력반도체 소자 제조방법은, a) GaN 소재 채널층의 상부에 AlxGa1 - xN(x는 0.1~0.3)를 성장시켜 배리어층을 형성함과 아울러 상기 채널층 내에 2DEG를 형성하는 단계와, b) 상기 배리어층의 상부에 에치 스탑층을 형성하는 단계와, c) 에치 스탑층의 상부에 저농도 p형 도핑층, 고농도 p형 도핑층 및 게이트전극이 적층된 게이트를 자기정렬 방식으로 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 c) 단계는, 상기 저농도 p형 도핑층, 고농도 p형 도핑층 및 오믹금속인 게이트전극을 순차 형성하고, 상기 게이트전극을 식각 마스크로 하는 식각공정으로 고농도 p형 도핑층을 패터닝하여 상기 고농도 p형 도핑층이 상기 게이트전극의 하부에만 위치하도록 한 후, 상기 게이트전극과 고농도 p형 도핑층의 측면에 측벽을 형성한 후, 상기 측벽과 상기 게이트 전극을 식각 마스크로 상기 저농도 p형 도핑층을 식각하는 것일 수 있다.
본 발명의 실시예에 따르면, 상기 c) 단계는, 상기 저농도 p형 도핑층을 형성하고, 상기 저농도 p형 도핑층의 상부전면에 절연막을 증착한 후, 패터닝하여 상기 저농도 p형 도핑층의 일부를 노출시키고, 노출된 상기 저농도 p형 도핑층과 상기 절연막의 상부 전면에 상기 고농도 p형 도핑층을 형성하고, 상기 고농도 p형 도핑층의 상부 중 노출된 상기 저농도 p형 도핑층의 상부 측에 게이트전극을 형성한 다음, 게이트전극의 하부에만 고농도 p형 도핑층이 위치하도록 식각한 후, 게이트전극과 고농도 p형 도핑층의 측면에 측벽을 형성한 후, 하부의 절연막과 저농도 p형 도핑층을 식각하여 상기 고농도 p형 도핑층과 상기 측벽의 하부측에만 상기 저농도 p형 도핑층이 위치하도록 할 수 있다.
본 발명의 실시예에 따르면, 상기 배리어층은, AlxGa1 - xN(x는 0.1~0.3)를 20~30nm의 두께로 성장시킬 수 있다.
본 발명의 실시예에 따르면, 상기 에치 스탑층은, AlN을 1~2nm의 두께로 형성하여 된 것일 수 있다.
본 발명의 실시예에 따르면, 상기 고농도 p형 도핑층은, 폭이 100~3,000nm의 범위가 되도록 형성하여 된 것일 수 있다.
본 발명의 실시예에 따르면, 상기 채널층의 상부 일부와 상기 배리어층 및 에치 스탑층을 메사 구조로 식각하고, 상기 2DEG가 메사 구조의 측면에 노출되지 않도록, 이온주입 또는 플라즈마 처리하는 것일 수 있다.
본 발명의 실시예에 따르면, 상기 게이트전극은 오믹 금속을 증착 및 패터닝하여 형성하며, 공핍 영역이 상기 2DEG까지 형성되도록 하여, 노멀리 오프로 작용하도록 할 수 있다.
본 발명은 고이동도의 2DEG 채널을 활용하여 고속동작이 가능하도록 하여 동작속도를 높임으로써 고주파 스위칭 효율을 높일 수 있는 효과가 있다.
또한, 본 발명은 자기정렬형 게이트를 이용하여 예민한 게이트 접합 부위의 전계를 제어하며 운반자의 이동도가 급히 감소하지 않으면서도 임계전압을 +2V 이상으로 높여, 동일한 크기에서 항복전압을 100V 내지 2kV까지 높게 할 수 있고, 자기정렬 게이트 길이를 0.3um 이하까지 제어하여 스위칭주파수 100MHz대에서 효율이 높고, 전류의 변동폭을 최소화할 수 있는 효과가 있다.
따라서 본 발명은 전력제어 스위칭 및 컨버터, 인버터 기기에 유리하고 더욱 전력효율을 높일 수 있으며, 상대적으로 기존 실리콘 반도체에 비하여 고온 및 고전압에서도 안정하게 동작할 수 있고, 태양전지나 PC 전력모듈의 효율을 높이는데 매우 유리하고, 10~100A의 고전류 펄스를 나노 초(nano-sec) 수준의 고속으로 구동할 수 있어 전기자동차의 모터 구동에 유리한 효과가 있다.
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 전력반도체 소자의 제조공정 수순 단면도이다.
도 7은 종래의 다양한 전력반도체 소자들과 본 발명의 바람직한 실시예의 전력 반도체 소자의 공핍 영역을 비교한 단면 구성도이다.
도 8은 도 7의 구조들에 대한 트랜스퍼(transfer) 전도 특성 그래프이다.
도 9는 종래 전력반도체 소자의 단면 구성도이다.
도 10은 본 발명의 바람직한 실시예에 따른 전력반도체 소자의 단면 구성도이다.
도 11은 종래 전력반도체 소자와 본 발명의 드레인 소스 전류(IDS)를 비교한 그래프이다.
도 12 내지 도 17은 본 발명의 바람직한 실시예에 따른 전력반도체 소자의 제조공정 수순 단면도이다.
이하, 본 발명 전력반도체 소자 및 그 제조방법에 대하여 첨부한 도면을 참조하여 상세히 설명한다.
본 발명의 실시 예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해 제공되는 것이며, 아래에 설명되는 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시 예들로 한정되는 것은 아니다. 오히려, 이들 실시 예는 본 발명을 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시 예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는"포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.　
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되지 않음은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시 예들은 본 발명의 실시 예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시 예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 전력반도체 소자의 제조공정 수순 단면도이다.
먼저, 도 1을 참조하면 반도체 기판(10)에 버퍼층(buffer layer, 11), 채널층(12), 배리어층(13), 에치 스탑층(etch stop layer, 14), 저농도 p형 도핑층(lightly doped-p-layer, 15), 고농도 p형 도핑층(highly doped-p-layer, 16)을 순차적으로 성장시킨다.
상기 반도체 기판(10)은 채널층(12)의 성장을 위한 것으로, 이후의 공정에서 제거되는 것으로 하며, 실리콘, 사파이어, GaN, SiC 기판을 선택적으로 사용할 수 있다.
상기 채널층(12)은 GaN을 100~300nm 두께로 성장시켜 형성하며, 기판(10)의 종류에 따라 격자상수의 차이와 열팽창계수의 차이에 의해 응력이 작용한다.
이를 방지하기 위하여 버퍼층(11)을 기판(10)과 채널층(12)의 사이에 성장시킨다.
상기 버퍼층(11)은 저온 GaN, AlxGa1 - xN, GaN/AlxGa1 - xN 초격자층 중 선택된 하나 또는 둘 이상의 복합층을 1~10um 두께로 성장시켜 사용할 수 있다.
상기 버퍼층(11)은 운반자를 최소화를 위하여, 비저항을 높일 필요가 있으며, C, Fe와 같은 불순물이 도핑된 것일 수 있다.
상기 채널층(12)의 상부에 AlxGa1 - xN를 성장시켜 배리어층(13)을 형성함과 아울러 상기 채널층(12) 내에 2DEG(17)을 형성한다.
그 다음, 상부에 에치 스탑층(14)으로 AlN 에피층을 성장한다.
상기 배리어층(13)은 두께가 20~30nm 이고, Al 함량을 뜻하는 AlxGa1 - xN에서의 x는 0.1~0.3의 값으로 2DEG(17)의 밀도와 이동도를 조절할 수 있다. 이후의 설명에서는 간략한 표현을 위해 AlGaN로 설명될 수 있다.
상기 AlN 재질의 에치 스탑층(14)은 1~2nm의 초박막으로 성장시키고, 표면을 개질하여 게이트 접촉의 특성을 일정하게 유지한다.
상기 에치 스탑층(14)은 소자의 표면을 안정화하여 전류 붕괴(current collapse) 현상의 발생을 방지할 수 있다.
그 다음, 도 2에 도시한 바와 같이 상기 고농도 p형 도핑층(16)의 상부 일부에 게이트전극(18)을 형성한다.
도면에는 도시하지 않았으나, 상기 게이트전극(18)의 형성 전에 상기 반도체 기판(10)과 버퍼층(11)을 제거한다. 상기 반도체 기판(10)과 버퍼층(11)은 알려진 물리적인 제거방법, 화학적인 제거방법 또는 물리-화학적인 제거방법으로 제거할 수 있다.
또한, 소자격리를 위해 소자의 형성영역을 메사형으로 한정하는 식각을 한다. 이때의 식각은 최상층인 고농도 p형 도핑층(16)으로부터 하부의 채널층(12)의 상부 일부까지 진행하여 소자 형성영역을 메사 구조로 형성한다.
이때 2DEG(17)의 측면이 노출되며, 그 노출부분인 메사 구조의 측면부에 이온주입 또는 플라즈마처리법을 통해 절연체가 되도록 처리함으로써, 누설전류를 최소화시킨다.
즉, 메사 구조의 측면에는 2DEG(17)가 소멸된 영역을 만들어 전기적인 절연상태를 만든다. 메사 가장자리의 절연상태는 쇼트키 게이트가 형성된 후에 메사 가장자리를 통한 누설전류의 흐름이나 게이트 스위칭의 지연 현상을 제거하여 안정화하는데 중요하다.
위의 도 2에서는 메사구조의 중앙 일부만을 도시한 것으로 이해될 수 있다.
상기 게이트전극(18)은 오믹 게이트 금속을 사용하여 형성할 수 있다. 이때 오믹 게이트 금속을 이용한 게이트전극(18)은 노멀리 오프(normally-off)로 동작하는 게이트를 제공할 수 있으며, 게이트의 공핍층은 배리어층(13)을 통과하여 채널층(12)까지 도달하여 완벽한 2DEG(17)의 차단을 이루게 된다.
그 다음, 도 3에 도시한 바와 같이 게이트전극(18)을 식각 마스크로 사용하는 식각공정으로 노출된 고농도 p형 도핑층(16)을 제거하여 상기 게이트전극(18)의 하부에만 고농도 p형 도핑층(16)이 위치하도록 한다.
상기 게이트전극(18)과 잔존하는 고농도 p형 도핑층(16)의 폭은 100~3,000nm에서 소자의 응용과 필요 사양에 따라 매우 미세하게 조절한다.
그 다음, 도 4에 도시한 바와 같이 상기 도 3의 구조 상부 전면에 절연층을 증착하고, 에칭하여 상기 게이트전극(18)과 그 하부의 고농도 p형 도핑층(16)의 측면에 위치하는 측벽(19)을 형성한다.
상기 측벽(19)을 형성하는 절연층은 SiO2, Si3N4, Al2O3를 선택적으로 사용할 수 있다.
그 다음, 도 5에 도시한 바와 같이 상기 측벽(19)과 게이트전극(18)을 식각 마스크로, 노출된 저농도 p형 도핑층(15)을 식각하여 상기 고농도 p형 도핑층(16)과 측벽(19)의 하부에만 저농도 p형 도핑층(15)이 위치하도록 하여, 자기정렬(셀프어라인) 방식의 게이트를 형성한다.
상기 저농도 p형 도핑층(15)의 폭은 상기 측벽(19)의 두께에 의해 조절 가능하다. 저농도 p형 도핑층(15)의 도핑 농도는 1xe14~1xe17cm-3인 것으로 하고, 고농도 p형 도핑층(16)의 도핑 농도는 1xe17~1xe20cm-3인 것으로 한다.
본 발명의 게이트는 저농도 p형 도핑층(15), 고농도 p형 도핑층(16), 오믹 금속인 게이트전극(18)이 순차 적층된 구조를 가지며, 공핍(deplete) 되는 2DEG(17) 영역의 폭을 정밀하게 조절하게 되며, 게이트 길이를 0.1um 이하까지 매우 정밀하게 제어할 수 있다.
최소로 공핍(deplete)된 2DEG(17)를 제어함으로써, 노멀리 오프(normally-off) 동작이 확실하게 구현되도록 함으로써, 누설전류를 줄임과 동시에 2DEG(17)의 고이동도 특성을 최대한 활용할 수 있게 된다.
또한 고농도 p형 도핑층(16)과 저농도 p형 도핑층(15)이 완전히 중첩되지 않고, 측면부의 측벽(19)에 의해 높은 전계가 집속되는 것을 완화하면서 전류의 흐름을 제어할 수 있다.
그 다음, 도 6에 도시한 바와 같이 상기 게이트의 양측에 이격되어 상기 에치 스탑층(14) 및 배리어층(13)의 일부에 위치하는 오믹콘택(20)을 형성한다.
상기 오믹콘택(20)은 각각 소스와 드레인으로 작용할 수 있다.
상기 오믹콘택(20)은 오믹접합의 가장자리를 통한 전류 구동력을 높이고, 벌크인 배리어층(13)을 통한 누설전류의 흐름을 감소시킬 수 있다.
오믹콘택(20)을 형성하기 위한 오믹금속으로는 Ti, Ni, Al, Pt, Pd, Au, Mo, Ta 중 선택된 금속의 단일층 또는 Ti/Ni/Ti/Al과 같이 2개 이상의 복합층으로 구성하여 사용할 수 있다.
도 7은 종래의 다양한 전력반도체 소자들과 본 발명의 바람직한 실시예의 전력 반도체 소자의 공핍 영역을 비교한 단면 구성도이고, 도 8은 도 7의 구조들에 대한 트랜스퍼(transfer) 전도 특성 그래프이다.
도 7의 a)는 평면 게이트(planar gate)를 적용한 종래 전력반도체 소자, b)는 리세스 게이트(recess gate)를 적용한 종래 전력반도체 소자, c)는 종래 p-GaN 소자의 단면도이며, d)는 앞서 설명한 본 발명의 바람직한 실시예에 따른 전력반도체 소자의 구조를 보인 단면도이다.
도 7의 a)에 도시한 바와 같이 종래 평면 게이트 전력반도체 소자는 공핍 영역이 채널영역까지 이르지 못하기 때문에 노멀리 온(normally on)으로 동작하므로 임계전압이 0V보다 항시 낮은 문제가 있다.
도 7의 b)에 도시한 종래 리세스 게이트(recess gate) 전력반도체 소자는 게이트가 채널과 매우 인접한 구조로서 임계전압을 매우 낮출 수는 있으나, 운반자의 이동도가 급감하여 채널의 전도특성이 급격히 저하되는 문제점이 있다.
도 7의 c)에 도시한 종래 p-GaN 구조 전력반도체 소자는, 게이트 식각의 불균일성과 비자기정렬 구조로 인하여 균일하고 재현성 높은 소자 제작공정을 확보하기 어려운 단점이 있다.
한편, 본 발명인 도 7의 d)는 극히 예민한 부위의 전계를 제어하며 운반자의 이동도가 급히 감소하지 않으면서도 임계전압을 +2V 이상으로 높일 수 있다.
또한, 본 발명은 채널에서 운반자의 이동이 빠른 특성을 최대한 이용하는 구조이므로 100MHz 이상의 고주파로 전력을 제어하는 용도에 적합하다.
이러한 결과는 도 8에 도시한 그래프를 통해 보다 명확하게 확인할 수 있다.
도 8에서 a)는 도 7의 a)에 도시한 종래 평면 게이트 전력반도체 소자의 트랜스퍼 전도특성 그래프이고, b)는 도 7의 b)에 도시한 종래 리세스 게이트 전력반도체 소자의 트랜스퍼 전도특성 그래프이며, c)는 도 7의 c)에 도시한 종래 p-GaN 구조 전력반도체 소자의 트랜스퍼 전도특성 그래프이다.
d)는 본 발명의 바람직한 실시예에 따른 전력반도체 소자의 트랜스퍼 전도특성 그래프이다.
종래 평면 게이트 전력반도체의 경우 Gm,max는 크지만 임계전압이 음이고, 종래 리세스 게이트의 경우 임계전압은 양의 방향으로 크게 증가하였지만 Gm,max가 극히 감소한다.
종래기술인 단순한 p-GaN의 경우 상당히 Gm,max도 높고 임계전압도 +1V 이상으로 높지만 균일성과 재현성 확보가 어렵다.
그러나 본 발명은 임계전압(VG)이 +2V 이상인 값을 가지면서도 높은 Gm,max특성을 유지한다. 이러한 특성은 와이드 밴드 갭 반도체의 이종접합 구조에 의한 고이동도의 이차원전자층(2DEG)을 자기정렬 게이트(SAG)를 활용하여 제어하는데 기인한다.
특히, 와이드 밴드갭 반도체 자체의 넓은 어너지갭과 높은 임계전계라는 물질적 특징에 따른다. 높은 Gm은 2DEG(17)의 고이동도 특성과 더불어 고전압-고전류 동작에 있어서도 고속동작을 가능하게 하므로 100MHz 이상의 고주파 스위칭에 있어서 고효율 동작을 가능하게 한다.
위의 종래 전력반도체 소자 중 p-GaN 구조와 본 발명의 구체적인 구성은 도 9와 도 10에 각각 도시하였다.
도 9와 도 10을 비교하면, 어라인 방식이 자기정렬 방식이 아니며(1), 게이트의 길이가 길고(2), 강전계(3), 트렌치 식각 데미지(4), 표면 데미지(5), 불균일한 배리어층의 두께(6), 불균일한 2DEG 채널(7)을 포함하는 구조이다.
이에 대하여 본 발명은 자기정렬 방식으로 게이트의 길이를 조절가능하고, 게이트의 길이 조절이 가능하여 전계의 조절이 가능하며, 에치 스탑층의 사용으로 하부층인 배리어층에 대미지가 없으며, 또한 배리어층의 두께를 균일하게 유지할 수 있다.
또한 2DEG(17)의 균일성도 유지할 수 있다.
도 11은 도 9에 도시한 종래 전력반도체 소자와 본 발명의 드레인 소스 전류(IDS)를 비교한 그래프이다.
도 11을 참조하면 종래 전력반도체 소자는 IDS의 산포가 크다. 이는 게이트를 정의하는데 있어서, 비자기정렬이고 식각공정에서 트렌치 현상 및 불균일 식각으로 인해 결함이 주입되기 때문이다.
반면에 자기정렬 게이트(SAG) 구조인 본 발명의 경우 IDS를 제어하는데 있어, 재현성과 균일성이 매우 우수하다. 이러한 특징은 정밀하게 정의 되는 게이트 접합과 결함을 발생시키는 플라즈마에 대한 노출이 적은 2DEG인 고이동도 전자층이 이용되기 때문이다.
이와 같이 본 발명에 의하여 SAG-GaN FET 소자구조와 제조공정이 종래의 기술과 매우 상이하며 이로 인하여 높은 항복전압, 높은 구동전류로 동작함은 물론 포화전류를 매우 재현성이 높고 균일하게 제작할 수 있는 장점을 제공하게 된다.
마찬가지로 역방향 전도특성에 있어서도 종래의 기술인 평면 게이트(Planar gate) 구조는 누설전류가 매우 큰 문제를 보인다. 또 다른 종래기술인 리세스 ㄱ게게이트 구조는 누설전류가 감소하지만, 2DEG층과 급격한 전계의 분포로 항복전압이 매우 작고 임계전압 제어가 어렵다.
반면에 본 발명은 광사진 전사기술로 게이트 길이를 0.1 um 정도까지 매우 정밀하게 제어할 수 있으며, 낮은 게이트 누설전류와 높은 항복전압 특성을 유지한다.
본 발명의 바람직한 실시예에 따른 전력반도체 소자의 특징으로는 고속동작(고이동도의 2DEG 활용함, 게이트의 정전용량이 작음), 고 전류밀도 동작, 고온 동작(150 내지 200℃까지 사용 가능), 온도 계수(Temperature coefficient)가 낮고 (0.005%/oC 이하 from 0 to 100℃), 고전압 동작이 우수하여 항복전압이 높은 1~2kV까지 용이하게 제작할 수 있다.
특히 고속동작 특성은 1MHz 이상 100MHz 대역까지 고주파동작에서 전력제어 효율을 높일 수 있고 응용시스템(인버터, 컨버터, 전력 스위치)의 크기를 최소화하는데 최적의 사양을 제공한다. 또한 소자의 구조가 종래기술에 비하여 매우 간단하여 제작이 용이하고 비용이 적게 소요되며 선형성 우수한 특징이 있다.
도 12 내지 도 17은 본 발명의 다른 실시예에 따른 전력반도체 소자의 제조공정 수순 단면도이다.
도 12 내지 도 17에 도시한 본 발명의 다른 실시예에 따른 전력반도체 소자는 재성장(regrowth)을 이용한 자기정렬형 전력반도체 소자의 제조방법의 예를 나타낸다.
먼저, 도 12에 도시한 바와 같이, 반도체 기판(100)에 버퍼층(110), 채널층(120), 배리어층(130), 에치 스탑층(140), 저농도 p형 도핑층(150)을 차례로 성장시킨다.
반도체 기판(100)으로는 Si, sapphire, GaN, SiC 기판을 선택적으로 사용할 수 있다.
채널층(120)을 성장하는데 있어서 사용되는 반도체 기판(100)의 종류에 따라 격자상수의 차이와 열팽창계수의 차이가 발생되는데 이를 해소하기 위해 버퍼층(110)을 사용하며, 이는 앞서 설명한 본 발명의 바람직한 실시예와 동일하다.
또한, 채널층(120)의 상부에 배리어층(130)을 성장시켜, 채널층(120)의 내에 2DEG(121)를 형성하고, 상부에 에피 스탑층(140)형성하는 것도 동일하게 적용한다.
그리고 소자 형성 영역을 메사형 구조로하고, 메사형 구조의 측면을 처리하여 2DEG(121)를 격리하는 구성도 그대로 적용된다.
다만, 차이점은 앞선 실시예에서는 고농도 p형 도핑층(16)을 동시에 형성하였으나, 현재의 실시예에서는 도 12와 같이 고농도 p형 도핑층(16)을 연속으로 형성하지 않는다.
그 다음, 도 13에 도시한 바와 같이 상기 저농도 p형 도핑층(150)의 상부 전면에 절연막(160)을 증착한 후, 일부를 제거하여 게이트가 형성될 저농도 p형 도핑층(150)의 일부를 노출시킨다.
그 다음, 도 14에 도시한 바와 같이 고농도 p형 도핑층(170)을 성장시킨다.
그 다음, 도 15에 도시한 바와 같이 오믹 금속층을 상기 고농도 p형 도핑층(170)의 상부에 증착한 후, 패터닝하여 게이트전극(180)을 형성한다.
그 다음, 게이트전극(180)을 마스크로하는 식각공정으로 게이트전극(180) 하부에만 상기 고농도 p형 도핑층(170)이 위치하도록 패터닝한다.
여기서 상기 고농도 p형 도핑층(170)의 폭은 100~3,000nm의 범위에서 소자의 응용과 필요 사양에 따라 조절한다.
그 다음, 도 16에 도시한 바와 같이 절연막을 증착하고 건식식각하여 상기 게이트전극(180)과 고농도 p형 도핑층(170)의 측면에 위치하는 측벽(190)을 형성한다. 이러한 측벽(190)의 형성과정에서 앞서 증착되었던 절연막(160)도 함께 식각되며, 상기 절연막(160)의 일부는 측벽(190)의 하부가 된다.
그 다음, 고농도 p형 도핑층(170)과 측벽(190)의 하부에 위치하는 영역을 제외한 나머지 저농도 p형 도핑층(170)을 모두 제거한다.
그 다음, 도 17에 도시한 바와 같이 오믹콘택(200)을 형성한다.
도 12 내지 도 17을 참고하여 설명한 본 발명의 다른 실시예에 따른 전력반도체 제조방법에 의해 제조된 전력반도체는 그 구조가 상기 도 1 내지 도 6을 참조하여 설명한 방법에 의해 제조된 전력반도체의 구조와 동일하며, 작용과 효과 역시 동일한 것이다.
본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정, 변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
10, 100:반도체 기판 11, 110:버퍼층
12, 120:채널층 13, 130:배리어층
14, 140:에치 스탑층 15, 150:저농도 p형 도핑층
16, 170:고농도 p형 도핑층 17, 121:2DEG
18, 180:게이트전극 19, 190:측벽
20, 200:오믹콘택

Claims (14)

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  8. a) GaN 소재 채널층의 상부에 AlxGa1-xN(x는 0.1~0.3)를 성장시켜 배리어층을 형성함과 아울러 상기 채널층 내에 2DEG를 형성하는 단계;
    b) 상기 배리어층의 상부에 에치 스탑층을 형성하는 단계; 및
    c) 에치 스탑층의 상부에 저농도 p형 도핑층, 고농도 p형 도핑층 및 게이트전극이 적층된 게이트를 자기정렬 방식으로 형성하는 단계를 포함하되,
    상기 c) 단계는,
    상기 저농도 p형 도핑층, 고농도 p형 도핑층 및 오믹금속인 게이트전극을 순차 형성하고,
    상기 게이트전극을 식각 마스크로 하는 식각공정으로 고농도 p형 도핑층을 패터닝하여 상기 고농도 p형 도핑층이 상기 게이트전극의 하부에만 위치하도록 한 후,
    상기 게이트전극과 고농도 p형 도핑층의 측면에 측벽을 형성한 후,
    상기 측벽과 상기 게이트 전극을 식각 마스크로 상기 저농도 p형 도핑층을 식각하는 것을 특징으로 하는 전력반도체 소자 제조방법.
  9. a) GaN 소재 채널층의 상부에 AlxGa1-xN(x는 0.1~0.3)를 성장시켜 배리어층을 형성함과 아울러 상기 채널층 내에 2DEG를 형성하는 단계;
    b) 상기 배리어층의 상부에 에치 스탑층을 형성하는 단계; 및
    c) 에치 스탑층의 상부에 저농도 p형 도핑층, 고농도 p형 도핑층 및 게이트전극이 적층된 게이트를 자기정렬 방식으로 형성하는 단계를 포함하되,
    상기 c) 단계는,
    상기 저농도 p형 도핑층을 형성하고, 상기 저농도 p형 도핑층의 상부전면에 절연막을 증착한 후, 패터닝하여 상기 저농도 p형 도핑층의 일부를 노출시키고,
    노출된 상기 저농도 p형 도핑층과 상기 절연막의 상부 전면에 상기 고농도 p형 도핑층을 형성하고, 상기 고농도 p형 도핑층의 상부 중 노출된 상기 저농도 p형 도핑층의 상부 측에 게이트전극을 형성한 다음,
    게이트전극의 하부에만 고농도 p형 도핑층이 위치하도록 식각한 후, 게이트전극과 고농도 p형 도핑층의 측면에 측벽을 형성한 후, 하부의 절연막과 저농도 p형 도핑층을 식각하여 상기 고농도 p형 도핑층과 상기 측벽의 하부측에만 상기 저농도 p형 도핑층이 위치하도록 하는 것을 특징으로 하는 전력반도체 소자 제조방법.
  10. 제8항 또는 제9항에 있어서,
    상기 배리어층은,
    AlxGa1-xN(x는 0.1~0.3)를 20~30nm의 두께로 성장시키는 것을 특징으로 하는 전력반도체 소자 제조방법.
  11. 제8항 또는 제9항에 있어서,
    상기 에치 스탑층은,
    AlN을 1~2nm의 두께로 형성하여 된 것을 특징으로 하는 전력반도체 소자 제조방법.
  12. 제8항 또는 제9항에 있어서,
    상기 고농도 p형 도핑층은,
    폭이 100~3,000nm의 범위가 되도록 형성하여 된 것을 특징으로 하는 전력반도체 소자 제조방법.
  13. 제8항 또는 제9항에 있어서,
    상기 채널층의 상부 일부와 상기 배리어층 및 에치 스탑층을 메사 구조로 식각하고,
    상기 2DEG가 메사 구조의 측면에 노출되지 않도록, 이온주입 또는 플라즈마 처리하는 것을 특징으로 하는 전력반도체 소자 제조방법.
  14. 제8항 또는 제9항에 있어서,
    상기 게이트전극은 오믹 금속을 증착 및 패터닝하여 형성하며,
    공핍 영역이 상기 2DEG까지 형성되도록 하여, 노멀리 오프로 작용하도록 하는 것을 특징으로 하는 전력반도체 소자 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008091392A (ja) * 2006-09-29 2008-04-17 Matsushita Electric Ind Co Ltd 窒化物半導体装置及びその製造方法
JP2008211172A (ja) * 2007-01-31 2008-09-11 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
JP2014146744A (ja) * 2013-01-30 2014-08-14 Renesas Electronics Corp 半導体装置

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