KR100199997B1 - 탄화규소 반도체장치 - Google Patents
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Abstract
본 발명은 고차단전압, 저손실 및 저암계 전압을 갖는 탄화규소 반도체장치를 제공하는 것이다. n+형 탄화규소 반도체기판 (1), n-형 탄화규소 반도체 기판 (2) 및 p 형 탄화규소 반도체층 (3) 이 서로 상부에 순서대로 적층되어 있다. n+ 형 소오스 영역 (6) 이 p 형 탄화규소 반도체층 (3) 의 표면의 소정의 영역에 형성되어 있고, 트랜치 (9) 가 n+ 형 소오스 영역 (6) 과, p 형 탄화규소 반도체층 (3)을 통해 n- 형 탄화규소 반도체층 (2) 에 연장하도록 형성되어 있다. 박막 반도체층 (n 형 또는 p 형) (11a) 이 n+형 소오스 영역 (6)의 표면, p 형 탄화규소 반도체층 (3) 및 트랜치 (9)의 측면의 n- 형 탄화규소 반도체층 (3) 에 연장되어 있다. 게이트 전극층 (13) 이 트랜치 (9) 내의 게이트 전설층 (12)를 통해 배설되어 있다. 소오스 전극층 (15) 이 p 형 탄화규소 반도체층 (3)의 표면과 n+ 형 소오스 영역 (6) 의 표면에 제공 되어 있고, 드레인 전극층 (16) 이 n+ 형 탄화규소 반도체기판 (1) 의 표면에 제공되어 있다. 이 반도체 장치에서 게이트 전극층 (13) 에 전압을 인가하면, 얇은 반도체층 (11a) 에 채널 (축적형 또는 반전형) 이 형성되어 소오스와 드레인 사이의 연속성을 제어한다. 박막 반도체층(11a) 과 p 형 반도체층 (3) 의 불순물 농도가 두께를 조정하므로서 p 형 탄화규소 반도체층(3) 이 고농도로 되고 저압에 대한 저항이 커지고 박막 실리콘 (11a) 의 불순물 농도가 낮아져 임계치와 손실이 작아진다.
Description
제1도는 본 발명의 제1실시예를 탄화규소 반도체장치의 구조를 도시한 단면도.
제2도-제8도는 제1도에 도시된 탄화규소 반도체장치를 생성하는 과정을 도시한 단면도.
제9도는 탄화규소 반도체재료의 열산화의 이방성을 도시한 그래프.
제10도는 탄화규소 반도체재료의 이등방 애피택셜 성장의 이등방성을 도시한 단면도.
제11도는 본 발명의 제2실시예를 따른 탄화규소 반도체장치의 구조를 도시한 단면도.
제12도는 본 발명의 제3실시예를 따른 탄화규소 반도체장치의 구조를 도시한 단면도.
제13도는 본 발명의 제4실시예를 따른 탄화규소 반도체장치를 도시한 단면도.
제14도는 본 발명의 제5실시예를 따른 탄화규소 반도체장치의 단면도.
제15도는 본 발명의 제6실시예를 따른 탄화규소 반도체장치를 도시한 단면도.
제16도는 종래의 탄화규소 반도체장치의 구조를 도시한 단면도.
제17도는 종래의 탄화규소 반도체장치의 구조를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1 : n+ 형 단결정 탄화규소 반도체기판
2 : n- 형 단결정 탄화규소 반도체기판
3 : p 형 탄화규소 반도체층 4 : 반도체기판
6 : n+ 형 소오스영역 9 : 트랜치
12 : 게이트절연층 13a, 13b : 게이트전극층
15 : 소으스전극층 16 : 드레인전극층
본 발명은 절연게이트형 전계효과 트랜지스터 특히, 고전압 수직 MOSFET 와 같은 탄화규소 반도체장치에 관한 것이다.
최근에, 탄화규소의 단결정을 이용한 수직전력 MOSFET 는 전력 트랜지스터로 이용되고 있다. 전력 트랜지스터의 손실발생을 감소시키기 위해 ON 저항을 감소시켜야 한다. 이를 위해, 제16도에 도시된 트랜치게이트형 전력 MOSFET 가 ON 저항을 효율적으로 감소시킬 수 있는 장치로 제한되었다. (예 : 일본 공개공보 제 (코카이) (4-239778 호) 제16도에 도시된 트랜치게이트형 전력 MOSFET에서 n 형 에피택셜층 (22) 이 n 형 탄화규소 반도체기판 (21) 에 제공되는 p 형 에피택설층 (23) 이 n 형 애피택셜층 (22) 에 제공되고, n 형 소오스영역 (24) 이 소정의 영역에 p 형 애피택셜층 (23) 에 제공된다. 또한, 트랜치 (25) 에 연장되어 있다. 절연층 (28) 이 게이트전극 (27)의 상면에 제공되고, 소오스전극 (29) 이 절연층 (28)의 표면을 포함하는 n 형 소오스영역(24)에 형성되어 있고 드레인전극 (30) 이 n 형 탄화규소기판 (21)의 표면에 형성되어 있다.
이 경우에, 캐리어가 소오스단자와 드레인단자 사이에 흐르는 채널이 전압을 게이트전극 (27) 에 인가하므로써 형성되어 게이트전극 (27) 과 트랜치 (25) 의 측벽부의 p 형 애피택셜층 (23) 사이에 샌드위치된 게이트절연층 (26) 에 전계를 발생시키므로서 게이트절연층 (26) 과 접촉하는 p 형 애피택셜층 (23) 의 전도성형을 반전시킨다.
제 17 도에 도시되어 있듯이, 축적모우드에 의해 채널을 유도하는 수직전력 MOSFET 는 단결정 탄화규소를 사용하여 준비되고 ON 저항을 감소시킬수 있는 장치를 개재하고 있다. 제 17도에 도시된 수직전력 MOSFET 는 다음과 같이 구성된다. n+형 드레인영역 (33) 이 탄화규소 반도체기판 (31) 이 제 1표면(32a)에 형성되고 n 형 탄화규소 반도체 드리프트영역 (34) 이 n+ 형 드레인영역(33) 보다 안쪽에 제공된다. n+형 소오스영역 (35) 이 탄화규소 반도체기판 (31) 이 제2표면 (32b)에 제공되고, n- 형 탄화규소 반도체 채널영역 (36) 에 n+ 형 소오스영역 (35) 과 n- 형 탄화규소 반도체 드리프트영역 (34) 사이에 제공 된다. 또한, N- 형 탄화규소 반도체 드리프트영역 (34) 에 연장한 트랜치 (37) 가 탄화규소 반도체기판에 제 2표면 (32b) 에 제공되어서 N+형 소오스영역 (35) 과 n- 형 탄화규소 반도체 채널영역 (36)을 포함하는 매사영역 (38)을 제공한다. 절연층(39) 이 트랜치 (37) 의 측면 (37a)과 트랜치 (37)에 저면 (37b)을 따라 제공된다. 트랜치 (37) 는 게이트전극 (40)으로 채워진다.
소오스전극 (41) 과 드레인전극 (42) 이 각각 n+ 형 드레인영역 (35) 과 n+ 형 드레인영역 (33) 에 제공된다. 이 경우에, 소오스단자와 드레인단자 사이의 캐리어전도가 양의 전압을 게이트전극 (40)에 인가하므로서 전되되어 n- 형 탄화규소 반도체 채널영역 (36)의 측면 (37a)의 부근에 n형 축적층채널 (43)을 형성하게 된다. 게이트전극 (40) 이 동작기능, n-형 탄화규소 반도체 채널 영역(36)의 불순물농도 및 매사영역 (38) 의 폭 (W)은 어떠한 전압도 게이트 전극 (40)에 인가되지 않을때 매상영역 (38)이 공핍되도록 되어있다. 따라서, 전압 또는 부의 전압이 게이트전극 (40)에 인가되지 않을때 캐리어전도가 소오스 단자와 드레인단자 사이에서 발생까지 않을 수 있다.
따라서, 제 17도에 도시된 수직전력 MOSFET에서 채널축적을 이용한 유도가 임계전압 보다 낮고, 단위셀 (44)의 크기감소 (약 2㎛ 까지의 매상영역(38) 의 폭 W 의 감소)가 집적화를 증가시켜 ON 저항을 낮춘다.
제16도에 도시된 트랜치 게이드형전력 MOSFET에서 채널이 형성된 영역의 불순물농도가 p 형 애피택셜층 (23) 의 불순물농도에 의해 특정된다. 이는 다음과 같은 문제를 야기한다. p 형 애피택셜층 (23) 의 불순물의 농도 Na와 소오스영역 (24) 과 n 형 애피택셜층 (22) 사이의 거리 (두께) a 는 제 16도에 도시된 전력 MOSFET 의 소오스가 드레인을 따른 차단전압을 결정하는 파라미터이다. 소오스와 드레인을 따른 차단전압은 p형 애피택셜층 (23) 과 n형 애피택셜층 (22) 사이의 pn 접합을 위해 애벌런지 조건 제어되고 이러한 조건하에서 p 형 애피택셜층 (23) 이 공핍되어 편리관통 (punchthrowgh)을 만든다. 이러한 이유 때문에 p형 애피택셜층 (23) 의 불순물농도 Na가 만족스럽게 높아야되고 두께 a 가 두꺼워야 한다. p 형 애피택셜층 (23) 의 불순물농도 Na을 증가시키므로서 바람직하지 않고 게이드 임계전압이 증가한다. 또한, 불순물의 산란을 증가시켜서 채널이동도를 증가시켜 ON 저항을 바람직하지 못하게 증가시킨다. 한편, 두께 a 의 증가는 채널길이를 증가시키게 되어서 ON 저항을 바람직하지 못하게 증가시킨다.
따라서, 고차단전압 작동중의 저전류손실 및 저임계전압을 갖는 전력 MOSFET를 실현하기 위해 p 형 에피택셜층의 불순물농도가 조절되어야 한다. 열확산에 의해 채널형성층의 농도를 감소시키기 위해 위의 문제를 해결하는 수단으로 단결정 실린콘을 사용하여 트랜치형 전력 MOSFET 에 이용된다.
탄화규소를 사용하는 트랜치게이트형 전력 MOSFET에서 그러나, 탄화규소의 불순물원자의 열확산의 계스가 매우 작아 열확산이 이용되지 않는 새로운 문제가 발생한다.
또한, 제17도에 도시된 수직 MOSFET에서, 장치의 항복이 트랜치의 저면의 절연중의 차단전압에 의해 결정되기 때문에 차단전압이 장치의 차단전압보다 낮고, 이 차단전압이 pn 접합의 애벌런치 항복에 의해 결정된다. 또한, 트랜지스터의 OFF 상태동안, 고온상태하에서 다수의 캐리어가 n+형 소오스영역 (35)에서 n- 형 탄화규소 반도체영역 (36) 에 공급되어 소오스와 드레인 사이에서 누출전류가 커진다.
트랜치 (25) 가 드라이에칭에 의해 형성될때, 채널형성면의 손상이 이온에칭에 의해 발생하며 MOS인터패이스 특성을 저하시켜서 MO 스위칭 특성을 저하시킨다.
본 발명의 제 1 목적은 고차단전압, 저손실, 저임계전압의 탄화규소 반도체 장치를 제공하는 것이다.
본 발명의 제 2 목적은 고차단전압, 저손실, 저임계전압 및 저누출전류의 탄화규소 반도체장치를 제공하는 것이다.
본 발명의 제 3 목적은 고차단전압, 저손실 및 저임계전압을 더 향상시키고, 이온손상과 채널형성면의 불규칙성을 감소시키므로서 MOS 인터패이스 특성을 향상 시키고 뛰어난 스위칭 특성을 하는 탄화규소 반도체장치를 제공하는 것이다.
순서대로 적층된 제 1 전도형 저저항 반도체층, 제 1전도형 고저항 반도체층 및 제 2 전도형 제 1 반도체층을 포함하고 탄화규소의 단결정으로 형성된 반도체 기판과; 제 1 반도체층의 표면중의 소정의 영역에 제공된 제 1전도형 반도체영역과; 반도체영역과 제 1 반도체층을 통해 고저항 반도체층으로 연장한 트랜치와; 반도체영역의 표면, 제 1 반도체층 및 트랜치의 측면의 고저항 반도체층에 제공되고 탄화규소의 얇은층을 포함하는 제 2 반도체층과; 트랜치의 제 2 반도체층의 표면에 형성된 게이트절연층과; 트랜치의 게이트절연층의 표면에 제공한 게이트전극과; 반도체영역의 부분의 표면과 제 1 반도체층의 표면에 힘으로 제공된 제 1전극층과; 저저항 반도체층의 표면에 제공된 제 2 전극층을 구비한 탄화규소 반도체장치를 제공하면 된다.
상기 구조에 의해 전압이 게이트절연층에 전계를 발생하기 위해 게이트전극층 (게이트단자) 에 인가될 때 채널이 제 2 반도체층에 형성되어서 캐리어가 제 1 전극층 (소오스단자) 과 제 2 전극층 ( 드레인단자) 사이에서 흐른다. 즉, 제 2 반도체층이 채널형성영역이 된다.
이 경우에, 고차단전압, 저전류손실 및 저임계전압의 탄화규소 반도체장치는 제 1 반도체층 (본체층) 의 불순물농도와 제 2 반도체층의 불순물농도를 독자적 으로 조정하므로서 제공될 수 있다. 특히, 소오스와 드레인을 통한 차단 전압이 불순물농도가 고저항 반도체층의 두께에 의해 주로 제어되기 때문에 제1반도체층의 불순물농도, 고저항 반도체층과 반도체영역 사이의 거리 (L) 가 제 1 반도체층의 불순물농도를 증가시키므로서 짧아질 수 있다. 고저항 반도체층과 반도체영역 사이의 거리 (L) 는 실질적으로 채널길이와 같다. 따라서, 채널 길이는 고차단전압을 유지하는 동안 감소할 수 있어서 고차단전압과 탄화규소를 갖는 탄화규소 반도체장치를 제공한다. 또한, 채널이 형성된 제 2 반도체층의 불순물농도는 낮아져서 캐리어 유동중 불순물의 산란영향이 감소되어 채널이동도가 증가한다. 이 때문에 고차단전압과 저전류손실의 탄화규소 반도체장치가 실현될 수 있다.
제 1 반도체층을 구성하는 탄화규소의 수정형이 채널이 형성된 제 2 반도체층을 구성하는 수정형과 다르다. 따라서, 저전류손실의 탄화규소 반도체장치는 제 2 반도체층을 구성하는 수정형을 브리징 하므로서 제공될 수 있다. 여기서 채널에 수정형으로 형성되고 케리어 유동방향의 이동도가 제 1 반도체층의 경우 보다 이동도가 크다.
제 2 반도체층의 수정형이 제 1 반도체층의 수정형과 같을 때 본 발명의 장치구조가 쉽게 제공될 수 있다.
반도체기판의 표면이 면방위가 실질적으로인 기본면을 갖을때 고차단 전압의 구조가 쉽게 제공될 수 있다.
제 2 반도체층이 제 2 전도형이고 제 1 반도체층 보다 불순물농도가 낮을 때 채널저항이 감소할 수 있다.
제 2 발명에서, 제 2 반도체층이 제 1 전도층이다. 이 경우에, MOSFET 작동모우드가 채널이 전도형을 반전하므로서 유도되는 반전모우드 MOSFET 에 비해 채널이 채널형성층의 전도형을 반전하지 않고 유도되는 축적모우드일 때, MOSFET 가 저전압에서 작동할 수 있고, 이와 동시에 채널이동도가 증가될 수 있어서 저전류 손실 및 저임계치전압의 탄화규소장치가 제공된다.
게이드전압이 인가되지 않을 때 소오스/드레인전류가 몸체층, 즉 제 1 반도체층 및 채널형성층, 즉 제 2 반도체층에 의해 형성된 pn 접할때 공립층의 폭을 넓히므로서 조정되고 OFF특성이 제 2 반도체층을 완전히 공립하므로서 성취된다. 몸체층, 즉 제 1 반도체층과 드리프트층, 즉 고저항 반도체층이 pn 접합을 형성하기 때문에 장치의 차단전압이 소오스전극에 고정된 몸체층과 드리프트층 사이의 pn 접합의 애벌런치 항복에 의해 결정되도록 되어서 항복전압이 증가한다.
소오스가 드레인간의 누설전류는 제 2 반도체층의 불순물농도를 낮추므로서 고온상태하에서 감소될 수 있고, 이 채널은 제 2 반도체층의 두께를 감소시키므로서 형성된다.
또한, 제 2 반도체층의 불순물농도가 저저항 반도체층과 반도체영역의 불순물 농도 보다 낮을 때 채널 저항이 낮아질 수 있다.
제 3 발명에서, 제 1 단계에서, 제 1 전도형 저저항 반도체층, 제 1 전도형 고저항 반도체층, 및 제 2 전도형 제 1 반도체층이 서로 상면에 순서대로 적층되어 탄화규소의 단결정의 반도체 기판을 형성하고, 제 1 전도형 반도체 영역이 제 1 반도체층의 표면층부분의 소정의 영역에 형성된다. 제 2 단계에서, 반도체영역과 제 1 반도체층을 통해 고저장 반도체층으로 연장한 트랜치가 형성되고 제 3 단계에서 단결정 탄화규소로 형성된 제 2 반도체층의 트랜치의 내벽의 측면에 형성된다. 제 4 단계에서 게이트 산화층이 트랜치의 제 2 반도체층의 표면에 형성된다. 제 5 단계에서 게이트 전극층이 트랜치의 산화층의 표면에 형성된다. 제 6 단계에서, 제 1 전극이 반도체 영역의 표면 및 제 1 반도체층의 표면에 형성되고, 제 2 전극이 저저항 반도체층의 표면에 형성된다.
따라서, 제 1 단계의 고저항 반도체층과 제 1 반도체층의 형성이 제 3 단계의 제 2 반도체층의 형성과 무관하게 수행된다. 따라서, 채널이 형성된 제 2 반도체층의 불순물농도가 설정되고, 소오스와 드레인을 따른 차단 전압의 설계에 필요한 고저항 반도체층과 제 1 반도체층의 불순물의 농도에 관계 없이 바람직한 값으로 될 수 있다. 따라서, 채널 이동도의 억압 불순물 산란과 저임계 전압에 의해 채널 부분의 저전압강하의 고전압 차단 전압과 저저압 전력 MOSFET를 제공할 수 있다.
제 2 반도체층이 제 3 단계의 트랜치내에 형성되기 때문에 이온손상이 없는 반도체층의 제 2 반도체층에 제공될 수 있다. 따라서, 채널 형성면상의 감소한 이온손상과 불규칙성의 향상된 MOS 인터패이스 특정과 뛰어난 스위칭 특성이 탄화규소 반도체 단자를 제공할 수 있다.
반도체 기판을 구성하는 탄화규소가 면방위가인 카보면을 지닌 육방정계일 때, 표면의 화학 반응온도가 기타면보다 높이 처리 온도가 낮게 됨과 동시에 처리시간이 짧아진다.
제 1 반도체층이 제 1 반도체층 및 반도체영역이 표면 및 트랜치의 측면과 바닥에 형성된후, 제 1 반도체층과, 반도체 영역에 표면상의 층과 트랜치의 바닥이 트랜치의 측면상의 제 2 반도체층보다 더 깊게 연적으로 산화되어 제 2 반도체층을 트랜치의 측면에만 남길 때, 트랜치의 측면상의 산화층이 얇게 산회되는 반면, 기판의 표면 및 트랜치의 바닥면상의 산화층이 두껍게 형성된다. 이것은 제 9도에 도시되어 있듯이 SiC 의 산화의 이등망성을 본 발명자의 실험을 토대로 발견했다. 이등방선 산화의 단계에 의해 기판이 표면 및 트랜치의 바닥면상의 불필요한 제 2 반도체층이 제거됨과 동시에 필요한 제 2 반도체층이 제거를 최소화한다. 이 효과에 의해 제 2 반도체층이 고품질로 간단한 방식으로 단인 열산화에 의해 트랜치의 측면에만 형성될 수 있다.
제 3 단계에서, 제 2 반도체층이 애피택셜 성장에 의해 형성될 때, 고특성 반도체층의 트랜치의 측면에 균일하게 형성될 수 있다. 이 방법에 의해 형성된 제 1 반도체층의 이동도는 기타층의 불순물에 의해 영향을 받지 않아 높다. 이것은 제 2 반도체층에서 발생한 채널 부분의 전압강하를 낮출수 있어서, 저손실 반도체층을 제공한다.
제 1 단계에서 반도체영역이 애피택셜 성장에 의해 형성될 때, 두꺼운 소오스 영역이 형성될 수 있다. 또한 저저항 소오스 영역이 애피택셜 성장에 의해 형성될 수 있다.
제 2 단계에서, 트랜치가 드라이 애칭에 의해 형성되고 트랜치의 내벽에서 측면상의 두께를 갖는 산화층이 바닥면에서 형성되어 제거된 두께보다 작을때 매우 얇은 산화층을 형성하기 위한 국부 비등방 열산화의 이용 및 트랜치의 내벽에 대한 이온손상이 없는 트랜치의 형성에 의해 고특성 제 2 반도체층이 트랜치의 측면에 형성되어 제 2 반도체층에 양호한 MOS 인터패이스를 제공한다. 이로인해 뛰어나 스위칭 특성에 반도체장치를 제공한다.
제 3 단계에서, 제 2 반도체층이 이등방 애피택셜 성장에 의해 트랜치의 내벽에 형성되어 측면상의 층의 두께가 바닥면상의 층의 두께보다 클 때, 즉, 제 2 반도체층이 이등방성 애피택셜층 성장에 의해 형성될 때, 호머 애피택셜 성장에 트랜칭의 측면에 성취됨과 동시에 트랜치의 측면상의 애피택셜층이 기판의 표면 및 트랜치의 바닥면상의 애피택셜층 보다 두께가 10배 이상으로 성장된다. 이것을 본 발명자의 실험에 의해 제 10도에 도시되어 있듯이 탄화규소의 애피택셜 성장 비율의 발견을 토대로 한다. 이 효과에 의해, 채널 부분의 전압강하가 감소되고 반도체장치가 고품질로 형성될 수 있다.
제 4 단계에서, 게이트 산화층이 측면상의 층의 두께가 바닥면상의 두께보다 작도록 비등방 열산화에 의해 트랜치의 내벽에 형성될 때, 열산화에 의한 게이트 산화층의 형성이 MOS 게이트 구조를 제공한다. 이 방법에서, 측면상의 산화층의 두께가 산화층의 표면 및 증가한 트랜치의 바닥면 상의 필드 산화층으로 감소한다. 따라서, 얇은 산화층의 채널이 형성된 장소에만 형성될 수 있다. 따라서, 소오스와 드레인을 따른 차단 전압이 높고 스위칭 특성이 높은 반도체 장치를 제공할 수 있다.
본 발명의 실시예를 수반한 도면을 참고로 하면서 상세히 설명할 것이다.
[실시예 1]
제 1 도는 본 발명의 일시예를 따른 트랜치 게이트형 전력 MOSFET (수직 전력 MOSFET)의 단면도이다.
저저항 반도체로 n+ 형 단결정 탄화규소 반도체기판 (1) 는 육방결정계의 실리콘 탄화물로 형성되어 있다. 고저항 반도체층으로의 n- 형 탄화규소 반도체층 (2) 과 제 1 반도체층으로의 p 형 탄화규소 반도체층 (3) 이 n+형 탄화규소 반도체기판 (1) 에 연속적으로 적층되어 있다.
따라서, 단결정 탄화규소의 반도체기판 (4) 은 n+ 형 탄화규소 반도체기판 (1), n- 형 탄화규소 반도체층 (2), 및 p 형 탄화규소 반도체층 (3)을 포함하고, 이의 상면을 실질적으로 면방위가인 탄소면을 갖는다. n+ 형 소오스 영역 (6) 이 p 형 탄화규소 반도체층 (3) 의 표면층 부분의 소정의 영역에 반도체 영역으로 제공되어 있다.
이 트랜치 (9) 는 n+ 형 소오스 영역 (6) 과 p형 탄화규소 반도체층(3)을 통해 n- 형 탄화규소 반도체층(2)으로 연장되어 있다. 트랜치 (9)는 반도체기판 (4) 의 표면에 수직인 측면 (9a)과 반도체기판 (4) 의 표면에 평행한 저면 (9b)를 지닌다.
얇은 n 형 탄화규소 반도체층 (11a) 이 n+ 형 소오스 영역 (6) 의 표면상에 형성된 제 2 반도체층 p 형 탄화규소 반도체층 (3) 및 트랜치 (9) 의 측면 (9a)에 형성된 n- 형 탄화규소 반도체층 (2) 에 제공되어 있다. 얇은 n 형 탄화규소 반도체층 (11a) 의 두께는 두께가 약 1000-5000Å의 박막이고, 이 두께는 제 17도에 도시된 장치의 메사영역(mesa region) (38) 의 폭 w = 2㎛ 보다 작다. 얇은 n 형 탄화규소 반도체층(11a)의 수정형태는 p 형 탄화규소 반도체층 (3) 의 수정 형태와 같고 예를 들면 6H-SiC이다. 이것은 4H-SiC 또는 3C-SiC 일수 있다. 얇은 n 형 탄화규소 반도체층 (7)이 불순물 농도는 n+ 형 탄화구소 반도체기판 (1) 과 n+ 형 소오스 영역 (6)의 불순물농도 보다 낮다.
또한, 트랜치 (9)에서, 게이트 절연층 (12) 이 얇은 n 형 탄화규소 반도체층 (11a)의 표면과 트랜치 (9)의 저면 (9b)에 제공되어 있다. 게이트 전극층 (13a), (13b) 는 트랜치 (9) 내의 게이트 절연층 (12) 안쪽에 채워져 있다. 게이트 전극층 (13a), (13b) 가 절연층 (14) 으로 덮여져 있다. 소오스 전극층 (15)은 제 1 전극층으로 n+형 소오스 영역의 표면과 저저항 p형 탄화규소 영역 (3)의 표면에 제공되어 있다. 드레인 전극층 (16)이 제 2 전극층으로 n+ 형 탄화규소 반도체기판 (1)의 표면 (반도체 기판 (4)의 뒤쪽) 에 제공되어 있다. 트랜치 게이트형 전극 MOSFET 의 작동에 있어서, 양의 전압을 게이트 전극층 (13a), (13b) 에 인가하게 되면, n 형 탄화규소 반도체층 (11a)에서 축적형태 채널이 유도되어서, 케리어가 소오스 전극층 (15) 과 드레인 전극층(16) 사이에 흐르게 된다. 즉, 얇은 n 형 탄화규소 반도체층 (11a) 의 채널 형성 영역으로 역할을 한다.
이 경우에 p 형 탄화규소 반도체층 (3)의 불순물 농도가 얇은 n형 탄화규소 반도체층 (11a) 의 불순물 농도와 관계 없이 조절될 때, 교차 단전압, 저전류 손실 및 저임계치의 MOSFET 가 제공될 수 있다. 특히, 채널이 형성된 얇은 n 형 탄화규소 반도체층 (11a) 의 불순물 농도가 낮을 때, 캐리어의 흐름 시간에 산란 하는 분순물의 영향이 감소하여 채널 이동도를 증가시킨다. 소오스와 드레인을 따른 차단 전압이 n- 형 탄화규소 반도체층 (2) 과 p 형 탄화규소 반도체층 (3) 의 불순물 농도오 두께에 의해 주로 조절되기 때문에 p형 탄화규소 반도체층 (3)의 불순물 농도가 고저항 반도체층과 반도체 영역 간의 거리 (L)를 짧게 하기 위해 증가될 수 있어서, 고차단전압을 유지하면서 채널 길이를 짧게 할 수 있다. 이로인해 소오스와 드레인의 채널 저항과 ON 저항이 현저히 감소한다.
대전 형태가 채널을 유도하기 위해 반전된 반전 모우드 MOSFET 와 비교해 채널이 MOSFET 작동 모우들 유도된 축적 모우드의 경우에, MOSFET 는 저게이트 전압에서 작동할 수 있음과 동시에 채널 이동도가 증가되어서 저전류손실을 함유 하면서 저임계 전압을 실현한다. 전압이 인가되지 않을대, 소오스/드레인 전류의 조정이 p 형 탄화규소 반도체 층 (11a) (채널 형성층) 에 의해 형성된 pn 정합의 공핍층의 폭을 넓히므로서 수행된다. 일반적인 OFF 특성은 얇은 n 형 탄화규소 반도체층 (3) (몸체층) 과 n-형 탄화규소 층 (2) (드리프트층) 이 pn 정합을 형성하므로서 이 장치의 차단전압이 소오스 전극에 고정된 p형 탄화규소 반도체층 (3) 과 n-형 탄화규소 반도체층 (2) 간의 pn 정합의 애벌런쉬 항복에 의해 결정되도록 되어 있어서, 항부전압이 증가하게 된다. 또한 소오스와 드레인 사이의 누출전류가 얇은 n형 탄화규소 반도체층 (11a)의 불순물 농도를 낮추므로서 고온조건하에서라도 감소될 수 있고 이 채널이 형성 되고 채널의 두께가 약 1000-5000Å 으로 감소한다.
다음, 트랜치 게이트형 MOSFET를 생성하는 공정을 제 2 도 ∼ 제 8 도를 참조로 설명할 것이다. 처음에, 제 2 도에 도시되어 있듯이, n+ 형 단결정 SiC 기판 (1) 이 저저항 반도체층으로 제공된다. n+ 형 단결정 SiC 기판 (1) 이 육방정계이고 면방위가 실질적으로인 카본면을 갖는 표면을 갖는다. 고저항 반도체층으로의 n- 형 탄화규소 반도체를 (2) 과 k제 1 반도체 층으로의 p 형 애피택셜층이 n+ 형 단결정 SiC 기판 (1) 의 표면에 적층된다. n- 형 탄화규소 반도체층 (2) 은 캐리어 밀도가 약 1×1016cm-3두께가 약 10㎛이다. 한편, p 형 탄화규소 반도체 (3)은 캐리어 밀도가 약 1×1017cm-3이고, 두께가 약 2㎛이다. 따라서, n+ 형 단결정 SiC 기판 (1), n- 형 탄화규소 반도체층 (2) 및 p 형 탄화규소 반도체층 (3) 으로 구성된 반도체기판 (4) 이 형성된다. 다음, 제 3 도에 도시되어 있듯이, n+ 소오스 영역 (6) 이 p 형 산화규소 반도체층 (3) 상의 마스크 (5)를 사용하여 이온주입시키므로서 p 형 탄화규소 반도체층 (3) 표면층 부분의 소정의 영역에 반도체 영역으로 형성된다. n+ 소오스 영역 (6)은 표면 캐리어 밀도가 약 1×1019cm-3이고 정합깊이가 약 0, 5㎛이다.
이 경우에, n+ 소오스 영역 (6) 이 이온주입에 의해 형성되기 때문에, p 형 탄화규소 반도체층 (3) 의 어떤 장소에도 형성될 수 있어서 p+ 형 산화규소 반도체층 (3) (즉, 몸체층) 및 소오스영역 (6) 의 각각의 표면의 비율 영역을 자유롭게 설계할 수 있다.
이후, 제 4도에 도시되어 있듯이, 트랜치 (9)는 반도체기판 (4)의 표면으로부터 n+형 소오스 영역 (6) 과 p 형 탄화규소 반도체층 (3)을 통해 n - 형 탄화규소 반도체층 (2) 으로 연장되어 있는데 이는 마스크재 (7) (8)을 사용하여 드라이 애칭에 의해 형성된다. 예를 들어 트랜치는 폭이 2㎛ 이고 깊이는 2㎛ 이다. 또한, 트랜치 (9) 의 내벽은 측면 (9a) 과 저면 (9b)을 지닌다.
다음, 제 5도에 도시되어 있듯이, 약 5hr 동안 1100℃ 에서의 열산화가 비산화 마스크로 마스크재 (7)를 사용하여 수행되어서 열산화에 의해 형성된 산화층 (10)를 트랜치 (9)의 내벽에 형성한다. 이 경우에, 약 100nm 의 두께의 산화층 (10a)의 트랜치 (7)의 측면 (9a)에 형성하는 반면 약 500 nm 두께의 산화층 (10b)이 트랜치 (9)의 저면 (9b)에 형성된다. 또한, 산화층 (10) 과 마스크재 (7) 가 에칭에 의해 제거된다.
다음, 제 6도에 도시되어 있듯이 제 2 반도체층으로의 애피택셜층 (얇은 n 형 탄화규소 반도체층 (11) 이 CVD를 활용한 애피택셜 성장에 의해 트랜치 (9) 의 내벽과 n+ 형 소오스 영역 이 및 p 형 탄화규소 반도체 (3) 의 표면에 형성된다. 애피택셜층 성장은 6H-SiC의 얇은층 (11) 이 6H-SiC 에 성장된 호머 애피택셜 성장일 수 있다. 애피택셜 성장에 의해 트랜치 (9)의 측면 (9a)상의 두께가 약 100nm 인 액피택셜층 (11a) ( 얇은 n 형 탄화규소 반도체층) 과 기판의 표면의 두께가 약 10nm 인 액피택셜층 (11b) 가 형성된다.
액피택셜층(11) 이 바람직한 불순물 농도가 제어된다. 특히 시동가스로 SiH4에 가스 및 C3H8를 도입하는 동안 CVD에 의한 탄화규소의 증가 성장에서, N2가스 (또는 트리매틸 알루미늄가스)의 조정에 의해 애피택셜층 (11) 불순물 농도는 1015- 1017/cm3범위내에서 조정된다. 이 경우에 불순물 농도가 낮아질 수 있다. 이와 관련하여 실험에 의하면, 두께가 다른 애피택셜층 (11) 이 형성된다는 것이 밝혀졌다. 제 10도는 트랜치의 측면과 저면을 포함하는 영역의 FE-SEM 상의 스캐치이다. 탄화규소의 애피택셜비의 차이에 의해 호머 애피택셜 성장이 트랜치의 측면에 형성되어 트랜치의 측면상의 호머 애피택셜층의 두께가 기판의 표면 및 트랜치의 저면상의 두께의 10 배 이상이다. 따라서, 장치는 애피택셜층 (11) 이 채널형성 영역 역할을 할지라도, 채널의 전압강하를 적게하고 손실이 적은 고품질로 생성될 수 있다.
위에서 설명 했듯이, 산화층 (10) 의 형성과 제거 (국부 이방성 열산화에 의한 매우 얇은 산화층 (10) 의 형성과 제거)에 의해 트랜지 (9) 내벽에 대한 이온 손상이 제거된다. 따라서, 트랜치이 측면에 형성된 애피택셜층이 고특성을 하고, 애피택셜층 (11) 에 형성된 MOS 인터페이스가 양호하여 뛰어나 스위칭 특성의 장치를 생성할 수 있다.
다음, 제 7도에 도시되어 있듯이, 예를 들어, 약 5hr 도안 1100℃ 에서의 비등망 열산화가 수행되어서 게이트 산화층 (12)을 애피택셜층 (11)의 표면에 형성된다. 이 경우에, 약 100nm 두께의 게이트 산화층 (12a)이 트랜치 (9)의 측면 (9a) 에 위치한 애피택셜층 (11a) 의 표면에 형성된다. 한편, 트랜치 (9)의 저면 (9b)의 애피택셜층 (11b) 이 산화되고 산화막으로 변환되어 약 500 nm 두께의 게이트 산화층 (12b)을 형성한다. 또한, n+ 소오스 영역 (6) 과 p 형 탄화규소 반도체층 (3) 의 애피택셜층 (11c) 의 산화층으로 변환되어 약 500 nm 두께의 게이트 산화층 (12c)을 형성한다. 이 경우에, 실험에 의하면, 두께가 다른 산화층 (12) 이 형성된다. 특히, 제 9도에 도시되어 있듯이, 열산화에 의해 형성된 산화층이 두께는 면방위가 0001인 카본면과 경사각이 θ 인 경사면을 지닌 탄화규소를 이용하여 측정된다. 따라서, θ=90。 {(112 bar 0) 면 } 의 면이 총두께가 면방위가 0001 인 카보면의 두께 보다 작다. 이 이등방성 산화는 필요한 애피택셜층 (11) 이 제거를 최소화할 수있고,기판의 표면 및 트랜치의 저면에서 불필요한 애피택셜(11)이 제거를 최소화할 수 있다. 따라서, 애피택셜층 (11) 이 고품질의 간단한 방식으로 단일 열산화에 의해 측면에만 형성되어 장치가 저렴하고고품질화한다.
다음, 제 8 도에 도시되어 있듯이 트랜치 (9)의 내부는 게이트 전극층으로 제 1 폴리실리콘층 (13a) 와 제 2 폴리실리콘층 (13b) 순서로 채워진다. 이 경우에, 제 1 및 제 2 폴리실리콘 층 (13a) 와 (13b) 가 트랜치 (9) 내의 게이트 산화층 (12) 내부에 배설되어 있다. 이 경우에 제 1 및 제 2 폴리실리콘층 (13a) 및 (13b) 가 n+ 소오스영역 (6) 상의 게이트 산화층 (12c) 에 형성될 수 있다.
이후, 제 1 도에 도시되어 있듯이, 층절연층 (14) 이 CVP에 의해 제 1 및 제 2 폴리 실리콘층 (13a) (13b)의 표면을 포함하는 게이트 산화층 (12c) 에 형성된다. n+ 형 소오스 영역 (6) 과 p 형 탄화규소 반도체층 (3)에 위치한 게이트 산화층 (12c) 과 층절연층 (14) 의 표면접촉이 제공되는 소정의 위치에서 제거된다. 이후, 소오스 전극층 (15) 이 n+ 형 소오스 영역의 제 1전극으로 p형 탄화규소 반도체층 (3) 및 층절연층 (14) 에 형성되었고, 드레인 전극층 (16) 이 제 2 전극으로 반도체 기판의 후면 (n+형 단결정 SiC 기판 (1)의 저면) 에 형성되어 전력 MOSFET를 완성한다. 따라서, 본 실시예에 따라, 채널이 탄화규소의 반도체기판 (4)를 이용하여 형성된 애피택셜층 (11a)이 불순물 농다가 n-형 탄화규소 반도체층 (2) 과 p형 탄화규소 반도체층 (3)의 불순물 농도가 관계 없이 바람직하게 될 수 있다. 따라서, 고차단 전압과 전손실 전력 MOSFET를 제공될 수 있고, 이 MOSFET 채널 이동도와 저임계치의 억압된 불순물 상단에 의해 채널부분에서 전압강하가 적다.
에피택셜층 (11a)이 트랜치 (9) 내에 형성되기 때문에 이온 손상이 없는 반도체 층이 애피택셜층 (11a)에 제공될 수 있다. 따라서, 채널 형성면상의 감소한 손상 및 불규칙성은 향상된 인터페이스 특성과 뛰어나 스위칭 특성을 하는 탄화규소 반도체 장치를 제공한다.
반도체기판(4)을 구성한 탄화규소는 면방위가 0001인 카보면을 지닌 표면을 갖는 유방정계이고, 표면의 화학적인 재반응은 기타면의 화확적인 재방응보다 커서 공정 온도가 낮아짐과 동시에 공정 시간도 짧아진다. 따라서, 저렴한 장치가 제공될 수 있다. 채널을 형성하는 제 2 반도체층 (애피택셜층 (11a) ) 이 애피택셜 성장에 의해 형성되기 때문에 고특성 제 2 반도체 층 (애피택셜층 (11a) ) 이 트랜치 (9) 이 측면에 일정하게 형성될 수 있다.
이 방법에 의해 형성된 제 2 반도체층 (애피택셜층 (11a) )은 이동도가 기타층의 불순물에 의해 형향을 받지 않아 높다는 특성을 지닌다. 따라서, 애피택셜층 (11a) 에 형성된 채널이 전압 강하가 낮아질 수 있어서, 저 손실장치가 생성될 수 있다. 또한, 저불순물 농도에서의 이등방성 성장에 의해 고 이동도의 채널이 형성되어서 채널 부분에서 전압강하가 감소된다. 따라서, 탄화규소의 고차단 전압과 저손실전력 MOSFET 가 고품질의 손실을 감소하도록 생산될 수 있다.
또한 드라이 에칭에 의한 트랜치(9)의 형성에 의해 트랜치 (9)가 정밀하고 깊고 실질적으로 수직으로 형성되어서 트랜치 (9)의 측면 (9a)에 형성된 에피택셜층(11a)의 표면적의 증가는 단위 영역당 전체 채널측을 증가시키시고 채널 부분의 전압 강화를 감소시킨다. 따라서, 손실이 더 감소한 장치가 생성될 수 있다. 게이트 전극층이 폴리 실리콘막이기 때문에 게이트 전극층이 고품질이 트랜치에 내벽에 형성될 수 있다.
육방정계의 탄화규소만이 본 실시예에서 설명했을지라도, 기타 수정계 (예를 들어, 등방정계) 는 같은 효과를 제공할 수 있다.
또한, p/n/n+ 기판을 지닌 기판만이 본 실시예에서 설명했을지라도, 반도체 형의 n 형 p 형과 대체되는 구조가 같은 효과를 얻을 수 있다고 할 수 없다.
또한, 제 7도에 도시되어 있듯이, 애피택셜층 (11)의 형성후, 산화층 열산화에 의해 형성되어 애피택셜층 (11)을 트랜치 (9)의 측면에만 남기고 산화층을 트랜치 (9)의 내부에 배설한다. 트랜치 (9)의 측면 (9a) 상의 두께는 저면 (9b) 상의 두께보다 작다. 또한, 열산화가 실행될 수 있다. 즉 애피택셜층 (11)의 형성후 산화층을 형성하여 애피택셜층 (11)을 트랜치(9)의 측면에만 남게하는 단계와, 제1 산화층을 형성한후, 측면 (9a)의 두께가 저면 (9b)의 두께 내벽에 형성하는 단계를 포함한다. 또한, 제 2 산화층을 형성하는 단계에서 기판의 표면상의 불필요한 제 2 반도체가 단일 산화에 의해 제거될 수 있다. 또한, 제 2 산화층을 형성하는 단계에서, 측면상의 산화층이 비방정계 열산화에 의해 얇게 선택적으로 형성되어 있고, 기판의 표면상의 필드 산화층과 트랜치의 저면상의 두께가 크다. 따라서, 얇은 산화층이 채널이 형성된 장소에만 형성될 수 있다.
n+ 소오스 영역 (6)은 p형 탄화규소 반도체층 (3) 이 형성의 성장이 불순물을 함유하는 가스를 도입하므로서 이온주입을 하지 않고, p 형 탄화규소 반도체층 (3) 의 표면에 형성될 수 있다. 이로인해 두꺼운 소오스 영역이 형성되고 저저항 소오스 영역이 소오스 영역에서 전압강하를 참조시키기 위해 애피택셜 성장에 의해 생성될 수 있다. n+ 소오스 영역 (6)의 표면상의 소오스 전극측 (1도)의 형성은 본 발명의 목적을 만족한다.
제 6도에 도시된 애피택셜층 (11)은 6H-SiC 의 애피택셜 성장에 의해 6H-SiC 에 형성된다. 또한 4H-SiC 또는 3C-SiC 가 6H-SiC에서 애피택셜적으로 성장될 수 있다.
본 발명에서 면방위가인 카본면은 결정학적인 대칭면인 면방위가 0001 인 카본면을 포함한다.
[실시예 2]
제 11도는 본 발명의 제 2 실시예를 따른 탄화규소의 전력 MOSFET의 단면도를 도시한다. 본 실시예에 따라, 트랜치 (9)는 단일 단계로 게이트 전극층 (13)으로 채워진다. 또한, 소오스 전극층 (15)과의 접촉을 향상시키는 저저항 p 형 탄화규소 영역 (17)이 예를 들면 알루미늄의 이온 주입에 의해 p형 탄화규소 반도체층 (3) 의 표면층부의 다른 소정의 영역에 형성된다.
상기 구조외에 예를 들어, n+ 형 소오스 영역 (6)의 재료는 저저항 P형 탄화규소 영역 (17)에 형성된 소오스 전극층 (15)의 재료와 다르다. 또한, 제 11도에 도시되어 있듯이, 저저항 p 형 탄화규소 영역 (17)이 생략될 수 있다. 이 경우에, 소오스 전극층 (15)은 n+ 형 소오스 영역 (6)과 p형 실리콘 반도체층 (3) 과 접촉하도록 형성될 수 있다. n+ 형 소오스 영역 (6)이 표면에 전극층 (15)의 형성은 본 발명의 목적에 충분하다. 또한, n 채널 수직 MOSFET에 대한 적용이 위에서 설명했을지라도 제 1 도에서 p 형과 n 형의 서로의 대치 즉 p 채널형수직 MOSFET 는 같은 효과를 또한 제공할 수 있다.
[실시예 3]
제 11 도에서, 기판의 표면에 대한 트랜치 (9) 의 측면 (9a) 의 각이 90。이다. 그러나, 제 12 도에 도시되어 있듯이, 기판의 표면에 대한 트랜치 (9)의 측면 (9a) 의 각이 반듯이 90。일 필요는 없다.
기판 (4)의 표면에 대한 트랜치 (9) 의 측면의 각이 고채널 이동도를 제공 하도록 될 때 더 나은 효과가 얻어질 수 있다.
[실시예 4]
제 13 도에 도시되어 있듯이 게이트 전극층 (13) 의 윗쪽 부분은 n+ 형 소오스 영역 (6) 에 연장하도록 형성될 수 있다. 이 구조는 n+ 형 소오스 영역 (6) 과 얇은 n 형 탄화규소 반도체형 (11a)에서 유도된 채널 사이의 접속 저항을 감소할 수 있다.
[실시예 5]
제 14 도에 도시되어 있듯이, 게이트 절연층 (12) 의 두께는 채널이 형성된 n 형 탄화규소 반도체층 (11a)의 아래끝에서 실질적으로 같도록 장치의 구조가 되어 있고, 게이트 전극층 (13)은 얇은 n 형 탄화규소 반도체층 (11a) 의 아래끝보다 낮은 위치쪽으로 연장되어 있다. 이 구조는 n 형 탄화규소 반도체층 (11a)에서 유도된 채널과 드레인 영역 사이의 접속 저항을 감소시킬 수 있다.
[실시예 6]
이 장치의 구조가 제 15도에 도시되어 있다. 특히, 제 3도에 도시되어 있듯이, 게이트 전극층 (13) 은 n+ 형 소오스 영역 (6)으로 연장하도록 형성되어 있고, 제 14 도에 도시되어 있듯이 게이트 전극층 (13)은 얇은 n 형 탄화규소 반도체층 (11a) 의 아래끝 보다 낮은 위치쪽으로 연장되어 있다.
또한, 얇은 n 형 탄화규소 반도체층 (11a) 와 p 형 반도체 카바이드 반도체층이 수정형가 서로 다르다. 예를 들어, p 형 탄화규소 반도체층이 캐리어 유도 방향의 이동도를 증가시키기 위해 얇은 n 형 탄화규소 반도체층 (11a) 이 4H-SiC로 형성된 6H-SiC 로 형성될 수가 있어서 저전류 손실의 MOSFET를 제공한다.
또한, 상기 실시예에서, 축적형 채널 역할을 하는 반도체층이 제 2 반도체 층으로 이용된다. 이것이 제 1 도를 참조로 설명될 것이다. p 형 탄화규소 반도체층 (3) 보다 낮은 농도 (예를 들어, 1015- 1016cm-3)를 지닌 얇은 p 형 탄화규소 반도체층 (11a) 이 형성된다. 이 경우에 축적형 채널에 얻어진 것과 같은 효과가 얻어질 수 있다. 이러한 구조를 하는 장치는 위에서 설명한 방식으로 생성될 수 있다. 이 경우에 게이트 전극층 (13a, 13b) 에 대한 전압인가에 의해 게이트 절연층 (12) 와 접촉하는 표면에 근접한 부분의 얇은 p 형 탄화규소 반도체층 (11a) 이 n 형으로 반전되어 n+ 형 소오스 영역과 n- 형 탄화규소 반도체층(2) 사이의 부분이 전기적으로 전도되게 하여 소오스와 드레인(소오스 전극층 (15) 과 드레인 전극층 (16) 사이에 전류가 흐르게 된다.
반전형채널의 형성에서, 예를 들어 제 15 도에 도시되어 있듯이, 게이트 전극층 (13) 이 n+ 형 소오스영역 (6) 및 n- 형 탄화규소층 (2) 에 연장하도록 형성되어서 n+ 형 소오스영역(6) 이 반전형 채널에 의해 n- 형 탄화규소 반도체에 만족스럽게 접속되어 있다.
얇은 p 형 탄화규소의 수정형은 p 형 탄화규소 반도체 (3) 의 수정형 (예를 들어 6H-SiC)와 같다.
또한, 상기 실시예에서 n 채널 수직 MOSFET 의 응용이 설명되었다.
제 1 도에서 p 형과 n 형이 대치 즉, p 채널 수직 MOSFET 는 같은 효과를 제공 한다.
수정과 변경이 본 발명의 요지에서 벗어나지 않으면 청구범위내에서 가능하다.
Claims (15)
- 순서대로 적층된 제 1 전도형 저저항 반도체층 제 1 전도형 고저항 반도체층 및 제 2 전도형 제 1 반도체층을 포함하고 탄화규소의 단결정으로 형성된 반도체기판과; 제 1 반도체의 표면층의 소정의 영역에 제공된 제 1 전도형 반도체 영역과; 반도체영역과 제 1 반도체층을 통해 고저항 반도체층으로 연장한 트랜치와; 반도체영역이 표면, 제 1 반도체층 및 트랜치의 측면이 고저항 반도체층에 제공되고 탄화규소의 얇은층을 포함하는 제 2 반도체층과; 트랜치의 제 2 반도체의 표면에 형성된 게이트 절연층과; 트랜치내의 게이트 절연층의 표면에 제공된 게이트 전극과; 층의 표면에 임으로 제공된 제 1 전극층과; 저저항 반도체층의 표면에 제공된 제 2 전극층을 구비한 탄화규소 반도체장치.
- 제 1 항에 있어서, 제 2 반도체층은 제 1 반도체형과 같은 수정형을 갖는 탄화규소 반도체장치.
- 제 2 항에 있어서, 반도체기판과 제 2 반도체층이 육방정계에 탄화규소로 형성된 탄화규소 반도체 장치.
- 제 2 항에 있어서, 반도체영역이 제공된 반도체기판의 표면은 면방위가인 카본면을 지닌 탄화규소 반도체장치.
- 제 1 항에 있어서, 제 2 반도체층은 제 2 전도층을 지니고, 이의 농도는 제 1 반도체층이 불순물 농도 보다 낮은 탄화규소 반도체장치.
- 제 1 항에 있어서, 제 1 도 반도체층은 제 1 전도형을 지닌 반도체장치.
- 제 6 항에 있어서, 제 2 반도체층이 불순물의 농도는 저저항 반도체층 및 반도체 영역의 불순물 농도 보다 적은 탄화규소 반도체장치.
- 순서대로 제 1 전도형 저저항 반도체층, 제 1 전도형 고저항 반도체층 및 제 2 전도형 제 1 반도체층을 적층하여 단결정 탄화규소의 반도체기판을 형성하여 제 1 반도체층의 표면부분이 소정의 영역에 제 1 전도형 반도체 영역을 형성 하는 제 1 단계와; 반도체 영역 및 제 1 반도체층을 통해 고정항 반도체층에 트랜치를 형성하는 제 2 단계와; 단결정 탄화규소로 형성된 제 2 반도체층을 트랜지의 내벽의 측면에 형성하는 제 3 단계와; 게이트 산화층을 트랜치의 제 2 반도체층의 표면에 형성하는 제 4 단계와; 트랜치의 게이트 산화막의 표면에 게이트 전극을 형성하는 제 5 단계와; 반도체영역의 표면 및 제 1 반도체층의 표면에 임으로 제 1 전극을 형성하고 제 2 전극을 저저항 반도체층에 형성하는 제 6 단계를 구비하는 탄화규소 반도체장치를 생성하는 공정.
- 제 8 항에 있어서, 반도체기판을 구성하는 탄화규소는 육방정계이고 반도체 기판의 표면은 면방위가 실질적으로인 카본면을 지닌 탄화규소 반도체 장치를 생성하는 공정.
- 제 8 항에 있어서, 제 3 단계에서 제 2 반도체 좋은 제 1 반도체층의 표면과 반도체 영역에 형성되어 있고, 트랜치의 측면 및 저부 및 이후 제 1 반도체층과 반도체영역 상의 제 2 반도체층 및 트랜치의 저부가 트랜치의 측면상의 제 2 반도체층 보다 열적으로 더 깊이 산화되어서 제 2 반도체층을 트랜치의 측면에만 남기는 탄화규소 반도체 장치를 생성하는 공정.
- 제 8 항에 있어서, 제 3 단계에서 제 2 반도체층은 에피택셜 성장에 의해 형성되는 탄화규소 반도체장치를 생성하는 공정.
- 제 8 항에 있어서, 제 1 단계에서 반도체 영역은 애피택셜 성장에 의해 형성되는 탄화규소 반도체장치를 생성하는 공정.
- 제 8 항에 있어서, 제 2 단계는 드라이 에칭에 의한 트랜치 형성 이 트랜치의 내벽에의 산화층 형성 및 제거에 관련하고, 측면상의 산화층의 두께는 저부상의 산화층의 두께보다 작은 탄화규소 반도체장치를 생성하는 공정.
- 제 9 항에 있어서, 제 3 단계에서, 제 2 반도체층은 트랜치의 내벽상에 이등방성 에피택셜 성장에 의해 트랜치의 내벽에 형성되어 측면상의 제 2 반도체층의 두께가 저부착의 제 2 반도체층의 두께보다 큰 탄화규소 반도체장치를 생성하는 공정.
- 제 14 항에 있어서, 제 4 단계에서, 게이트 산화층은 이등방성 열산화에 의해 트랜치의 내벽에 형성되어 측면상의 게이트 산화층의 두께는 저면의 게이트 산화층의 두께보다 작은 탄화규소 반도체 장치를 생성하는 공정.
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