JP4965756B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4965756B2 JP4965756B2 JP2000111039A JP2000111039A JP4965756B2 JP 4965756 B2 JP4965756 B2 JP 4965756B2 JP 2000111039 A JP2000111039 A JP 2000111039A JP 2000111039 A JP2000111039 A JP 2000111039A JP 4965756 B2 JP4965756 B2 JP 4965756B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- semiconductor
- layer
- electrode
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 142
- 239000012535 impurity Substances 0.000 claims description 26
- 125000005842 heteroatom Chemical group 0.000 claims description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 4
- 229910021426 porous silicon Inorganic materials 0.000 claims description 4
- 239000007787 solid Substances 0.000 claims description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 3
- 229910052739 hydrogen Inorganic materials 0.000 claims description 3
- 239000001257 hydrogen Substances 0.000 claims description 3
- 230000008569 process Effects 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 description 12
- 230000005684 electric field Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 125000004429 atom Chemical group 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
- H01L29/1608—Silicon carbide
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関するもので、特に、高耐圧を要求されるパワーＭＯＳ ＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に関する。
【０００２】
【従来の技術】
近年、電気自動車（ＥＶ）のインバータなどに用いられるパワーＭＯＳ ＦＥＴは、市場からさらなる小型化、省エネルギー化、低価格化などが求められている。
【０００３】
このような要求が強いパワーＭＯＳ ＦＥＴの分野において、素子耐圧とオン抵抗とのトレードオフを改善するものとして、たとえば図３に示すような構造を有するＭＯＳ ＦＥＴが知られている。これは、Ｎドレイン層１０１中に多段のＰ埋め込みエピタキシャル層１０２を形成することによって、Ｎドレイン層１０１の抵抗を下げつつ、Ｎドレイン層１０１の内部のＰ／Ｎ拡散層を逆バイアス時に完全に空乏化させようとするものである（ＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄ）原理）。
【０００４】
その他にも、Ｎドレイン層中にＰピラー／Ｎストライプと称する拡散層を形成するなど、類似した構造が提案されている。
【０００５】
【表１】
【０００６】
しかしながら、上記した構造のＭＯＳ ＦＥＴなどの場合、Ｎドレイン層中における不純物プロファイルの制御が困難であるという問題があった。
【０００７】
すなわち、ＲＥＳＵＲＦ原理を実現するには、Ｎドレイン層中のＰ型／Ｎ型の活性化不純物の総和が〜Ｎｉに近いこと、および、逆バイアス時にすべての領域で完全に空乏化し、すべての領域で電界強度がＥ＜Ｅｃｒｉｔであること、が要求される。
【０００８】
【発明が解決しようとする課題】
上記したように、従来においては、高耐圧化と低オン抵抗化との両立が試みられているものの、ＲＥＳＵＲＦ原理の実現にはＮドレイン層中の不純物プロファイルの制御が困難であるという問題があった。
【０００９】
そこで、この発明は、ヘテロな構造により、Ｎドレイン層中の不純物プロファイルを制御することなしにＲＥＳＵＲＦ原理を実現でき、高耐圧化と低オン抵抗化との両立が容易に可能な半導体装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】
本願発明の一態様によれば、第１導電型の第１の半導体層と、前記第１の半導体層上に形成され、前記第１の半導体層よりも不純物濃度が低い第１導電型の第２の半導体層と、前記第１の半導体層とは反対側の前記第２の半導体層の表面内に形成された第２導電型の第３の半導体層と、前記第３の半導体層の表面内に形成された第１導電型の第４の半導体層と、前記第２および第４の半導体層間に位置する前記第３の半導体層の表面にゲート絶縁膜を介して対向するゲート電極と、前記第４の半導体層に電気的に接続された第１の電極と、前記第１の電極との間に前記第２の半導体層を挟むように形成され、前記第１の半導体層に電気的に接続された第２の電極と、前記第２および第３の半導体層間のｐｎ接合と前記第２の電極との間に挟まれた位置で前記ｐｎ接合と接しないように、前記第２の半導体層内に配設された、前記第２の半導体層よりも誘電率が低い複数のヘテロ領域とを具備し、前記へテロ領域は空洞部を有することを特徴とする半導体装置が提供される。
【００１１】
本願発明の一態様によれば、第１導電型の第１の半導体層と、前記第１の半導体層上に形成され、前記第１の半導体層よりも不純物濃度が低い第１導電型の第２の半導体層と、前記第１の半導体層とは反対側の前記第２の半導体層の表面内に形成された第２導電型の第３の半導体層と、前記第３の半導体層の表面内に形成された第１導電型の第４の半導体層と、前記第２および第４の半導体層間に位置する前記第３の半導体層の表面にゲート絶縁膜を介して対向するゲート電極と、前記第４の半導体層に電気的に接続された第１の電極と、前記第１の電極との間に前記第２の半導体層を挟むように形成され、前記第１の半導体層に電気的に接続された第２の電極と、前記第２および第３の半導体層間のｐｎ接合と前記第２の電極との間に挟まれた位置で前記ｐｎ接合と接しないように、前記第２の半導体層内に配設された、前記第２の半導体層よりも誘電率が低い複数のヘテロ領域とを具備し、前記へテロ領域は多孔質シリコン層を有する固体誘電体層を備えることを特徴とする半導体装置が提供される。
【００１２】
本願発明の一態様によれば、第１導電型の第１の半導体層と、前記第１の半導体層上に形成され、前記第１の半導体層よりも不純物濃度が低い第１導電型の第２の半導体層と、前記第１の半導体層とは反対側の前記第２の半導体層の表面内に形成された第２導電型の第３の半導体層と、前記第３の半導体層の表面内に形成された第１導電型の第４の半導体層と、前記第２および第４の半導体層間に位置する前記第３の半導体層の表面にゲート絶縁膜を介して対向するゲート電極と、前記第４の半導体層に電気的に接続された第１の電極と、前記第１の電極との間に前記第２の半導体層を挟むように形成され、前記第１の半導体層に電気的に接続された第２電極と、前記第２および第３の半導体層間のｐｎ接合と前記第２の電極との間に挟まれた位置で前記ｐｎ接合と接しないように、前記第２の半導体層内に配設された、前記第２の半導体層よりも誘電率が低い複数のヘテロ領域とを具備し、前記へテロ領域は負の固定電荷を有する固体誘電体層を備えることを特徴とする半導体装置が提供される。
【００１４】
上記の構成によって、不純物プロファイルを制御することなく、第２の半導体層の平均濃度を〜Ｎｉに制御できるようになる。これにより、逆バイアス時における第２の半導体層の内部電界を、実効的に第２の半導体層がアバランシェを起こさない程度に低下させることが可能となるものである。
【００１５】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００１６】
（第１の実施形態）
図１は、この発明の第１の実施形態にかかるパワーＭＯＳ ＦＥＴの概略構成を示すものである。
【００１７】
すなわち、図１に示すパワーＭＯＳ ＦＥＴは、ｎ+ 型のシリコン基板（第１導電型の第１の半導体領域）１１上にドレイン（または、コレクタ）領域となるｎ- 型のエピタキシャル層（第１導電型の第２の半導体領域）１２が形成され、このエピタキシャル層１２の表面領域に、ｐベース領域となるｐ型不純物領域（第２導電型の第３の半導体領域）１３，１３とｎ+ ソース領域となるｎ+ 型不純物領域（第１導電型の第４の半導体領域）１４，１４とが選択的に形成された構造になっており、上記エピタキシャル層１２は複数の空洞部１２ａが取り混ぜて設けられたヘテロな構造（ヘテロなＮバッファ構造）とされている。
【００１８】
そして、上記ｐ型不純物領域１３，１３間に対応する、上記エピタキシャル層１２の表面（チャネル）上には、ゲート酸化膜（ゲート絶縁膜）１５を介して、ポリシリコンなどからなるゲート電極１６が設けられている。
【００１９】
また、上記ｎ+ 型不純物領域１４，１４間に対応する、上記ｐ型不純物領域１３の表面上にはソース電極１７がそれぞれ形成され、さらに、上記シリコン基板１１の裏面側がドレイン電極となっている。
【００２０】
上記エピタキシャル層１２は、複数の空洞部１２ａを有するヘテロなＮバッファ構造が形成されてなる構成とされている。
【００２１】
この場合、上記空洞部１２ａは、たとえば、上記エピタキシャル層１２を形成するためのシリコン（Ｓｉ）を成長させる過程において、適宜、サブミクロン単位のトレンチを形成した後、水素アニールによって表面原子のマイグレーションを促して、上記トレンチの上部を閉口させることにより形成することができる。そして、この工程を繰り返すことにより、上記のような内部に複数の空洞部１２ａが作り込まれてなるエピタキシャル層１２が得られる。
【００２２】
ここで、５００Ｖ系耐圧を有するパワーＭＯＳ ＦＥＴを例に、そのエピタキシャル層の形成方法について、より具体的に説明する。
【００２３】
たとえば、枚葉式のエピタキシャル成長装置を用いて、まず、ｎ+ 型のシリコン基板１１上に、約１０００℃の温度により、ｎ型不純物の濃度が１×１０１５／ｃｍ３ 程度とされたＳｉ膜を１０μｍ程度の厚さで成長させて、第１層目のエピ層（第１のエピタキシャル層）を形成する。
【００２４】
次いで、この第１層目のエピ層の表面上に、ＣＶＤ酸化膜を約５０００オングストロームの厚さで形成する。
【００２５】
次いで、このＣＶＤ膜をドライエッチングによりパターニングして、たとえば、１ｍｍ角程度の大きさの開口パターンを形成する。この場合、開口面積比が３０％以下となるように、複数の開口パターンが形成される。
【００２６】
次いで、複数の開口パターンが形成されたＣＶＤ膜をマスクに、ＲＩＥなどを行って、上記第１のエピ層の表面領域に、約０．６μｍ角で、深さが１μｍ程度のトレンチをそれぞれ形成する。
【００２７】
次いで、ＣＶＤ膜を除去した後、上記エピタキシャル成長装置を用いて、８００℃以上の温度により水素還元処理を行って、上記第１のエピ層の表面にできる自然酸化膜を除去する。その際、表面原子のマイグレーション効果により、各トレンチの上部（開口部）が閉口させられて、複数の空洞部が形成される。
【００２８】
引き続き、上記エピタキシャル成長装置を用いて、約１０００℃の温度により、ｎ型不純物の濃度が１×１０１５／ｃｍ３ 程度とされたＳｉ膜を１０μｍ程度の厚さで成長させて、上記第１のエピ層上に、第２層目のエピ層（第２のエピタキシャル層）を形成する。
【００２９】
そして、この第２のエピ層に対して、上述の各工程が繰り返された後、さらに、第３層目のエピ層の形成が、第１層目，第２層目のエピ層の形成と同様にして行われることにより、５００Ｖ系耐圧を有するパワーＭＯＳ ＦＥＴのエピタキシャル層として、図１とは異なる、複数の空洞部が２段構えで作り込まれてなるエピタキシャル層が得られる。
【００３０】
なお、空洞部１２ａの大きさ、個数、および、位置などは、必要とする素子の特性（素子耐圧やオン抵抗）に応じて決定されることになる。
【００３１】
このような空洞部１２ａを有するエピタキシャル層１２の濃度は平均的なエピタキシャル層の濃度の１０倍程度、あるいはそれ以上まで上げることができる。空洞部１２ａの誘電率はＳｉの１２分の１であるため、絶縁破壊はＥｃｒｉｔの１００倍以上が期待できる。
【００３２】
マクロに見た、ヘテロなＮバッファ構造のエピタキシャル層１２におけるＩ層は、抵抗を下げつつ、破壊電界強度を上昇させることが可能である。別な言い方をすると、ＳｉＣなどのＥｃｒｉｔがＳｉの１０倍の新材料に匹敵する。
【００３３】
この場合の構造は、後掲する表２に示すように定義される。
【００３４】
【表２】
【００３５】
このように、空洞部１２ａをバルクに形成することで、不純物プロファイルを制御することなく、エピタキシャル層１２の平均濃度を〜Ｎｉに制御できるようになる。これにより、逆バイアス時におけるバルクの内部電界を、実効的にＳｉ自体がアバランシェを起こさない程度にまで低下させることが可能となる。
【００３６】
したがって、複雑な不純物プロファイルの制御を必要とすることなしに、ＲＥＳＵＲＦ原理を実現でき、高耐圧化と低オン抵抗化とを容易に両立できるようになる。
【００３７】
（第２の実施形態）
図２は、この発明の第２の実施形態にかかるパワーＭＯＳ ＦＥＴの概略構成を示すものである。なお、ここでは、空洞部に代えて、エピタキシャル層中に複数の誘電体層を取り混ぜて設けた場合の例である。
【００３８】
すなわち、この場合のエピタキシャル層１２’は、たとえば、負の固定電荷（−）をもつ、複数の誘電体層１２ｂがバルクに形成されたヘテロなＮバッファ構造とされている。
【００３９】
このように、エピタキシャル層１２’中に誘電体層１２ｂを形成することによっても、エピタキシャル層１２’の平均濃度を〜Ｎｉに制御できるようになる。その結果、上述した第１の実施形態の場合とほぼ同様な効果が得られる。
【００４０】
なお、空洞部や誘電体層をバルクに形成する場合に限らず、たとえば、エピタキシャル層中に複数の多孔質シリコン層（図示していない）を設け、これによりヘテロなＮバッファ構造を実現することによっても、上述した第１，第２の実施形態の場合と同様な効果が期待できる。
【００４１】
上記したように、不純物プロファイルを制御することなく、エピタキシャル層の平均濃度を〜Ｎｉに制御できるようにしている。
【００４２】
すなわち、空洞部や多孔質シリコン層または誘電体層をバルクに形成してなるヘテロなＮバッファ構造を実現するようにしている。これにより、逆バイアス時におけるバルクの内部電界を、実効的にＳｉ自体がアバランシェを起こさない程度に低下させることが可能となる。したがって、複雑な不純物プロファイルの制御を必要とすることなしに、ＲＥＳＵＲＦ原理を実現でき、高耐圧化と低オン抵抗化とを容易に両立できるようになるものである。
【００４３】
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【００４４】
【発明の効果】
以上、詳述したようにこの発明によれば、ヘテロな構造により、Ｎドレイン層中の不純物プロファイルを制御することなしにＲＥＳＵＲＦ原理を実現でき、高耐圧化と低オン抵抗化との両立が容易に可能な半導体装置を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態にかかるパワーＭＯＳ ＦＥＴの概略構成を示す断面図。
【図２】この発明の第２の実施形態にかかるパワーＭＯＳ ＦＥＴの概略構成を示す断面図。
【図３】従来技術とその問題点を説明するために示す、パワーＭＯＳ ＦＥＴの概略断面図。
【符号の説明】
１１…ｎ+ 型のシリコン基板
１２，１２’…ｎ- 型のエピタキシャル層
１２ａ…空洞部
１２ｂ…誘電体層
１３…ｐ型不純物領域
１４…ｎ+ 型不純物領域
１５…ゲート酸化膜
１６…ゲート電極
１７…ソース電極
【発明の属する技術分野】
この発明は、半導体装置に関するもので、特に、高耐圧を要求されるパワーＭＯＳ ＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に関する。
【０００２】
【従来の技術】
近年、電気自動車（ＥＶ）のインバータなどに用いられるパワーＭＯＳ ＦＥＴは、市場からさらなる小型化、省エネルギー化、低価格化などが求められている。
【０００３】
このような要求が強いパワーＭＯＳ ＦＥＴの分野において、素子耐圧とオン抵抗とのトレードオフを改善するものとして、たとえば図３に示すような構造を有するＭＯＳ ＦＥＴが知られている。これは、Ｎドレイン層１０１中に多段のＰ埋め込みエピタキシャル層１０２を形成することによって、Ｎドレイン層１０１の抵抗を下げつつ、Ｎドレイン層１０１の内部のＰ／Ｎ拡散層を逆バイアス時に完全に空乏化させようとするものである（ＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄ）原理）。
【０００４】
その他にも、Ｎドレイン層中にＰピラー／Ｎストライプと称する拡散層を形成するなど、類似した構造が提案されている。
【０００５】
【表１】
しかしながら、上記した構造のＭＯＳ ＦＥＴなどの場合、Ｎドレイン層中における不純物プロファイルの制御が困難であるという問題があった。
【０００７】
すなわち、ＲＥＳＵＲＦ原理を実現するには、Ｎドレイン層中のＰ型／Ｎ型の活性化不純物の総和が〜Ｎｉに近いこと、および、逆バイアス時にすべての領域で完全に空乏化し、すべての領域で電界強度がＥ＜Ｅｃｒｉｔであること、が要求される。
【０００８】
【発明が解決しようとする課題】
上記したように、従来においては、高耐圧化と低オン抵抗化との両立が試みられているものの、ＲＥＳＵＲＦ原理の実現にはＮドレイン層中の不純物プロファイルの制御が困難であるという問題があった。
【０００９】
そこで、この発明は、ヘテロな構造により、Ｎドレイン層中の不純物プロファイルを制御することなしにＲＥＳＵＲＦ原理を実現でき、高耐圧化と低オン抵抗化との両立が容易に可能な半導体装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】
本願発明の一態様によれば、第１導電型の第１の半導体層と、前記第１の半導体層上に形成され、前記第１の半導体層よりも不純物濃度が低い第１導電型の第２の半導体層と、前記第１の半導体層とは反対側の前記第２の半導体層の表面内に形成された第２導電型の第３の半導体層と、前記第３の半導体層の表面内に形成された第１導電型の第４の半導体層と、前記第２および第４の半導体層間に位置する前記第３の半導体層の表面にゲート絶縁膜を介して対向するゲート電極と、前記第４の半導体層に電気的に接続された第１の電極と、前記第１の電極との間に前記第２の半導体層を挟むように形成され、前記第１の半導体層に電気的に接続された第２の電極と、前記第２および第３の半導体層間のｐｎ接合と前記第２の電極との間に挟まれた位置で前記ｐｎ接合と接しないように、前記第２の半導体層内に配設された、前記第２の半導体層よりも誘電率が低い複数のヘテロ領域とを具備し、前記へテロ領域は空洞部を有することを特徴とする半導体装置が提供される。
【００１１】
本願発明の一態様によれば、第１導電型の第１の半導体層と、前記第１の半導体層上に形成され、前記第１の半導体層よりも不純物濃度が低い第１導電型の第２の半導体層と、前記第１の半導体層とは反対側の前記第２の半導体層の表面内に形成された第２導電型の第３の半導体層と、前記第３の半導体層の表面内に形成された第１導電型の第４の半導体層と、前記第２および第４の半導体層間に位置する前記第３の半導体層の表面にゲート絶縁膜を介して対向するゲート電極と、前記第４の半導体層に電気的に接続された第１の電極と、前記第１の電極との間に前記第２の半導体層を挟むように形成され、前記第１の半導体層に電気的に接続された第２の電極と、前記第２および第３の半導体層間のｐｎ接合と前記第２の電極との間に挟まれた位置で前記ｐｎ接合と接しないように、前記第２の半導体層内に配設された、前記第２の半導体層よりも誘電率が低い複数のヘテロ領域とを具備し、前記へテロ領域は多孔質シリコン層を有する固体誘電体層を備えることを特徴とする半導体装置が提供される。
【００１２】
本願発明の一態様によれば、第１導電型の第１の半導体層と、前記第１の半導体層上に形成され、前記第１の半導体層よりも不純物濃度が低い第１導電型の第２の半導体層と、前記第１の半導体層とは反対側の前記第２の半導体層の表面内に形成された第２導電型の第３の半導体層と、前記第３の半導体層の表面内に形成された第１導電型の第４の半導体層と、前記第２および第４の半導体層間に位置する前記第３の半導体層の表面にゲート絶縁膜を介して対向するゲート電極と、前記第４の半導体層に電気的に接続された第１の電極と、前記第１の電極との間に前記第２の半導体層を挟むように形成され、前記第１の半導体層に電気的に接続された第２電極と、前記第２および第３の半導体層間のｐｎ接合と前記第２の電極との間に挟まれた位置で前記ｐｎ接合と接しないように、前記第２の半導体層内に配設された、前記第２の半導体層よりも誘電率が低い複数のヘテロ領域とを具備し、前記へテロ領域は負の固定電荷を有する固体誘電体層を備えることを特徴とする半導体装置が提供される。
【００１４】
上記の構成によって、不純物プロファイルを制御することなく、第２の半導体層の平均濃度を〜Ｎｉに制御できるようになる。これにより、逆バイアス時における第２の半導体層の内部電界を、実効的に第２の半導体層がアバランシェを起こさない程度に低下させることが可能となるものである。
【００１５】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００１６】
（第１の実施形態）
図１は、この発明の第１の実施形態にかかるパワーＭＯＳ ＦＥＴの概略構成を示すものである。
【００１７】
すなわち、図１に示すパワーＭＯＳ ＦＥＴは、ｎ+ 型のシリコン基板（第１導電型の第１の半導体領域）１１上にドレイン（または、コレクタ）領域となるｎ- 型のエピタキシャル層（第１導電型の第２の半導体領域）１２が形成され、このエピタキシャル層１２の表面領域に、ｐベース領域となるｐ型不純物領域（第２導電型の第３の半導体領域）１３，１３とｎ+ ソース領域となるｎ+ 型不純物領域（第１導電型の第４の半導体領域）１４，１４とが選択的に形成された構造になっており、上記エピタキシャル層１２は複数の空洞部１２ａが取り混ぜて設けられたヘテロな構造（ヘテロなＮバッファ構造）とされている。
【００１８】
そして、上記ｐ型不純物領域１３，１３間に対応する、上記エピタキシャル層１２の表面（チャネル）上には、ゲート酸化膜（ゲート絶縁膜）１５を介して、ポリシリコンなどからなるゲート電極１６が設けられている。
【００１９】
また、上記ｎ+ 型不純物領域１４，１４間に対応する、上記ｐ型不純物領域１３の表面上にはソース電極１７がそれぞれ形成され、さらに、上記シリコン基板１１の裏面側がドレイン電極となっている。
【００２０】
上記エピタキシャル層１２は、複数の空洞部１２ａを有するヘテロなＮバッファ構造が形成されてなる構成とされている。
【００２１】
この場合、上記空洞部１２ａは、たとえば、上記エピタキシャル層１２を形成するためのシリコン（Ｓｉ）を成長させる過程において、適宜、サブミクロン単位のトレンチを形成した後、水素アニールによって表面原子のマイグレーションを促して、上記トレンチの上部を閉口させることにより形成することができる。そして、この工程を繰り返すことにより、上記のような内部に複数の空洞部１２ａが作り込まれてなるエピタキシャル層１２が得られる。
【００２２】
ここで、５００Ｖ系耐圧を有するパワーＭＯＳ ＦＥＴを例に、そのエピタキシャル層の形成方法について、より具体的に説明する。
【００２３】
たとえば、枚葉式のエピタキシャル成長装置を用いて、まず、ｎ+ 型のシリコン基板１１上に、約１０００℃の温度により、ｎ型不純物の濃度が１×１０１５／ｃｍ３ 程度とされたＳｉ膜を１０μｍ程度の厚さで成長させて、第１層目のエピ層（第１のエピタキシャル層）を形成する。
【００２４】
次いで、この第１層目のエピ層の表面上に、ＣＶＤ酸化膜を約５０００オングストロームの厚さで形成する。
【００２５】
次いで、このＣＶＤ膜をドライエッチングによりパターニングして、たとえば、１ｍｍ角程度の大きさの開口パターンを形成する。この場合、開口面積比が３０％以下となるように、複数の開口パターンが形成される。
【００２６】
次いで、複数の開口パターンが形成されたＣＶＤ膜をマスクに、ＲＩＥなどを行って、上記第１のエピ層の表面領域に、約０．６μｍ角で、深さが１μｍ程度のトレンチをそれぞれ形成する。
【００２７】
次いで、ＣＶＤ膜を除去した後、上記エピタキシャル成長装置を用いて、８００℃以上の温度により水素還元処理を行って、上記第１のエピ層の表面にできる自然酸化膜を除去する。その際、表面原子のマイグレーション効果により、各トレンチの上部（開口部）が閉口させられて、複数の空洞部が形成される。
【００２８】
引き続き、上記エピタキシャル成長装置を用いて、約１０００℃の温度により、ｎ型不純物の濃度が１×１０１５／ｃｍ３ 程度とされたＳｉ膜を１０μｍ程度の厚さで成長させて、上記第１のエピ層上に、第２層目のエピ層（第２のエピタキシャル層）を形成する。
【００２９】
そして、この第２のエピ層に対して、上述の各工程が繰り返された後、さらに、第３層目のエピ層の形成が、第１層目，第２層目のエピ層の形成と同様にして行われることにより、５００Ｖ系耐圧を有するパワーＭＯＳ ＦＥＴのエピタキシャル層として、図１とは異なる、複数の空洞部が２段構えで作り込まれてなるエピタキシャル層が得られる。
【００３０】
なお、空洞部１２ａの大きさ、個数、および、位置などは、必要とする素子の特性（素子耐圧やオン抵抗）に応じて決定されることになる。
【００３１】
このような空洞部１２ａを有するエピタキシャル層１２の濃度は平均的なエピタキシャル層の濃度の１０倍程度、あるいはそれ以上まで上げることができる。空洞部１２ａの誘電率はＳｉの１２分の１であるため、絶縁破壊はＥｃｒｉｔの１００倍以上が期待できる。
【００３２】
マクロに見た、ヘテロなＮバッファ構造のエピタキシャル層１２におけるＩ層は、抵抗を下げつつ、破壊電界強度を上昇させることが可能である。別な言い方をすると、ＳｉＣなどのＥｃｒｉｔがＳｉの１０倍の新材料に匹敵する。
【００３３】
この場合の構造は、後掲する表２に示すように定義される。
【００３４】
【表２】
このように、空洞部１２ａをバルクに形成することで、不純物プロファイルを制御することなく、エピタキシャル層１２の平均濃度を〜Ｎｉに制御できるようになる。これにより、逆バイアス時におけるバルクの内部電界を、実効的にＳｉ自体がアバランシェを起こさない程度にまで低下させることが可能となる。
【００３６】
したがって、複雑な不純物プロファイルの制御を必要とすることなしに、ＲＥＳＵＲＦ原理を実現でき、高耐圧化と低オン抵抗化とを容易に両立できるようになる。
【００３７】
（第２の実施形態）
図２は、この発明の第２の実施形態にかかるパワーＭＯＳ ＦＥＴの概略構成を示すものである。なお、ここでは、空洞部に代えて、エピタキシャル層中に複数の誘電体層を取り混ぜて設けた場合の例である。
【００３８】
すなわち、この場合のエピタキシャル層１２’は、たとえば、負の固定電荷（−）をもつ、複数の誘電体層１２ｂがバルクに形成されたヘテロなＮバッファ構造とされている。
【００３９】
このように、エピタキシャル層１２’中に誘電体層１２ｂを形成することによっても、エピタキシャル層１２’の平均濃度を〜Ｎｉに制御できるようになる。その結果、上述した第１の実施形態の場合とほぼ同様な効果が得られる。
【００４０】
なお、空洞部や誘電体層をバルクに形成する場合に限らず、たとえば、エピタキシャル層中に複数の多孔質シリコン層（図示していない）を設け、これによりヘテロなＮバッファ構造を実現することによっても、上述した第１，第２の実施形態の場合と同様な効果が期待できる。
【００４１】
上記したように、不純物プロファイルを制御することなく、エピタキシャル層の平均濃度を〜Ｎｉに制御できるようにしている。
【００４２】
すなわち、空洞部や多孔質シリコン層または誘電体層をバルクに形成してなるヘテロなＮバッファ構造を実現するようにしている。これにより、逆バイアス時におけるバルクの内部電界を、実効的にＳｉ自体がアバランシェを起こさない程度に低下させることが可能となる。したがって、複雑な不純物プロファイルの制御を必要とすることなしに、ＲＥＳＵＲＦ原理を実現でき、高耐圧化と低オン抵抗化とを容易に両立できるようになるものである。
【００４３】
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【００４４】
【発明の効果】
以上、詳述したようにこの発明によれば、ヘテロな構造により、Ｎドレイン層中の不純物プロファイルを制御することなしにＲＥＳＵＲＦ原理を実現でき、高耐圧化と低オン抵抗化との両立が容易に可能な半導体装置を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態にかかるパワーＭＯＳ ＦＥＴの概略構成を示す断面図。
【図２】この発明の第２の実施形態にかかるパワーＭＯＳ ＦＥＴの概略構成を示す断面図。
【図３】従来技術とその問題点を説明するために示す、パワーＭＯＳ ＦＥＴの概略断面図。
【符号の説明】
１１…ｎ+ 型のシリコン基板
１２，１２’…ｎ- 型のエピタキシャル層
１２ａ…空洞部
１２ｂ…誘電体層
１３…ｐ型不純物領域
１４…ｎ+ 型不純物領域
１５…ゲート酸化膜
１６…ゲート電極
１７…ソース電極
Claims (10)
- 第１導電型の第１の半導体層と、
前記第１の半導体層上に形成され、前記第１の半導体層よりも不純物濃度が低い第１導電型の第２の半導体層と、
前記第１の半導体層とは反対側の前記第２の半導体層の表面内に形成された第２導電型の第３の半導体層と、
前記第３の半導体層の表面内に形成された第１導電型の第４の半導体層と、
前記第２および第４の半導体層間に位置する前記第３の半導体層の表面にゲート絶縁膜を介して対向するゲート電極と、
前記第４の半導体層に電気的に接続された第１の電極と、
前記第１の電極との間に前記第２の半導体層を挟むように形成され、前記第１の半導体層に電気的に接続された第２の電極と、
前記第２および第３の半導体層間のｐｎ接合と前記第２の電極との間に挟まれた位置で前記ｐｎ接合と接しないように、前記第２の半導体層内に配設された、前記第２の半導体層よりも誘電率が低い複数のヘテロ領域と
を具備し、
前記へテロ領域は空洞部を有することを特徴とする半導体装置。 - 前記空洞部は、
前記第２の半導体層を成長させる過程において前記第２の半導体層に形成されたトレンチと、
水素アニールによって前記トレンチの上部を閉鎖するように形成された閉鎖部と
を具備することを特徴とする請求項１に記載の半導体装置。 - 第１導電型の第１の半導体層と、
前記第１の半導体層上に形成され、前記第１の半導体層よりも不純物濃度が低い第１導電型の第２の半導体層と、
前記第１の半導体層とは反対側の前記第２の半導体層の表面内に形成された第２導電型の第３の半導体層と、
前記第３の半導体層の表面内に形成された第１導電型の第４の半導体層と、
前記第２および第４の半導体層間に位置する前記第３の半導体層の表面にゲート絶縁膜を介して対向するゲート電極と、
前記第４の半導体層に電気的に接続された第１の電極と、
前記第１の電極との間に前記第２の半導体層を挟むように形成され、前記第１の半導体層に電気的に接続された第２の電極と、
前記第２および第３の半導体層間のｐｎ接合と前記第２の電極との間に挟まれた位置で前記ｐｎ接合と接しないように、前記第２の半導体層内に配設された、前記第２の半導体層よりも誘電率が低い複数のヘテロ領域と
を具備し、
前記へテロ領域は多孔質シリコン層を有する固体誘電体層を備えることを特徴とする半導体装置。 - 第１導電型の第１の半導体層と、
前記第１の半導体層上に形成され、前記第１の半導体層よりも不純物濃度が低い第１導電型の第２の半導体層と、
前記第１の半導体層とは反対側の前記第２の半導体層の表面内に形成された第２導電型の第３の半導体層と、
前記第３の半導体層の表面内に形成された第１導電型の第４の半導体層と、
前記第２および第４の半導体層間に位置する前記第３の半導体層の表面にゲート絶縁膜を介して対向するゲート電極と、
前記第４の半導体層に電気的に接続された第１の電極と、
前記第１の電極との間に前記第２の半導体層を挟むように形成され、前記第１の半導体層に電気的に接続された第２電極と、
前記第２および第３の半導体層間のｐｎ接合と前記第２の電極との間に挟まれた位置で前記ｐｎ接合と接しないように、前記第２の半導体層内に配設された、前記第２の半導体層よりも誘電率が低い複数のヘテロ領域と
を具備し、
前記へテロ領域は負の固定電荷を有する固体誘電体層を備えることを特徴とする半導体装置。 - 前記第４の半導体層は、前記第２の半導体層よりも不純物濃度が高いことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
- 前記第１の半導体層はシリコン基板、前記第２の半導体層は前記シリコン基板上に形成されたシリコンエピタキシャル層であることを特徴する請求項１乃至４のいずれかに記載の半導体装置。
- 前記第１の電極は前記第３の半導体層にも電気的に接続されていることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
- 前記半導体装置はＦＥＴを構成し、前記第１乃至第４の半導体層は、夫々ドレインコンタクト層、ドレイン層、チャネル領域を有するベース層、ソース層であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
- 各ヘテロ領域は、前記第１および第２の電極を接続する第１の方向、並びに前記第１の方向と直交する第２および第３の方向の夫々において、０．１〜１００μｍの範囲内の長さを有することを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
- 前記ヘテロ領域は、前記第１および第２の半導体層の界面に接しないように配設されることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000111039A JP4965756B2 (ja) | 2000-04-12 | 2000-04-12 | 半導体装置 |
| US09/832,208 US6476429B2 (en) | 2000-04-12 | 2001-04-11 | Semiconductor device with breakdown voltage improved by hetero region |
| TW090108654A TW492058B (en) | 2000-04-12 | 2001-04-11 | Semiconductor device and its manufacturing method |
| EP01109330A EP1146566A3 (en) | 2000-04-12 | 2001-04-12 | Semiconductor device having regions having a higher dielectric constant and manufacturing method thereof |
| KR10-2001-0019561A KR100398756B1 (ko) | 2000-04-12 | 2001-04-12 | 반도체장치 및 그 제조방법 |
| CNB011165421A CN1177373C (zh) | 2000-04-12 | 2001-04-12 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000111039A JP4965756B2 (ja) | 2000-04-12 | 2000-04-12 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001298189A JP2001298189A (ja) | 2001-10-26 |
| JP2001298189A5 JP2001298189A5 (ja) | 2007-05-31 |
| JP4965756B2 true JP4965756B2 (ja) | 2012-07-04 |
Family
ID=18623452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000111039A Expired - Fee Related JP4965756B2 (ja) | 2000-04-12 | 2000-04-12 | 半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6476429B2 (ja) |
| EP (1) | EP1146566A3 (ja) |
| JP (1) | JP4965756B2 (ja) |
| KR (1) | KR100398756B1 (ja) |
| CN (1) | CN1177373C (ja) |
| TW (1) | TW492058B (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003007976A (ja) * | 2001-06-25 | 2003-01-10 | Mitsubishi Electric Corp | 半導体装置及びモジュール装置 |
| US6686244B2 (en) | 2002-03-21 | 2004-02-03 | General Semiconductor, Inc. | Power semiconductor device having a voltage sustaining region that includes doped columns formed with a single ion implantation step |
| JP4209260B2 (ja) | 2003-06-04 | 2009-01-14 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP4813762B2 (ja) | 2003-12-25 | 2011-11-09 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP2005322723A (ja) | 2004-05-07 | 2005-11-17 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| EP1696490A1 (en) * | 2005-02-25 | 2006-08-30 | STMicroelectronics S.r.l. | Charge compensation semiconductor device and relative manufacturing process |
| JP4488984B2 (ja) * | 2005-08-25 | 2010-06-23 | 株式会社東芝 | ショットキーバリアダイオード |
| US7994573B2 (en) | 2007-12-14 | 2011-08-09 | Fairchild Semiconductor Corporation | Structure and method for forming power devices with carbon-containing region |
| US20110101452A1 (en) * | 2008-05-28 | 2011-05-05 | Nxp B.V. | Trench gate semiconductor device and method of manufacturing thereof |
| CN102456692A (zh) * | 2011-11-29 | 2012-05-16 | 上海华力微电子有限公司 | 异质结1t-dram单元结构及其制备方法 |
| JP2013175655A (ja) | 2012-02-27 | 2013-09-05 | Toshiba Corp | 電力用半導体装置及びその製造方法 |
| KR101514537B1 (ko) * | 2013-08-09 | 2015-04-22 | 삼성전기주식회사 | 전력 반도체 소자 및 그 제조 방법 |
| JP2017168720A (ja) * | 2016-03-17 | 2017-09-21 | 富士電機株式会社 | 炭化珪素半導体装置の製造方法 |
| JP6703666B2 (ja) * | 2016-08-31 | 2020-06-03 | 国立研究開発法人産業技術総合研究所 | 炭化珪素基体の製造方法 |
| US10720494B2 (en) * | 2018-01-22 | 2020-07-21 | Globalfoundries Inc. | Field-effect transistors with airgaps |
| CN109494246B (zh) * | 2018-10-12 | 2021-11-02 | 龙腾半导体有限公司 | 超结mosfet结构及其制造方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1019720B (zh) * | 1991-03-19 | 1992-12-30 | 电子科技大学 | 半导体功率器件 |
| DE4309764C2 (de) * | 1993-03-25 | 1997-01-30 | Siemens Ag | Leistungs-MOSFET |
| JPH06334503A (ja) * | 1993-05-24 | 1994-12-02 | Nippondenso Co Ltd | 縦型ｍｉｓトランジスタ |
| JPH07231088A (ja) * | 1994-02-18 | 1995-08-29 | Nissan Motor Co Ltd | Ｍｉｓ形電界効果トランジスタ |
| JP3392665B2 (ja) | 1995-11-06 | 2003-03-31 | 株式会社東芝 | 半導体装置 |
| US6037632A (en) * | 1995-11-06 | 2000-03-14 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP4047384B2 (ja) * | 1996-02-05 | 2008-02-13 | シーメンス アクチエンゲゼルシヤフト | 電界効果により制御可能の半導体デバイス |
| JPH09270513A (ja) * | 1996-03-29 | 1997-10-14 | Toyota Central Res & Dev Lab Inc | 絶縁ゲート型半導体装置およびその製造方法 |
| JPH10284718A (ja) * | 1997-04-08 | 1998-10-23 | Fuji Electric Co Ltd | 絶縁ゲート型サイリスタ |
| DE19808348C1 (de) * | 1998-02-27 | 1999-06-24 | Siemens Ag | Durch Feldeffekt steuerbares Halbleiterbauelement |
| SE512259C2 (sv) * | 1998-03-23 | 2000-02-21 | Abb Research Ltd | Halvledaranordning bestående av dopad kiselkarbid vilken innefattar en pn-övergång som uppvisar åtminstone en ihålig defekt och förfarande för dess framställning |
| JP3762136B2 (ja) * | 1998-04-24 | 2006-04-05 | 株式会社東芝 | 半導体装置 |
| JP3988262B2 (ja) * | 1998-07-24 | 2007-10-10 | 富士電機デバイステクノロジー株式会社 | 縦型超接合半導体素子およびその製造方法 |
| EP1131852B1 (de) * | 1998-11-18 | 2008-02-13 | Infineon Tehnologies AG | Halbleiterbauelement mit dielektrischen oder halbisolierenden abschirmstrukturen |
| JP4074051B2 (ja) * | 1999-08-31 | 2008-04-09 | 株式会社東芝 | 半導体基板およびその製造方法 |
-
2000
- 2000-04-12 JP JP2000111039A patent/JP4965756B2/ja not_active Expired - Fee Related
-
2001
- 2001-04-11 TW TW090108654A patent/TW492058B/zh not_active IP Right Cessation
- 2001-04-11 US US09/832,208 patent/US6476429B2/en not_active Expired - Fee Related
- 2001-04-12 EP EP01109330A patent/EP1146566A3/en not_active Withdrawn
- 2001-04-12 KR KR10-2001-0019561A patent/KR100398756B1/ko not_active IP Right Cessation
- 2001-04-12 CN CNB011165421A patent/CN1177373C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1177373C (zh) | 2004-11-24 |
| KR20010098551A (ko) | 2001-11-08 |
| US6476429B2 (en) | 2002-11-05 |
| JP2001298189A (ja) | 2001-10-26 |
| US20020008258A1 (en) | 2002-01-24 |
| TW492058B (en) | 2002-06-21 |
| EP1146566A3 (en) | 2008-04-09 |
| CN1317833A (zh) | 2001-10-17 |
| EP1146566A2 (en) | 2001-10-17 |
| KR100398756B1 (ko) | 2003-09-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9142663B2 (en) | Silicon carbide devices having smooth channels | |
| JP3620513B2 (ja) | 炭化珪素半導体装置 | |
| US7118970B2 (en) | Methods of fabricating silicon carbide devices with hybrid well regions | |
| JP5586887B2 (ja) | 半導体装置及びその製造方法 | |
| JP4965756B2 (ja) | 半導体装置 | |
| JP3573149B2 (ja) | 炭化珪素半導体装置 | |
| JP4990458B2 (ja) | 自己整合されたシリコンカーバイトｌｍｏｓｆｅｔ | |
| JP4159651B2 (ja) | 低減された電界を備えた絶縁ゲートバイポーラトランジスタ | |
| US11881512B2 (en) | Method of manufacturing semiconductor device with silicon carbide body | |
| JP2000516396A (ja) | 線形な電流・電圧特性を備えた半導体部品 | |
| JP2005520319A (ja) | 対称的トレンチ金属酸化膜半導体電界効果トランジスタ素子及びその製造方法 | |
| US7829898B2 (en) | Power semiconductor device having raised channel and manufacturing method thereof | |
| JP2004221370A (ja) | 半導体装置 | |
| JP3496509B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| CN114744027B (zh) | 碳化硅ldmosfet器件制造方法及碳化硅ldmosfet器件 | |
| JP3893734B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| JP2023154314A (ja) | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 | |
| JP3541832B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP2023554134A (ja) | 炭化珪素パワーデバイスおよびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070411 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070411 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110304 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110315 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110513 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111115 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120111 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120306 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120330 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150406 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |