JP2001298189A - 半導体装置およびその製造方法 - Google Patents
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Abstract
純物プロファイルを制御することなく、RESURF原
理を実現できるようにすることを最も主要な特徴する。 【解決手段】たとえば、Siをエピタキシャル成長させ
る過程において、適宜、サブミクロン単位のトレンチを
形成する。その後、トレンチの上部を、水素アニールに
よって表面原子のマイグレーションを促して閉口させる
ことにより、空洞部12aを形成する。そして、この工
程を繰り返すことにより、エピタキシャル層12中に複
数の空洞部12aを作り込んで、ヘテロなNバッファ構
造を実現する構成となっている。
Description
びその製造方法に関するもので、特に、高耐圧を要求さ
れるパワーMOS FET(Metal Oxide S
emiconductor Field Effect
Transistor)に関する。
などに用いられるパワーMOS FETは、市場からさ
らなる小型化、省エネルギー化、低価格化などが求めら
れている。
Tの分野において、素子耐圧とオン抵抗とのトレードオ
フを改善するものとして、たとえば図3に示すような構
造を有するMOS FETが知られている。これは、N
ドレイン層101中に多段のP埋め込みエピタキシャル
層102を形成することによって、Nドレイン層101
の抵抗を下げつつ、Nドレイン層101の内部のP/N
拡散層を逆バイアス時に完全に空乏化させようとするも
のである(RESURF(REduced SURfa
ce Field)原理)。
Nストライプと称する拡散層を形成するなど、類似した
構造が提案されている。
ETなどの場合、Nドレイン層中における不純物プロフ
ァイルの制御が困難であるという問題があった。
は、Nドレイン層中のP型/N型の活性化不純物の総和
が〜Niに近いこと、および、逆バイアス時にすべての
領域で完全に空乏化し、すべての領域で電界強度がE<
Ecritであること、が要求される。
においては、高耐圧化と低オン抵抗化との両立が試みら
れているものの、RESURF原理の実現にはNドレイ
ン層中の不純物プロファイルの制御が困難であるという
問題があった。
り、Nドレイン層中の不純物プロファイルを制御するこ
となしにRESURF原理を実現でき、高耐圧化と低オ
ン抵抗化との両立が容易に可能な半導体装置およびその
製造方法を提供することを目的としている。
めに、この発明の半導体装置にあっては、第1導電型の
第1の半導体領域と、前記第1の半導体領域上に形成さ
れ、前記第1の半導体領域よりも不純物濃度が低い第1
導電型の第2の半導体領域と、前記第2の半導体領域の
表面領域に選択的に形成された第2導電型の第3の半導
体領域と、前記第3の半導体領域の表面領域に選択的に
形成された第1導電型の第4の半導体領域と、前記第3
の半導体領域間の、前記第2の半導体領域の表面にゲー
ト絶縁膜を介して形成されたゲート電極と、前記第4の
半導体領域間の、前記第3の半導体領域の表面に形成さ
れた第1の電極と、前記第1の半導体領域下に形成され
た第2の電極とを具備し、前記第2の半導体領域内に複
数の空洞部を設けたことを特徴とする。
第1導電型の第1の半導体領域と、前記第1の半導体領
域上に形成され、前記第1の半導体領域よりも不純物濃
度が低い第1導電型の第2の半導体領域と、前記第2の
半導体領域の表面領域に選択的に形成された第2導電型
の第3の半導体領域と、前記第3の半導体領域の表面領
域に選択的に形成された第1導電型の第4の半導体領域
と、前記第3の半導体領域間の、前記第2の半導体領域
の表面にゲート絶縁膜を介して形成されたゲート電極
と、前記第4の半導体領域間の、前記第3の半導体領域
の表面に形成された第1の電極と、前記第1の半導体領
域下に形成された第2の電極とを具備し、前記第2の半
導体領域内に複数の多孔質シリコン層を設けたことを特
徴とする。
第1導電型の第1の半導体領域と、前記第1の半導体領
域上に形成され、前記第1の半導体領域よりも不純物濃
度が低い第1導電型の第2の半導体領域と、前記第2の
半導体領域の表面領域に選択的に形成された第2導電型
の第3の半導体領域と、前記第3の半導体領域の表面領
域に選択的に形成された第1導電型の第4の半導体領域
と、前記第3の半導体領域間の、前記第2の半導体領域
の表面にゲート絶縁膜を介して形成されたゲート電極
と、前記第4の半導体領域間の、前記第3の半導体領域
の表面に形成された第1の電極と、前記第1の半導体領
域下に形成された第2の電極とを具備し、前記第2の半
導体領域内に複数の誘電体層を設けたことを特徴とす
る。
にあっては、第1の半導体領域上に、第1導電型の第1
のエピタキシャル層を形成する第1の工程と、この第1
のエピタキシャル層の表面領域に複数のトレンチを形成
する第2の工程と、水素アニールによって、前記トレン
チの上部をそれぞれ閉口させることにより複数の空洞部
を形成する第3の工程と、前記複数の空洞部が形成され
た前記第1のエピタキシャル層上に、第1導電型の第2
のエピタキシャル層を形成する第4の工程とを備えてな
ることを特徴とする。
によれば、不純物プロファイルを制御することなく、第
2の半導体領域の平均濃度を〜Niに制御できるように
なる。これにより、逆バイアス時における第2の半導体
領域の内部電界を、実効的に第2の半導体領域がアバラ
ンシェを起こさない程度に低下させることが可能となる
ものである。
いて図面を参照して説明する。
1の実施形態にかかるパワーMOS FETの概略構成
を示すものである。
Tは、n+ 型のシリコン基板(第1導電型の第1の半導
体領域)11上にドレイン(または、コレクタ)領域と
なるn- 型のエピタキシャル層(第1導電型の第2の半
導体領域)12が形成され、このエピタキシャル層12
の表面領域に、pベース領域となるp型不純物領域(第
2導電型の第3の半導体領域)13,13とn+ ソース
領域となるn+ 型不純物領域(第1導電型の第4の半導
体領域)14,14とが選択的に形成された構造になっ
ており、上記エピタキシャル層12は複数の空洞部12
aが取り混ぜて設けられたヘテロな構造(ヘテロなNバ
ッファ構造)とされている。
に対応する、上記エピタキシャル層12の表面(チャネ
ル)上には、ゲート酸化膜(ゲート絶縁膜)15を介し
て、ポリシリコンなどからなるゲート電極16が設けら
れている。
に対応する、上記p型不純物領域13の表面上にはソー
ス電極17がそれぞれ形成され、さらに、上記シリコン
基板11の裏面側がドレイン電極となっている。
部12aを有するヘテロなNバッファ構造が形成されて
なる構成とされている。
ば、上記エピタキシャル層12を形成するためのシリコ
ン(Si)を成長させる過程において、適宜、サブミク
ロン単位のトレンチを形成した後、水素アニールによっ
て表面原子のマイグレーションを促して、上記トレンチ
の上部を閉口させることにより形成することができる。
そして、この工程を繰り返すことにより、上記のような
内部に複数の空洞部12aが作り込まれてなるエピタキ
シャル層12が得られる。
OS FETを例に、そのエピタキシャル層の形成方法
について、より具体的に説明する。
置を用いて、まず、n+ 型のシリコン基板11上に、約
1000℃の温度により、n型不純物の濃度が1×10
15/cm3 程度とされたSi膜を10μm程度の厚
さで成長させて、第1層目のエピ層(第1のエピタキシ
ャル層)を形成する。
に、CVD酸化膜を約5000オングストロームの厚さ
で形成する。
によりパターニングして、たとえば、1mm角程度の大
きさの開口パターンを形成する。この場合、開口面積比
が30%以下となるように、複数の開口パターンが形成
される。
CVD膜をマスクに、RIEなどを行って、上記第1の
エピ層の表面領域に、約0.6μm角で、深さが1μm
程度のトレンチをそれぞれ形成する。
タキシャル成長装置を用いて、800℃以上の温度によ
り水素還元処理を行って、上記第1のエピ層の表面にで
きる自然酸化膜を除去する。その際、表面原子のマイグ
レーション効果により、各トレンチの上部(開口部)が
閉口させられて、複数の空洞部が形成される。
用いて、約1000℃の温度により、n型不純物の濃度
が1×1015/cm3 程度とされたSi膜を10μ
m程度の厚さで成長させて、上記第1のエピ層上に、第
2層目のエピ層(第2のエピタキシャル層)を形成す
る。
の各工程が繰り返された後、さらに、第3層目のエピ層
の形成が、第1層目,第2層目のエピ層の形成と同様に
して行われることにより、500V系耐圧を有するパワ
ーMOS FETのエピタキシャル層として、図1とは
異なる、複数の空洞部が2段構えで作り込まれてなるエ
ピタキシャル層が得られる。
び、位置などは、必要とする素子の特性(素子耐圧やオ
ン抵抗)に応じて決定されることになる。
シャル層12の濃度は平均的なエピタキシャル層の濃度
の10倍程度、あるいはそれ以上まで上げることができ
る。空洞部12aの誘電率はSiの12倍あるため、絶
縁破壊はEcritの100倍以上が期待できる。
エピタキシャル層12におけるI層は、抵抗を下げつ
つ、破壊電界強度を上昇させることが可能である。別な
言い方をすると、SiCなどのEcritがSiの10
倍の新材料に匹敵する。
うに定義される。
することで、不純物プロファイルを制御することなく、
エピタキシャル層12の平均濃度を〜Niに制御できる
ようになる。これにより、逆バイアス時におけるバルク
の内部電界を、実効的にSi自体がアバランシェを起こ
さない程度にまで低下させることが可能となる。
制御を必要とすることなしに、RESURF原理を実現
でき、高耐圧化と低オン抵抗化とを容易に両立できるよ
うになる。
2の実施形態にかかるパワーMOS FETの概略構成
を示すものである。なお、ここでは、空洞部に代えて、
エピタキシャル層中に複数の誘電体層を取り混ぜて設け
た場合の例である。
2’は、たとえば、負の固定電荷(−)をもつ、複数の
誘電体層12bがバルクに形成されたヘテロなNバッフ
ァ構造とされている。
誘電体層12bを形成することによっても、エピタキシ
ャル層12’の平均濃度を〜Niに制御できるようにな
る。その結果、上述した第1の実施形態の場合とほぼ同
様な効果が得られる。
る場合に限らず、たとえば、エピタキシャル層中に複数
の多孔質シリコン層(図示していない)を設け、これに
よりヘテロなNバッファ構造を実現することによって
も、上述した第1,第2の実施形態の場合と同様な効果
が期待できる。
御することなく、エピタキシャル層の平均濃度を〜Ni
に制御できるようにしている。
は誘電体層をバルクに形成してなるヘテロなNバッファ
構造を実現するようにしている。これにより、逆バイア
ス時におけるバルクの内部電界を、実効的にSi自体が
アバランシェを起こさない程度に低下させることが可能
となる。したがって、複雑な不純物プロファイルの制御
を必要とすることなしに、RESURF原理を実現で
き、高耐圧化と低オン抵抗化とを容易に両立できるよう
になるものである。
おいて、種々変形実施可能なことは勿論である。
ば、ヘテロな構造により、Nドレイン層中の不純物プロ
ファイルを制御することなしにRESURF原理を実現
でき、高耐圧化と低オン抵抗化との両立が容易に可能な
半導体装置およびその製造方法を提供できる。
S FETの概略構成を示す断面図。
S FETの概略構成を示す断面図。
パワーMOS FETの概略断面図。
Claims (13)
- 【請求項1】 第1導電型の第1の半導体領域と、 前記第1の半導体領域上に形成され、前記第1の半導体
領域よりも不純物濃度が低い第1導電型の第2の半導体
領域と、 前記第2の半導体領域の表面領域に選択的に形成された
第2導電型の第3の半導体領域と、 前記第3の半導体領域の表面領域に選択的に形成された
第1導電型の第4の半導体領域と、 前記第3の半導体領域間の、前記第2の半導体領域の表
面にゲート絶縁膜を介して形成されたゲート電極と、 前記第4の半導体領域間の、前記第3の半導体領域の表
面に形成された第1の電極と、 前記第1の半導体領域下に形成された第2の電極とを具
備し、 前記第2の半導体領域内に複数の空洞部を設けたことを
特徴とする半導体装置。 - 【請求項2】 前記空洞部は、前記第2の半導体領域を
成長させる過程において、適宜、複数のトレンチを形成
した後、水素アニールによって、前記トレンチの上部を
それぞれ閉口させることにより形成されるものであるこ
とを特徴とする請求項1に記載の半導体装置。 - 【請求項3】 第1導電型の第1の半導体領域と、 前記第1の半導体領域上に形成され、前記第1の半導体
領域よりも不純物濃度が低い第1導電型の第2の半導体
領域と、 前記第2の半導体領域の表面領域に選択的に形成された
第2導電型の第3の半導体領域と、 前記第3の半導体領域の表面領域に選択的に形成された
第1導電型の第4の半導体領域と、 前記第3の半導体領域間の、前記第2の半導体領域の表
面にゲート絶縁膜を介して形成されたゲート電極と、 前記第4の半導体領域間の、前記第3の半導体領域の表
面に形成された第1の電極と、 前記第1の半導体領域下に形成された第2の電極とを具
備し、 前記第2の半導体領域内に複数の多孔質シリコン層を設
けたことを特徴とする半導体装置。 - 【請求項4】 第1導電型の第1の半導体領域と、 前記第1の半導体領域上に形成され、前記第1の半導体
領域よりも不純物濃度が低い第1導電型の第2の半導体
領域と、 前記第2の半導体領域の表面領域に選択的に形成された
第2導電型の第3の半導体領域と、 前記第3の半導体領域の表面領域に選択的に形成された
第1導電型の第4の半導体領域と、 前記第3の半導体領域間の、前記第2の半導体領域の表
面にゲート絶縁膜を介して形成されたゲート電極と、 前記第4の半導体領域間の、前記第3の半導体領域の表
面に形成された第1の電極と、 前記第1の半導体領域下に形成された第2の電極とを具
備し、 前記第2の半導体領域内に複数の誘電体層を設けたこと
を特徴とする半導体装置。 - 【請求項5】 前記複数の誘電体層は、それぞれ、負の
固定電荷をもつことを特徴とする請求項4に記載の半導
体装置。 - 【請求項6】 前記第4の半導体領域は、前記第2の半
導体領域よりも不純物濃度が高いことを特徴とする請求
項1、3または4に記載の半導体装置。 - 【請求項7】 前記第2の半導体領域をドレイン、前記
第3の半導体領域をチャネル、前記第4の半導体領域を
ソース、前記第1の電極をソース電極、前記第2の電極
をドレイン電極としてなるパワーMOS FETを構成
したことを特徴とする請求項1、3または4に記載の半
導体装置。 - 【請求項8】 前記第1の半導体領域はシリコン基板、
前記第2の半導体領域は前記シリコン基板上に形成され
たエピタキシャル層であることを特徴とする請求項1、
3または4に記載の半導体装置。 - 【請求項9】 第1の半導体領域上に、第1導電型の第
1のエピタキシャル層を形成する第1の工程と、 この第1のエピタキシャル層の表面領域に複数のトレン
チを形成する第2の工程と、 水素アニールによって、前記トレンチの上部をそれぞれ
閉口させることにより複数の空洞部を形成する第3の工
程と、 前記複数の空洞部が形成された前記第1のエピタキシャ
ル層上に、第1導電型の第2のエピタキシャル層を形成
する第4の工程とを備えてなることを特徴とする半導体
装置の製造方法。 - 【請求項10】 所定の回数、前記第2〜前記第4の各
工程を繰り返すことにより、前記第1の半導体領域上
に、前記複数の空洞部を有して、前記第1の半導体領域
よりも不純物濃度が低い第1導電型の第2の半導体領域
を形成することを特徴とする請求項9に記載の半導体装
置の製造方法。 - 【請求項11】 前記第2の半導体領域の表面領域に選
択的に第2導電型の第3の半導体領域を形成する工程
と、 前記第3の半導体領域の表面領域に選択的に第1導電型
の第4の半導体領域を形成する工程と、 前記第3の半導体領域間の、前記第2の半導体領域の表
面にゲート絶縁膜を介してゲート電極を形成する工程
と、 前記第4の半導体領域間の、前記第3の半導体領域の表
面に第1の電極を形成する工程と、 前記第1の半導体領域下に第2の電極を形成する工程と
を、さらに備えてなることを特徴とする請求項10に記
載の半導体装置の製造方法。 - 【請求項12】 前記第4の半導体領域は、前記第2の
半導体領域よりも不純物濃度が高いことを特徴とする請
求項11に記載の半導体装置の製造方法。 - 【請求項13】 前記第2の半導体領域をドレイン、前
記第3の半導体領域をチャネル、前記第4の半導体領域
をソース、前記第1の電極をソース電極、前記第2の電
極をドレイン電極としてなるパワーMOS FETを構
成したことを特徴とする請求項11に記載の半導体装置
の製造方法。
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