KR100398756B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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KR100398756B1 KR10-2001-0019561A KR20010019561A KR100398756B1 KR 100398756 B1 KR100398756 B1 KR 100398756B1 KR 20010019561 A KR20010019561 A KR 20010019561A KR 100398756 B1 KR100398756 B1 KR 100398756B1
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Abstract

본 발명은, 파워 MOSFET에 있어서, 불순물 프로파일을 제어하지 않고, RESURF 원리를 실현할 수 있도록 하는 것을 가장 주요한 특징으로 한다.
예컨대, Si를 에피택셜 성장시키는 과정에 있어서, 적당하게 서브미크론 단위의 트렌치를 형성한다. 그 후, 트렌치의 상부를 수소어닐에 의해 표면원자의 마이그레이션을 촉진하여 폐구(閉口)시킴으로써, 공동부(12a)를 형성한다. 그리고, 이 공정을 반복함으로써, 에피택셜층(12) 중에 복수의 공동부(12a)를 만들어 넣어, 헤테로한 N버퍼구조를 실현하는 구성으로 되어 있다.

Description

반도체장치 및 그 제조방법{A SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 반도체장치 및 그 제조방법에 관한 것으로, 특히 고내압이 요구되는 파워 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)에 관한 것이다.
최근, 전기자동차(EV)의 인버터 등에 이용되는 파워 MOSFET는, 시장으로부터 점점 더 소형화, 에너지 절감화, 저가격화 등이 요구되고 있다.
이와 같은 요구가 강한 파워 MOSFET의 분야에 있어서, 소자 내압과 온저항과의 트레이드오프를 개선하는 것으로, 예컨대 도 3에 나타낸 바와 같은 구조를 갖는 MOSFET가 알려져 있다. 이는, N드레인층(101) 중에 다단의 P매립 에피택셜층(102)을 형성함으로써, N드레인층(101)의 저항을 저하시키면서, N드레인층(101)의 내부의 P/N확산층을 역바이어스시에 완전히 공핍화 시키는 것이다(RESURF(REduced SURface Field) 원리).
그 외에도, N드레인층 중에 P필러/N스트라이프라 칭하는 확산층을 형성하는 등, 유사한 구조가 제안되어 있다.
[표 1]
구조의 정의
V : 드레인층(체적)
Γ(V) : 드레인층 내의 활성화 불순물 농도
ni : 실리콘의 진성농도(≒1011cm-3)
: PIN다이오드의 I층
여기에서는는 1011~1014cm-3을 의미한다.
또,for
이것은,
라고 고칠 수 있다.
: 드레인층의 미크로한 방향벡터
: 드레인층 내의 P형 활성화 불순물 농도
: 드레인층 내의 N형 활성화 불순물 농도
E crit = 2×105[v/cm]
Q crit = 1.5×1012[/cm2]
BVDSS: 소자에 브레이크다운 전압을 인가한 경우의
정션의 최대 전계강도
그러나, 상기한 구조의 MOSFET 등의 경우, N드레인층 중에서의 불순물 프로파일의 제어가 곤란하다는 문제가 있었다.
즉, RESURF 원리를 실현하기 위해서는, N드레인층 중의 P형/N형의 활성화 불순물의 총합이 ~Ni에 가까운 것, 및 역바이어스시에 모든 영역에서 완전히 공핍화 하고, 모든 영역에서 전계강도가 E＜E crit인 것이 요구된다.
상기한 바와 같이, 종래에 있어서는 고내압화와 저온저항화의 양립이 시도되고 있지만, RESURF 원리의 실현에는 N드레인층 중의 불순물 프로파일의 제어가 곤란하다는 문제가 있었다.
본 발명은 상기한 점을 감안하여 이루어진 것으로, 헤테로한 구조에 의해, N드레인층 중의 불순물 프로파일을 제어하는 일 없이 RESURF 원리를 실현할 수 있어, 고내압화와 저온저항화의 양립이 용이하게 가능한 반도체장치 및 그 제조방법을 제공하는 것에 그 목적이 있다.
도 1은 본 발명의 제1실시예에 따른 파워 MOSFET의 개략구성을 나타낸 단면도,
도 2는 본 발명의 제2실시예에 따른 파워 MOSFET의 개략구성을 나타낸 단면도,
도 3은 종래기술과 그 문제점을 설명하기 위해 나타낸 파워 MOSFET의 개략 단면도이다.
〈도면의 주요부분에 대한 부호의 설명〉
11 --- n+형 실리콘기판,
12, 12’ --- n-형 에피택셜층,
12a --- 공동부,
12b --- 유전체층,
13 --- p형 불순물영역,
14 --- n+형 불순물영역,
15 --- 게이트산화막,
16 --- 게이트전극,
17 --- 소스전극.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 반도체장치에 있어서는, 제1도전형의 제1반도체층과, 상기 제1반도체층 상에 형성되고, 상기 제1반도체층 보다도 불순물 농도가 낮은 제1도전형의 제2반도체층, 상기 제1반도체층과는 반대측의 상기 제2반도체층의 표면 내에 형성된 제2도전형의 제3반도체층, 상기 제3반도체층의 표면 내에 형성된 제1도전형의 제4반도체층, 상기 제2 및 제4반도체층간에 위치하는 상기 제3반도체층의 표면에 게이트절연막을 매개로 대향하는 게이트전극, 상기 제4반도체층에 전기적으로 접속된 제1전극 및, 상기 제1반도체층에 전기적으로 접속된 제2전극을 구비하여 구성되고, 상기 제1 및 제2전극간에 상기 제2반도체층은 샌드위치되며, 상기 제2 및 제3반도체층간의 pn접합과 상기 제2전극과의 사이에 끼워진 위치에 상기 pn접합과 접하지 않도록, 상기 제2반도체층 내에 배열설치된, 상기 제2반도체층 보다도 유전율이 높은 복수의 헤테로영역을 갖추고, 상기 헤테로영역은 공동부를 구비한 것을 특징으로 한다.
또한, 본 발명의 반도체장치에 있어서는, 제1도전형의 제1반도체층과, 상기 제1반도체층 상에 형성되고, 상기 제1반도체층 보다도 불순물 농도가 낮은 제1도전형의 제2반도체층, 상기 제1반도체층과는 반대측의 상기 제2반도체층의 표면 내에 형성된 제2도전형의 제3반도체층, 상기 제3반도체층의 표면 내에 형성된 제1도전형의 제4반도체층, 상기 제2 및 제4반도체층간에 위치하는 상기 제3반도체층의 표면에 게이트절연막을 매개로 대향하는 게이트전극, 상기 제4반도체층에 전기적으로 접속된 제1전극 및, 상기 제1반도체층에 전기적으로 접속된 제2전극을 구비하여 구성되고, 상기 제1 및 제2전극간에 상기 제2반도체층은 샌드위치되며, 상기 제2 및 제3반도체층간의 pn접합과 상기 제2전극과의 사이에 끼워진 위치에 상기 pn접합과 접하지 않도록, 상기 제2반도체층 내에 배열설치된, 상기 제2반도체층 보다도 유전율이 높은 복수의 헤테로영역을 갖추고, 상기 헤테로영역은 다구멍 모양 실리콘층을 갖춘 고체유전체층을 구비한 것을 특징으로 한다.
또한, 본 발명의 반도체장치에 있어서는, 제1도전형의 제1반도체층과, 상기 제1반도체층 상에 형성되고, 상기 제1반도체층 보다도 불순물 농도가 낮은 제1도전형의 제2반도체층, 상기 제1반도체층과는 반대측의 상기 제2반도체층의 표면 내에 형성된 제2도전형의 제3반도체층, 상기 제3반도체층의 표면 내에 형성된 제1도전형의 제4반도체층, 상기 제2 및 제4반도체층간에 위치하는 상기 제3반도체층의 표면에 게이트절연막을 매개로 대향하는 게이트전극, 상기 제4반도체층에 전기적으로 접속된 제1전극 및, 상기 제1반도체층에 전기적으로 접속된 제2전극을 구비하여 구성되고, 상기 제1 및 제2전극간에 상기 제2반도체층은 샌드위치되며, 상기 제2 및 제3반도체층간의 pn접합과 상기 제2전극과의 사이에 끼워진 위치에 상기 pn접합과 접하지 않도록, 상기 제2반도체층 내에 배열설치된, 상기 제2반도체층 보다도 유전율이 높은 복수의 헤테로영역을 갖추고, 상기 헤테로영역은 고정전하를 갖는 고체유전체층을 구비한 것을 특징으로 한다.
더욱이, 본 발명의 반도체장치의 제조방법에 있어서는, 제1반도체영역 상에 제1도전형의 제1에피택셜층을 형성하는 제1공정과, 이 제1에피택셜층의 표면영역에 복수의 트렌치를 형성하는 제2공정, 수소어닐에 의해, 상기 트렌치의 상부를 각각 폐구(閉口)시킴으로써 복수의 공동부를 형성하는 제3공정 및, 상기 복수의 공동부가 형성된 상기 제1에피택셜층 상에 제1도전형의 제2에피택셜층을 형성하는 제4공정을 구비하여 이루어진 것을 특징으로 한다.또한, 본 발명의 MISFET에 있어서는, 서로 반대측으로 되는 제1 및 제2측을 갖춘 제1도전형의 드레인층과, 상기 제1측에 상기 드레인층 상에 배열설치된 제2도전형의 베이스층, 상기 베이스층 상에 배열설치된 제1도전형의 소스층, 상기 드레인층과 상기 소스층과의 사이에 위치하는 상기 베이스층의 부분인 채널영역에 게이트절연막을 매개로 대향하는 게이트전극, 상기 소스층에 전기적으로 접속된 소스전극 및, 상기 제2측에 상기 드레인층에 전기적으로 접속된 드레인전극을 구비하여 구성되고, 상기 소스 및 드레인전극간에 상기 드레인층이 샌드위치되며, 상기 드레인층과 상기 베이스층간의 pn접합과 상기 드레인전극과의 사이에 끼워진 위치에 상기 pn접합과 접하지 않도록, 상기 드레인층 내에 배열설치된, 공동부를 갖추고 상기 드레인층 보다도 유전율이 높은 복수의 헤테로영역을 구비하고, 상기 헤테로영역은, 상기 헤테로영역이 아닌 경우에 비해, 상기 소스 및 드레인전극간에 역바이어스가 인가된 경우에, 상기 드레인층 내의 전계를 저하시킴으로써, MISFET의 내압을 향상시키도록 배열설치되는 것을 특징으로 한다.또한, 본 발명의 MISFET에 있어서는, 서로 반대측으로 되는 제1 및 제2측을 갖춘 제1도전형의 드레인층과, 상기 제1측에 상기 드레인층 상에 배열설치된 제2도전형의 베이스층, 상기 베이스층 상에 배열설치된 제1도전형의 소스층, 상기 드레인층과 상기 소스층과의 사이에 위치하는 상기 베이스층의 부분인 채널영역에 게이트절연막을 매개로 대향하는 게이트전극, 상기 소스층에 전기적으로 접속된 소스전극 및, 상기 제2측에 상기 드레인층에 전기적으로 접속된 드레인전극을 구비하여 구성되고, 상기 소스 및 드레인전극간에 상기 드레인층이 샌드위치되며, 상기 드레인층과 상기 베이스층간의 pn접합과 상기 드레인전극과의 사이에 끼워진 위치에 상기 pn접합과 접하지 않도록, 상기 드레인층 내에 배열설치된, 다구멍 모양 실리콘층을 구비한 고체유전체층을 갖추고 상기 드레인층 보다도 유전율이 높은 복수의 헤테로영역을 구비하고, 상기 헤테로영역은, 상기 헤테로영역이 아닌 경우에 비해, 상기 소스 및 드레인전극간에 역바이어스가 인가된 경우에, 상기 드레인층 내의 전계를 저하시킴으로써, MISFET의 내압을 향상시키도록 배열설치되는 것을 특징으로 한다.더욱이, 본 발명의 MISFET에 있어서는, 서로 반대측으로 되는 제1 및 제2측을 갖춘 제1도전형의 드레인층과, 상기 제1측에 상기 드레인층 상에 배열설치된 제2도전형의 베이스층, 상기 베이스층 상에 배열설치된 제1도전형의 소스층, 상기 드레인층과 상기 소스층과의 사이에 위치하는 상기 베이스층의 부분인 채널영역에 게이트절연막을 매개로 대향하는 게이트전극, 상기 소스층에 전기적으로 접속된 소스전극 및, 상기 제2측에 상기 드레인층에 전기적으로 접속된 드레인전극을 구비하여 구성되고, 상기 소스 및 드레인전극간에 상기 드레인층이 샌드위치되며, 상기 드레인층과 상기 베이스층간의 pn접합과 상기 드레인전극과의 사이에 끼워진 위치에 상기 pn접합과 접하지 않도록, 상기 드레인층 내에 배열설치된, 부의 고정전하를 갖는 고체유전체층을 갖추고 상기 드레인층 보다도 유전율이 높은 복수의 헤테로영역을 구비하고, 상기 헤테로영역은, 상기 헤테로영역이 아닌 경우에 비해, 상기 소스 및 드레인전극간에 역바이어스가 인가된 경우에, 상기 드레인층 내의 전계를 저하시킴으로써, MISFET의 내압을 향상시키도록 배열설치되는 것을 특징으로 한다.
본 발명의 반도체장치 및 그 제조방법에 의하면, 불순물 프로파일을 제어하지 않고, 제2반도체영역의 평균농도를 ~Ni로 제어할 수 있게 된다. 이에 의해, 역바이어스시에 있어서의 제2반도체영역의 내부전계를, 효과적으로 제2반도체영역이 애벌란시(avalanche)를 일으키지 않을 정도로 저하시키는 것이 가능하게 되는 것이다.
(실시예)
이하, 본 발명의 실시예를 도면을 참조하면서 상세히 설명한다.
(제1실시예)
도 1은 본 발명의 제1실시예에 따른 파워 MOSFET의 개략구성을 나타낸 것이다.
즉, 도 1에 나타낸 파워 MOSFET는, n+형의 실리콘기판(제1도전형의 제1반도체영역; 11) 상에 드레인(또는, 컬렉터)영역으로 되는 n-형의 에피택셜층(제1도전형의 제2반도체영역; 12)이 형성되고, 이 에피택셜층(12)의 표면영역에, p베이스영역으로 되는 p형 불순물영역(제2도전형의 제3반도체영역; 13, 13)과 n+소스영역으로 되는 n+형 불순물영역(제1도전형의 제4반도체영역; 14, 14)이 선택적으로 형성된 구조로 되어 있으며, 상기 에피택셜층(12)은 복수의 공동부(12a)가 한데 뒤섞여져 설치된 헤테로한 구조(헤테로한 N버퍼구조)로 되어 있다.
그리고, 상기 p형 불순물영역 13, 13 사이에 대응하는, 상기 에피택셜층(12)의 표면(채널) 상에는, 게이트산화막(게이트절연막; 15)을 매개로, 폴리실리콘 등으로 이루어진 게이트전극(16)이 설치되어 있다.
또한, 상기 n+형 불순물영역 14, 14 사이에 대응하는, 상기 p형 불순물영역(13)의 표면 상에는 소스전극(17)이 각각 형성되고, 더욱이 상기 실리콘기판(11)의 이면측이 드레인전극으로 되어 있다.
상기 에피택셜층(12)은, 복수의 공동부(12a)를 갖춘 헤테로한 N버퍼구조가 형성되어 이루어진 구성으로 되어 있다.
이 경우, 상기 공동부(12a)는, 예컨대 상기 에피택셜층(12)을 형성하기 위한 실리콘(Si)을 성장시키는 과정에 있어서, 적당하게 서브미크론 단위의 트렌치를 형성한 후, 수소어닐에 의해 표면원자의 마이그레이션을 촉진하여, 상기 트렌치의 상부를 폐구(閉口)시킴으로써 형성할 수 있다. 그리고, 이 공정을 반복함으로써, 상기와 같은 내부에 복수의 공동부(12a)가 만들어 넣어져 이루어지는 에피택셜층(12)이 얻어진다.
여기서, 500V계 내압을 갖는 파워 MOSFET를 예로, 그 에피택셜층의 형성방법에 대해, 보다 구체적으로 설명한다.
예컨대, 매엽식의 에피택셜 성장장치를 이용하여, 우선 n+형의 실리콘기판(11) 상에 약 1000℃의 온도에 의해, n형 불순물의 농도가 1×1010/cm3정도로 된 Si막을 10㎛정도의 두께로 성장시켜, 제1층째의 에피층(제1에피택셜층)을 형성한다.
이어서, 이 제1층째의 에피층의 표면 상에 CVD산화막을 약 5000Å의 두께로 형성한다.
이어서, 이 CVD막을 드라이에칭에 의해 패터닝 하여, 예컨대 1mm각 정도 크기의 개구패턴을 형성한다. 이 경우, 개구 면적비가 30% 이하로 되도록 복수의 개구패턴이 형성된다.
이어서, 복수의 개구패턴이 형성된 CVD막을 마스크로, RIE 등을 행해, 상기 제1에피층의 표면영역에 약 0.6㎛각으로, 깊이가 1㎛정도의 트렌치를 각각 형성한다.
이어서, CVD막을 제거한 후, 상기 에피택셜 성장층을 이용하여, 800℃ 이상의 온도에 의해 수소 환원처리를 행해, 상기 제1에피층의 표면에 가능한 자연산화막을 제거한다. 그 경우, 표면원자의 마이그레이션 효과에 의해, 각 트렌치의 상부(개구부)가 폐구(閉口)되어 복수의 공동부가 형성된다.
계속해서, 상기 에피택셜 성장장치를 이용하여, 약 1000℃의 온도에 의해 n형 불순물의 농도가 1×1015/cm3정도로 된 Si막을 10㎛정도의 두께로 성장시켜, 상기 제1에피층 상에 제2층째의 에피층(제2에피택셜층)을 형성한다.
그리고, 이 제2에피층에 대해, 상술한 각 공정이 반복된 후, 또 제3층째의 에피층의 형성이, 제1층째, 제2층째의 에피층의 형성과 마찬가지로 하여 행해짐으로써, 500V계 내압을 갖는 파워 MOSFET의 에피택셜층으로서, 도 1과는 달리 복수의 공동부가 2단 홈으로 만들어 넣어져 이루어지는 에피택셜층이 얻어진다.
더욱이, 공동부(12a)의 크기, 갯수 및, 위치 등은, 필요로 하는 소자의 특성(소자 내압이나 온저항)에 따라 결정된다.
이와 같은 공동부(12a)를 갖춘 에피택셜층(12)의 농도는 평균적인 에피택셜층의 농도의 10배정도, 또는 그 이상까지 상승할 수 있다. 공동부(12a)의 유전율은 Si의 12배이기 때문에, 절연파괴는 E crit의 100배 이상을 기대할 수 있다.
매크로로 본, 헤테로한 N버퍼구조의 에피택셜층(12)에서의 I층은 저항을 저하하면서, 파괴 전계강도를 상승시키는 것이 가능하다. 다시 말하면, SiC 등의 E crit가 Si의 10배의 신재료에 필적한다.
이 경우의 구조는, 후술하는 [표 2]에 나타낸 바와 같이 정의된다.
[표 2]
V' : V-Vhetero
Vhetero: 드레인층의 체적중에 있는 비Si영역(헤테로한 영역)
ρ(V) : 비Si영역이 갖는 전하분포
이에 의해,
또는,
로 되어, 종래의 RESURF 원리를 확장할 수 있다.
따라서,
를 기대할 수 있다.
이와 같이, 공동부(12a)를 벌크에 형성함으로써, 불순물 프로파일을 제어하지 않고, 에피택셜층(12)의 평균농도를 ~Ni로 제어할 수 있도록 된다. 이에 의해, 역바이어스시에 있어서의 벌크의 내부전계를, 실효적으로 Si 자체가 애벌란시를 일으키지 않을 정도까지 저하시키는 것이 가능해진다.
따라서, 복잡한 불순물 프로파일의 제어를 필요로 하지 않고, RESURF 원리를 실현할 수 있어, 고내압화와 저온저항화를 용이하게 양립시킬 수 있게 된다.
(제2실시예)
도 2는, 본 발명의 제2실시예에 따른 파워 MOSFET의 개략구성을 나타낸 것이다. 더욱이, 여기에서는 공동부 대신에, 에피택셜층 중에 복수의 유전체층을 한데 뒤섞어 설치한 경우의 예이다.
즉, 이 경우의 에피택셜층(12')은, 예컨대 부(負)의 고정전하(-)를 갖고, 복수의 유전체층(12b)이 벌크에 형성된 헤테로한 N버퍼구조로 되어 있다.
이와 같이, 에피택셜층(12') 중에 유전체층(12b)을 형성하는 것에 의해서도, 에피택셜층(12')의 평균농도를 ~Ni로 제어할 수 있게 된다. 그 결과, 상술한 제1실시예의 경우와 거의 동일한 효과가 얻어진다.
더욱이, 공동부나 유전체층을 벌크에 형성할 경우에 한정하지 않고, 예컨대 에피택셜층 중에 복수의 다구멍 모양 실리콘층(도시하지 않았슴)을 설치하고, 이에 의해 헤테로한 N버퍼구조를 실현하는 것에 의해서도, 상술한 제1, 제2실시예의 경우와 동일한 효과를 기대할 수 있다.
상술한 바와 같이, 불순물 프로파일을 제어하지 않고, 에피택셜층의 평균농도를 ~Ni로 제어할 수 있도록 하고 있다.
즉, 공동부나 다구멍 모양 실리콘층 또는 유전체층을 벌크에 형성하여 이루어진 헤테로한 N버퍼구조를 실현하도록 하고 있다. 이에 의해, 역바이어스시에있어서의 벌크의 내부전계를, 실효적으로 Si 자체가 애벌란시를 일으키지 않을 정도로 저하시키는 것이 가능해진다. 따라서, 복잡한 불순물 프로파일의 제어를 필요로 하지 않고, RESURF 원리를 실현할 수 있어, 고내압화와 저온저항화를 용이하게 양립시킬 수 있도록 되는 것이다.
그 외, 본 발명의 요지를 변경하지 않는 범위 내에서, 다양하게 변형 실시할 수 있는 것은 말할 것도 없다.
이상 설명한 바와 같이 본 발명에 의하면, 헤테로한 구조에 의해, N드레인층 중의 불순물 프로파일을 제어하지 않고 RESURF 원리를 실현할 수 있어, 고내압화와 저온저항화의 양립이 용이하게 가능한 반도체장치 및 그 제조방법을 제공할 수 있다.

Claims (21)

  1. 제1도전형의 제1반도체층과,
    상기 제1반도체층 상에 형성되고, 상기 제1반도체층 보다도 불순물 농도가 낮은 제1도전형의 제2반도체층,
    상기 제1반도체층과는 반대측의 상기 제2반도체층의 표면 내에 형성된 제2도전형의 제3반도체층,
    상기 제3반도체층의 표면 내에 형성된 제1도전형의 제4반도체층,
    상기 제2 및 제4반도체층간에 위치하는 상기 제3반도체층의 표면에 게이트절연막을 매개로 대향하는 게이트전극,
    상기 제4반도체층에 전기적으로 접속된 제1전극 및,
    상기 제1반도체층에 전기적으로 접속된 제2전극을 구비하여 구성되고,
    상기 제1 및 제2전극간에 상기 제2반도체층은 샌드위치되며,
    상기 제2 및 제3반도체층간의 pn접합과 상기 제2전극과의 사이에 끼워진 위치에 상기 pn접합과 접하지 않도록, 상기 제2반도체층 내에 배열설치된, 상기 제2반도체층 보다도 유전율이 높은 복수의 헤테로영역을 갖추고, 상기 헤테로영역은 공동부를 구비한 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 공동부는, 상기 제2반도체층을 성장시키는 과정에서, 상기 제2반도체층에 형성된 트렌치와, 수소어닐에 의해 상기 트렌치의 상부를 폐쇄하도록 형성된 폐쇄부를 구비한 것을 특징으로 하는 반도체장치.
  3. 제1도전형의 제1반도체층과,
    상기 제1반도체층 상에 형성되고, 상기 제1반도체층 보다도 불순물 농도가 낮은 제1도전형의 제2반도체층,
    상기 제1반도체층과는 반대측의 상기 제2반도체층의 표면 내에 형성된 제2도전형의 제3반도체층,
    상기 제3반도체층의 표면 내에 형성된 제1도전형의 제4반도체층,
    상기 제2 및 제4반도체층간에 위치하는 상기 제3반도체층의 표면에 게이트절연막을 매개로 대향하는 게이트전극,
    상기 제4반도체층에 전기적으로 접속된 제1전극 및,
    상기 제1반도체층에 전기적으로 접속된 제2전극을 구비하여 구성되고,
    상기 제1 및 제2전극간에 상기 제2반도체층은 샌드위치되며,
    상기 제2 및 제3반도체층간의 pn접합과 상기 제2전극과의 사이에 끼워진 위치에 상기 pn접합과 접하지 않도록, 상기 제2반도체층 내에 배열설치된, 상기 제2반도체층 보다도 유전율이 높은 복수의 헤테로영역을 갖추고, 상기 헤테로영역은 다구멍 모양 실리콘층을 갖춘 고체유전체층을 구비한 것을 특징으로 하는 반도체장치.
  4. 제1도전형의 제1반도체층과,
    상기 제1반도체층 상에 형성되고, 상기 제1반도체층 보다도 불순물 농도가 낮은 제1도전형의 제2반도체층,
    상기 제1반도체층과는 반대측의 상기 제2반도체층의 표면 내에 형성된 제2도전형의 제3반도체층,
    상기 제3반도체층의 표면 내에 형성된 제1도전형의 제4반도체층,
    상기 제2 및 제4반도체층간에 위치하는 상기 제3반도체층의 표면에 게이트절연막을 매개로 대향하는 게이트전극,
    상기 제4반도체층에 전기적으로 접속된 제1전극 및,
    상기 제1반도체층에 전기적으로 접속된 제2전극을 구비하여 구성되고,
    상기 제1 및 제2전극간에 상기 제2반도체층은 샌드위치되며,
    상기 제2 및 제3반도체층간의 pn접합과 상기 제2전극과의 사이에 끼워진 위치에 상기 pn접합과 접하지 않도록, 상기 제2반도체층 내에 배열설치된, 상기 제2반도체층 보다도 유전율이 높은 복수의 헤테로영역을 갖추고, 상기 헤테로영역은 고정전하를 갖는 고체유전체층을 구비한 것을 특징으로 하는 반도체장치.
  5. 삭제
  6. 제1항, 제3항 또는 제4항중 어느 한항에 있어서, 상기 제4반도체층은, 상기 제2반도체층 보다도 불순물 농도가 높은 것을 특징으로 하는 반도체장치.
  7. 삭제
  8. 제1항, 제3항 또는 제4항중 어느 한항에 있어서, 상기 제1반도체층은 실리콘기판, 상기 제2반도체층은 상기 실리콘기판 상에 형성된 실리콘 에피택셜층인 것을 특징으로 하는 반도체장치.
  9. 제1반도체영역 상에 제1도전형의 제1에피택셜층을 형성하는 제1공정과,
    상기 제1에피택셜층의 표면영역에 복수의 트렌치를 형성하는 제2공정,
    수소어닐에 의해, 상기 트렌치의 상부를 각각 폐구시킴으로써 복수의 공동부를 형성하는 제3공정 및,
    상기 복수의 공동부가 형성된 상기 제1에피택셜층 상에 제1도전형의 제2에피택셜층을 형성하는 제4공정을 구비하여 이루어진 것을 특징으로 반도체장치의 제조방법.
  10. 제9항에 있어서, 소정의 횟수, 상기 제2 ~ 상기 제4의 각 공정을 반복함으로써, 상기 제1반도체영역 상에, 상기 복수의 공동부를 갖추고, 상기 제1반도체영역 보다도 불순물 농도가 낮은 제1도전형의 제2반도체영역을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제10항에 있어서, 상기 제2반도체영역의 표면영역에 선택적으로 제2도전형의제3반도체영역을 형성하는 공정과,
    상기 제3반도체영역의 표면영역에 선택적으로 제1도전형의 제4반도체영역을 형성하는 공정,
    상기 제3반도체영역 사이의, 상기 제2반도체영역의 표면에 게이트절연막을 매개로 게이트전극을 형성하는 공정,
    상기 제4반도체영역 사이의, 상기 제3반도체영역의 표면에 제1전극을 형성하는 공정 및,
    상기 제1반도체영역 아래에 제2전극을 형성하는 공정을 더 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제11항에 있어서, 상기 제4반도체영역은, 상기 제2반도체영역 보다도 불순물 농도가 높은 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제11항에 있어서, 상기 제2반도체영역을 드레인, 상기 제3반도체영역을 채널, 상기 제4반도체영역을 소스, 상기 제1전극을 소스전극, 상기 제2전극을 드레인전극으로 하여 이루어진 파워 MOSFET를 구성한 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제1항, 제3항 또는 제4항중 어느 한항에 있어서, 상기 제1전극은 상기 제3반도체층에도 전기적으로 접속되는 것을 특징으로 하는 반도체장치.
  15. 제1항, 제3항 또는 제4항중 어느 한항에 있어서, 상기 반도체장치는 FET를 구성하고, 여기서, 상기 제1 내지 제4반도체층은 각각 드레인 콘택트층, 드레인층, 채널영역을 갖춘 베이스층, 소스층인 것을 특징으로 하는 반도체장치.
  16. 제1항, 제3항 또는 제4항중 어느 한항에 있어서, 각 헤테로영역은, 상기 제1 및 제2전극을 접속하는 제1방향, 및 상기 제1방향과 직교하는 제2 및 제3방향의 각각에 있어서, 0.1~100㎛의 범위 내의 길이를 갖는 것을 특징으로 하는 반도체장치.
  17. 제1항, 제3항 또는 제4항중 어느 한항에 있어서, 상기 헤테로영역은, 상기 제1 및 제2반도체층의 경계면에 접하지 않도록 배열설치되는 것을 특징으로 하는 반도체장치.
  18. 서로 반대측으로 되는 제1 및 제2측을 갖춘 제1도전형의 드레인층과,
    상기 제1측에 상기 드레인층 상에 배열설치된 제2도전형의 베이스층,
    상기 베이스층 상에 배열설치된 제1도전형의 소스층,
    상기 드레인층과 상기 소스층과의 사이에 위치하는 상기 베이스층의 부분인 채널영역에 게이트절연막을 매개로 대향하는 게이트전극,
    상기 소스층에 전기적으로 접속된 소스전극 및,
    상기 제2측에 상기 드레인층에 전기적으로 접속된 드레인전극을 구비하여 구성되고,
    상기 소스 및 드레인전극간에 상기 드레인층이 샌드위치되며,
    상기 드레인층과 상기 베이스층간의 pn접합과 상기 드레인전극과의 사이에 끼워진 위치에 상기 pn접합과 접하지 않도록, 상기 드레인층 내에 배열설치된, 공동부를 갖추고 상기 드레인층 보다도 유전율이 높은 복수의 헤테로영역을 구비하고, 상기 헤테로영역은, 상기 헤테로영역이 아닌 경우에 비해, 상기 소스 및 드레인전극간에 역바이어스가 인가된 경우에, 상기 드레인층 내의 전계를 저하시킴으로써, MISFET의 내압을 향상시키도록 배열설치되는 것을 특징으로 하는 MISFET.
  19. 서로 반대측으로 되는 제1 및 제2측을 갖춘 제1도전형의 드레인층과,
    상기 제1측에 상기 드레인층 상에 배열설치된 제2도전형의 베이스층,
    상기 베이스층 상에 배열설치된 제1도전형의 소스층,
    상기 드레인층과 상기 소스층과의 사이에 위치하는 상기 베이스층의 부분인 채널영역에 게이트절연막을 매개로 대향하는 게이트전극,
    상기 소스층에 전기적으로 접속된 소스전극 및,
    상기 제2측에 상기 드레인층에 전기적으로 접속된 드레인전극을 구비하여 구성되고,
    상기 소스 및 드레인전극간에 상기 드레인층이 샌드위치되며,
    상기 드레인층과 상기 베이스층간의 pn접합과 상기 드레인전극과의 사이에 끼워진 위치에 상기 pn접합과 접하지 않도록, 상기 드레인층 내에 배열설치된, 다구멍 모양 실리콘층을 구비한 고체유전체층을 갖추고 상기 드레인층 보다도 유전율이 높은 복수의 헤테로영역을 구비하고, 상기 헤테로영역은, 상기 헤테로영역이 아닌 경우에 비해, 상기 소스 및 드레인전극간에 역바이어스가 인가된 경우에, 상기 드레인층 내의 전계를 저하시킴으로써, MISFET의 내압을 향상시키도록 배열설치되는 것을 특징으로 하는 MISFET.
  20. 서로 반대측으로 되는 제1 및 제2측을 갖춘 제1도전형의 드레인층과,
    상기 제1측에 상기 드레인층 상에 배열설치된 제2도전형의 베이스층,
    상기 베이스층 상에 배열설치된 제1도전형의 소스층,
    상기 드레인층과 상기 소스층과의 사이에 위치하는 상기 베이스층의 부분인 채널영역에 게이트절연막을 매개로 대향하는 게이트전극,
    상기 소스층에 전기적으로 접속된 소스전극 및,
    상기 제2측에 상기 드레인층에 전기적으로 접속된 드레인전극을 구비하여 구성되고,
    상기 소스 및 드레인전극간에 상기 드레인층이 샌드위치되며,
    상기 드레인층과 상기 베이스층간의 pn접합과 상기 드레인전극과의 사이에 끼워진 위치에 상기 pn접합과 접하지 않도록, 상기 드레인층 내에 배열설치된, 부의 고정전하를 갖는 고체유전체층을 갖추고 상기 드레인층 보다도 유전율이 높은 복수의 헤테로영역을 구비하고, 상기 헤테로영역은, 상기 헤테로영역이 아닌 경우에 비해, 상기 소스 및 드레인전극간에 역바이어스가 인가된 경우에, 상기 드레인층 내의 전계를 저하시킴으로써, MISFET의 내압을 향상시키도록 배열설치되는 것을 특징으로 하는 MISFET.
  21. 제18항, 제19항 또는 제20항중 어느 한항에 있어서, 상기 제2측에 상기 드레인층과 상기 드레인전극과의 사이에 배열설치된 제1도전형의 드레인 콘택층을 더 구비한 것을 특징으로 하는 MISFET.
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