KR20070032995A - 고전압 디바이스 및 그 형성 방법 - Google Patents
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Abstract
본 발명은 수직 트렌치 내에 형성된 MOS 필드 플레이트(30)의 작용에 의해 디바이스 드리프트 영역이 고갈된, 수직 테이퍼된 유전체 고전압 디바이스(10)를 제공한다. 이 고전압 디바이스는 기판(32)과, 기판 상에 형성되어 일정한 도핑 프로파일을 갖는 드리프트 영역을 제공하는 실리콘 메사(20)와, 실리콘 메사 상에 형성된 리세스된 게이트(22) 및 소스(SN)와, 실리콘 메사의 각 측면에 인접한 트렌치(26) 및 각 트렌치 내에 형성된 금속-유전체 필드 플레이트 구조체(12)를 포함하되, 각 금속-유전체 필드 플레이트 구조체는 유전체(28) 및 유전체 위에 형성된 금속 필드 플레이트(30)를 포함하고, 유전체의 두께는 트렌치의 깊이가 깊어짐에 따라 선형적으로 증가하여 일정한 수직 전기장을 제공한다.
Description
본 발명은 전반적으로 반도체 디바이스에 관한 것이다. 보다 구체적으로, 본 발명은 수직 트렌치 내에 형성된 MOS 필드 플레이트의 작용에 의해 디바이스 드리프트 영역(device drift region)이 고갈된, 수직으로 배향된 고전압 디바이스의 형성에 관한 것이다. 이러한 디바이스는, 예를 들어, DMOS(double-diffused metal oxide semiconductors) 또는 IGBT(insulated gate bipolar transistors)를 포함할 수 있다.
고전압 전력 디바이스의 제조에 있어서, 일반적으로 항복 전압(breakdown voltage), 치수, 온-저항(on-resistance), 포화 전류 및 제조의 단순화와 신뢰도 같은 요인들이 조정 및 절충될 수 있다. 종종, 항복 전압과 같은 하나의 파라미터를 향상시키는 것은 온-저항과 같은 다른 파라미터의 열화를 나타내게 된다. 이상적으로, 이러한 디바이스는 동작 및 제조 시 최소의 단점을 가져, 전 분야에서 가장 우수한 특성을 나타낼 것이다.
낮은 온-저항을 갖는 다양한 횡방향 고전압 반도체 디바이스가 개발되어왔 다. 예를 들어, 본 명세서에서 참조로서 인용된 미국 특허출원 6,133,591, 6,191,453 및 6,310,378에서는 SOI(silicon-on-oxide) 고전압 횡방향 LIGBT(lateral insulated-gate bipolar transistors) 및 횡방향 DMOS(LDMOS) 트랜지스터 분야가 개시된다. 스위칭 모드 전력 공급 응용기기에서 사용되는 횡방향 고전압 디바이스 구조체에 있어서 이러한 디바이스들은 항복 전압에 대해 최저의 특정 온-저항을 갖지만, 이보다 훨씬 낮은 온-저항을 획득하는 동시에 보다 높은 전압을 지원할 수 있는 고전압 디바이스에 대한 필요성은 여전히 존재한다.
본 발명은 수직 트렌치 내에 형성된 MOS 필드 플레이트의 작용에 의해 디바이스 드리프트 영역이 고갈된, 수직 테이퍼된(tapered) 유전체 고전압 디바이스를 제공한다. 구조체는 반도체의 스트라이프 및 반도체 웨이퍼의 깊이 방향으로 설계된 유전체 필드 플레이트 구조체로 나타낼 수 있다. 반도체 드리프트 영역은 일정한 도핑 프로파일을 가지며 유전체 층 두께는 일정한 수직 전기장을 획득하도록 트렌치의 깊이 전반에서 일정치 않다(예를 들어, 테이퍼된다). 기판은 n-형 또는 p-형일 수 있으며, 이는 각각 DMOS 또는 IGBT의 제조를 나타낸다. 반도체 및 유전체의 스트라이프 계면에서의 소수 캐리어의 재결합은 IGBT 특성의 빠른 스위칭을 나타낸다. 반도체의 표면으로부터 볼 수 있는 디바이스 설계는 소스 및 게이트 접속부의 스트라이프형(a stripe geometry)이다.
이러한 디바이스 구조체는 미국 특허 6,310,378에 개시된 바와 같은, 이상적인 횡방향 고전압 디바이스 SOCOS에 대한 특정 온-저항을 5만큼 감소시킨다(factor-of-five reduction). 지지 기판은 n-형 또는 p-형일 수 있으며, 이것은 얇아서 (예를 들어, DMOS에 대한) 기생 저항을 감소시키고 (예를 들어, IGBT에 대한) 주입 콘택트를 형성하도록 할 수 있다. IGBT 버전은 본 발명의 수직 테이퍼된 유전체 버전에 걸쳐 특정 온-저항 및 최대 전류 능력에서 적어도 2만큼의 향상을 나타내어, 횡방향 SOCOS에 대한 전체 성능을 10배까지 향상시킨다.
본 발명의 고전압 디바이스는 제어된 에피택시 또는 고정된 도핑 레벨에 의해 설정된 도핑을 갖는 반도체 기판 내로 트렌치 스트라이프를 에칭함으로써 제공될 수 있다. IGBT에 있어서, p-형 기판과 n-형 에피택셜 층이 사용된다. 트렌치의 측벽을 따라 유전체 및 금속 층을 증착시키거나 또는 형태를 잡음으로써 고갈 구조체를 형성한 후 트렌치 스트라이프를 에칭한다. 유전체 층은 실리콘 이산화물 또는 임의의 로우-k(low-k) 유전체일 수 있다. 리세스된 게이트 구조체는 게이트 트랜스컨덕턴스를 향상시키도록 수직 트랜지스터의 채널 형성에 사용된다.
제 1 측면에서, 본 발명은 기판과, 기판 상에 형성되고, 일정한 도핑 프로파일을 갖는 드리프트 영역을 제공하는 실리콘 메사와, 실리콘 메사 상에 형성된 리세스된 게이트 및 소스와, 실리콘 메사의 각 측면에 인접한 트렌치와, 각 트렌치 내에 형성된 금속-유전체 필드 플레이트 구조체를 포함하되, 각 금속-유전체 필드 플레이트 구조체는 유전체 및 유전체 위에 형성된 금속 필드 플레이트를 포함하고, 유전체의 두께는 트렌치의 깊이가 깊어짐에 따라 선형적으로 증가하여 일정한 수직 전기장을 제공하는 고전압 디바이스를 제공한다.
제 2 측면에서, 본 발명은 기판과, 기판 상에 형성된 실리콘 스트라이프와, 실리콘 스트라이프 내에 형성되고, 일정한 도핑 프로파일을 갖는 드리프트 영역을 제공하는 실리콘 메사와, 실리콘 메사 상에 형성된 리세스된 게이트 및 소스와, 실리콘 스트라이프의 각 측면에 인접한 트렌치와, 실리콘 스트라이프를 따라 각 트렌치 내에 형성된 금속-유전체 필드 플레이트 구조체를 포함하되, 각 금속-유전체 필드 플레이트 구조체는 유전체 및 유전체 위에 형성된 금속 필드 플레이트를 포함하고, 유전체의 두께는 트렌치의 깊이가 깊어짐에 따라 선형적으로 증가하여 일정한 수직 전기장을 제공하는 고전압 디바이스를 제공한다.
제 3 측면에서, 본 발명은 기판 상에 실리콘 스트라이프를 형성하는 단계와, 실리콘 스트라이프 내에 일정한 도핑 프로파일을 갖는 드리프트 영역을 제공하는 실리콘 메사를 형성하는 단계와, 실리콘 메사 상에 리세스된 게이트 및 소스를 제공하는 단계와, 실리콘 스트라이프의 각 측면에 인접한 트렌치를 형성하는 단계와, 실리콘 스트라이프를 따라 각 트렌치 내에 금속-유전체 필드 플레이트 구조체를 형성하는 단계를 포함하되, 각 금속-유전체 필드 플레이트 구조체는 유전체 및 유전체 위에 형성된 금속 필드 플레이트를 포함하고, 유전체의 두께는 트렌치의 깊이가 깊어짐에 따라 선형적으로 증가하여 일정한 수직 전기장을 제공하는 고전압 디바이스의 형성 방법을 제공한다.
도 1은 본 발명의 실시예에 따라 생성된 리세스된 게이트 n-채널 DMOS 디바 이스의 단면도.
도 2는 본 발명의 실시예에 따른 도 1의 디바이스의 3차원 단면도.
도 3은 본 발명의 다른 실시예에 따른 도 1의 디바이스의 3차원 단면도.
도 4는 본 발명에 따른 디바이스의 특정 온-저항을 계산하는 데에 사용되는 치수를 도시한 도면.
도 5는 종래 기술에 따른 디바이스의 특정 온-저항을 계산하는 데에 사용되는 치수를 도시한 도면.
도 6은 이상적인 SOCOS 디바이스에 대한 Rsp 대 BVds의 그래프를 도시한 도면.
본 발명의 이러한 특성과 다른 특성들이 본 발명의 다양한 측면을 상세하게 기술한 하기의 설명과 첨부된 도면을 참조로 하여 보다 쉽게 이해될 것이다.
이 도면들은 단지 개략적으로 도시되었으며, 본 발명의 특정 파라미터를 도시한 것은 아니라는 점을 인지해야 한다. 도면들은 본 발명의 일반적인 측면을 도시한 것이므로, 본 발명의 범위를 제한하는 것은 아니다.
도 1을 참조하면, 본 발명의 실시예에 따라 생성된 리세스된 게이트, 테이퍼된(tapered) 유전체인 n-채널 DMOS 디바이스(10)의 단면도가 도시되었다. 디바이스(10)는 실리콘 웨이퍼 내에 에칭된 트렌치 스트라이프(trench stripe)(16)의 측벽(14)을 따라 형성된 금속-유전체 필드 플레이트 구조체(metal-dielectric field plate structures)(12)로부터의 고갈에 의해 전압을 공급하는 수직 고전압 디바이스이다. 해당 IGBT 디바이스는 도 1에 도시된 n-형 기판 대신 p-형 기판을 사용함으로써 형성될 수도 있으며, p-형 기판 위에 n-형 에피택셜 층을 제공함으로써 형성될 수도 있다.
트렌치 스트라이프(16)는 표준 트렌치 에칭 기술을 사용하여 실리콘 내에 생성된다. 실리콘 웨이퍼의 표면은 게이트/소스 평면 표면(18)에 존재한다. 실리콘 메사(20)는 트렌치 스트라이프(16) 내에 형성된다. 실리콘 메사(20)는 실리콘 기판 또는 n-형 에피택셜 층일 수 있으며, 일정한 도핑 프로파일을 가지고, 디바이스(10)의 드리프트 영역을 형성한다. 소스(SN), p-역전층(PI layer) 및 게이트 산화물(24)로 둘러싸인 리세스된 폴리실리콘 게이트 영역(G)을 포함하는 리세스된 게이트 구조체(22)가 실리콘 메사 상에 형성된다. 드레인 전극(D)은 종래의 방법으로 기판(32) 상에 도포될 수 있다. 리세스된 게이트 구조체(22), 소스(SN) 및 p-역전층(PI)은 종래의 기술을 사용하여 생성되며 본 명세서에서 더 상세하게 기술되지는 않을 것이다. 금속-유전체 필드 플레이트 구조체(12)는 트렌치 스트라이프(16)/실리콘 메사(20)와 인접하게 트렌치(26) 내에 형성된다.
각 금속-유전체 필드 플레이트 구조체(12)는 유전체(28) 및 금속 필드 플레이트(30)를 포함한다. 유전체(28)는, 예를 들어, 실리콘 이산화물 또는 임의의 로우-k 유전체를 포함할 수 있다. 도 1에 도시된 바와 같이, 금속 필드 플레이트(30)와 실리콘 메사(20) 사이의 유전체(28)의 두께는 트렌치(26)의 깊이가 깊어짐에 따라 기판(32)을 향해 선형으로 증가한다. 금속 필드 플레이트(30)는 최적의 스위칭 특성을 위해 콘택트(34)에 의해 디바이스(10)의 소스(SN)로 단락된다.
유전체(28) 층 두께와 위치의 변수는 다음과 같이 주어지며,
이때 Ex는 수직 전기장, ε0는 자유 공간의 유전율, ε0x는 유전체(28)의 유전율, q는 전하량(1.6×10-19coul), Nd는 드리프트 영역(실리콘 메사(20)) 내의 도핑 농도, tsoi는 드리프트 영역(실리콘 메사(20))의 두께이며 c는 게이트 산화물-필드 플레이트 전이를 조절하는 상수이다.
금속-유전체 필드 플레이트 구조체(12)는 예를 들어, 트렌치(26) 내에 유전체(28)의 층을 형성하고, 유전체(28)의 두께가 트렌치(26)의 깊이가 깊어짐에 따라 선형으로 증가하도록 유전체(28)의 형태를 잡고, 형태가 잡힌 유전체(28) 상에 금속 필드 플레이트(30)를 증착시킴으로써 생성될 수 있다. 이러한 각 단계는 종래의 프로세스 또는 후에 개발된 프로세스를 사용하여 수행될 수 있다. 그 다음 트렌치(26) 내의 금속 필드 플레이트(30) 위의 영역은 유전체(도 1 및 3) 또는 금속/컨덕터(도 2)로 충진될 수 있으며, 평탄화된다.
감소된-표면-필드(resurf: reduced-surface-field) 디바이스(10)는 트렌치 에칭 기술에 의해 실리콘 웨이퍼 표면 평면에 긴 스트라이프를 패터닝함으로써 수직 3차원의 형태로 제조될 수 있다. 도 2는 금속/컨덕터 평탄화 프로세스 플로우의 경우에 대한 설계(40)를 도시한 개략적인 단면도이며, 도 3은 유전체 평탄화 프로세스 플로우에 대한 설계(50)를 도시한 도면이다. 이러한 프로세스들 간의 차이는 인접한 단위 셀 디바이스의 금속 필드 플레이트(30)들 사이의 영역이 금속/컨덕터 또는 유전체라는 점뿐이다.
도 2에 도시된 설계(40)에서, 유전체(28)는 트렌치(26)의 깊이가 깊어짐에 따라 깊이가 선형적으로 변화하도록 형태가 잡힌다. 금속 필드 플레이트(30)는 형태가 잡힌 유전체(28) 상에 형성되며, 상응하는 소스(SN)로 단락된다. 금속-유전체 필드 플레이트 구조체(12)의 상부와 사이에 위치한 트렌치(26)의 영역은 금속/컨덕터 평탄화 프로세스 플로우를 사용해 충진되어, 금속/컨덕터(42)의 층이 형성되고 평탄화된다. 각 실리콘 메사(20) 내에 오직 하나의 리세스된 게이트 구조체(22)가 형성된 것으로 도시되었지만, 실리콘 메사(20)의 단면 내에 복수의 리세스된 게이트 구조체가 제조되어 게이트 컨덕턴스를 향상시킬 수 있다. 도 3에 도시된 설계(50)에서, 금속/컨덕터(42)는 유전체(52)의 층으로 대체된다. 두 가지 경우에서, 표면에 도시된 바와 같은 트렌치 스트라이프(16) 지형은 상기 식 1을 만족시키는 스트라이프여야 하며, 선형 유전체 두께 변수 및 위치는 오직 스트라이프형에 의해서만 획득된다.
이러한 디바이스의 성능은 디바이스 구조체 내에 이온화 적분에 대한 분석적 모델에 의해 결정된 디바이스의 디자인을 갖는, 2차원 및 3차원 디바이스 시뮬레이션으로부터 결정되어왔다. 표 1은 유전체가 실리콘 이산화물인 유전체 리서 프(resurf) 디바이스(10) 및 50㎛의 고정된 드리프트 영역 길이(트렌치 깊이) ld에 대한 실리콘 메사(20)의 깊이의 함수로서 특정 온-저항 값을 포함한다. Nd*tsoi 산출물은 최대 적분값이 0.75가 되도록 하는 횡방향 이온화 적분 솔루션에 기초하여 선택된다. 이것은 BVds(BV에서 Ix + Iy == 1)에 앞서 수평 방향이 0.25 기여하도록 한다. 표 1은, 750V 디바이스에 있어서, 0.4-1ohm mm2의 범위에서 특정 온-저항 성능 지수(figures-of-merit)(Rsp - on)가 예상된다는 것을 도시한다. 이러한 값들은 이산 실리콘 기술에 있어서 이러한 항복 전압 범위에 대해 알려진 최저의 값이다. 도 6을 참조하면, 이상적인 횡방향 SOCOS 디바이스에 있어서 Rsp 대 BVds의 그래프가 도시되었다. 700V에서, 80V/um의 최대 수평 전기장 및 15V/um의 수직 전기장을 갖는 디바이스에 대해 이상적인 Rsp는 2.0ohm mm2이다.
도 4와 같이 치수가 주어질 때, 디바이스(10)의 온-저항 Ron은
로 주어지며, 특정 온-저항 Rsp - on은
로 주어지고, 이때 q는 전하량(1.6×10-19coul), μ는 전자 이동도, Nd는 드리프트 영역(실리콘 메사(20)) 내부의 도핑 농도이다. 일정한 도핑 및 이동도에 대해서, 식 3을 다음과 같이 다시 쓸 수 있다.
도 5와 같이 치수가 주어질 때, 이상적인 SOCOS의 저항-폭 산출량은
로 주어지며, 이것은
과 동일하다. 특정 온-저항 Rsp - on - soc는
또는
로 주어지며 이것은
와 동일하다.
시트저항(sheet resistance)의 적분은 디바이스의 드리프트 영역을 가로질러 수행되어야 하기 때문에, 이상적인 횡방향 SOCOS에 대한 온-저항 Ron - soc의 계산에는 차이가 있다는 점을 인지해야 한다. 이는 SOCOS 구조체가 상수가 아닌, 위치에 선형적으로 의존하는 도핑 프로파일을 갖기 때문이다. 이동도는 도핑의 함수이기 때문에 일정하지 않다. 본 발명의 테이퍼된 디바이스(10)에 있어서, 이동도 및 도펀트가 일정하며, 따라서 시트 저항이 적분 없이 표현될 수 있다. 상기 수식들은 최대 전기장 및 이온화 적분의 디자인 값에 의존하며, 설명 또는 롤-오브-썸(role of thumb) 유형 계산을 위한 것임을 인지해야 한다.
본 발명에 따른 수직 형식에서의 테이퍼된 유전체 디바이스(10)의 온-저항에 대한 횡방향 형식에서의 이상적인 SOCOS의 적절한 비율을 획득하기 위해서, SOCOS에 대한 시트저항의 적분이 계산되어야 한다. 특정 온 저항에 대한 재료 파라미터는 최대 수직 전기장 및 최대 수평 전기장이 두 디바이스에 대해 동일하도록 선택된다. 이에 따르면, Ron - soc * w = 6.239 및 Ron * w = 4.506이다. 이것은 횡방향 SOCOS의 특정 온-저항 Rsp - on - soc에 대한 수직 테이퍼된 디바이스(10)의 특정 온-저항 Rsp-on의 비율이
임을 의미한다.
표 1은 본 발명에 따른 n-채널 DMOS 디바이스(10)의 수직 구현은 본질적으로 이상적인 횡방향 SOCOS 디바이스 구조체(미국특허 6,310,378)보다 5만큼 낮은 특정 온-저항을 갖는다는 것을 나타낸다. 이상적인 횡방향과 테이퍼된 디바이스에 대해 Rsp를 비교하기 위해서, 리세스 게이트 및 소스 형성을 위해 실리콘 메사(20) 내에 공간을 남겨두고 (예를 들어, 표 1에서 1-2㎛의 형태), 0.49와 0.63ohm mm2 사이의 Rsp가 주어지는 테이퍼에 대한 tsoi가 선택된다. 상세하게 전술된 간단한 수식으로부터, 표 1과 합리적으로 일치하는 약 0.37ohm mm2의 Rsp가 기대된다. 메사(20) 폭(tsoi)이 축소됨에 따라, 5만큼의 Rsp 감소를 나타내는 간단한 수식(또는 시뮬레이션)이 테이퍼된 디바이스에 대해 기대될 수 있음이 명확하다. 따라서, 전술된 시뮬레이션에 기초하여, 테이퍼된 셀(10)의 시뮬레이션이 대부분 이상적인 횡방향 SOCOS에 대해 700V에서의 Rsp에서 5만큼 감소되어 분석적 계산과 합리적으로 일치한다고 말할 수 있다.
도 1 내지 도 3의 n-형 기판(32)은 p-형 기판으로 대체될 수 있다. n-형 에피택셜 층의 이어지는 성장이 IGBT를 제조하는 데에 사용될 수 있다. 표 2는 630-730V의 항복 전압에 대해, 테이퍼된 유전체 리서프 DMOS와 IGBT의 시뮬레이션된 성능을 비교한다.
5㎛ 폭의 실리콘 메사에 있어서, IGBT는 Rsp - on을 3만큼 감소시키고 포화 전류(Isat)를 3만큼 증가시킨다. 5㎛ 실리콘 메사에 대한 부피 농도는 1×1016에서 8×1015cm-3로 감소된다(표 1 참조). 주변 온도에서는 기생 사이리스터 래치(parasitic thyristor latch)가 분명하지 않으며, 즉 래치 작용 이전에 포화가 발생한다.
IGBT와 DMOS를 비교한 결과는 정교한 지형(얇은 실리콘 메사 폭)에 있어서는 DMOS가 우수한 성능을 나타내지만, 두꺼운 실리콘 메사 폭에서는 IGBT가 보다 우수한 성능을 나타냄을 보인다. Rsp - on 대 스트라이프형에 대한 실리콘 메사 폭의 그래프는 3-5㎛ 범위 내의 메사 폭이 요구되고, 전하 레벨이 조정될 수 있으며, 최대 수평 전기장이 안정성 향상을 위해 낮은 레벨(< 50V/㎛)로 유지될 수 있다는 것을 나타낸다. 3-5㎛ 범위 내의 메사 폭은 또한 리세스된 게이트 및 소스 접속 콘택트를 형성하기 위한 충분한 실리콘 표면을 남겨둔다.
DMOS 또는 IGBT에 대한 바람직한 구성은 최대 두께 5.5 - 6.5㎛인 선형으로 테이퍼된 실리콘 이산화물 측벽 유전체 층을 갖고, 실리콘 드리프트 영역이 3.5 - 1.0×1016cm-3로 일정하게 도핑되며, 모두 0.75와 동일한 임계치 이하인 횡방향 이온화 적분값에 기초하는 3-5㎛ 폭의 실리콘 메사(스트라이프)의 스트라이프형이다.
IGBT의 포화 전류는 동일한 지형의 DMOS에 비해 4만큼 높다는 것을 인지해야 한다. 이것은 액티브 스위치 상의 순방향 전압 강하가 약 8V인 스위치-모드 전력 공급 동작에 있어서 중요하다. 이러한 응용에서, Isat 성능 지수는 비용 분석 측면에서 Rsp - on보다 중요하다.
본 발명의 다양한 측면에 대한 전술된 설명은 예시 및 설명을 위한 것이다. 이것은 본 발명을 개시한 형태 그대로 철저하게 규제하거나 또는 제한하기 위한 것이 아니며, 명백하게 다양한 변경 및 변화가 가능하다. 당업자는 이러한 변경 및 변화가 첨부된 특허청구범위에 의해 정의된 바와 같은 본 발명의 범위 내에 포함된다는 점을 이해할 것이다.
Claims (20)
- 고전압 디바이스(10)에 있어서,기판(32)과,상기 기판 상에 형성되고, 일정한 도핑 프로파일을 갖는 드리프트 영역(drift region)을 제공하는 실리콘 메사(silicon mesa)(20)와,상기 실리콘 메사 상에 형성된 리세스된 게이트(22) 및 소스(SN)와,상기 실리콘 메사의 각 측면에 인접한 트렌치(26)와,상기 각 트렌치 내에 형성된 금속-유전체 필드 플레이트 구조체(metal-dielectric field plate structure)(12)를 포함하되,상기 각 금속-유전체 필드 플레이트 구조체는 유전체(28) 및 상기 유전체 위에 형성된 금속 필드 플레이트(30)를 포함하고, 상기 유전체의 두께는 상기 트렌치의 깊이가 깊어짐에 따라 선형적으로 증가하여 일정한 수직 전기장을 제공하는고전압 디바이스(10).
- 제 1 항에 있어서,상기 실리콘 메사는 스트라이프형을 포함하는고전압 디바이스(10).
- 제 1 항에 있어서,상기 유전체의 두께는
에 따라 변화하며,이때 Ex는 수직 전기장, ε0는 자유 공간의 유전율, ε0x는 상기 유전체의 유전율, q는 전하량, Nd는 상기 실리콘 메사 내부의 도핑 농도, tsoi는 상기 실리콘 메사의 두께이며 c는 상기 게이트 산화물-필드 플레이트 전이에 관한 상수인고전압 디바이스(10). - 제 1 항에 있어서,상기 디바이스는 n-채널 DMOS(double-diffused metal oxide semiconductor) 트랜지스터를 포함하는고전압 디바이스(10).
- 제 1 항에 있어서,상기 디바이스는 IGBT(insulated gate bipolar transistor)를 포함하는고전압 디바이스(10).
- 제 1 항에 있어서,상기 기판 및 상기 실리콘 메사의 도핑 유형이 동일한고전압 디바이스(10).
- 제 1 항에 있어서,상기 기판 및 상기 실리콘 메사의 도핑 유형이 서로 다른고전압 디바이스(10).
- 제 1 항에 있어서,상기 트렌치 내의 상기 금속 필드 플레이트 위에 유전체 층(52)이 제공되는고전압 디바이스(10).
- 제 1 항에 있어서,상기 트렌치 내의 상기 금속 필드 플레이트 위에 금속/컨덕터 층(42)이 제공 되는고전압 디바이스(10).
- 제 1 항에 있어서,상기 실리콘 메사의 폭은 3-5㎛이고, 상기 금속-유전체 필드 플레이트 구조체의 상기 유전체는 최대 5.5-6.5㎛의 두께를 가지며, 상기 실리콘 메사는 1.0-3.5×1016cm-3로 일정하게 도핑되는고전압 디바이스(10).
- 제 1 항에 있어서,상기 750V 디바이스는 0.4 - 1.0 ohm mm2 범위의 특정 온-저항(on-resistance)을 갖는고전압 디바이스(10).
- 고전압 디바이스(10)에 있어서,기판(32)과,상기 기판 상에 형성된 실리콘 스트라이프(silicon stripe)(16)와,상기 실리콘 스트라이프 내에 형성되고, 일정한 도핑 프로파일을 갖는 드리프트 영역을 제공하는 실리콘 메사와,상기 실리콘 메사 상에 형성된 리세스된 게이트(22) 및 소스(SN)와,상기 실리콘 스트라이프의 각 측면에 인접한 트렌치(26)와,상기 실리콘 스트라이프를 따라 상기 각 트렌치 내에 형성된 금속-유전체 필드 플레이트 구조체(12)를 포함하되,상기 각 금속-유전체 필드 플레이트 구조체는 유전체(28) 및 상기 유전체 위에 형성된 금속 필드 플레이트(30)를 포함하고, 상기 유전체의 두께는 상기 트렌치의 깊이가 깊어짐에 따라 선형적으로 증가하여 일정한 수직 전기장을 제공하는고전압 디바이스(10).
- 제 12 항에 있어서,상기 유전체의 두께는
에 따라 변화하며,이때 Ex는 수직 전기장, ε0는 자유 공간의 유전율, ε0x는 상기 유전체의 유전율, q는 전하량, Nd는 상기 실리콘 메사 내부의 도핑 농도, tsoi는 상기 실리콘 메 사의 두께이며 c는 상기 게이트 산화물-필드 플레이트 전이에 관한 상수인고전압 디바이스(10). - 제 12 항에 있어서,상기 디바이스는 n-채널 DMOS 트랜지스터를 포함하는고전압 디바이스(10).
- 제 12 항에 있어서,상기 디바이스는 IGBT를 포함하는고전압 디바이스(10).
- 제 12 항에 있어서,상기 실리콘 스트라이프의 폭은 3-5㎛이고, 상기 금속-유전체 필드 플레이트 구조체의 상기 유전체는 최대 5.5-6.5㎛의 두께를 가지며, 상기 실리콘 메사는 1.0-3.5×1016cm-3로 일정하게 도핑되는고전압 디바이스(10).
- 제 12 항에 있어서,상기 750V 디바이스는 0.4 - 1.0 ohm mm2 범위의 특정 온-저항을 갖는고전압 디바이스(10).
- 고전압 디바이스(10)를 형성하는 방법에 있어서,기판(32) 상에 실리콘 스트라이프를 형성하는 단계와,상기 실리콘 스트라이프 내에 일정한 도핑 프로파일을 갖는 드리프트 영역을 제공하는 실리콘 메사(20)를 형성하는 단계와,상기 실리콘 메사 상에 리세스된 게이트(22) 및 소스(SN)를 제공하는 단계와,상기 실리콘 스트라이프의 각 측면에 인접한 트렌치(26)를 형성하는 단계와,상기 실리콘 스트라이프를 따라 상기 각 트렌치 내에 금속-유전체 필드 플레이트 구조체(12)를 형성하는 단계를 포함하되,상기 각 금속-유전체 필드 플레이트 구조체는 유전체(28) 및 상기 유전체 위에 형성된 금속 필드 플레이트(30)를 포함하고, 상기 유전체의 두께는 상기 트렌치의 깊이가 깊어짐에 따라 선형적으로 증가하여 일정한 수직 전기장을 제공하는고전압 디바이스(10) 형성 방법.
- 제 18 항에 있어서,상기 트렌치 내의 상기 금속 필드 플레이트 위에 유전체 층 또는 금속/컨덕터 층을 형성하는 단계를 더 포함하는고전압 디바이스(10) 형성 방법.
- 제 18 항에 있어서,상기 디바이스는 n-채널 DMOS 트랜지스터 또는 IGBT를 포함하는고전압 디바이스(10) 형성 방법.
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