JP6249571B2 - 適応電荷平衡ｍｏｓｆｅｔ技法 - Google Patents

適応電荷平衡ｍｏｓｆｅｔ技法 Download PDF

Info

Publication number
JP6249571B2
JP6249571B2 JP2015550821A JP2015550821A JP6249571B2 JP 6249571 B2 JP6249571 B2 JP 6249571B2 JP 2015550821 A JP2015550821 A JP 2015550821A JP 2015550821 A JP2015550821 A JP 2015550821A JP 6249571 B2 JP6249571 B2 JP 6249571B2
Authority
JP
Japan
Prior art keywords
field plate
region
type dopant
semiconductor layer
heavily doped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015550821A
Other languages
English (en)
Other versions
JP2016506082A5 (ja
JP2016506082A (ja
Inventor
ナヴィーン ティピルネニ，
ナヴィーン ティピルネニ，
ディーヴァ エヌ． パタナヤク，
ディーヴァ エヌ． パタナヤク，
Original Assignee
ヴィシェイ−シリコニックス
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ヴィシェイ−シリコニックス filed Critical ヴィシェイ−シリコニックス
Publication of JP2016506082A publication Critical patent/JP2016506082A/ja
Publication of JP2016506082A5 publication Critical patent/JP2016506082A5/ja
Application granted granted Critical
Publication of JP6249571B2 publication Critical patent/JP6249571B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface

Description

関連出願の相互参照
[0001]本出願は、参照によりその全体が本明細書に組み込まれている、２０１２年１２月３１日に出願した米国特許出願第１３／７３２，２８４号に関連し、その優先権を主張するものである。
[0002]大部分の電子回路の重要な回路要素はトランジスタである。バイポーラ接合トランジスタ及び電界効果トランジスタなど、数多くのトランジスタファミリがある。１つの重要なトランジスタファミリは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。小信号用途での使用のためのＭＯＳＦＥＴ、及び他の電力用途のために設計されたものがある。一般のパワーＭＯＳＦＥＴは、縦型又はトレンチＭＯＳＦＥＴである。図１を参照すると、従来技術による基本的なトレンチＭＯＳＦＥＴが示される。図示されるトレンチＭＯＳＦＥＴ１００のトポロジは、一般にストライプ状セルＭＯＳＦＥＴと呼ばれる。ストライプ状トレンチＭＯＳＦＥＴ１００は、ソースコンタクト（図示せず）、複数のソース領域１１０、複数のゲート領域１１５、複数のゲート絶縁体領域１２０、複数のボディ領域１２５、ドリフト領域１３０、ドレイン領域１３５、及びドレインコンタクト（図示せず）を備える。
[0003]ボディ領域１２５は、ドリフト領域１３０の上にドレイン領域１３５と反対側に配置される。ソース領域１１０、ゲート領域１１５、及びゲート絶縁体領域１２０は、ボディ領域１２５内に配置される。ゲート領域１１５及びゲート絶縁体領域１２０は、実質的に平行な細長い構造体として形成される。各ゲート絶縁体領域１２０は、対応するゲート領域１１５を取り囲み、ゲート領域１１５を、取り囲んでいる領域１１０、１２５、１３０から電気的に隔離する。ゲート領域１１５は結合されて、デバイス１００の共通ゲートを形成する。ソース領域１１０は、ゲート絶縁体領域１２０の周囲に沿った、実質的に平行な細長い構造体として形成される。ソース領域１１０は、ソースコンタクトによって一緒に結合されて、デバイス１００の共通ソースを形成する。ソースコンタクトはまた、ソース領域１１０をボディ領域１２５に結合する。
[0004]ソース領域１１０及びドレイン領域１３５は、リン又は砒素でドープされたシリコンなどの、高濃度ｎドープされた（Ｎ＋）半導体である。ドリフト領域１３０は、リン又は砒素でドープされたシリコンなどの、低濃度ｎドープされた（Ｎ−）半導体である。ボディ領域１２５は、ボロンでドープされたシリコンなどの、ｐドープされた（Ｐ）半導体である。ゲート領域１１５は、リンでドープされたポリシリコンなどの、高濃度ｎドープされた（Ｎ＋）半導体である。ゲート絶縁体領域１２０は、二酸化シリコンなどの誘電体とすることができる。
[0005]ソース領域１１０に対するゲート領域１１５の電位がデバイス１００の閾値電圧より増加したときは、ゲート絶縁体領域１２０の周囲に沿ってボディ領域１２５内に、導通チャネルが誘起される。その結果ストライプ状トレンチＭＯＳＦＥＴ１００は、ドレイン領域１３５とソース領域１１０の間に電流を導通するようになる。したがってデバイス１００は、そのオン状態となる。
[0006]ゲート領域１２５の電位が、閾値電圧より低減されたときは、チャネルはもはや誘起されない。結果として、ドレイン領域１３５とソース領域１１０の間に印加された電圧電位は、それらの間に電流の流れを引き起こさないようになる。したがってデバイス１００はそのオフ状態となり、ボディ領域１２５とドレイン領域１３５によって形成される接合は、ソースとドレインに跨がって供給された電圧を支える。
[0007]ストライプ状トレンチＭＯＳＦＥＴ１００のチャネル幅は、複数のソース領域１１０の幅の関数となる。それによりストライプ状トレンチＭＯＳＦＥＴ１００は、大きなチャネル幅対長さの比率をもたらす。したがってストライプ状トレンチＭＯＳＦＥＴは、パルス幅変調（ＰＷＭ）電圧レギュレータにおけるスイッチング要素などの、パワーＭＯＳＦＥＴ用途に有利に利用される。
[0008]従来技術では、デバイスの性能を改善するためになされたＭＯＳＦＥＴの数多くの変形が存在する。例えばトレンチＭＯＳＦＥＴは、スーパージャンクション、厚酸化物を有するソースシールド、厚いゲート−ドレイン間酸化物と組み合わせたドレインへの短縮導電路、及び同様なものなどを含むように、変更することができる。
[0009]スーパージャンクションＭＯＳＦＥＴは、所与の半無限平面接合降伏電圧に対してシリコンの限界より低いオン状態抵抗値を達成することができる。交互のｐ−ｎ領域の存在は、ｐ−ｎ領域幅に応じてドリフト領域ドーピングを増加することを可能にする。ドリフト領域ドーピングは、降伏電圧を維持するために必要な低い横方向電界を維持するように、ｐ及びｎ領域幅を減少させることによって増加することができる。しかし横方向ｐ−ｎ接合領域は、固有の空乏領域の存在により、達成できる導電性ドリフト領域幅を制限する。これは、主としてチャネル抵抗からなる全オン状態抵抗の減少を実現するために必要なエピタキシャルドーピングの段階的増分が大きくなる低電圧パワーＭＯＳＦＥＴ（例えば３０Ｖ以下）に対する、スーパージャンクションをベースとするＭＯＳＦＥＴデバイスの有利さを低下させる。高電圧パワーＭＯＳＦＥＴ（例えば１５０Ｖ以上）に対しては、複数のエピタキシャル又はトレンチリフィル技法が交互のｐ−ｎ領域を製作するために用いられ、より深いｐ−ｎ接合領域に対して狭いｎ領域幅の達成を、挑戦を要し費用のかかるものにする。
[0010]比較的低い電圧（例えば１５０Ｖ以下）において、縦型ｐ−ｎ接合リサーフェス領域の使用に関連する問題を克服し、シリコン限界より低くオン状態抵抗を低減できるようにするために、取り囲んでいるｎエピタキシャル領域が使用された、シールド構造体に接続されたゲート又はソースを用いて、追加のｎドーピングの横方向空乏化が達成される。しかしこのようなシールド技法に基づくデバイスは、より高い降伏電圧（例えば１５０Ｖ以上）を達成するために、ゲート又はソースシールド構造体と、シリコンの間に、より厚い酸化物層（例えば０．５μｍ以上）を必要とする。高い降伏電圧を達成するために必要な、技術的な挑戦を要するトレンチ内のより厚い酸化物は、このようなシールド技法の利用におけるかなりの障害である。さらに、低いオン状態抵抗を示すシールド技法は、デバイス静電容量、したがってトランジスタをオン及びオフに切り換えるのに必要な電荷を必然的に増加させ、結果としてスイッチング損失を増加させる。同様な欠点は、ゲート−ドレイン間の厚酸化物の技法によっても経験される。結果としてシールド技法ＭＯＳＦＥＴは、比較的低いスイッチング周波数（例えば１ＭＨｚ以下）に限定される。したがって、構造体の間により薄い酸化物層を用いたときでも、デバイス静電容量の増加が最小で、且つ降伏電圧が比較的高いままで、低いオン状態抵抗を達成する、スーパージャンクション、シールド構造体、及びゲート−ドレイン間厚酸化物トランジスタに対する改良となるデバイス構造を有することが望ましい。
[0011]本技術は以下の説明、及び適応電荷補償ＭＯＳＦＥＴデバイス及び製造の方法を対象とする本技術の実施形態を示すために用いられる添付の図面を参照することによって、最もよく理解することができる。
[0012]一実施形態では、適応電荷補償ＭＯＳＦＥＴデバイスは、ドレイン領域上に配置されたドリフト領域を含む。複数のボディ領域は、ドリフト領域上にドレイン領域と反対側に配置される。複数のソース領域は、複数のボディ領域上にドリフト領域と反対側に配置され、複数のゲート構造体に隣接する。複数のフィールドプレート構造体のそれぞれは、１組のボディ領域の間に配置され、ドリフト領域内に部分的に延びる。各フィールドプレート構造体は、複数のフィールドプレート絶縁体領域、複数のフィールドプレート領域、及びフィールドリング領域を含む。複数のフィールドプレートは、複数のフィールドプレート絶縁体の間に散在する。フィールドリング領域は、ソース／ボディ／フィールドプレートコンタクトによって第１のフィールドプレートが複数のボディ領域及び複数のソース領域に結合されるように、複数のフィールドプレート領域と、隣接するボディ領域の組の間に配置される。他のフィールドプレートのそれぞれは、フィールドプレート絶縁体の間のギャップを通してフィールドリングに結合される。複数のゲート構造体のそれぞれは、１組のフィールドプレート積層体の間に配置される。各ゲート構造体は、複数の実質的に平行な細長いゲート領域、及び複数のゲート絶縁体領域を含む。複数の実質的に平行な細長いゲート領域は、複数のソース領域及びボディ領域を通って、部分的にドリフト領域内に延びる。複数のゲート絶縁体領域は、複数のゲート領域及び複数のソース領域、複数のボディ領域及びドリフト領域のそれぞれの１つの間に配置される。
[0013]他の実施形態では、適応電荷補償ＭＯＳＦＥＴデバイスを製造する方法は、第１のタイプのドーパントで高濃度ドープされた半導体層上に、第１のタイプのドーパントで低濃度ドープされた半導体層を形成するステップを含む。複数のフィールドプレート積層体トレンチは、第１のタイプのドーパントで低濃度ドープされた半導体層内に形成される。フィールドリングは、フィールドプレート積層体トレンチの側壁に沿って、第１のタイプのドーパントで低濃度ドープされた半導体層内に、第２のタイプのドーパントで高濃度ドープされた半導体領域を形成することによって製作される。第１のフィールドプレート絶縁体は、フィールドプレート積層体トレンチ内に第１の誘電体層を形成することによって製作される。第１のフィールドプレートは、フィールドプレート積層体トレンチ内の、第１のフィールドプレート絶縁体上に、第２のタイプのドーパントで高濃度ドープされた第１の半導体層を形成することによって製作され、第１のフィールドプレートの一部分はフィールドリングの第１の部分に接触する。第２のフィールドプレート絶縁体は、フィールドプレート積層体トレンチ内の第１のフィールドプレート上に、第２の誘電体層を形成することによって製作される。第２のフィールドプレートは、フィールドプレート積層体トレンチ内の第２のフィールドプレート絶縁体上に、第２のタイプのドーパントで高濃度ドープされた第２の半導体層を形成することによって製作され、第２のフィールドプレートの一部分はフィールドリングの第２の部分に接触する。次いで複数のゲートトレンチは、第１のタイプのドーパントで低濃度ドープされた半導体層内に形成される。ゲート絶縁体は、ゲートトレンチ内に誘電体層を形成することによって製作される。ゲートは、ゲートトレンチ内のゲート絶縁体上に、第１のタイプのドーパントで高濃度ドープされた半導体層を形成することによって製作される。ボディ領域は、第１のタイプのドーパントで低濃度ドープされた半導体層内に、第１のタイプのドーパントで高濃度ドープされた半導体層と反対側に、且つゲート絶縁体とフィールドリングの間に、第２のタイプのドーパントで中濃度ドープされた半導体領域を形成することによって製作される。第１のタイプのドーパントで低濃度ドープされた半導体層の残りの部分はドリフト領域を形成し、第１のタイプのドーパントで高濃度ドープされた半導体層はドレイン領域を形成することが理解される。ソース領域は、ボディ領域内にドリフト領域と反対側に、ゲート絶縁体に隣接するが、フィールドリングからはボディ領域によって分離されて、第１のタイプのドーパントで高濃度ドープされた半導体領域を形成することによって製作される。
[0014]本技術の実施形態は例として、限定ではなく添付の図面の図に示され、類似の参照番号は同様な要素を示す。
従来技術による基本的なトレンチＭＯＳＦＥＴの断面斜視図である。 本技術の一実施形態による、適応電荷平衡ＭＯＳＦＥＴの断面斜視図である。 本技術の一実施形態による、図２Ａのフィールドプレート構造体の拡大図である。 本技術の実施形態による、例示の適応電荷平衡ＭＯＳＦＥＴデバイスの、ハーフセル構造のシミュレーションプロット、及びドーピングプロファイルを示す図である。 １００Ｖでの例示の適応電荷平衡ＭＯＳＦＥＴデバイスに対するシミュレーション電位輪郭プロットを示す図である。 降伏時の例示の適応電荷平衡ＭＯＳＦＥＴデバイスに対するシミュレーション電位輪郭プロットを示す図である。 本技術の実施形態による、例示の適応電荷平衡ＭＯＳＦＥＴデバイスのシミュレーションＩＶ曲線を示す図である。 従来のシールドデバイスに対する電界輪郭のシミュレーションを示す図である。 フィールドプレートを有する適応電荷平衡ＭＯＳＦＥＴ、及び従来のスーパージャンクションデバイスの降伏ＩＶのシミュレーション比較を示す図である。 フィールドプレートを有する適応電荷平衡ＭＯＳＦＥＴ、及び従来のスーパージャンクションデバイスの降伏ＩＶのシミュレーション比較を示す図である。 本技術の一実施形態による、適応電荷平衡ＭＯＳＦＥＴを製作する方法のフロー図である。 本技術の一実施形態による、適応電荷平衡ＭＯＳＦＥＴを製作する方法のフロー図である。 本技術の一実施形態による、適応電荷平衡ＭＯＳＦＥＴを製作する方法のフロー図である。 本技術の一実施形態による、適応電荷平衡ＭＯＳＦＥＴを製作する方法のフロー図である。 本技術の一実施形態による、適応電荷平衡ＭＯＳＦＥＴを製作する方法のフロー図である。 本技術の一実施形態による、製作時の電荷平衡ＭＯＳＦＥＴの様々な段階のブロック図である。 本技術の一実施形態による、製作時の電荷平衡ＭＯＳＦＥＴの様々な段階のブロック図である。 本技術の一実施形態による、製作時の電荷平衡ＭＯＳＦＥＴの様々な段階のブロック図である。 本技術の一実施形態による、製作時の電荷平衡ＭＯＳＦＥＴの様々な段階のブロック図である。 本技術の一実施形態による、製作時の電荷平衡ＭＯＳＦＥＴの様々な段階のブロック図である。 本技術の一実施形態による、製作時の電荷平衡ＭＯＳＦＥＴの様々な段階のブロック図である。 本技術の一実施形態による、製作時の電荷平衡ＭＯＳＦＥＴの様々な段階のブロック図である。 本技術の一実施形態による、製作時の電荷平衡ＭＯＳＦＥＴの様々な段階のブロック図である。 本技術の一実施形態による、製作時の電荷平衡ＭＯＳＦＥＴの様々な段階のブロック図である。 本技術の一実施形態による、製作時の電荷平衡ＭＯＳＦＥＴの様々な段階のブロック図である。 本技術の一実施形態による、製作時の電荷平衡ＭＯＳＦＥＴの様々な段階のブロック図である。 本技術の一実施形態による、製作時の電荷平衡ＭＯＳＦＥＴの様々な段階のブロック図である。 本技術の一実施形態による、製作時の電荷平衡ＭＯＳＦＥＴの様々な段階のブロック図である。 本技術の他の実施形態による、適応電荷平衡ＭＯＳＦＥＴの断面斜視図である。
[0015]次に、添付の図面にその例が示される本技術の実施形態を詳しく参照する。本技術についてこれらの実施形態に関連して述べられるが、それらは本発明をこれらの実施形態に限定するものではないことが理解されるであろう。これに対して本発明は、添付の「特許請求の範囲」によって定義される本発明の範囲に含まれ得る、代替形態、変更形態、及び等価なものを包含するものである。さらに以下の本技術の詳細な説明では、本技術の十分な理解をもたらすために、数多くの特定の詳細が記述される。しかし本技術は、これらの特定の詳細がなくても実施され得ることが理解される。他の場合には、本技術の態様が不必要に不明瞭にならないように、よく知られた方法、手順、構成要素、及び回路については詳しく述べられない。
[0016]本出願では、離接語の使用は、接続語を含むものである。定冠詞又は不定冠詞の使用は基数を表すものではない。特に、「ｔｈｅ」対象物又は「ａ」対象物への言及はまた、このような対象物の可能な複数の１つを意味する。また本明細書で用いられる専門語及び用語は説明のためのものであり、限定するものと考えられるべきでないことが理解されるべきである。
[0017]図に示される構造体は、原寸に比例していないことが理解される。図は、本技術の実施形態を例示するためのものである。構造体は絶対的又は相対的共に、異なる寸法を有することができ、規則的又は不規則的な端部、境界、及び／又は同様な特性、特徴、性質、及び／又はパラメータを有し得ることが理解される。
[0018]次に図２Ａを参照すると、本技術の一実施形態による適応電荷平衡金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）が示される。ＭＯＳＦＥＴは、複数のソース領域２１０、複数のゲート領域２１５、複数のゲート絶縁体領域２２０、複数のボディ領域２２５、ドリフト領域２３０、ドレイン領域２３５、複数のフィールドプレート積層体２４０〜２８０を含む。ＭＯＳＦＥＴはまた、ゲートコンタクト、ソース／ボディ／フィールドプレートコンタクト、ドレインコンタクト、封止層及び同様なものなどの、１つ又は複数の他の構造体を含み、これらは本技術の実施形態をより良く図示するためにこの図には示されない。
[0019]ソース領域２１０、ゲート領域２１５、ゲート絶縁体領域２２０、ボディ領域２２５、及びフィールドプレート積層体２４０〜２８０は、ドリフト領域２３０上にドレイン領域２３５と反対側に配置される。ゲート領域２１５及びゲート絶縁体領域２２０は、実質的に平行な細長い構造体として形成される。各ゲート絶縁体領域２１５は、対応するゲート領域２２０を取り囲み、ゲート領域２２０を、取り囲んでいるソース２１５、ボディ２２５、及びドリフト領域２３０から電気的に隔離する。ゲート領域２２０は相互接続され（図示せず）、複数のストライプ状セルを形成する。各ゲート領域２１５及び取り囲んでいるゲート絶縁体領域２２０の組み合わせは、本明細書の以下ではゲート構造体と呼ばれる。ゲート構造体２１５、２２０は、ボディ領域２２５を貫いて延び、部分的にドリフト領域２３０内に延びることができる。実質的に平行な細長い構造体として形成されるフィールドプレート積層体２４０〜２８０は、ゲート構造体２１５、２２０の間に配置される。フィールドプレート積層体２４０〜２８０は、ボディ領域２２５を貫いて配置され、ゲート構造体２１５、２２０より深く、部分的にドリフト領域２３０内に延びる。フィールドプレート積層体２４０〜２８０の各組の間の領域２１０〜２２５は、本明細書の以下では、積層体間メサ領域と呼ばれる。ソース領域２２０は、ゲート絶縁体領域２２０の周囲に沿って形成され、ボディ領域２２５によってフィールドプレート積層体２４０〜２８０から分離される。ボディ領域２２５はまた、ゲート絶縁体領域２２０の周囲に沿って、ドリフト領域２３０からソース領域２１０を分離する。ソース領域２１０をドリフト領域２３０から分離するボディ領域２２５の部分は、デバイスのソースからドレインへのチャネルを形成する。
[0020]各フィールドプレート積層体２４０〜２８０は、複数のフィールドプレート絶縁体領域２４０、２５０、２６０、２７０によって互いに分離された、複数のフィールドプレート領域２４５、２５５、２６５、２７５を含む。フィールドプレート領域２４５、２５５、２６５、２７５及びフィールドプレート絶縁体領域２４０、２５０、２６０、２７０の組は、１つ又は複数のフィールドリング２８０によって取り囲まれる。各フィールドプレート積層体では、フィールドプレート領域２４５、２５５、２６５、２７５は、いくつかの領域ではフィールドプレート絶縁体領域２４０、２５０、２６０、２７０によってフィールドリング２８０から横方向に分離され、他の領域ではフィールドリング２８０に接続される。しかし各フィールドプレート領域２４５、２５５、２６５、２７５は、フィールドリング２８０と、又は複数のフィールドリングのそれぞれの１つとオーミック接触し、フィールドプレート領域２４５、２５５、２６５、２７５は１つ又は複数のフィールドリング２８０に接続される。フィールドプレート領域２４５、２５５、２６５、２７５及びフィールドプレート絶縁体領域２４０、２５０、２６０、２７０の組が図示のように単一のフィールドリング２８０によって取り囲まれている場合は、フィールドリング２８０は、フィールドプレート２４５、２５５、２６５、２７５と、取り囲んでいるボディ領域２２５及びドリフト領域２３０との間に配置される。フィールドプレート領域２４５、２５５、２６５、２７５及びフィールドプレート絶縁体領域２４０、２５０、２６０、２７０の組が、複数のフィールドリング２８０によって取り囲まれている場合は、各フィールドリング２８０は、対応するフィールドプレート２４５、２５５、２６５、２７５と、取り囲んでいるボディ領域２４０、２５０、２６０、２７０及びドリフト領域２３０との間に配置される。
[0021]次に、本技術の一実施形態による、図２Ａのフィールドプレート構造体の拡大図である図２Ｂを参照する。やはり各フィールドプレート積層体２４０〜２８０は、複数のフィールドプレート絶縁体領域２４０、２５０、２６０、２７０によって互いに分離された、複数のフィールドプレート領域２４５、２５５、２６５、２７５を含む。フィールドプレート領域２４５、２５５、２６５、２７５及びフィールドプレート絶縁体領域２４０、２５０、２６０、２７０の組は、フィールドリング２８０によって取り囲まれる。各フィールドプレート積層体において、フィールドプレート領域２４５、２５５、２６５、２７５は、いくつかの領域ではフィールドプレート絶縁体領域２４０、２５０、２６０、２７０によってフィールドリング２８０から横方向に分離され、他の領域ではフィールドリング２８０に接続される。上部フィールドプレート領域２７５は対応するフィールドプレート絶縁体領域２７０によって取り囲まれているように示されるが、代替として、いくつかの実装形態では対応するフィールドプレート絶縁体領域２７０は上面まで延びないので、上部フィールドプレート領域２７５はフィールドリング２８０に接続され得ることが理解される。例示的実施形態では、上部フィールドプレート及びフィールドプレート絶縁体領域は、ボディ領域２２５を貫いて、ゲート構造体２１５、２２０の深さを超えて、ドリフト領域２３０内に延びることができる。フィールドプレート絶縁体領域２４０、２５０、２６０、２７０の厚さ（図に示されるように縦方向）は、ドリフト領域２３０を通して実質的に等しいステップで低くなる電界電位を達成するように選択することができる。フィールドプレート領域２４５、２５５、２６５、２７５、フィールドプレート絶縁体領域２４０、２５０、２６０、２７０、それらの間のギャップ、及び／又は同様なものの１つ又は複数の他の寸法は、同様に１つ又は複数の特定の設計基準を達成するように変更され得る。やはり図２Ａ及び図２Ｂに示される構造体は、原寸に比例していないことが理解される。
[0022]一実装形態では図２Ａに示されるように、フィールドプレート領域２４５、２５５、２６５、２７５は、ボロンでドープされたポリシリコンなどの、ｐドープされた（Ｐ）半導体とすることができる。各積層体の１つ又は複数のフィールドリングは、ボロンでドープされたシリコンなどの、ｐドープされた（Ｐ）半導体とすることができる。フィールドプレート絶縁体領域２４０、２５０、２６０、２７０は、二酸化シリコンなどの誘電体とすることができる。ソース領域２１０及びドレイン領域２３５は、リン又は砒素でドープされたシリコンなどの、高濃度ｎドープされた（＋Ｎ）半導体とすることができる。ボディ領域２２５は、ボロンでドープされたシリコンなどの、ｐドープされた（Ｐ）半導体とすることができる。フィールドリング２８０及びフィールドプレート領域２４０、２５０、２６０、２７０は、ボディ領域２２５より高濃度にドープされる。ゲート領域２２０は、リン又は砒素でドープされたポリシリコンなどの、高濃度ｎドープされた（Ｎ＋）半導体とすることができる。ゲート絶縁体領域２２０は、二酸化シリコンなどの誘電体とすることができる。ドリフト領域２３５は、リン又は砒素でドープされたシリコンなどの、低濃度ｎドープされた（Ｎ−）半導体とすることができる。
[0023]他の実装形態ではフィールドプレート領域は、リン又は砒素でドープされたポリシリコンなどの、ｎドープされた（Ｎ）半導体とすることができる。各積層体の１つ又は複数のフィールドリングは、リン又は砒素でドープされたシリコンなどの、ｎドープされた（Ｎ）半導体とすることができる。フィールドプレート絶縁体領域は、二酸化シリコンなどの誘電体とすることができる。ソース領域及びドレイン領域は、ボロンでドープされたシリコンなどの、高濃度ｐドープされた（＋Ｐ）半導体とすることができる。ボディ領域は、リン又は砒素でドープされたシリコンなどの、ｎドープされた（Ｎ）半導体とすることができる。フィールドリング及びフィールドプレート領域は、ボディ領域より高濃度にドープされる。ゲート領域は、ボロンでドープされたポリシリコンなどの、高濃度ｐドープされた（Ｐ＋）半導体とすることができる。ゲート絶縁体領域は、二酸化シリコンなどの誘電体とすることができる。ドリフト領域は、ボロンでドープされたシリコンなどの、低濃度ｐドープされた（Ｐ−）半導体とすることができる。
[0024]デバイスの降伏電圧は、積層体内のフィールドプレート２４０、２５０、２６０、２７０の数、及びフィールドプレート積層体の深さに依存する。降伏電圧はまた、フィールドプレート積層体の間のメサの幅Ｗｍｅｓａ、並びにソース、ボディ、及びドリフト領域２１０、２２５、２３０のドーピングプロファイル、並びに半導体材料自体（例えばシリコン、ガリウム砒素）にも依存する。ｎ型ドープされたドリフト領域２３０の場合は、薄い、より高濃度にドープされたｐ型フィールドリング領域２８０は、中濃度ｐ型ドープされたボディ領域２２５に接続される。ｐ型ドープされたフィールドリング領域２８０のドーピングレベルは、印加ドレイン電圧がボディ−ドリフト領域降伏電圧に比べて十分低いときに、自由電荷キャリアが空乏化されるように選ばれる。ｐ型フィールドリング２８０は、ドレインからフィールドプレート積層体底部への低い電圧から開始して、ソース２１０からドリフト領域２３０までの深さに沿って、滑らかに段階的に変化する、好ましくは直線的に増加する電位を達成するように適合される。
[0025]フィールドプレート絶縁体領域２４０、２５０、２６０、２７０によって、フィールドリング２８０及びボディ領域２２５から横方向に分離された、フィールドプレート領域２４５、２５５、２６５、２７５の厚さＷＦＰは、ＭＯＳＦＥＴデバイスの所与の降伏電圧に対して、ボディ領域２２５において、実質的に小さな電界ピークを達成するように、フィールドプレート絶縁体領域２４０、２５０、２６０、２７０の厚さＴｉｎｓｕｌａｔｏｒを考慮して選択される。フィールドプレート絶縁体領域２４０、２５０、２６０、２７０の厚さＴｉｎｓｕｌａｔｏｒはまた、比較的低いデバイスオン抵抗ＲＤＳ−ｏｎ、及びボディ領域２２５内の低い電界を維持しながら、デバイスの所与の降伏電圧を達成するように、フィールドプレート２４５、２５５、２６５、２７５の数を左右する。ボディ領域２２５とオーミック接触する、又はフィールドリング２８０を通してドリフト領域２３０とショットキー接触する、フィールドプレート領域２４５、２５５、２６５、２７５の厚さＴｆｐ−ｃは、フィールドプレート領域２４５、２５５、２６５、２７５が、コンタクトのエリアにおいてボディ領域２２５の電位レベルにフロートすることができるのに、十分なコンタクトエリアとなるように選択される。さらにソース領域２１０の電位は、ソース／ボディ／フィールドプレートコンタクト（図示せず）を通して、ボディ領域２２５、上部フィールドプレート２７５、フィールドリング２８０に結合されることが理解される。
[0026]オフ状態では、ドレイン電圧が、ゲート構造体２１５、２２０に最も近いボディ領域２２５のソースからドレインへのチャネルを空乏化するのに必要なピンチオフ電圧を超えて増加されるのに従って、電位は、チャネルのソース側からドレイン側に増加する空乏領域の長さにわたって低下する。チャネルに沿った電位降下プロファイルに応じて、フィールドプレート積層体内の隣接するフィールドプレート領域２４５、２５５、２６５、２７５は、ソース２１０及びドレイン領域２３５に対するそれらの位置に応じて異なる電位にフロートする。
[0027]次に図３を参照すると、本技術の実施形態による、例示の適応電荷平衡ＭＯＳＦＥＴデバイスのハーフセル構造及びドーピングプロファイルが示される。次に図４及び図５を参照すると、それぞれ１００Ｖ及び降伏電圧における、例示の適応電荷平衡ＭＯＳＦＥＴデバイスに対する電位輪郭プロットが示される。ソース／ボディ／フィールドプレートコンタクトに結合された第１のフィールドプレートは、ソース及びボディ領域の電位にある。後続のフィールドプレート領域は、ドレイン領域に最も近いフィールドプレート領域が最も高い電位にフロートするように、徐々により高い電位にフロートする。フィールドプレート領域がボディ領域における電位より小さな電位にフロートするのに従って、それらはボディ領域を空乏化し始める。ソース電位にある第１のフィールドプレートはボディ領域電荷を空乏化し、空乏領域が第２のフィールドプレートに達するのに従って、第２のフィールドプレートは、フィールドプレート積層体のない従来のＭＯＳＦＥＴの空乏化されていないボディ領域の電位（例えばドレイン電位）より小さな電圧にフロートする。次いで第２のフィールドプレートのより小さな電位は、空乏領域が次のフィールドプレートに達する点まで、ボディ領域を空乏化するのを助け、これはフィールドプレート積層体のない従来のＭＯＳＦＥＴのドレイン電位より小さな電圧にフロートする。この空乏化の拡大、及び連続的に増加する電位にフィールドプレートがフロートするプロセスは、ボディ領域全体が空乏化されるまで継続する。ボディ領域全体が空乏化された後は、電位のさらなる増加は、必ずしも、高い電界及び構造体の降伏に繋がるように空乏領域をさらに増加させることはない。
[0028]フィールドプレートがボディ領域の電位により近い電圧にフロートするのに従って、フィールドプレートとボディ領域を分離しているフィールドプレート絶縁体領域における電界は、薄い絶縁体の場合はより小さくなることが理解される。これと対照的に従来のシールド型のゲート又はソースデバイスでは、シールドプレートはゲート又はソース電位にあり、したがってずっと大きな電位差にあるので、フィールドプレート積層体と同じ領域内で小さな電界を達成するためには厚い絶縁体が必要になる。言い換えれば、従来のデバイスでのシールディングと、本実施形態でのフィールドプレートの間の大きな電位差により、従来のデバイスのゲート構造体の間のメサの深さを増加させることと共に、より高い降伏電圧を達成するためにはより厚い絶縁体が必要になる。しかし本技術の実施形態では、上述のようにフィールドプレートとメサ領域の間の電位差が小さいので、より薄い絶縁体領域、及びより深いメサ領域によって、より高い降伏電圧を達成することができる。またフィールドプレートとボディ領域の間のより小さな電位差により、従来のシールドデバイスと比べてフィールドプレート構造体を有するデバイスの場合は、デバイス電荷又は静電容量は小さいことが理解されるべきである。
[0029]次に図６を参照すると、本技術の実施形態による、例示の適応電荷平衡ＭＯＳＦＥＴデバイスのＩＶ曲線が示される。図示のように、フィールドプレート積層体を用いて達成される降伏電圧は、所与の絶縁体厚さ、トレンチ深さ、及びボディ領域ドーピングプロファイルに対して比較的大きい。次に図７を参照すると、従来のシールドデバイスの場合の電界輪郭は、酸化物厚さが薄いことにより、降伏がトレンチ底部の最も近くで起きることを実証している。低い降伏電圧はまた、酸化物−シリコン境界面において形成されるホール反転層の結果であることが理解される。反転電圧は、酸化物厚さ、及びゲート構造体の間のメサ内のドーピングプロファイルの関数である。本技術の実施形態におけるソースからドレインへのチャネルに沿って連続的により高い電位にフロートする複数のフィールドプレートと共に、薄いｐドープされたボディ領域は、反転層形成を回避する助けとなり、結果として、より高い降伏電圧を生じる。
[0030]しかしフィールドプレート領域の隣のメサにおける、ｎ型ドリフト領域の反転を回避するために注意が払われるべきである。フィールドプレートの隣のメサエリアのドリフト領域における反転層の形成の場合は、デバイスの降伏電圧は、連続した薄いｐ型フィールドリングを有するデバイスより低くなる。さらに、連続した薄いｐ型フィールドリングにおける電荷は、フィールドプレート構造体の全体としての降伏電圧強化へのスーパージャンクションダイオードの寄与を調整するように変化させることができ、したがって本技術の実施形態によるデバイス内の電界を微調整する方法をもたらす。
[0031]フィールドプレート領域は、ｐ型フィールドリング及びボディ領域とオーミック接触するべきである。フィールドプレートがメサ内のドリフト領域に結合される場合は、フィールドプレートは、メサ内に高いドーピングプロファイルがある場合でも、高い降伏電圧を有するようにデバイスを調整できるようにするために、ショットキー接触するべきである。
[0032]次に図７を参照すると、図６に示される適応電荷平衡ＭＯＳＦＥＴデバイスと同様なトレンチ深さ及び酸化物厚さを有するデバイスに対する、従来のスーパージャンクションデバイスの電界輪郭が示される。次に図８Ａ及び図８Ｂを参照すると、フィールドプレートを有する適応電荷平衡ＭＯＳＦＥＴの降伏ＩＶが、従来のスーパージャンクションデバイスと定性的に比較される。
[0033]次に図９Ａ〜図９Ｅを参照すると、本技術の一実施形態による、適応電荷平衡ＭＯＳＦＥＴを製作する方法が示される。製作の方法は図１０Ａ〜図１０Ｍを参照してさらに説明され、それらの図は製作時の電荷平衡ＭＯＳＦＥＴの様々な段階を示す。やはり図１０Ａ〜図１０Ｍに示される構造体は、原寸に比例していないことが理解される。
[0034]プロセスは、洗浄、堆積、ドーピング、エッチング、及び／又は同様なものなどの、半導体ウェハに対する様々な初期プロセスにより、３０２で開始する。ウェハは、第１の濃度において第１のタイプのドーパントでドープされた第１の基板半導体層４０２とすることができる。一実装形態では第１の基板半導体層は、リンで高濃度ドープされた（Ｎ＋）シリコンとすることができる。
[0035]３０４で、第１の基板半導体層４０２上に、第２の濃度において第１のタイプのドーパントでドープされた第２の基板半導体層４０４が形成される。一実装形態では第２の基板半導体層は、第１の基板半導体層上にエピタキシャル気相成長することができる。エピタキシャル気相成長されたシリコンは、リン又は砒素などの所望の不純物を反応チャンバ内に導入することによってドープすることができる。一実装形態では、エピタキシャル気相成長された第２の基板半導体層は、リンで低濃度ドープされた（Ｎ−）シリコンとすることができる。
[0036]３０６で、ドープされた第２の基板半導体層４０４上に、ハードマスク層４０６が堆積される。一実装形態ではハードマスク層４０６は、窒化シリコン又は同様なものとすることができる。３０８で、ハードマスク層４０６上にフィールドプレートトレンチマスク４０８が形成される。フィールドプレートトレンチマスク４０８は、フォトレジストを堆積し、レジストを任意のよく知られたリソグラフィプロセスによってパターニングすることによって形成することができる。一実装形態では、フィールドプレートマスク４０８は、複数の長手方向に平行な開口（例えばストライプ状）を有する。
[0037]３１０で、ハードマスク４０６の部分、及びフィールドプレートトレンチマスク４０８によって露出された第２の基板半導体層４０４の一部分がエッチングされる。ハードマスク４０８及び第２の基板半導体層４０４は、１つ又は複数のよく知られた等方性エッチング方法によってエッチングすることができる。複数のフィールドプレート積層体トレンチ４１０は、トレンチ４１０の間に配置されたフィールドプレート間メサを有して形成される。一実装形態では、フィールドプレート積層体トレンチ４１０は、およそＤの深さ、およそＷの幅を有し、およそＳだけ互いに相隔てられる。３１２で、フィールドプレート積層体トレンチマスク４０８は、適切なレジスト剥離液又はレジストアッシングプロセスを利用して除去される。
[0038]次に図１０Ｂを参照すると、３１４で、複数のフィールドプレートトレンチ４１０に沿って、第２の基板半導体層４０４内に、フィールドリング４１４が形成される。フィールドリング４１４は、第３の濃度において第２のタイプのドーパントでドープされる。一実装形態では、複数のフィールドプレート積層体トレンチ４１０の側壁及び床部に沿ってフィールドプレートリング４１４を形成するように、よく知られたイオン注入プロセスを利用してある角度で第２のタイプのドーパントが注入される。ハードマスク４０６は、フィールドプレート積層体トレンチ４１０の間のメサの残りにおける注入を防止する。一実装形態では、およそＷｒｉｎｇの幅を有するフィールドリング４１４を形成するように、フィールドプレート積層体トレンチ４１０の側壁及び床部に沿ってボロンがイオン注入される。
[0039]次に図９Ｂ及び図１０Ｃを参照すると、３１６で、複数のフィールドプレート積層体トレンチ４１０内に、第１のフィールドプレート誘電体層４１６が形成される。誘電体は、複数のフィールドプレート積層体トレンチ４１０の側壁及び床部に沿って、第２の基板半導体層４０４を酸化することによって形成することができる。一実装形態では誘電体層４１８は、厚さＴｉｎｓｕｌａｔｏｒを有する酸化シリコンとすることができる。３１８で、複数のフィールドプレート積層体トレンチ４１０内の第１のフィールドプレート誘電体層４１６上に、第１のフィールドプレート半導体層４１８が形成される。第１のフィールドプレート半導体層４１８は、第４の濃度において第２のタイプのドーパントでドープされる。一実装形態では、第１のフィールドプレート半導体層４１８は、ボロンでドープされたポリシリコンを共形的に堆積することによって形成することができる。
[0040]次に図１０Ｄを参照すると、３２０で、第１のフィールドプレート半導体層４１８は、複数のフィールドプレート積層体トレンチ４１０内にエッチバックされて、フィールドプレートの第１の部分４２０を形成する。フィールドプレートの第１の部分４２０は、厚さＴｆｐ−ｎｃを有する。第１のフィールドプレート半導体層４１８は、任意のよく知られた選択的エッチングプロセスによってエッチバックすることができる。
[0041]次に図１０Ｅを参照すると、３２２で、第１のフィールドプレート誘電体層４１６は、複数のフィールドプレート積層体トレンチ４１０内にエッチバックされて、第１のフィールドプレート絶縁体４２２を形成する。第１のフィールドプレート誘電体層４１６は、任意のよく知られた選択的エッチングプロセスによってエッチバックすることができる。
[0042]次に図１０Ｆを参照すると、３２４で、複数のフィールドプレート積層体トレンチ内のフィールドプレートの第１の部分４２０、及び第１のフィールドプレート絶縁体４２２上に、第２のフィールドプレート半導体層４２４が形成される。一実装形態では、第２のフィールドプレート半導体４２４は、ｐドープされたポリシリコンを共形的に堆積することによって形成することができる。
[0043]次に図１０Ｇを参照すると、３２６で、第２のフィールドプレート半導体層４２４は、複数のフィールドプレートトレンチ４１０内にエッチバックされて、第１のフィールドプレート４２６の第２の部分を形成する。結果としてのフィールドプレートは厚さＴｆｐを有する。第２のフィールドプレート半導体層４２４は、任意のよく知られた選択的エッチングプロセスによってエッチバックすることができる。３１６〜３２６のプロセスは、複数のフィールドプレート絶縁体４２２によって互いに分離された、複数のフィールドプレート４２６を形成するように繰り返される。
[0044]次に図９Ｃ及び図１０Ｈを参照すると、３２８で、複数のフィールドプレートトレンチ内に、最終フィールドプレート誘電体層４２８が形成される。最終フィールドプレート誘電体層は、複数のフィールドプレート積層体トレンチ４１０の側壁の残りの部分に沿って、第２の基板半導体層４０４を酸化することによって形成することができる。一実装形態では最終誘電体層は、厚さＴｉｎｓｕｌａｔｏｒを有する酸化シリコンとすることができる。３３０で、複数のフィールドプレート積層体トレンチ４１０内の最終フィールドプレート誘電体層４２８上に、第４の濃度において第２のタイプのドーパントでドープされた最終フィールドプレート４３０が形成される。最終フィールドプレート４３０は、半導体を共形的に堆積し、それを最終フィールドプレート４３０を形成するように複数のフィールドプレート積層体トレンチ４１０の上部までエッチバックすることによって形成することができる。各フィールドプレート積層体トレンチ４１０内のフィールドプレート４２８、４３０の組、及び挿入されたフィールドプレート絶縁体４２２、４２８は、フィールドリング４１４と共に、本明細書ではフィールドプレート積層体と呼ばれる。
[0045]次に図１０Ｉを参照すると、３３２で、ハードマスク４０６上にゲートトレンチマスク４３２が形成される。ゲートトレンチマスク４３２は、フォトレジストを堆積し、レジストを任意のよく知られたリソグラフィプロセスによってパターニングすることによって形成することができる。一実装形態では、ゲートトレンチマスク４３２は、幅Ｗｇａｔｅを有する複数の長手方向に平行な開口（例えばストライプ状）を含み、複数のフィールドプレート積層体の間に間隔を置いて、且つそれらに実質的に平行に配置される。３３４で、ハードマスク４０６、及びゲートトレンチマスク４３２によって露出された第２の基板半導体層４０４の一部分は、複数のゲートトレンチ４３４を形成するようにエッチングされる。ハードマスク４０６及び第２の基板半導体層４０４は、１つ又は複数のよく知られた等方性エッチング方法によってエッチングすることができる。一実装形態ではゲートトレンチは、深さＤｇａｔｅ、及び幅Ｗｇａｔｅを有する。３３６で、ゲートトレンチマスク４３２は、適切なレジスト剥離液又はレジストアッシングプロセスを利用して除去される。３３８で、ハードマスク４０５は、任意のよく知られた選択的エッチングプロセスを利用して除去される。
[0046]次に図９Ｄ及び図１０Ｊを参照すると、３４０で、複数のゲートトレンチ４３４内に、ゲート絶縁体の第１の部分４４０が形成される。ゲート絶縁体の第１の部分４４０は、複数のゲートトレンチ４３４の側壁及び床部に沿って、第２の基板半導体層４０４を酸化することによって形成することができる。一実装形態では誘電体層は、厚さＴｇａｔｅを有する酸化シリコンとすることができる。３４２で、複数のゲートトレンチ４３４内にゲート層４４２が形成される。ゲート層４４２は、第５の濃度において第１のタイプのドーパントでドープされた半導体層を共形的に堆積し、次いでゲートトレンチ４３４の上部までエッチバックすることによって形成することができる。一実装形態ではゲート層４４２は、リン又は砒素でドープされたポリシリコンとすることができる。３４４で、複数のゲート構造体とフィールドプレート積層体の間の第２の基板半導体層４０４内に、且つ第１の基板半導体層４０２と反対側に、複数のボディ領域４４４が形成される。ボディ領域は、第６の濃度において第２のタイプのドーパントを、第２の基板半導体層４０４内に所定の深さまで注入することによって形成することができる。第１の基板半導体層４４０はデバイスのドレインを形成し、ボディ領域４４４とドレイン領域４０２の間の第２の基板半導体層の残りの部分は、デバイスのドリフト領域４４５を形成する。一実装形態では、ボディ領域は、ボロンで中濃度ドープされた（Ｐ）シリコンとすることができる。
[0047]次に図１０Ｋを参照すると、３４６で、ゲート絶縁体上にソース領域マスク４４６が形成される。ソース領域マスク４４６は、フォトレジストを堆積し、レジストを任意のよく知られたリソグラフィプロセスによってパターニングすることによって形成することができる。一実装形態ではソース領域マスク４４６は、ＷＳの幅を有し、ゲートトレンチ４３４の両側を超えて延びる複数の長手方向に平行な開口（例えばストライプ状）を含む。３４８で、複数のゲート構造体の両側に隣接してボディ領域４４４内に、ソース領域４４８が形成される。ソース領域４４８は、ボディ領域４４４内に所定の深さまで、第１のタイプのドーパントを注入することによって形成することができる。一実装形態ではソース領域４４８は、リン又は砒素で高濃度ドープされた（Ｎ＋）シリコンとすることができる。３５０で、ソース領域マスクは、適切なレジスト剥離液又はレジストアッシングプロセスを利用して除去される。
[0048]次に図９Ｅ及び図１０Ｌを参照すると、３５２で、ウェハ上に第２のゲート層４５２が形成される。誘電体層は、ウェハの表面を酸化することによって形成することができる。３５４で、ソース／ボディ／フィールドプレートコンタクトマスク４５４が形成される。ソース／ボディ／フィールドプレートコンタクトマスク４５４は、フォトレジストを堆積し、レジストを任意のよく知られたリソグラフィプロセスによってパターニングすることによって形成することができる。３５６で、ソース／ボディ／フィールドプレートコンタクトマスク４５４によって露出された誘電体層は、エッチングされて、誘電体内にソース／ボディ／フィールドプレートコンタクト４５６を形成し、ゲート半導体層の上にゲート絶縁体の第２の部分４５７を形成する。３５８で、ソース／ボディ／フィールドプレートコンタクトマスク４５４は、適切なレジスト剥離液又はレジストアッシングプロセスを利用して除去される。
[0049]次に図１０Ｍを参照すると、３６０で、ソース／ボディ／フィールドプレートコンタクト層４６０が形成される。一実装形態では、ソース／ボディ／フィールドプレートコンタクト層４６０は、スパッタリングなどの任意のよく知られた方法によって金属層を堆積することによって形成することができる。３６２で、ウェハの反対側にドレインコンタクト層４６２が形成される。やはりドレインコンタクト層４６２は、スパッタリングなどの任意のよく知られた方法によって金属層を堆積することによって形成することができる。３６４で、様々な他のプロセスを用いて製作は継続する。様々なプロセスは典型的には、エッチング、堆積、ドーピング、洗浄、アニーリング、不活性化、劈開、及び／又は同様なものを含む。
[0050]図１１を参照すると、本技術の他の実施形態による適応電荷平衡ＭＯＳＦＥＴが示される。やはり図１１に示される構造体は、原寸に比例していないことが理解される。電荷平衡ＭＯＳＦＥＴのフィールドプレート積層体構造はそれぞれ、複数のフィールドリング２８０、２８５、２９０を含む。各フィールドリング２８０、２８５、２９０は、対応するフィールドプレート２４５、２５５、２６５、２７５と、及び取り囲んでいるボディ領域２４０、２５０、２６０、２７０及びドリフト領域２３０との間に配置される。フィールドリング２８０、２８５、２９０は、フィールドプレート２４５、２５５、２６５、２７５から、隣接するボディ領域２２５又はドリフト領域２３０内への外方拡散によって形成することができる。
[0051]本技術の特定の実施形態の上記の記述は、実例及び説明のために述べられたものである。それらは網羅的なものではなく、又は本発明を開示された正確な形に限定するものでもなく、上記の教示に照らして多くの変更形態及び変形形態が可能であることが明らかである。実施形態は本技術の原理及びその実際の用途を最もよく説明するように、それによって他の当業者が本技術、及び企図される特定の用途に適するように様々な変更を有する様々な実施形態を、最もよく利用できるように選ばれ述べられた。本発明の範囲は、本明細書に添付の「特許請求の範囲」及びそれらと等価なものによって定義されるものである。
[0052]本明細書で述べられるすべての要素、部分、及びステップが含められることが好ましい。当業者には明らかとなるように、これらの要素、部分、及びステップのいずれも他の要素、部分、及びステップによって置き換えられる、又は全く除かれ得ることが理解されるべきである。
[0053]概して本文書は以下を開示する。適応電荷平衡ＭＯＳＦＥＴデバイスは、フィールドプレート積層体、ゲート構造体、ソース領域、ドリフト領域、及びボディ領域を含む。ゲート構造体は、ゲート絶縁体領域によって取り囲まれたゲート領域を含む。フィールドプレート積層体は、複数のフィールドプレート絶縁体領域、複数のフィールドプレート領域、及びフィールドリング領域を含む。複数のフィールドプレートは、それぞれのフィールドプレート絶縁体によって互いに分離されている。ボディ領域は、ゲート構造体、ソース領域、ドリフト領域、及びフィールドリング領域の間に配置されている。２つ以上のフィールドプレートのそれぞれは、フィールドリングに結合されている。
概念
本文書はまた、少なくとも以下の概念を開示する。
概念１。
複数のフィールドプレート絶縁体領域、
複数のフィールドプレートが複数のフィールドプレート絶縁体の間に散在する、複数のフィールドプレート領域、及び
２つ以上のフィールドプレートのそれぞれがフィールドリングに結合されたフィールドリング領域
を含むフィールドプレート積層体と、
ゲート絶縁体領域によって取り囲まれたゲート領域を含むゲート構造体と、
ソース領域と、
ドリフト領域と、
ゲート構造体、ソース領域、ドリフト領域、及びフィールドリング領域の間に配置されたボディ領域と
を備える、装置。
概念２。フィールドリング領域は複数の部分を備え、フィールドリング領域の２つ以上の部分はそれぞれ、対応するフィールドプレート領域をボディ領域の隣接する部分に結合している、概念１による装置。
概念３。
ドリフト領域は、リン又は砒素で中濃度ドープされたエピタキシャルシリコンを備え、
複数のボディ領域は、ボロンで中濃度ドープされたシリコンを備え、
複数のソース領域は、リン又は砒素で高濃度ドープされたシリコンを備え、
複数のゲート領域は、リン又は砒素で高濃度ドープされたポリシリコンを備え、
複数のフィールドプレート領域は、ボロンで高濃度ドープされたポリシリコンを備え、
複数のフィールドリング領域は、ボロンで高濃度ドープされたエピタキシャルシリコンを備える、
概念１又は２による装置。
概念４。
ドリフト領域は、ボロンで中濃度ドープされたエピタキシャルシリコンを備え、
複数のボディ領域は、リン又は砒素で中濃度ドープされたシリコンを備え、
複数のソース領域は、ボロンで高濃度ドープされたシリコンを備え、
複数のゲート領域は、ボロンで高濃度ドープされたポリシリコンを備え、
複数のフィールドプレート領域は、リン又は砒素で高濃度ドープされたポリシリコンを備え、
複数のフィールドリング領域は、リン又は砒素で高濃度ドープされたエピタキシャルシリコンを備える、
概念１又は２による装置。
概念５。フィールドプレート積層体の深さは、ゲート構造体の深さより大きい、前記概念のいずれか１つによる装置。
概念６。フィールドプレート絶縁体領域の厚さ、及びフィールドプレート領域とフィールドリング領域の間のコンタクトエリアは、ドレイン電圧がピンチオフ電圧より大きいときに、各フィールドプレート領域が異なる電位にフロートするように選択される、前記概念のいずれか１つによる装置。
概念７。複数のフィールドプレート領域は、ドリフト領域とショットキー接触し、装置の降伏電圧をオーミック接触に比べて増加させる、前記概念のいずれか１つによる装置。
概念８。
第１のタイプのドーパントで中濃度ドープされた半導体層を、第１のタイプのドーパントで高濃度ドープされた半導体層上に形成するステップと、
第１のタイプのドーパントで低濃度ドープされた半導体層内に、複数のフィールドプレート積層体トレンチを形成するステップと、
フィールドプレート積層体トレンチの側壁に沿って、第１のタイプのドーパントで中濃度ドープされた半導体層内に、第２のタイプのドーパントで高濃度ドープされた半導体領域を形成するステップと、
フィールドプレート積層体トレンチ内に、第１の誘電体層を形成するステップと、
フィールドプレート積層体トレンチ内の第１の誘電体層上に、第２のタイプのドーパントで高濃度ドープされた第１の半導体層を形成するステップであって、第１の半導体層の一部分は、第２のタイプのドーパントで高濃度ドープされた半導体領域の第１の部分と接触する、ステップと、
フィールドプレート積層体トレンチ内に、第２のタイプのドーパントで高濃度ドープされた第１の半導体層上に、第２の誘電体層を形成するステップと、
フィールドプレート積層体トレンチ内の第２の誘電体層上に、第２のタイプのドーパントで高濃度ドープされた第２の半導体層を形成するステップであって、第２の半導体層の一部分は、第２のタイプのドーパントで高濃度ドープされた半導体領域の第２の部分に接触する、ステップと、
第１のタイプのドーパントで低濃度ドープされた半導体層内に、複数のゲートトレンチを形成するステップと、
ゲートトレンチ内に誘電体層を形成するステップと、
ゲートトレンチ内の誘電体層上に、第１のタイプのドーパントで高濃度ドープされた半導体層を形成するステップと、
第１のタイプのドーパントで中濃度ドープされた半導体層内に、第１のタイプのドーパントで高濃度ドープされた半導体層と反対側に、且つゲートトレンチ内の誘電体層と、フィールドプレート積層体トレンチの側壁に沿って第２のタイプのドーパントで高濃度ドープされた半導体領域の間に、第２のタイプのドーパントで中濃度ドープされた半導体領域を形成するステップと、
第２のタイプのドーパントで中濃度ドープされた半導体領域内に、第１のタイプのドーパントで低濃度ドープされた半導体層と反対側に、ゲートトレンチ内の誘電体層に隣接するが、フィールドプレート積層体トレンチの側壁に沿って第２のタイプのドーパントで高濃度ドープされた半導体領域からは第２のタイプのドーパントで中濃度ドープされた半導体領域によって分離された、第１のタイプのドーパントで高濃度ドープされた半導体領域を形成するステップと
を含む、方法。
概念９。
フィールドプレート積層体トレンチ内に、第２のタイプのドーパントで高濃度ドープされた第２の半導体層上に、第３の誘電体層を形成するステップと、
フィールドプレート積層体トレンチ内の第３の誘電体層上に、第２のタイプのドーパントで高濃度ドープされた第３の半導体層を形成するステップであって、第３の半導体層の一部分は、第２のタイプのドーパントで高濃度ドープされた半導体領域の第３の部分に接触する、ステップと
をさらに含む、概念８の方法。
概念１０。
フィールドプレート積層体トレンチ内の、第２のタイプのドーパントで高濃度ドープされた第３の半導体層上に、第４の誘電体層を形成するステップと、
フィールドプレート積層体トレンチ内の、第４の誘電体層上に、第２のタイプのドーパントで高濃度ドープされた第４の半導体層を形成するステップと
をさらに含む、概念９の方法。
概念１１。フィールドプレート積層体トレンチ内に、第１の誘電体層及び第１の半導体層を形成するステップが、
フィールドプレート積層体トレンチ内に、第１の誘電体層を成長させるサブステップと、
フィールドプレート積層体トレンチ内に、第２のタイプのドーパントで高濃度ドープされた第１の半導体層の一部分を堆積するサブステップと、
フィールドプレート積層体トレンチ内の第２のタイプのドーパントで高濃度ドープされた第１の半導体層の部分を、第１の所定の厚さまでエッチバックするサブステップと、
フィールドプレート積層体トレンチ内の第１の誘電体層を、フィールドプレート積層体トレンチ内の第２のタイプのドーパントで高濃度ドープされた第１の半導体層の部分の第１の所定の厚さまで、エッチバックするサブステップと、
フィールドプレート積層体トレンチ内に、第２のタイプのドーパントで高濃度ドープされた第１の半導体層の他の部分を堆積するサブステップと、
フィールドプレート積層体トレンチ内の、第２のタイプのドーパントで高濃度ドープされた第１の半導体層の別の部分を、第２の所定の厚さまでエッチバックするサブステップであって、第２の所定の厚さの第２のタイプのドーパントで高濃度ドープされた第１の半導体層の他の部分は、第２のタイプのドーパントで高濃度ドープされた半導体領域の第１の部分に接触する、サブステップと
を含む、概念８の方法。
概念１２。フィールドプレート積層体トレンチの側壁に沿って、第１のタイプのドーパントで低濃度ドープされた半導体層内に、第２のタイプのドーパントで高濃度ドープされた半導体領域を形成するステップが、フィールドプレート積層体トレンチの側壁に沿って、第１のタイプのドーパントで低濃度ドープされた半導体層内に、第２のタイプのドーパントを傾斜注入するサブステップを含む、概念８の方法。
概念１３。フィールドプレート積層体トレンチの側壁に沿って、第１のタイプのドーパントで低濃度ドープされた半導体層内に、第２のタイプのドーパントで高濃度ドープされた半導体領域を形成するステップが、
フィールドプレート積層体トレンチにおいて、第２のタイプのドーパントで高濃度ドープされた第１の半導体層の部分に隣接するフィールドプレート積層体トレンチの側壁に沿って、第１のタイプのドーパントで低濃度ドープされた半導体層内に、第２のタイプのドーパントで高濃度ドープされた第１の半導体領域を形成するサブステップと、
フィールドプレート積層体トレンチにおいて、第２のタイプのドーパントで高濃度ドープされた第２の半導体層の部分に隣接するフィールドプレート積層体トレンチの側壁に沿って、第２のタイプのドーパントで中濃度ドープされた半導体領域内に、第２のタイプのドーパントで高濃度ドープされた第２の半導体領域を形成するサブステップと
をさらに含む、概念８の方法。
概念１４。フィールドプレート積層体トレンチの側壁に沿って、第１のタイプのドーパントで低濃度ドープされた半導体層内に、第１のタイプのドーパントで高濃度ドープされた第１の半導体領域を形成するサブステップ、及びフィールドプレート積層体トレンチの側壁に沿って、第２のタイプのドーパントで中濃度ドープされた半導体領域内に、第２のタイプのドーパントで高濃度ドープされた第２の半導体領域を形成するサブステップが、フィールドプレート積層体トレンチ内の第２のタイプのドーパントで高濃度ドープされた第１の半導体層、及びフィールドプレート積層体トレンチ内の第２のタイプのドーパントで高濃度ドープされた第２の半導体層から、第２のタイプのドーパントを外方拡散させることを含む、概念１３の方法。
概念１５。
ドレイン領域と、
ドレイン領域上に配置されたドリフト領域と、
ドリフト領域上にドレイン領域と反対側に配置された複数のボディ領域と、
複数のボディ領域上に、ドリフト領域と反対側に配置された複数のソース領域であって、複数のソース領域、複数のボディ領域、及びドリフト領域は、複数のゲート構造体に隣接する、複数のソース領域と、
複数のゲート構造体であって、各ゲート構造体が、
複数のソース領域及び複数のボディ領域を貫いて延び、ドリフト領域内に部分的に延びる、複数の実質的に平行な細長いゲート領域、及び
複数のゲート領域と複数のソース領域、複数のボディ領域とドリフト領域のそれぞれの１つの間にそれぞれが配置された複数のゲート絶縁体領域、
を含む、複数のゲート構造体と、
複数のフィールドプレート構造体であって、各フィールドプレート構造体は、ボディ領域を貫いて、ドリフト領域に延びて配置され、各ゲート構造体は、１組のフィールドプレート構造体の間に配置され、各フィールドプレート構造体は、
複数のフィールドプレート絶縁体領域、
複数のフィールドプレート絶縁体領域の間に散在する、複数のフィールドプレート領域、及び
複数のフィールドプレート領域と隣接するドリフト領域との間に配置されたフィールドリング領域であって、１組のフィールドプレートがフィールドリング領域に結合された、フィールドリング領域
を含む、複数のフィールドプレート構造体と
を備える装置。
概念１６。
ドレイン領域は、高濃度ｎドープされた半導体を備え、
ドリフト領域は、中濃度ｎドープされた半導体を備え、
複数のボディ領域は、中濃度ｐドープされた半導体を備え、
複数のソース領域は、高濃度ｎドープされた半導体を備え、
複数のフィールドプレート領域は、高濃度ｐドープされた半導体を備え、
複数のフィールドリング領域は、高濃度ｐドープされた半導体を備える、
概念１５による装置。
概念１７。
ドレイン領域は、高濃度ｐドープされた半導体を備え、
ドリフト領域は、中濃度ｐドープされた半導体を備え、
複数のボディ領域は、中濃度ｎドープされた半導体を備え、
複数のソース領域は、高濃度ｐドープされた半導体を備え、
複数のフィールドプレート領域は、高濃度ｎドープされた半導体を備え、
複数のフィールドリング領域は、高濃度ｎドープされた半導体を備える、
概念１５による装置。
概念１８。複数のフィールドリング領域のそれぞれは、それぞれ複数の部分を備え、フィールドリング領域の２つ以上の部分は、対応するフィールドプレート領域に結合される、概念１５〜１７のいずれか１つによる装置。
概念１９。ソース領域、ボディ領域、及び複数のフィールドプレート領域の１つに配置された、ソース／ボディ／フィールドプレートコンタクトをさらに備える、概念１５〜１８のいずれか１つによる装置。
概念２０。複数のフィールドプレート領域は、ドリフト領域とショットキー接触し、装置の降伏電圧をオーミック接触に比べて増加させる、概念１６による装置。
概念２１。
複数のフィールドプレート絶縁体領域、
複数のフィールドプレートが、複数のフィールドプレート絶縁体の間に散在する、複数のフィールドプレート領域、及び
２つ以上のフィールドプレートのそれぞれがフィールドリングに結合されたフィールドリング領域
を含むフィールドプレート積層体と、
ゲート絶縁体領域によって取り囲まれたゲート領域を含むゲート構造体と、
ソース領域と、
ドリフト領域と、
ゲート構造体、ソース領域、ドリフト領域、及びフィールドリング領域の間に配置されたボディ領域と
を備える金属酸化膜半導体電界効果トランジスタ。
概念２２。フィールドリング領域は複数の部分を備え、フィールドリング領域の２つ以上の部分はそれぞれ、対応するフィールドプレート領域を、ボディ領域の隣接する部分に結合している、概念２１による金属酸化膜半導体電界効果トランジスタ。
概念２３。
ドリフト領域は、リン又は砒素で中濃度ドープされたエピタキシャルシリコンを備え、
複数のボディ領域は、ボロンで中濃度ドープされたシリコンを備え、
複数のソース領域は、リン又は砒素で高濃度ドープされたシリコンを備え、
複数のゲート領域は、リン又は砒素で高濃度ドープされたポリシリコンを備え、
複数のフィールドプレート領域は、ボロンで高濃度ドープされたポリシリコンを備え、
複数のフィールドリング領域は、ボロンで高濃度ドープされたエピタキシャルシリコンを備える、
概念２１又は２２による金属酸化膜半導体電界効果トランジスタ。
概念２４。
ドリフト領域は、ボロンで中濃度ドープされたエピタキシャルシリコンを備え、
複数のボディ領域は、リン又は砒素で中濃度ドープされたシリコンを備え、
複数のソース領域は、ボロンで高濃度ドープされたシリコンを備え、
複数のゲート領域は、ボロンで高濃度ドープされたポリシリコンを備え、
複数のフィールドプレート領域は、リン又は砒素で高濃度ドープされたポリシリコンを備え、
複数のフィールドリング領域は、リン又は砒素で高濃度ドープされたエピタキシャルシリコンを備える、
概念２１又は２２による金属酸化膜半導体電界効果トランジスタ。
概念２５。フィールドプレート積層体の深さは、ゲート構造体の深さより大きい、概念２１〜２４のいずれか１つによる金属酸化膜半導体電界効果トランジスタ。
概念２６。フィールドプレート絶縁体領域の厚さ、及びフィールドプレート領域とフィールドリング領域の間のコンタクトエリアの厚さは、ドレイン電圧がピンチオフ電圧より大きいときに、各フィールドプレート領域が異なる電位にフロートするように選択される、概念２１〜２５のいずれか１つによる金属酸化膜半導体電界効果トランジスタ。

Claims (13)

  1. 複数のフィールドプレート絶縁体領域、
    前記複数のフィールドプレート絶縁体領域の間に散在する、複数のフィールドプレート領域、及び
    前記複数のフィールドプレート領域が結合されたフィールドリング領域
    を含むフィールドプレート積層体と、
    ゲート絶縁体領域によって取り囲まれたゲート領域を含むゲート構造体と、
    ソース領域と、
    ドリフト領域と、
    前記ゲート構造体、前記ソース領域、前記ドリフト領域、及び前記フィールドリング領域の間に配置されたボディ領域と
    を備え、
    前記複数のフィールドプレート絶縁体領域の少なくとも一つの厚さ、及び前記複数のフィールドプレート領域の少なくとも一つと前記フィールドリング領域の間のコンタクトエリアの厚さは、ドレイン電圧がピンチオフ電圧より大きいときに、各フィールドプレート領域が異なる電位にフロートするように選択されている、装置。
  2. 前記フィールドリング領域を介して、前記複数のフィールドプレート領域のそれぞれと、前記ボディ領域とが結合している、請求項１に記載の装置。
  3. 前記ドリフト領域は、リン又は砒素で中濃度ドープされたエピタキシャルシリコンを備え、
    前記複数のボディ領域は、ボロンで中濃度ドープされたシリコンを備え、
    前記複数のソース領域は、リン又は砒素で高濃度ドープされたシリコンを備え、
    前記複数のゲート領域は、リン又は砒素で高濃度ドープされたポリシリコンを備え、
    前記複数のフィールドプレート領域は、ボロンで高濃度ドープされたポリシリコンを備え、
    前記複数のフィールドリング領域は、ボロンで高濃度ドープされたエピタキシャルシリコンを備える、
    請求項１に記載の装置。
  4. 前記ドリフト領域は、ボロンで中濃度ドープされたエピタキシャルシリコンを備え、
    前記複数のボディ領域は、リン又は砒素で中濃度ドープされたシリコンを備え、
    前記複数のソース領域は、ボロンで高濃度ドープされたシリコンを備え、
    前記複数のゲート領域は、ボロンで高濃度ドープされたポリシリコンを備え、
    前記複数のフィールドプレート領域は、リン又は砒素で高濃度ドープされたポリシリコンを備え、
    前記複数のフィールドリング領域は、リン又は砒素で高濃度ドープされたエピタキシャルシリコンを備える、
    請求項１に記載の装置。
  5. 前記フィールドプレート積層体の深さは、前記ゲート構造体の深さより大きい、請求項１に記載の装置。
  6. 第１のタイプのドーパントで中濃度ドープされた半導体層を、前記第１のタイプのドーパントで高濃度ドープされた半導体層上に形成するステップと、
    前記第１のタイプのドーパントで中濃度ドープされた前記半導体層内に、複数のフィールドプレート積層体トレンチを形成するステップと、
    前記フィールドプレート積層体トレンチの側壁に沿って、前記第１のタイプのドーパントで中濃度ドープされた前記半導体層内に、第２のタイプのドーパントで高濃度ドープされた半導体領域を形成するステップと、
    前記フィールドプレート積層体トレンチ内に、第１の誘電体層を形成するステップであって、前記第１の誘電体層は、底部と２つの側部とを有する、ステップと、
    前記フィールドプレート積層体トレンチ内の前記第１の誘電体層上に、前記第２のタイプのドーパントで高濃度ドープされた第１の半導体層を形成するステップであって、前記第１の半導体層の第１の部分は、前記第２のタイプのドーパントで高濃度ドープされた前記半導体領域の第１の部分と接触し、前記第１の半導体層の第２の部分は、前記第１の誘電体層の前記底部及び前記２つの側部内に配置されている、ステップと、
    前記フィールドプレート積層体トレンチ内に、前記第２のタイプのドーパントで高濃度ドープされた前記第１の半導体層上に、第２の誘電体層を形成するステップと、
    前記フィールドプレート積層体トレンチ内の前記第２の誘電体層上に、前記第２のタイプのドーパントで高濃度ドープされた第２の半導体層を形成するステップであって、前記第２の半導体層の一部分は、前記第２のタイプのドーパントで高濃度ドープされた前記半導体領域の第２の部分に接触する、ステップと、
    前記第１のタイプのドーパントで低濃度ドープされた前記半導体層内に、複数のゲートトレンチを形成するステップと、
    前記ゲートトレンチ内に誘電体層を形成するステップと、
    前記ゲートトレンチ内の前記誘電体層上に、前記第１のタイプのドーパントで高濃度ドープされた半導体層を形成するステップと、
    前記第１のタイプのドーパントで中濃度ドープされた前記半導体層内に、前記第１のタイプのドーパントで高濃度ドープされた前記半導体層と反対側に、且つ前記ゲートトレンチ内の前記誘電体層と、前記フィールドプレート積層体トレンチの側壁に沿って前記第２のタイプのドーパントで高濃度ドープされた前記半導体領域の間に、前記第２のタイプのドーパントで中濃度ドープされた半導体領域を形成するステップと、
    前記第２のタイプのドーパントで中濃度ドープされた前記半導体領域内に、前記第１のタイプのドーパントで低濃度ドープされた前記半導体層と反対側に、前記ゲートトレンチ内の前記誘電体層に隣接するが、前記フィールドプレート積層体トレンチの側壁に沿って前記第２のタイプのドーパントで高濃度ドープされた前記半導体領域からは前記第２のタイプのドーパントで中濃度ドープされた前記半導体領域によって分離された、前記第１のタイプのドーパントで高濃度ドープされた半導体領域を形成するステップと
    を含み、
    ソースとドレイン間のチャネルにおける電位降下プロファイルに応じて、前記第１の半導体層及び前記第２の半導体層は、ソース領域及びドレイン領域に対するそれらの位置に応じて異なる電位にフロートされている、方法。
  7. 前記フィールドプレート積層体トレンチ内に、前記第２のタイプのドーパントで高濃度ドープされた前記第２の半導体層上に、第３の誘電体層を形成するステップと、
    前記フィールドプレート積層体トレンチ内の前記第３の誘電体層上に、前記第２のタイプのドーパントで高濃度ドープされた第３の半導体層を形成するステップであって、前記第３の半導体層の一部分は、前記第２のタイプのドーパントで高濃度ドープされた前記半導体領域の第３の部分に接触する、ステップと
    をさらに含み、
    ソースとドレイン間のチャネルにおける電位降下プロファイルに応じて、前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層は、ソース領域及びドレイン領域に対するそれらの位置に応じて異なる電位にフロートされている、請求項６に記載の方法。
  8. 前記フィールドプレート積層体トレンチ内の、前記第２のタイプのドーパントで高濃度ドープされた前記第３の半導体層上に、第４の誘電体層を形成するステップと、
    前記フィールドプレート積層体トレンチ内の、前記第４の誘電体層上に、前記第２のタイプのドーパントで高濃度ドープされた第４の半導体層を形成するステップと
    をさらに含む、請求項７に記載の方法。
  9. 前記フィールドプレート積層体トレンチ内に、第１の誘電体層及び第１の半導体層を形成する前記ステップが、
    前記フィールドプレート積層体トレンチ内に、第１の誘電体層を成長させるサブステップと、
    前記フィールドプレート積層体トレンチ内に、前記第２のタイプのドーパントで高濃度ドープされた前記第１の半導体層の一部分を堆積するサブステップと、
    前記フィールドプレート積層体トレンチ内の、前記第２のタイプのドーパントで高濃度ドープされた前記第１の半導体層の前記部分を、第１の所定の厚さまでエッチバックするサブステップと、
    前記フィールドプレート積層体トレンチ内の前記第１の誘電体層を、前記フィールドプレート積層体トレンチ内の前記第２のタイプのドーパントで高濃度ドープされた前記第１の半導体層の前記部分の前記第１の所定の厚さまで、エッチバックするサブステップと、
    前記フィールドプレート積層体トレンチ内に、前記第２のタイプのドーパントで高濃度ドープされた前記第１の半導体層の他の部分を堆積するサブステップと、
    前記フィールドプレート積層体トレンチ内の、前記第２のタイプのドーパントで高濃度ドープされた前記第１の半導体層の前記他の部分を、第２の所定の厚さまでエッチバックするサブステップであって、前記第２の所定の厚さの前記第２のタイプのドーパントで高濃度ドープされた前記第１の半導体層の前記他の部分は、前記第２のタイプのドーパントで高濃度ドープされた前記半導体領域の前記第１の部分に接触する、サブステップと
    を含む、請求項６に記載の方法。
  10. 前記フィールドプレート積層体トレンチの側壁に沿って、前記第１のタイプのドーパントで低濃度ドープされた前記半導体層内に、前記第２のタイプのドーパントで高濃度ドープされた半導体領域を形成する前記ステップが、前記フィールドプレート積層体トレンチの側壁に沿って、前記第１のタイプのドーパントで低濃度ドープされた前記半導体層内に、前記第２のタイプのドーパントを傾斜注入するサブステップを含む、請求項６に記載の方法。
  11. 前記フィールドプレート積層体トレンチの側壁に沿って、前記第１のタイプのドーパントで低濃度ドープされた前記半導体層内に、前記第２のタイプのドーパントで高濃度ドープされた半導体領域を形成する前記ステップが、
    前記フィールドプレート積層体トレンチにおいて、前記第２のタイプのドーパントで高濃度ドープされた前記第１の半導体層の前記部分に隣接する前記フィールドプレート積層体トレンチの側壁に沿って、前記第１のタイプのドーパントで低濃度ドープされた前記半導体層内に、前記第２のタイプのドーパントで高濃度ドープされた第１の半導体領域を形成するサブステップと、
    前記フィールドプレート積層体トレンチにおいて、前記第２のタイプのドーパントで高濃度ドープされた前記第２の半導体層の前記部分に隣接する前記フィールドプレート積層体トレンチの側壁に沿って、前記第２のタイプのドーパントで中濃度ドープされた前記半導体領域内に、前記第２のタイプのドーパントで高濃度ドープされた第２の半導体領域を形成するサブステップと
    をさらに含む、請求項６に記載の方法。
  12. 前記フィールドプレート積層体トレンチの側壁に沿って、前記第１のタイプのドーパントで低濃度ドープされた前記半導体層内に、前記第１のタイプのドーパントで高濃度ドープされた第１の半導体領域を形成する前記サブステップ、及び前記フィールドプレート積層体トレンチの側壁に沿って、前記第２のタイプのドーパントで中濃度ドープされた前記半導体領域内に、前記第２のタイプのドーパントで高濃度ドープされた第２の半導体領域を形成する前記サブステップが、前記フィールドプレート積層体トレンチ内の前記第２のタイプのドーパントで高濃度ドープされた前記第１の半導体層、及び前記フィールドプレート積層体トレンチ内の前記第２のタイプのドーパントで高濃度ドープされた前記第２の半導体層から、前記第２のタイプのドーパントを外方拡散させることを含む、請求項１１に記載の方法。
  13. 高濃度第１タイプドープ半導体を備えるドレイン領域と、
    前記ドレイン領域上に配置されたドリフト領域であって、中濃度第１タイプドープ半導体を備えるドリフト領域と、
    前記ドリフト領域上に、ドレイン領域と反対側に配置された複数のボディ領域であって、中濃度第２タイプドープ半導体を備える複数のボディ領域と、
    前記複数のボディ領域上に、前記ドリフト領域と反対側に配置された複数のソース領域であって、前記複数のソース領域は、高濃度第１タイプドープ半導体を備え、前記複数のソース領域、前記複数のボディ領域、及び前記ドリフト領域は、複数のゲート構造体に隣接する、複数のソース領域と、
    複数のゲート構造体であって、各ゲート構造体が、
    前記複数のソース領域及び前記複数のボディ領域を貫いて延び、前記ドリフト領域内に部分的に延びる、複数の実質的に平行な細長いゲート領域、及び
    前記複数のゲート領域と前記複数のソース領域、前記複数のボディ領域と前記ドリフト領域のそれぞれの１つの間にそれぞれが配置された複数のゲート絶縁体領域、
    を含む、前記複数のゲート構造体と、
    複数のフィールドプレート構造体であって、各フィールドプレート構造体は、前記ボディ領域を貫いて、前記ドリフト領域に延びて配置され、各ゲート構造体は、１組のフィールドプレート構造体の間に配置され、各フィールドプレート構造体は、
    複数のフィールドプレート絶縁体領域、
    高濃度第２タイプドープ半導体を備え、前記複数のフィールドプレート絶縁体領域の間に散在する、複数のフィールドプレート領域、及び
    前記複数のフィールドプレート領域と前記隣接するドリフト領域との間に配置され、前記複数のフィールドプレート領域に結合された、フィールドリング領域
    を含む、複数のフィールドプレート構造体と
    を備え、
    ソースとドレイン間のチャネルにおける電位降下プロファイルに応じて、前記隣接するフィールドプレート領域は、前記ソース領域及びドレイン領域に対するそれらの位置に応じて異なる電位にフロートされている、装置。
JP2015550821A 2012-12-31 2013-12-27 適応電荷平衡ｍｏｓｆｅｔ技法 Active JP6249571B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/732,284 US9853140B2 (en) 2012-12-31 2012-12-31 Adaptive charge balanced MOSFET techniques
US13/732,284 2012-12-31
PCT/US2013/078129 WO2014106127A1 (en) 2012-12-31 2013-12-27 Adaptive charge balanced mosfet techniques

Publications (3)

Publication Number Publication Date
JP2016506082A JP2016506082A (ja) 2016-02-25
JP2016506082A5 JP2016506082A5 (ja) 2017-10-26
JP6249571B2 true JP6249571B2 (ja) 2017-12-20

Family

ID=51016180

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015550821A Active JP6249571B2 (ja) 2012-12-31 2013-12-27 適応電荷平衡ｍｏｓｆｅｔ技法

Country Status (6)

Country Link
US (1) US9853140B2 (ja)
EP (1) EP2939272B1 (ja)
JP (1) JP6249571B2 (ja)
KR (1) KR101786278B1 (ja)
CN (1) CN105027290B (ja)
WO (1) WO2014106127A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11721732B2 (en) 2021-08-18 2023-08-08 Kabushiki Kaisha Toshiba Semiconductor device with control electrodes provided in trenches of different widths

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9853140B2 (en) 2012-12-31 2017-12-26 Vishay-Siliconix Adaptive charge balanced MOSFET techniques
US20180012974A1 (en) * 2014-11-18 2018-01-11 Rohm Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
TWI599041B (zh) * 2015-11-23 2017-09-11 節能元件控股有限公司 具有底部閘極之金氧半場效電晶體功率元件及其製作方法
WO2017130374A1 (ja) 2016-01-29 2017-08-03 新電元工業株式会社 パワー半導体装置及びパワー半導体装置の製造方法
JP7470075B2 (ja) 2021-03-10 2024-04-17 株式会社東芝 半導体装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6252288B1 (en) 1999-01-19 2001-06-26 Rockwell Science Center, Llc High power trench-based rectifier with improved reverse breakdown characteristic
JP2002100772A (ja) 2000-07-17 2002-04-05 Toshiba Corp 電力用半導体装置及びその製造方法
US7132712B2 (en) 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
US6677641B2 (en) 2001-10-17 2004-01-13 Fairchild Semiconductor Corporation Semiconductor structure with improved smaller forward voltage loss and higher blocking capability
DE10235198B4 (de) 2001-08-02 2011-08-11 Fuji Electric Systems Co., Ltd. Leistungs-Halbleitergleichrichter mit ringförmigen Gräben
JP4209260B2 (ja) 2003-06-04 2009-01-14 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
CN103199017B (zh) 2003-12-30 2016-08-03 飞兆半导体公司 形成掩埋导电层方法、材料厚度控制法、形成晶体管方法
US7326617B2 (en) * 2005-08-23 2008-02-05 United Microelectronics Corp. Method of fabricating a three-dimensional multi-gate device
US8058682B2 (en) * 2007-01-09 2011-11-15 Maxpower Semiconductor Inc. Semiconductor device
US20080272429A1 (en) 2007-05-04 2008-11-06 Icemos Technology Corporation Superjunction devices having narrow surface layout of terminal structures and methods of manufacturing the devices
EP2248159A4 (en) 2008-02-14 2011-07-13 Maxpower Semiconductor Inc SEMICONDUCTOR COMPONENT STRUCTURES AND SAME PROCESSES
US20100264486A1 (en) 2009-04-20 2010-10-21 Texas Instruments Incorporated Field plate trench mosfet transistor with graded dielectric liner thickness
US10026835B2 (en) 2009-10-28 2018-07-17 Vishay-Siliconix Field boosted metal-oxide-semiconductor field effect transistor
US8354711B2 (en) * 2010-01-11 2013-01-15 Maxpower Semiconductor, Inc. Power MOSFET and its edge termination
US8546893B2 (en) 2010-01-12 2013-10-01 Mohamed N. Darwish Devices, components and methods combining trench field plates with immobile electrostatic charge
JP5762689B2 (ja) 2010-02-26 2015-08-12 株式会社東芝 半導体装置
TWI407564B (zh) * 2010-06-07 2013-09-01 Great Power Semiconductor Corp 具有溝槽底部多晶矽結構之功率半導體及其製造方法
JP5580150B2 (ja) 2010-09-09 2014-08-27 株式会社東芝 半導体装置
US8680607B2 (en) 2011-06-20 2014-03-25 Maxpower Semiconductor, Inc. Trench gated power device with multiple trench width and its fabrication process
JP2013131512A (ja) 2011-12-20 2013-07-04 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2013145770A (ja) 2012-01-13 2013-07-25 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
US9853140B2 (en) 2012-12-31 2017-12-26 Vishay-Siliconix Adaptive charge balanced MOSFET techniques

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11721732B2 (en) 2021-08-18 2023-08-08 Kabushiki Kaisha Toshiba Semiconductor device with control electrodes provided in trenches of different widths

Also Published As

Publication number Publication date
EP2939272A4 (en) 2016-09-14
CN105027290A (zh) 2015-11-04
KR20150103017A (ko) 2015-09-09
EP2939272B1 (en) 2021-02-03
KR101786278B1 (ko) 2017-10-17
US9853140B2 (en) 2017-12-26
EP2939272A1 (en) 2015-11-04
US20140183624A1 (en) 2014-07-03
JP2016506082A (ja) 2016-02-25
WO2014106127A1 (en) 2014-07-03
CN105027290B (zh) 2018-08-10

Similar Documents

Publication Publication Date Title
US8362550B2 (en) Trench power MOSFET with reduced on-resistance
US10147801B2 (en) Transistor with buried P+ and source contact
US7417266B1 (en) MOSFET having a JFET embedded as a body diode
US8847311B2 (en) Semiconductor device and method of manufacturing a semiconductor device
US10263070B2 (en) Method of manufacturing LV/MV super junction trench power MOSFETs
US7608510B2 (en) Alignment of trench for MOS
JP6249571B2 (ja) 適応電荷平衡ｍｏｓｆｅｔ技法
US8889518B2 (en) LDMOS transistor with asymmetric spacer as gate
US20110306172A1 (en) Lateral trench mosfet having a field plate
CN104518034B (zh) Jfet器件及其制造方法
JP2019519938A (ja) 短チャネルトレンチ型パワーｍｏｓｆｅｔ
WO2008130691A2 (en) A high voltage (>100v) lateral trench power mosfet with low specific-on-resistance
JP2018011079A (ja) トレンチ金属酸化物半導体電界効果トランジスタ
US20130011985A1 (en) Shallow-trench cmos-compatible super junction device structure for low and medium voltage power management applications
US20210126125A1 (en) Transistor devices with termination regions
CN210006740U (zh) 功率器件和电子设备
JP2013509720A5 (ja)
TWI407531B (zh) 具有蕭特基二極體之功率半導體結構及其製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160825

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160830

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20161130

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20170130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170314

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20170613

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20170814

A524 Written submission of copy of amendment under article 19 pct

Free format text: JAPANESE INTERMEDIATE CODE: A524

Effective date: 20170914

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171024

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171120

R150 Certificate of patent or registration of utility model

Ref document number: 6249571

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250