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Description
図1を参照して、従来技術によるトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)100の断面斜視図が図示されている。TMOSFET100は、複数のソース領域110と、複数のゲート領域115と、複数のゲート絶縁体領域120と、複数の本体領域(body
region)125と、ドリフト領域130と、ドレイン領域135とを含むがこれらに限定されない。
region)125と、ドリフト領域130と、ドレイン領域135とを含むがこれらに限定されない。
ドリフト領域130は、ドレイン領域135と、本体領域125との間に配置される。ソース領域110、ゲート領域115およびゲート絶縁体領域120は、本体領域125内に配置される。ゲート領域115およびゲート絶縁体領域120は、縞状または閉鎖状のセル構造として形成され得る。ゲート絶縁体領域120は、ゲート領域115を包囲する。よって、ゲート領域115は、ゲート絶縁体領域120によって周囲の領域から電気的に絶縁される。ゲート領域115は、装置100の共通ゲートを形成するように、連結される。ソース領域110は、ゲート絶縁体領域120の周囲に沿って形成され得る。ソース領域110は、装置100の共通ゲートを形成するように、連結される。ソース領域110はまた、典型的にはソース/本体コンタクト(図示せず)によって本体領域125へと連結される。
1つの実行様態において、ソース領域110およびドレイン領域135は、高nドープ(N+)半導体(例えば、リンまたはヒ素でドープされたシリコン)であり得る。ドリフト領域130は、低nドープ(N−)半導体(例えば、リンまたはヒ素でドープされたシリコン)であり得る。本体領域125は、pドープ(P)半導体(例えば、ホウ素でドープされたシリコン)であり得る。ゲート領域115は、高nドープ(N+)半導体(例えば、リンでドープされたポリシリコン)であり得る。ゲート絶縁体領域120は、絶縁体(例えば、二酸化珪素)であり得る。
ソース領域110に対するゲート領域115の電位が装置100の閾電圧を上回った場合、ゲート絶縁体領域120の周辺に沿って、伝導チャネルが本体領域125内に誘導される。その後、TMOSFET100は、ドレイン領域135とソース領域110との間において電流を伝導させる。その結果、前記装置はON状態となる。
ゲート領域115の電位が前記閾電圧を下回った場合、前記チャネルによる誘導が停止する。その結果、ドレイン領域135とソース領域110との間に付加された電位に起因する電流は、両者間に流れなくなる。そのため、装置100はオフ状態となり、本体領域125およびドレイン領域135によって形成された接合により、前記ソースおよびドレインに亘って付加された電圧が支持される。
低nドープ(N−)ドリフト領域130に起因して発生した空乏領域は、本体領域125およびドレイン領域130の双方内に延びて、これによりパンチスルー効果を低下させる。このように、低nドープ(N−)ドリフト領域130は、TMOSFET100の降伏電圧を増加させるように機能する。
TMOSFET100のチャネル幅は、ゲート絶縁体領域120の周辺に沿った複数の前記ソース領域110の長さの関数である。装置100のチャネル長さは、ゲート絶縁体領域120の周辺に沿ったソース領域110とドリフト領域130との間の本体領域125の関数である。よって、装置100のチャネル幅と長さとの間の比が大きくなる。よって、パワーMOSFET用途(例えば、パルス幅変調(PWM)電圧レギュレータ内のスイッチング素子)においてTMOSFET装置100を有利に用いることが可能となる。
本文書は、フィールドブースト型(field
boosted)金属酸化物半導体電界効果トランジスタの分野に関する。本技術の実施形態は好適には、フィールドブースト型電界効果トランジスタの分野に向けられる。本技術は、以下の記載および添付図面を参照すれば、最良に理解され得る。以下の記載および添付図面は、本技術の実施形態を例示するためのものである。一実施形態において、トレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)は好適には、ドレイン領域と、複数のゲート領域と、複数のドリフト領域と、複数の本体領域(body
region)と、複数のソース領域と、複数のゲート絶縁体領域とを含む。前記ゲート領域は、前記ドレイン領域の上方に配置される。前記ドリフト領域は好適には、前記ゲート領域間のメサ内で前記ドレイン領域の上方に配置される。前記本体領域は好適には、前記メサ内において前記ドリフト領域の上方において前記ゲート領域に隣接して配置される。前記ソース領域は好適には、前記メサ内において前記本体領域の上方に配置される。前記ゲート絶縁体領域は好適には、前記ゲート領域と、前記ソース、本体、ドリフトおよびドレイン領域との間に配置される。前記メサの幅は好適には、およそ0.03〜1.0ミクロン(μm)である。前記ゲート領域と前記ドレイン領域との間の前記ゲート絶縁体領域の厚さは好適には、およそ0.1〜4.0μmである。より詳細には、本文書は、以下の好適な観点を開示する。トレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)は、複数のゲート領域間に配置された複数のメサを含む。各メサは、ドリフト領域および本体領域を含む。前記メサの幅は、前記ゲート絶縁体領域と前記本体領域との間の界面において量子井戸寸法のオーダーである。前記TMOSFETはまた、前記ゲート領域と、前記本体領域、前記ドリフト領域および前記ドレイン領域との間に配置された複数のゲート絶縁体領域を含む。前記ゲート領域と前記ドレイン領域との間の前記ゲート絶縁体領域の厚さに起因して、オフ状態においてゲートトゥードレイン電界は実質的に横方向において発生し、これにより、前記ドリフト領域内の電荷の空乏化が支援される。
boosted)金属酸化物半導体電界効果トランジスタの分野に関する。本技術の実施形態は好適には、フィールドブースト型電界効果トランジスタの分野に向けられる。本技術は、以下の記載および添付図面を参照すれば、最良に理解され得る。以下の記載および添付図面は、本技術の実施形態を例示するためのものである。一実施形態において、トレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)は好適には、ドレイン領域と、複数のゲート領域と、複数のドリフト領域と、複数の本体領域(body
region)と、複数のソース領域と、複数のゲート絶縁体領域とを含む。前記ゲート領域は、前記ドレイン領域の上方に配置される。前記ドリフト領域は好適には、前記ゲート領域間のメサ内で前記ドレイン領域の上方に配置される。前記本体領域は好適には、前記メサ内において前記ドリフト領域の上方において前記ゲート領域に隣接して配置される。前記ソース領域は好適には、前記メサ内において前記本体領域の上方に配置される。前記ゲート絶縁体領域は好適には、前記ゲート領域と、前記ソース、本体、ドリフトおよびドレイン領域との間に配置される。前記メサの幅は好適には、およそ0.03〜1.0ミクロン(μm)である。前記ゲート領域と前記ドレイン領域との間の前記ゲート絶縁体領域の厚さは好適には、およそ0.1〜4.0μmである。より詳細には、本文書は、以下の好適な観点を開示する。トレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)は、複数のゲート領域間に配置された複数のメサを含む。各メサは、ドリフト領域および本体領域を含む。前記メサの幅は、前記ゲート絶縁体領域と前記本体領域との間の界面において量子井戸寸法のオーダーである。前記TMOSFETはまた、前記ゲート領域と、前記本体領域、前記ドリフト領域および前記ドレイン領域との間に配置された複数のゲート絶縁体領域を含む。前記ゲート領域と前記ドレイン領域との間の前記ゲート絶縁体領域の厚さに起因して、オフ状態においてゲートトゥードレイン電界は実質的に横方向において発生し、これにより、前記ドリフト領域内の電荷の空乏化が支援される。
本技術の実施形態を、制限目的ではなく例示目的のために添付図面中に示す。図面中、類似の参照符号は、類似の要素を指す。
図1は、従来技術によるトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)の断面斜視図である。
図2は、本技術の一実施形態によるTMOSFETの断面斜視図である。
図3は、本技術の一実施形態によるTMOSFETの拡大断面図である。
図4は、本技術の一実施形態による例示的TMOSFETの断面図である。前記TMOSFETのメサ幅は0.3μmであり、厚さが0.4μmのゲート絶縁体がゲート領域とドレイン領域との間に設けられている。
図5は、従来技術による従来のTMOSFETの断面図である。前記TMOSFETのメサ幅は0.3μmであり、厚さが0.05μmのゲート絶縁体がゲート領域とドレイン領域との間に設けられている。
図6は、図4中に示す例示的TMOSFETの線AA’に沿ったネットドーピングプロファイルと、図5中に示す従来のTMOSFETの線BB’に沿ったドーピングプロファイルとを示す。
図7は、図4中に示す例示的TMOSFETおよび図5中に示す従来のTMOSFETそれぞれの線AA’および線BB’に沿った電子濃度を示す。これらのTMOSFETはどちらともON状態であり、VDS=0.1VおよびVGS=10Vは閾電圧よりも高い。
図8は、前記例示的TMOSFETの降伏電圧条件下における電界ベクトル合計を示す。ゲート領域からドレイン領域への漏れ磁場により、ドリフト領域電荷の空乏が支援される。
図9は、例示的TMOSFET(図4)および従来のTMOSFET(図5)それぞれの線AA’および線BB’に沿った電圧降下を示す。両者どちらにおいても、阻止電圧が降伏電圧よりも高い。
図10は、例示的TMOSFET(図4)および従来のTMOSFET(図5)それぞれの線AA’および線BB’に沿った全電界を示す。両者どちらにおいても、阻止電圧が降伏電圧よりも高い。
図11は、例示的TMOSFET(図4)および従来のTMOSFET(図5)それぞれについての、オフ状態のドレイン−ソース電圧VDSおよび電流IDSの曲線AおよびBを示す。
図12は、例示的TMOSFET(図4)および従来のTMOSFET(図5)それぞれについてのゲート電荷波形を示す。
図13は、例示的TMOSFET(図4)および従来技術によるTMOSFET(図5)についてのドリフト領域ドーピング、降伏電圧および特定のON状態抵抗の比較を示す。
〜
図14A〜図14Cは、本技術の一実施形態によるTMOSFETを作製する方法のフロー図を示す。
〜
図15A〜図15Jは、本技術の一実施形態によるTMOSFETを作製する方法のブロック図を示す。
以下、本技術の実施形態を詳述する。本技術の実施形態の例を添付図面中に示す。本技術についてこれらの実施形態と関連付けて説明していくが、本発明はこれらの実施形態に限定されないことが意図されることが理解される。すなわち、本発明は、添付の特許請求の範囲中に規定されるような本発明の範囲内に含まれ得る代替物、改変物および均等物を含むものとして意図される。さらに、以下の本技術の詳細な説明において、本技術の深い理解のために、多数の特定の詳細について説明する。しかし、これらの特定の詳細が無くても、本技術が実施可能であることが理解される。他の場合において、本技術の観点を不必要に曖昧にしないために、周知の方法、手順、構成要素および回路についての詳細な説明はなされていない。
図2を参照して、本技術の一実施形態によるトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)200の断面斜視図が図示されている。TMOSFET200は、複数のソース領域210と、複数のゲート領域215と、複数のゲート絶縁体領域220と、複数の本体領域225と、複数のドリフト領域230と、ドレイン領域235とを含むがこれらに限定されない。
ドリフト領域230は、ドレイン領域235と、本体領域225との間に配置される。本体領域224は、ドリフト領域230と、ソース領域210との間に配置される。ゲート領域215およびゲート絶縁体領域220は、ゲート/ゲート絶縁体構造として形成され得る。ゲート絶縁体領域220は、ゲート領域215を包囲し、ゲート領域215を周囲の領域から電気的に絶縁する。ソース領域210、本体領域220およびドリフト領域230は、ゲート/ゲート絶縁体構造215および220間のメサ内に配置される。本体領域225のうちソース領域210とドリフト領域230との間に配置されかつゲート/ゲート絶縁体構造215および220の近隣の部分は、前記TMOSFETのチャネル領域を形成する。
1つの実行様態において、ドレイン領域235は、図2に示すように、ゲート/ゲート絶縁体構造215および220間のメサ内まで延び得る。別の実行様態において、ドリフト領域230は、ゲート/ゲート絶縁体構造215および220間のメサを越えて延び得る。
ゲート領域215が連結されて、装置200の共通ゲートが形成される。ソース領域210が連結されて、装置200の共通ソースが形成される。本体領域225も、ソース領域210へと連結される。1つの実行様態において、本体領域225は、ソース領域210の長さに沿って周期的にメサの表面まで延び得る。ソース領域210および本体領域225は、ソース/本体コンタクト(図示せず)によって共に連結され得る。
ゲート/ゲート絶縁体構造215および220間のメサの幅240は、ON状態の装置(例えば、閾電圧を越えたVGS)内に形成された本体領域225とゲート絶縁体領域220との間の界面(例えば、Si−SiO2界面)における量子井戸幅の実質的に1/10倍〜100倍の範囲内である。本明細書中、以下、このことを「量子井戸寸法のオーダーである」と呼ぶ。1つの実行様態において、前記メサの幅240は、本体領域225とゲート絶縁体領域220との間の界面(例えば、Si−SiO2界面)において形成された量子井戸幅の約2倍である。1つの実行様態において、前記メサの幅240は、およそ0.03〜1.0μmである。ゲート絶縁体領域220は、ゲート領域215およびドリフト領域230間ならびにゲート領域215およびドレイン領域235間において、肉厚部位を含む。ゲート絶縁体領域220はまた、ゲート領域215および本体領域225間において、肉薄部位を含む。絶縁体領域220の肉厚部位の深さは、図3に示すようにオフ状態の装置内のゲートトゥードレイン電界が本体領域225の近隣のドリフト領域230内において実質的に横方向となるように、選択される。オフ状態における本体領域225の近隣のドリフト領域230中の実質的に横方向の電界により、ドリフト領域230内の電荷が実質的に空乏化される。1つの実行様態において、ゲート絶縁体領域220の肉厚部位の深さ245は、実質的に0.1〜4.0μmの範囲内である。
ソース領域210およびドレイン領域235は、高nドープ(N+)半導体(例えば、リンまたはヒ素でドープされたシリコン)であり得る。ドリフト領域230は、低nドープ(N−)半導体(例えば、リンまたはヒ素でドープされたシリコン)であり得る。1つの実行様態において、前記ドリフト領域内に含まれる段階的なドーピングプロファイルは、前記ドレイン領域から前記複数の本体領域へと垂直方向に低減し、かつ/または前記メサの縁部から前記メサの中心へと横方向に変化する。別の実行様態においては、前記ドリフト領域は、実質的に一定のドーピングプロファイルを有する。例示的な実行様態において、前記ドーピングプロファイルは、立方センチメートあたりにおいて実質的に1.OOE+14〜8.00E+17の範囲内である。本体領域225は、低程度または中程度のpドープ(P−、P)半導体(例えば、ホウ素でドープされたシリコン)であり得る。ゲート領域215は、高nドープ(N+)半導体(例えば、リンでドープされたポリシリコン)であり得る。ゲート絶縁体領域220は、二酸化珪素(SiO2)であり得る。
図4は、例示的TMOSFETの断面図である。TMOSFETにおいて、メサ幅が0.3μmでありかつ厚さが0.4μmのゲート絶縁体がゲート領域とドレイン領域との間に設けられている。同様に、図5は、従来技術による例示的TMOSFETの断面図である。このTMOSFETにおいて、メサ幅が0.3μmでありかつ厚さが0.05μmのゲート絶縁体がゲート領域とドレイン領域との間に設けられている。さらに、図4中において線AA’に沿って切断されたドーピングプロファイルと、図5中において線BB’に沿って切断されたドーピングプロファイルとを比較した様子を図6中に示す。
ゲート領域215のソース/本体領域210/225に対する電位が装置200の閾電圧を上回った場合、伝導チャネルがゲート絶縁体領域220の周辺に沿って本体領域225内に誘導される。その後、TMSOFET200は、ドレイン領域235とソース領域210との間で電流を伝導させる。その結果、前記装置はON状態となる。
前記本体領域のメサ幅が量子井戸寸法のオーダーになると、ON状態においてシリコン界面が逆転しているため、メサ中の本体領域内において相当の移動度を有する高密度の電子(〜1e18cm−3から1e20cm−3)が溢れる。本体領域内におけるON状態時において二次元電子ガス(2DEG)の形成が発生し、ゲートドレイン領域の漏れ電界(fringing
electric field)に起因して、肉薄メサ構造内のエピタキシャル層内において蓄積層の形成が発生する。前記本体領域はより低濃度でドープすることが可能であるため、ON状態時におけるこの領域内のキャリア移動度に対するイオン化不純物散乱による影響が低下する。ON状態時において、前記肉薄メサ内の本体領域のSi−Si02界面に形成された三角形の量子井戸によって、本体領域が高密度の電子で溢れる。図7に、図4中の切断線AA’に沿ったON状態の電子濃度(VGS=10V)と、図5中の切断線BB’に沿ったON状態の電子濃度(VGS=10V)との比較を示す。
electric field)に起因して、肉薄メサ構造内のエピタキシャル層内において蓄積層の形成が発生する。前記本体領域はより低濃度でドープすることが可能であるため、ON状態時におけるこの領域内のキャリア移動度に対するイオン化不純物散乱による影響が低下する。ON状態時において、前記肉薄メサ内の本体領域のSi−Si02界面に形成された三角形の量子井戸によって、本体領域が高密度の電子で溢れる。図7に、図4中の切断線AA’に沿ったON状態の電子濃度(VGS=10V)と、図5中の切断線BB’に沿ったON状態の電子濃度(VGS=10V)との比較を示す。
ゲート領域215の電位が閾電圧を下回った場合、チャネルの誘導が停止する。その結果、ドレイン領域235とソース領域210との間に電界が付加されても、装置200内には大きな電流は全く流れなくなる。そのため、装置200はオフ状態となり、ゲートドレイン電界による支援を伴って本体領域225およびドレイン領域235によって形成された接合により、ソースおよびドレインに亘って付加された電圧が支持される。
オフ状態においては、ゲートおよびドレイン領域間の電圧の存在に起因して、ゲート領域とドレイン領域との間のゲート絶縁体の肉厚部位に沿って垂直電界が発生する。この垂直電界は、特定の横方向距離「L」内で実質的に低い値へと低下して、ゲート領域の横方向縁部を越える。ゲート縁部からの横方向距離「L」内の電界低下値は、当該領域内に存在する材料によって異なる。所与の装置200について、ゲート領域215、ドリフト領域230およびドレイン領域235の配置および寸法は、メサドリフト領域230内のゲートおよびドレイン間の電圧に起因する垂直電界の値が大きくなるように、選択される。前記メサ領域内のゲートドレイン電界の横方向成分により、当該領域内に存在する電荷の空乏化が支援され、これにより、図8中の例示的TMOSFET(図4)の絶縁破壊条件下の全電界ベクトルによって示すように、前記メサ内の有効電荷の電場誘起低下(field
induced reduction)が可能となる。このようにして、狭幅のメサ内においてゲートドレイン電界によって誘起された有効電荷低下が発生することにより、所与の降伏電圧に対するドリフト領域内のドーピング濃度が増加する。電界が横方向において有意に低下していない領域内においてメサが量子井戸寸法のオーダーでありかつゲートドレインキャパシタ縁部に十分近接している限り、ゲートドレイン垂直電界が横方向に有効にシリコン内へと移動する。
induced reduction)が可能となる。このようにして、狭幅のメサ内においてゲートドレイン電界によって誘起された有効電荷低下が発生することにより、所与の降伏電圧に対するドリフト領域内のドーピング濃度が増加する。電界が横方向において有意に低下していない領域内においてメサが量子井戸寸法のオーダーでありかつゲートドレインキャパシタ縁部に十分近接している限り、ゲートドレイン垂直電界が横方向に有効にシリコン内へと移動する。
ここで図9を参照して、図4中の切断線AA’および図5中の切断線BB’に沿った絶縁破壊条件下の電圧降下を比較する。メサ幅が0.3μmである例示的TMOSFETの降伏電圧はおよそ19Vであり、同一のドーピングプロファイルを有する従来のTMOSFETの降伏電圧はより低くおよそ16Vである。図10中に、切断線AA’(図4)およびBB’(図5)に沿った装置深さ(ミクロン)の関数として電界を示す。図10から分かるように、前記電圧のうち大部分がドリフト領域全域において支持される。この構造内において、本体領域によって支持される電圧は極めて低いかまたはほとんどゼロである点に留意されたい。図9および図10に示すように、前記電圧のうちほとんどが前記ドリフト領域によって支持され得、ピーク電界のうちより大部分が肉厚酸化物の底部に向かう面にある。図11は、例示的TMOSFET(図4)および従来のTMOSFET(図5)それぞれについての、オフ状態のドレイン−ソース電圧VDSおよび電流IDS曲線AおよびBを示す。図12は、例示的TMOSFET(図4)および従来のTMOSFET(図5)それぞれについてのゲート電荷波形を示す。図13において、例示的TMOSFET(図4)および従来技術のTMOSFET(図5)について、ドリフト領域ドーピング、降伏電圧および特定のON状態抵抗を比較する
ここで図14A〜図14C、を参照して、本技術の一実施形態によるトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)を作製する方法が図示されている。本技術の一実施形態によるTMOSFETの作製方法を図15A〜図15Jに示す。図14Aおよび15Aに示すように、このプロセスは1402において開始し、半導体ウエハ基板1502に対して多様な初期プロセス(例えば、洗浄、堆積、ドーピング、エッチングおよび/または類似のプロセス)が行われる。前記基板は、第1のドーパント型で比較的高ドープされた半導体である。前記半導体基板は、ドレイン領域を形成する。1つの実行様態において、前記ドレイン領域は、リン(N+)で高ドープされたシリコンであり得る。
1404において、第1の半導体層1504をウエハ基板1502上に形成する。1つの実行様態において、前記半導体層は、前記基板上にエピタキシャル堆積される。1つの実行様態において、前記エピタキシャル堆積された第1の半導体層は、リン(−)で低ドープされたシリコンを含む。前記エピタキシャル堆積されたシリコンは、所望の不純物(例えば、リン)を反応チャンバ内に導入することにより、ドープされ得る。1つの実行様態において、前記エピタキシャル層は、段階的なドーピングプロファイルを有するように堆積される。この段階的なドーピングプロファイルにおいて、ドーピング濃度は、前記ウエハ基板からエピタキシャル層表面に向かって低下する。
1406において、任意の周知のリソグラフィープロセスによりフォトレジストを堆積させ、パターニング(1506)を行って、ゲートトレンチマスクを形成する。ここで図15Bを参照して、第1の半導体層の露出部位に対して任意の周知の等方性エッチング方法によってエッチングを行う(1408)。1つの実行様態において、イオンエッチャントが、パターニングされたレジスト層によって露出されたバリア層、犠牲酸化物層および第1の半導体層と相互作用する。トレンチ間に配置された複数のメサ1508を有する複数のトレンチが形成され、前記メサの幅は、ゲート絶縁体領域と後続プロセスにおいて形成されたメサとの間の界面における量子井戸寸法のオーダーである。1つの実行様態において、前記メサの幅は、およそ0.03〜1.0μmである。1410において、適切なレジストストリッパーまたはレジストアッシングプロセスを用いてゲートトレンチマスクを除去する。
ここで図15Cを参照して、1412において肉厚の誘電体層1512を形成する。1つの実行様態において、任意の周知の方法(例えば、化学気相成長(CVD))により、コンフォーマルな二酸化珪素層を堆積させる。0.1〜4.0μmの厚さの誘電体層を堆積させる。
ここで図15Cを参照して、バリア層1514を前記肉厚の誘電体層上に形成し、1414において前記トレンチを充填する。ここで図15Dを参照して、1416において化学機械研磨(CMP)または任意の公知の平坦化方法を用いて平坦化を行うことにより、メサ1508の上面までバリア層1514および肉厚誘電体層1512のうち一部を除去する。ここで15Eを参照して、1418において、所望量の肉厚誘電体層が前記トレンチの底部に残るまで、前記肉厚誘電体層の残り部分を前記トレンチ内にエッチバックする。一実施形態において、約0.14〜4.0μmが前記トレンチの底部に残るまで、前記肉厚誘電体層を前記トレンチ内にエッチバックする。
ここで図15Fを参照して、1420において第1の肉薄誘電体層1520を前記メサ上に形成する。1つの実行様態において、第1の半導体層のメサ表面を酸化させて二酸化珪素層を形成することにより、前記肉薄誘電体層を形成する。
1424において、第2の半導体層1524を形成する。1つの実行様態において、前記トレンチを充填ながらウエハ上にポリシリコン層をコンフォーマルに形成する。この形成は、シランの分解(S1H4)のような方法により行われる。1つの実行様態において、前記ポリシリコンは、n型不純物(例えば、リンまたはヒ素)によってドープされる。1つの実行様態において、前記ポリシリコンのドープは、前記堆積プロセス時において不純物を導入することにより、行われる。ここで図14Cおよび図15Gを参照して、1426において、エッチバックプロセスを行って、ウエハ表面上の余分な第2の半導体層および肉薄誘電体層を除去する。このようにしてウエハ表面上の余分な第2の半導体層および肉薄誘電体層を除去することにより、ゲート領域1526と、ゲート領域およびメサ間のゲート絶縁体領域の肉薄部位1527とが形成される。1つの実行様態において、余分な第2の半導体および肉薄誘電体層は、ウェットエッチプロセスなどによって選択的に除去される。1つの実行様態において、メサ1508の上部上の肉薄誘電体層の部分を第1のエッチングプロセス時においてハードマスクとして用いることで、第2の半導体層をトレンチ内に部分的にエッチバックすることが可能となる。その後、第2のエッチングプロセスにより、メサ上部上の肉薄誘電体層を除去することができる。
ここで図15Hを参照して、1428において、メサ1508およびゲート領域1526の第1の部分を第2のドーパント型によって比較的中程度または低程度のドーピング濃度で第1の深さまでドープする。エピタキシャル堆積半導体層のうち露出部分をドープして、複数のメサ内に本体領域1529をゲート領域と実質的に同一の深さで形成する。1つの実行様態において、前記ドーピングプロセスにより、p型不純物(例えば、ホウ素)を前記メサ中に注入する。高温熱サイクルを用いて、本体領域内におけるドーピングを促進することができる。その結果、エピタキシャル堆積半導体層1528の下部により、低程度ドープドリフト領域がドレイン領域1502と本体領域1529との間に形成される。ゲート領域1524のドーピングは、第1のドーパント型により実質的に中程度〜高程度にドープされた状態で保持される点にも留意されたい。
ここで図15Iを参照して、1430において、メサ1508およびゲート領域の第2の部分を第2の深さまで比較的高ドーピング濃度で第1のドーパント型によりドープして、ソース領域1530を形成する。第2のドーピング深さは、第1のドーピング深さよりも浅い。1つの実行様態において、前記ドーピングプロセスは、n型不純物(例えば、リンまたはヒ素)を複数のメサ中に高濃度注入する工程を含む。高温熱サイクルを用いて、ソース領域ドーピングにおける活性化および/または促進が可能となる。ここで図15Jを参照して、1432において第2の肉薄誘電体層1532を形成する。1つの実行様態において、前記肉薄誘電体層は、メサおよびゲート領域の表面を酸化させることにより行われ、これにより二酸化珪素層が形成される。
1436において、他の多様なプロセスと共に作製が継続する。前記多様なプロセスの典型例を挙げると、エッチング、堆積(deposition)、ドーピング、洗浄、アニーリング、パッシベーション、劈開(cleaving)および/または類似のプロセスがある。例えば、さらなるプロセスにより、ソース/本体コンタクト開口部、ソース/本体コンタクト、ゲートコンタクト開口部、ゲートコンタクト、ドレインコンタクト、パッシベーション層、ビア、配線、終端構造、周辺構造および/または類似のものが形成される。
本技術の実施形態は、漏れゲートドレイン電界(fringing
gate-drain electric field)を有利に用いることにより、低オン状態抵抗を有利に達成する。メサ内のドリフト領域のドーピング濃度を有利に増加させることが可能であり、p−n接合降伏電圧の低下も、平面p−n接合理論によって予測される場合よりも低くなる。メサ幅により、前記メサ内のp−n接合の降伏電圧と前記メサ内のドーピングとの間の関係が有利に制御される。加えて、オフ状態におけるゲートとドレインとの間の漏れ磁場によりメサ内のドリフト領域電荷の空乏化が支援され、これにより、所与の降伏電圧におけるドリフト領域のドーピングをより高濃度とすることができる。さらに、ゲートとドレインとの間のゲート絶縁体の厚さにより、ドリフト領域ドーピング濃度が上昇した場合でも、さらなるゲート電荷上昇無く、実質的に一定の降伏電圧が得られる。その結果、低オン抵抗ゲート電荷生成が可能となる。
gate-drain electric field)を有利に用いることにより、低オン状態抵抗を有利に達成する。メサ内のドリフト領域のドーピング濃度を有利に増加させることが可能であり、p−n接合降伏電圧の低下も、平面p−n接合理論によって予測される場合よりも低くなる。メサ幅により、前記メサ内のp−n接合の降伏電圧と前記メサ内のドーピングとの間の関係が有利に制御される。加えて、オフ状態におけるゲートとドレインとの間の漏れ磁場によりメサ内のドリフト領域電荷の空乏化が支援され、これにより、所与の降伏電圧におけるドリフト領域のドーピングをより高濃度とすることができる。さらに、ゲートとドレインとの間のゲート絶縁体の厚さにより、ドリフト領域ドーピング濃度が上昇した場合でも、さらなるゲート電荷上昇無く、実質的に一定の降伏電圧が得られる。その結果、低オン抵抗ゲート電荷生成が可能となる。
特定の本発明の実施形態についての上記記載は、例示および説明の目的のためのものであり、網羅的なものを意図しておらずまた本発明を開示の形態そのものに限定することも意図していない。よって、上記教示内容を鑑みれば、多くの改変例および変更例が可能である。実施形態は、本発明の原理およびその実際的用途を説明するために選択および記載されたものであり、これにより、当業者が本発明および多様な実施形態を最良に利用することが可能となり、特定の用途に適した多様な改変例が企図される。本発明の範囲は、本明細書に添付される特許請求の範囲およびその均等物によって規定されることが意図される。本明細書中記載される全ての要素、部品および工程が、好適に含まれる。当業者であれば理解するように、これらの要素、部品および工程のうち任意のものを他の要素、部品および工程と置換することも可能であるし、あるいは、これらの要素、部品および工程を削除することも可能であることが理解される。
本文書は、少なくとも以下のコンセプトを開示する。
コンセプト1.トレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)であって、
ドレイン領域と、
前記ドレイン領域の上方に配置された複数のゲート領域と、
前記複数のゲート領域の間および前記ドレイン領域の上方においてメサ内に配置された複数のドリフト領域と、
前記メサ内において前記ドリフト領域の上方において前記ゲート領域に隣接して配置された複数の本体領域と、
前記メサ内において前記本体領域の上方に配置された複数のソース領域と、
前記ゲート領域と、前記ソース領域、前記本体領域、前記ドリフト領域および前記ドレイン領域との間に配置された複数のゲート絶縁体領域と、
を含み、
前記メサの幅は、およそ0.03〜1.0ミクロン(μm)であり、
前記ゲート領域と前記ドレイン領域との間の前記ゲート絶縁体領域の厚さは、およそ0.1〜4.0ミクロン(μm)である、
トレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト2.前記記ドリフト領域は、段階的なドーピングプロファイルを含み、前記段階的なドーピングプロファイルは、前記ドレイン領域から前記複数の本体領域に向かって垂直方向に低減するかまたは前記メサの縁部から前記メサの中心へ向かって横方向に変化する、コンセプト1のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト3.前記ドレイン領域を用いて前記メサ内にp−n接合が形成される、コンセプト1のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト4.前記ソース領域および前記本体領域は実質的に同一の電位において連結される、コンセプト1のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト5.平面p−n接合理論によって予測される場合よりも低いp−n接合降伏電圧の低下により、前記ドリフト領域のドーピングを増加させることができる、コンセプト1のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト6.前記メサ内のp−n接合の降伏電圧と、前記メサ内のドーピングとの間の関係は、前記メサの幅によって制御される、コンセプト1のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト7.オフ状態における前記ゲート領域と前記ドレイン領域との間の漏れ磁場により、前記メサ内のドリフト領域電荷の空乏が支援され、これにより、実質的に一定な降伏電圧のための前記ドリフト領域内のより高いドーピングが得られる、コンセプト1のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト8.前記ゲート領域と前記ドレイン領域との間の前記ゲート絶縁体領域の厚さにより、ドリフト領域ドーピング濃度が上昇した場合でも、さらなるゲート電荷上昇無く、実質的に一定の降伏電圧が得られ、その結果、低オン抵抗ゲート電荷生成が可能となる、コンセプト1のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト9.
前記ドレイン領域は高nドープ半導体を含み、
前記ゲート領域はnドープ半導体を含み、
前記ドリフト領域は低nドープ半導体を含み、
前記本体領域は、中程度のpドープ半導体を含み、
前記複数のソース領域は、高nドープ半導体を含む、
コンセプト1のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト10.
前記ドレイン領域は、高nドープ半導体を含み、
前記ゲート領域は、n−ドープ半導体を含み、
前記ドリフト領域は、前記本体領域と前記ドレイン領域との間において、低程度〜中程度のnドープ半導体を含み、
前記本体領域は、中程度のpドープ半導体を含み、
前記複数のソース領域は、高nドープ半導体を含む、
コンセプト1のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト11.前記ゲート絶縁体領域は酸化物を含む、コンセプト1のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト12.トレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)であって、
ドレイン領域と、
複数のメサであって、前記複数のメサはそれぞれ、ドリフト領域および本体領域を含み、複数のゲート領域間に配置され、前記メサの幅は、前記ゲート絶縁体領域と前記本体領域との間の界面における量子井戸寸法のオーダーである、複数のメサと、
前記ゲート領域と、前記本体領域、前記ドリフト領域、および前記ドレイン領域との間に配置された複数のゲート絶縁体領域であって、前記ゲート領域と前記ドレイン領域との間の前記ゲート絶縁体領域の厚さに起因して、オフ状態においてゲートトゥードレイン電界が発生し、前記ゲートトゥードレイン電界は、前記ドリフト領域内において実質的に横方向である、複数のゲート絶縁体領域と、
を含む、トレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト13.前記ゲート絶縁体領域は酸化物を含む、コンセプト12のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト14.
前記ドレイン領域は、リンまたはヒ素で高ドープされたシリコンを含み、
前記ドリフト領域は、リンまたはヒ素で低程度または中程度にドープされたシリコンを含み、
前記本体領域は、ホウ素で低程度または中程度にドープされたシリコンを含む、
コンセプト12のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト15.
前記ドリフト領域は、前記ドレイン領域から前記複数の本体領域に向かって低減する段階的なドーピングプロファイルを含む、コンセプト13のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト16.前記ドリフト領域のドーピング濃度は、立方センチメートあたりおよそ5.00E+14〜8.00E+17である、コンセプト14のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト17.前記メサの幅は、およそ0.03〜2.0ミクロン(μm)である、コンセプト16のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト18.前記ゲート領域と前記ドレイン領域との間の前記ゲート絶縁体領域の厚さは、およそ0.1〜4.0ミクロン(μm)である、コンセプト17のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト19.降伏電圧はおよそ15V〜55Vである、コンセプト18のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト20.ON状態抵抗は、平方ミリメートルあたりおよそ2〜9ミリオーム(mohm.mm2)である、コンセプト18のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト1.トレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)であって、
ドレイン領域と、
前記ドレイン領域の上方に配置された複数のゲート領域と、
前記複数のゲート領域の間および前記ドレイン領域の上方においてメサ内に配置された複数のドリフト領域と、
前記メサ内において前記ドリフト領域の上方において前記ゲート領域に隣接して配置された複数の本体領域と、
前記メサ内において前記本体領域の上方に配置された複数のソース領域と、
前記ゲート領域と、前記ソース領域、前記本体領域、前記ドリフト領域および前記ドレイン領域との間に配置された複数のゲート絶縁体領域と、
を含み、
前記メサの幅は、およそ0.03〜1.0ミクロン(μm)であり、
前記ゲート領域と前記ドレイン領域との間の前記ゲート絶縁体領域の厚さは、およそ0.1〜4.0ミクロン(μm)である、
トレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト2.前記記ドリフト領域は、段階的なドーピングプロファイルを含み、前記段階的なドーピングプロファイルは、前記ドレイン領域から前記複数の本体領域に向かって垂直方向に低減するかまたは前記メサの縁部から前記メサの中心へ向かって横方向に変化する、コンセプト1のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト3.前記ドレイン領域を用いて前記メサ内にp−n接合が形成される、コンセプト1のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト4.前記ソース領域および前記本体領域は実質的に同一の電位において連結される、コンセプト1のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト5.平面p−n接合理論によって予測される場合よりも低いp−n接合降伏電圧の低下により、前記ドリフト領域のドーピングを増加させることができる、コンセプト1のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト6.前記メサ内のp−n接合の降伏電圧と、前記メサ内のドーピングとの間の関係は、前記メサの幅によって制御される、コンセプト1のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト7.オフ状態における前記ゲート領域と前記ドレイン領域との間の漏れ磁場により、前記メサ内のドリフト領域電荷の空乏が支援され、これにより、実質的に一定な降伏電圧のための前記ドリフト領域内のより高いドーピングが得られる、コンセプト1のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト8.前記ゲート領域と前記ドレイン領域との間の前記ゲート絶縁体領域の厚さにより、ドリフト領域ドーピング濃度が上昇した場合でも、さらなるゲート電荷上昇無く、実質的に一定の降伏電圧が得られ、その結果、低オン抵抗ゲート電荷生成が可能となる、コンセプト1のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト9.
前記ドレイン領域は高nドープ半導体を含み、
前記ゲート領域はnドープ半導体を含み、
前記ドリフト領域は低nドープ半導体を含み、
前記本体領域は、中程度のpドープ半導体を含み、
前記複数のソース領域は、高nドープ半導体を含む、
コンセプト1のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト10.
前記ドレイン領域は、高nドープ半導体を含み、
前記ゲート領域は、n−ドープ半導体を含み、
前記ドリフト領域は、前記本体領域と前記ドレイン領域との間において、低程度〜中程度のnドープ半導体を含み、
前記本体領域は、中程度のpドープ半導体を含み、
前記複数のソース領域は、高nドープ半導体を含む、
コンセプト1のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト11.前記ゲート絶縁体領域は酸化物を含む、コンセプト1のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト12.トレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)であって、
ドレイン領域と、
複数のメサであって、前記複数のメサはそれぞれ、ドリフト領域および本体領域を含み、複数のゲート領域間に配置され、前記メサの幅は、前記ゲート絶縁体領域と前記本体領域との間の界面における量子井戸寸法のオーダーである、複数のメサと、
前記ゲート領域と、前記本体領域、前記ドリフト領域、および前記ドレイン領域との間に配置された複数のゲート絶縁体領域であって、前記ゲート領域と前記ドレイン領域との間の前記ゲート絶縁体領域の厚さに起因して、オフ状態においてゲートトゥードレイン電界が発生し、前記ゲートトゥードレイン電界は、前記ドリフト領域内において実質的に横方向である、複数のゲート絶縁体領域と、
を含む、トレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト13.前記ゲート絶縁体領域は酸化物を含む、コンセプト12のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト14.
前記ドレイン領域は、リンまたはヒ素で高ドープされたシリコンを含み、
前記ドリフト領域は、リンまたはヒ素で低程度または中程度にドープされたシリコンを含み、
前記本体領域は、ホウ素で低程度または中程度にドープされたシリコンを含む、
コンセプト12のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト15.
前記ドリフト領域は、前記ドレイン領域から前記複数の本体領域に向かって低減する段階的なドーピングプロファイルを含む、コンセプト13のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト16.前記ドリフト領域のドーピング濃度は、立方センチメートあたりおよそ5.00E+14〜8.00E+17である、コンセプト14のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト17.前記メサの幅は、およそ0.03〜2.0ミクロン(μm)である、コンセプト16のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト18.前記ゲート領域と前記ドレイン領域との間の前記ゲート絶縁体領域の厚さは、およそ0.1〜4.0ミクロン(μm)である、コンセプト17のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト19.降伏電圧はおよそ15V〜55Vである、コンセプト18のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
コンセプト20.ON状態抵抗は、平方ミリメートルあたりおよそ2〜9ミリオーム(mohm.mm2)である、コンセプト18のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
Claims (13)
- トレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)であって、
ドレイン領域と、
複数のメサであって、前記複数のメサはそれぞれ、ドリフト領域および本体領域を含み、複数のゲート領域間に配置される、複数のメサと、
前記ゲート領域と、前記本体領域、前記ドリフト領域、および前記ドレイン領域との間に配置された複数のゲート絶縁体領域であって、前記メサの幅は、前記ゲート絶縁体領域と前記本体領域との間の界面における量子井戸寸法のオーダーであり、かつ、前記ゲート領域と前記ドレイン領域との間の前記ゲート絶縁体領域の厚さに起因して、オフ状態においてゲートトゥードレイン電界が発生し、前記ゲートトゥードレイン電界は、前記ドリフト領域内において実質的に横方向である、複数のゲート絶縁体領域と、
を含む、トレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。 - 前記ゲート絶縁体領域は酸化物を含む、請求項1のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
- 前記ドレイン領域は高nドープ半導体を含み、
前記ドリフト領域は低nドープ半導体を含み、
前記本体領域は中程度のpドープ半導体を含む、
請求項2のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。 - 前記ドリフト領域は、前記ドレイン領域から前記複数の本体領域に向かって低減する段階的なドーピングプロファイルを含む、請求項1のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
- 前記ドリフト領域のドーピング濃度は、立方センチメートあたりおよそ5.00E+14〜8.00E+17である、請求項1のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
- 前記メサの幅は、およそ0.03〜2.0ミクロン(μm)である、請求項1のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
- 前記ゲート領域と前記ドレイン領域との間の前記ゲート絶縁体領域の厚さは、およそ0.1〜4.0ミクロン(μm)である、請求項1のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
- 降伏電圧はおよそ15V〜55Vである、請求項1のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
- ON状態抵抗は、平方ミリメートルあたりおよそ2〜9ミリオーム(mohm.mm2)である、請求項1のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
- 前記メサの幅は、およそ0.03〜2.0ミクロン(μm)であり、かつ、前記ゲート領域と前記ドレイン領域との間の前記ゲート絶縁体領域の厚さは、およそ0.1〜4.0ミクロン(μm)である、請求項1のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
- 前記記ドリフト領域は、段階的なドーピングプロファイルを含み、前記段階的なドーピングプロファイルは、前記複数のメサのそれぞれの縁部から前記複数のメサのそれぞれの中心へ向かって横方向に変化する、請求項1のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
- オフ状態における前記ゲート領域と前記ドレイン領域との間の漏れ磁場により、前記メサ内のドリフト領域電荷の空乏が支援され、これにより、実質的に一定な降伏電圧のための前記ドリフト領域内のより高いドーピングが得られる、請求項1のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
- 前記ゲート領域と前記ドレイン領域との間の前記ゲート絶縁体領域の厚さにより、ドリフト領域ドーピング濃度が上昇した場合でも、さらなるゲート電荷上昇無く、実質的に一定の降伏電圧が得られる、請求項1のトレンチ金属酸化物半導体電界効果トランジスタ(TMOSFET)。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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