JPH04354163A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、蓄積層を利用した縦型
ＭＯＳ半導体装置に関する。

【０００２】

【従来の技術】従来のＭＯＳ型デバイスとしては、例え
ば、「モダン　　パワー　　デバイセス（“ＭＯＤＥＲ
Ｎ　ＰＯＷＥＲ　ＤＥＶＩＣＥＳ”Ｂ．Ｊａｙａｎｔ　
Ｂａｌｉｇａ著　Ｊｏｈｎ　Ｗｉｌｅｙ　＆　Ｓｏｎｓ
，Ｉｎｃ．）の第２６３頁」に記載されているものがあ
る。

【０００３】図１１は上記のＤＭＯＳ構造の断面図であ
る。図１１において、１はｎ−型ドレイン領域、１１は
ドレイン電極、２はｐ型ベース領域、２２はベース領域
のコンタクト用のｐ＋型領域、３はｎ＋型ソース領域、
３３はソース電極、４はゲート電極、５はゲート絶縁膜
、６は層間絶縁膜、Ｃはチャネル、Ｌはチャネル長であ
る。なお、ドレイン領域１とドレイン電極１１はオーミ
ックコンタクトしているものとする。図１１のような構
造単位が同一半導体チップの表面上に複数並列に配置さ
れているのが一般的な縦型ＭＯＳＦＥＴの構造である。

【０００４】以下、図１１の素子の動作を説明する。上
記の構造ではドレイン電極を正の電位に、ソース電極を
接地して使用する。ゲート電極４がソース電極３３と同
電位の時は、ソース領域３とドレイン領域１の間はｐ型
ベース領域２の存在によって電気的に遮断され、電流は
流れない。ゲート電極４にしかるべき正電位を印加する
と、ゲート絶縁膜５と接するｐ型ベース領域２の界面に
反転層が形成され、これがチャネルＣとなってソース領
域とドレイン領域は電気的に接続されて主電流が流れる
。いわゆる「オン抵抗」と呼ばれる動作時の素子自身の
抵抗は低いほどよい。上記の構造において、チャネルと
なる反転層中を電流が通ることによる「チャネル抵抗」
はオン抵抗の大きな要素のひとつである。チャネル長Ｌ
を短くすれば、その分チャネル抵抗は小さくなるし、構
造単位のサイズも小さくなって単位面積当りの電流容量
も増大するのであるが、チャネル長Ｌは素子耐圧と深く
関係しており、むやみに短くすると素子耐圧が低下して
しまう。そのため耐圧やしきい値などの設定に制約され
、チャネル長を短くするには限界がある。また、上記の
構造においては、寄生デバイスとして、（ドレイン領域
１）−（ベース領域２）−（ソース領域３）からなるｎ
ｐｎバイポーラトランジスタが存在し、急激なドレイン
電圧の変化が加わると、この寄生トランジスタが作動し
て素子が破壊されるという問題がある。

【０００５】また、従来のＭＯＳ構造の他の例としては
、特開昭５８−６３１３０号公報に記載されているよう
な、いわゆるＵＭＯＳ構造がある。この素子は、チャネ
ルを素子の深さ方向に形成して構造単位の密度向上を計
ったものであり、半導体基体の表面から縦にＵ字型に掘
り込まれた溝に絶縁ゲートを形成し、溝の側壁にチャネ
ルを形成したものである。図１２は上記のＵＭＯＳ構造
の断面図である。図１２において、図１１と同符号は同
じ部分を示す。この素子においては、チャネルを縦に作
ったことにより、同じチャネル長でも図１１より構造単
位のサイズは大幅に小さくなる。したがってオン抵抗も
低くなるが、チャネル長と耐圧の関係および寄生トラン
ジスタの存在による問題は図１１の場合と同じである。

【０００６】一方、チャネル長の短い素子構造というこ
とであれば、静電誘導トランジスタ（前記ＤＭＯＳと同
じ文献の第１８２頁に記載）が従来からよく知られてお
り、ゲート構造として接合ゲートも絶縁ゲートも考案さ
れている。静電誘導トランジスタは、チャネル構造に反
対導電型不純物領域を用いないので寄生トランジスタも
なく、主電流が反転層などの狭い領域を通らないことか
らオン抵抗も低い構造である。しかし、一般の縦型ＭＯ
ＳＦＥＴがゲート電圧を印加しない状態でドレイン電極
に素子耐圧まで電圧を印加しても主電流を阻止し得るの
に対し、静電誘導トランジスタは主電流の遮断にドレイ
ンとは反対極性の電圧を印加しなければならず、またゲ
ート電極接地状態で主電流を遮断し得る構造を実現した
としても本来、三極管特性を示す素子構造であることか
ら、ドレイン電圧が上昇するにつれて主電流が流れ出て
しまうなど、取扱いに困難な点が多い。　　上記のよう
に、従来のＤＭＯＳやＵＭＯＳにおいては、耐圧やしき
い値などの設定に制約されてチャネル長を短くするには
限界があり、そのためオン抵抗の大きな部分を占めるチ
ャネル抵抗を低減するのが困難であり、また、構造上発
生する寄生トランジスタによって素子が破壊される畏れ
があるという問題があった。

【０００７】また、静電誘導トランジスタにおいては、
主電流の遮断にドレインとは反対極性の電圧を印加しな
ければならず、また、三極管特性を示す素子構造である
ことから、ドレイン電圧が上昇するにつれて主電流が流
れ出てしまうなど、取扱いに困難な点が多い、という問
題があった。

【０００８】上記のごとき従来技術の問題を解決するた
め、本出願人は、ソース領域と同電位の金属からなるシ
ョットキー接合と絶縁ゲートとに囲まれたチャネル領域
を持ち、ショットキー障壁と絶縁ゲートのポテンシャル
で形成される空乏領域によってチャネル領域を遮断し、
絶縁ゲート周辺に蓄積層を形成して電流を流す方式の半
導体装置を既に出願（特願平２−９００９５号）してい
る。図５は、上記本出願人の先出願に係る装置の一例の
断面図である。図５において、１はｎ−ドレイン領域、
１１はドレイン電極で、ｎ−ドレイン領域とは抵抗性接
続している。３はｎ＋ソース領域、３３はソース電極で
、ｎ＋ソース領域３とは抵抗性接続しているが、ｎ−ド
レイン領域とはショットキー接合を形成する。４はｐ＋
型多結晶シリコンのゲート電極、５はゲート絶縁膜、６
は層間絶縁膜、７はチャネル領域形成用のマスク材であ
る。絶縁ゲートの側壁と半導体領域を介してこれに対向
するショットキー接合は、基板にほぼ垂直に形成される
。この絶縁ゲートとショットキー接合に挟まれたドレイ
ン領域の一部をこの半導体装置の「チャネル」と呼ぶこ
とにする。また、図５中のＬはこの半導体装置の「チャ
ネル長」、Ｈは「チャネルの厚み」と呼ぶことにする。

【０００９】この半導体装置の動作を説明する。通常の
ｎチャネルＭＯＳ素子と同様に、図５の半導体装置でも
、ソース電極は接地、ドレイン電極には正の電位を印加
して使用される。図５中のＡ−Ａ断面のバンド構造を図
６（ｃ）、（ｄ）に示す。なお、図６（ａ）、（ｂ）は
、図７に示す反転層を利用した通常のＭＯＳデバイスの
チャネル構造（図７中のＡ−Ａ断面）のバンド構造であ
る。ゲート電極は便宜上、ｐ＋型である。図６（ａ）お
よび（ｃ）は、ゲート電圧が０Ｖ（ソース電極と同電位
）の場合における通常のＭＯＳ構造（図７）と図５の構
造のチャネル領域のバンド構造を示している。（ａ）で
は絶縁膜表面に反転層が形成されないので電流は流れな
い。（ｃ）ではショットキー障壁φＢとｐ＋型のゲート
電極のポテンシャルの相乗効果によってチャネル領域は
空乏化されており、やはり電流は流れない。

【００１０】一方、図６（ｂ）、（ｄ）はゲート電極に
然るべき正の電位が印加された場合のおける通常ＭＯＳ
構造（図７）と図５の構造のチャネル領域のバンド構造
を示している。（ｂ）ではゲート絶縁膜の表面に電子の
反転層が形成されてソース領域からドレイン領域へと電
子が流れている。（ｄ）ではショットキー障壁φＢは変
動しないが、絶縁膜表面のポテンシャルが下がって蓄積
層が形成され、ソース領域とドレイン領域が導通する。 この場合、チャネル領域には空乏層と蓄積層のみが存在
し、中性領域は存在しない。

【００１１】ゲート電極がオフ状態の時のチャネルの電
流遮断特性については、先に示したチャネルの寸法に関
する数値Ｌ／Ｈを所定以上に大きく取ることにより、チ
ャネル両側のポテンシャルによって遮断され、ドレイン
電界の影響がソース領域付近に及ばない、即ちドレイン
電位が上昇しても電流が漏れ出さない構造となっており
、五極管特性に近い電流電圧特性となる。このようなＬ
／Ｈの下限の値は、チャネル領域の不純物濃度、ショッ
トキー障壁高さ、ソース領域の不純物濃度、ゲート電極
の不純物濃度などによって定まるが、およそ３〜４程度
である。Ｌ／Ｈがこの条件を満たしていればＬ、Ｈの値
は可能な限り小さくできる。通常の縦型ＭＯＳ半導体装
置のチャネル長は耐圧との関係で２〜１０μｍあるのに
対し、この構造ではチャネル長は素子耐圧とあまり関係
ないので、チャネルの厚みＨが１０００Åなら、チャネ
ル長Ｌは０．３μｍ程度で十分なチャネル遮断特性が得
られる。また、素子のブレイクダウン耐圧は絶縁ゲート
の耐圧もしくはドレイン領域に接するショットキー接合
の耐圧で決まる。

【００１２】次に、図５の構造の典型的な実現方法を説
明する。図８（ａ）、（ｂ）、図９（ｃ）、（ｄ）、図
１０（ｅ）、（ｆ）は、図５の構造を実現するための一
連の製造工程を示す図であり、半導体としてはシリコン
を例とする。まず、絶縁ゲートをつくり込むための溝を
形成する。これには、基板１上にマスク材料１０１によ
るパターンを形成し、トレンチエッチング技術によって
図８（ａ）のごとく、なるべく側壁が垂直な溝を蝕刻す
る。次に図８（ｂ）のごとく、熱酸化などによって溝の
内壁にゲート絶縁膜を形成し、さらにこの上から、ゲー
ト電極となるｐ＋型の多結晶シリコン４を堆積させて溝
を埋める。次いで、ｐ＋型多結晶シリコン４が溝の中に
のみに残るようにエッチングし、図９（ｃ）のごとく熱
酸化によって露出している多結晶シリコンを酸化して層
間絶縁膜６を形成する。次に、先のマスク材１０１を除
去し、基板のシリコンをエッチングして、図９（ｄ）の
ごとく絶縁ゲートの一部を露出させ、これにｎ型不純物
をイオン注入し、加熱してｎ＋ソース領域３を形成する
。次に、露出した絶縁ゲートの側壁に図１０（ｅ）のご
とく、ＣＶＤ酸化膜などによるサイドウォール７を形成
し、さらにこのサイドウォールをマスクにして基板１を
トレンチエッチングして図１０（ｆ）の形状をつくる。 以上のような工程により、絶縁ゲートの側壁に単結晶シ
リコンによるチャネル領域が形成される。この溝に基板
１とショットキー接合するソース金属を埋め込み、さら
に基板１の裏面に抵抗性接続する金属をドレイン電極と
して形成し、図５の構造を完成する。

【００１３】なお、チャネル領域とドレイン領域の不純
物濃度は必ずしも同じでなくてもよい。例えば、チャネ
ル領域は、漏れ電流の抑制の点から不純物濃度は低い方
がよいが、ドレイン領域はオン抵抗が低い方が望ましい
ので、素子耐圧からくる制限の範囲内で不純物濃度は高
い方がよい。このような必要は、主に耐圧が低く、ドレ
イン領域の不純物濃度がチャネル領域形成には高すぎる
場合に発生する。チャネル領域とドレイン領域との不純
物濃度を違えてつくり込むには、予め基板１の表面に、
将来チャネル領域となる単結晶シリコン領域をエピタキ
シャル成長法によって形成しておく方法がある。

【００１４】

【発明が解決しようとする課題】上記のように本出願人
が既に出願している図５の半導体装置は、多くの優れた
特徴を有するが、このような構造では単結晶領域による
チャネル領域を形成するために、単結晶の基板を垂直に
、かつ精度よくエッチングしなければならない。このよ
うな、いわゆるトレンチエッチング技術は高度な技術で
あり、他の縦型ＭＯＳデバイスのほとんどがプレーナ技
術のみで作られているのに比べると、製造工程が複雑に
なるので、工業的に簡便さを欠くという問題がある。 また、チャネル領域とドレイン領域の不純物濃度を違え
る必要がある場合には、エピタキシャル成長法を用いる
必要があり、これも工業的に簡便さを欠くものである。

【００１５】本発明は、上記のごとき従来例の問題を解
決するためになされたものであり、図５に示した本出願
人の先行出願と同一の動作原理に基づいて動作し、かつ
工業的に簡便な製造方法で実現することの出来る半導体
装置を提供することを目的とする。

【００１６】

【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、本発明においては、ドレイ
ン領域とソース領域をつなぐ、絶縁ゲートとショットキ
ー接合とに囲まれたチャネル領域を半導体多結晶薄膜で
形成するように構成したものである。

【００１７】

【作用】上記のように本発明においては、チャネル領域
を半導体多結晶薄膜で形成したことにより、半導体基板
を掘り込むことなく、通常の縦型ＭＯＳデバイスの製造
方法であるプレーナ技術で絶縁ゲート並びにショットキ
ー接合を形成することが出来る。したがって製造方法が
簡便になる。

【００１８】

【実施例】図１は、本発明の第１の実施例の断面図であ
り、半導体としてシリコンを用いた例である。図１にお
いて、１はｎ−型ドレイン領域、１１はドレイン電極で
ｎ−型ドレイン領域１とは抵抗性接続している。２０は
ｎ−多結晶シリコン薄膜で、チャネル領域となる。３０
はｎ＋ソース領域であり、ｎ−多結晶シリコン薄膜２０
上の一部に形成される。３３はソース電極である金属で
、ｎ＋ソース領域３０とは抵抗性接続しているが、他の
ｎ−多結晶シリコン領域２０とはショットキー接続する
。４はゲート電極である導電性の多結晶シリコン、５並
びに５１はゲート絶縁膜、６は層間絶縁膜である。また
、図中のＬは前記図５と同様に「チャネル長」を示し、
Ｈは「チャネルの厚み」である。また、多結晶シリコン
からなるゲート電極４は、図５同様、ｐ＋にすれば図７
のごとくエンハンスメント型デバイスになるが、逆にｎ
＋型につくってデプリーション型デバイスにすることも
できる。

【００１９】なお、前記図５に示した先行出願では、Ｌ
／Ｈが所定の値以上であることを特徴としていたが、本
実施例の場合、チャネル長Ｌがチャネルの厚みＨと同等
かそれより短ければ、三極管特性を示すいわゆる静電誘
導トランジスタとなる。本実施例で用いた多結晶シリコ
ンは、一般に、結晶粒界に存在する障壁のために単結晶
シリコンに比べて抵抗が高い。例えば、不純物濃度が１
０１８ｃｍ￣３以下では比抵抗は単結晶より数桁高い。 しかし、１０２０ｃｍ￣３程度の高不純物をドープすれ
ば数倍程度の抵抗上昇で済むので、実用上支障はない。 また、チャネル領域の多結晶シリコンの不純物濃度は低
くても、導通時には蓄積層すなわち高キャリア濃度の領
域を形成して高不純物濃度と同様状況をつくり出すので
、オン状態におけるチャネル抵抗には、さほど影響しな
い。

【００２０】次に、図２は、本発明の第２の実施例の断
面図である。前記図１の実施例では、多結晶シリコン膜
を絶縁ゲート側壁部分にのみ残したが、この実施例では
その他の部分にも残したものである。すなわち、ｎ−多
結晶シリコン薄膜２０はソース電極３３の下の部分にも
伸びており、またｎ＋ソース領域３０はソース電極３３
に添ってゲート電極４の上部を覆った形状になっている
。本実施例においては、チャネル領域でないｎ−ドレイ
ン領域１とソース電極３３との間に多結晶シリコン薄膜
が介在しているので、ショットキー接合の遮断特性は多
少劣化するが、耐圧の低い素子設計の場合は、耐圧の比
較的低いツェナダイオードを並列に接続するなどの従来
技術を適用することよって容易に回避することができる
。

【００２１】次に、図３（ａ）、（ｂ）、（ｃ）、図４
（ｄ）、（ｅ）、（ｆ）は、上記図１および図２の実施
例の構造を実現するための一連の製造工程を示す図であ
る。まず、ドレイン領域となる半導体基板１の表面にゲ
ート絶縁膜５１、ゲート電極となるｐ＋型多結晶シリコ
ン膜４、層間絶縁膜６を順に形成し、図３（ａ）のごと
くパターニングしてゲート電極を形成する。この時点に
おけるｐ＋型多結晶シリコン膜４と層間絶縁膜６の厚さ
の合計は、チャネル長Ｌに関係する。例えばチャネル長
Ｌを３０００Åにしたい時は、後に形成するソース領域
の分も含めて、この合計の厚さを５０００Å以上にして
おけばよい。なお、パターニングの際、ゲート電極の側
面は、方向性ドライエッチングによって垂直になるよう
に成形する。次に、それを熱酸化するか、もしくはＣＶ
Ｄ法によって酸化シリコンを堆積させてゲート電極を絶
縁した後、やはり方向性ドライエッチングによってゲー
ト電極の側壁にのみ酸化膜を残してゲート絶縁膜５をつ
くり、図３（ｂ）のごとくする。ゲート絶縁膜の厚さは
、１０００〜２０００Åで十分である。次に、図３（ｃ
）のごとく、ＣＶＤ法によって多結晶シリコン薄膜を堆
積させる。このとき、多結晶シリコン薄膜は絶縁ゲート
側壁部分には均一な厚さに堆積するようにする。チャネ
ル領域の不純物濃度はこの時に調節することが出来る。 すなわち、成膜時に不純物をドープすることもできるし
、成膜後に気相拡散などによってドープすることも可能
である。ただし、チャネル領域からの漏れ電流を抑制す
るためには、不純物濃度が低い方が望ましいので、ドー
プしなくともよい。また、ここで形成する多結晶シリコ
ン薄膜の厚さがチャネルの厚みＨを規定する。これまで
の工程で、図３（ｃ）に示すような段差のついた半導体
基体が出来る。その半導体基体表面に、ＴＥＯＳ（Ｔｅ
ｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏ−ｓｉｌｉｃａｔｅ）
などのような、塗布によって半導体基板表面を平坦化し
うる材料１１１を塗布し、図４（ｄ）に示すように、基
板表面を平坦化する。 勿論、フォトレジストでもかまわない。

【００２２】次に、平坦化した表面を均一にエッチング
して図４（ｅ）のように多結晶シリコン薄膜の上部のみ
を露出させ、これにｎ型不純物をイオン注入する。こう
することにより、不純物は多結晶シリコン薄膜のうち絶
縁ゲートの上部にのみ注入され、その他の部分には注入
されない。次に、これを加熱してｎ＋ソース領域を形成
する。次に、先の平坦化膜１１１を除去して多結晶シリ
コン薄膜をあらわにし、このままソース電極金属を蒸着
し、基板裏面にドレイン電極を形成すれば前記図２の構
造となる。

【００２３】また、図４（ｆ）のごとく、方向性ドライ
エッチング技術によって絶縁ゲートの側壁のみに多結晶
膜を残してからソース電極金属を蒸着すれば、前記図１
の構造となる。

【００２４】

【発明の効果】以上説明したごとく、本発明においては
、チャネル領域を多結晶シリコン薄膜で形成したことに
より、埋め込み型の絶縁ゲートをつくらずに済むことか
ら、製造工程が簡便になり、特性的には図５の先行出願
と殆ど変わりない装置を実現することが出来る。さらに
、チャネル領域を別途つくり込むので、チャネル領域の
不純物濃度をドレイン領域の不純物濃度とは独立にきめ
られるという利点もある。

【図面の簡単な説明】

【図１】本発明の第１の実施例の断面図。

【図２】本発明の第２の実施例の断面図。

【図３】本発明の第１および第２の実施例の一連の製造
工程の一部を示した図。

【図４】本発明の第１および第２の実施例の一連の製造
工程の一部を示した図。

【図５】本出願人の先出願に係る半導体装置の断面図。

【図６】図５の半導体装置の動作を説明するためのバン
ド図。

【図７】従来のＭＯＳ素子の断面図。

【図８】図５の構造を実現する一連の製造工程の一部を
示した図。

【図９】図５の構造を実現する一連の製造工程の一部を
示した図。

【図１０】図５の構造を実現する一連の製造工程の一部
を示した図。

【図１１】従来の半導体装置の一例の断面図。

【図１２】従来の半導体装置の他の一例の断面図。

【符号の説明】

１…ドレイン領域 ２…チャネル領域 ３…ソース領域 ４…ゲート電極となる導電性多結晶半導体５…ゲート絶
縁膜 ６…層間絶縁膜 ７…チャネル形成用マスク材 １１…ドレイン電極 ２０…チャネル領域となるｎ−多結晶シリコン薄膜３０
…ｎ＋ソース領域 ３３…ソース電極 ５１…ゲート絶縁膜 １０１…エッチングマスク材 １１１…平坦化膜

Claims (1)

【特許請求の範囲】
1. 【請求項１】ドレイン領域である第一導電型半導体領域
   と高濃度の第一導電型不純物を含む半導体領域からなる
   ソース領域との間を、上記ソース領域と同電位の金属か
   らなるショットキー接合と絶縁ゲートとによって囲まれ
   た第一導電型の多結晶半導体薄膜によるチャネル領域で
   接続したことを特徴とする半導体装置。