JP4744958B2 - 半導体素子及びその製造方法 - Google Patents

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Description

本発明は、半導体素子及びその製造方法に関し、より詳しくはドリフト層にｐ型ピラー層とｎ型ピラー層を横方向に交互に埋め込んだスーパージャンクション構造を備えた半導体素子及びその製造方法に関するものである。
縦型パワーＭＯＳＦＥＴのオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗は、その不純物濃度で決定され、不純物濃度を高くすればオン抵抗を下げることができる。しかし、不純物濃度が高くなると、ドリフト層がベース層と形成するＰＮ接合の耐圧が下がるため、不純物濃度は耐圧に応じて決まる限界以上には上げることはできない。このように、素子耐圧とオン抵抗との間にはトレードオフの関係が存在する。このトレードオフを改善することは、低消費電力の半導体素子を提供しようとする場合に重要な課題である。このトレードオフには素子材料により決まる限界が有り、この限界を越えることが低オン抵抗の半導体素子の実現への道である。
この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層にスーパージャンクション構造と呼ばれるｐ型ピラー層とｎ型ピラー層を横方向に交互に埋め込んだ構造が知られている（例えば、特許文献１参照）。スーパージャンクション構造はｐ型ピラー層とｎ型ピラー層に含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎ型ピラー層を通して電流を流すことで、材料限界を越えた低オン抵抗を実現するものである。
スーパージャンクション構造は素子のオン抵抗のうち、ドリフト層におけるドリフト抵抗を低減する技術であるが、一方で、一般的な構造において素子の必要最大耐圧が下がると、オン抵抗に占めるドリフト抵抗の割合は低下する。例えば６００Ｖ耐圧のパワーＭＯＳＦＥＴでは、オン抵抗に占めるドリフト抵抗の割合は９５％程度であるのに対し、１００Ｖ耐圧の素子では８０％、３０Ｖ耐圧の素子では４０％程度まで低下する。必要最大耐圧が低くなるのに従い、オン抵抗中に占めるドリフト抵抗の割合が低下するのに代わって、チャネル抵抗の割合が増加する。チャネル抵抗の低減のためには、素子内部におけるチャネル密度を増加させることが重要であり、そのため、各トランジスタセルのセルピッチを狭めることが有効となる。また、ゲート電極についても、ベース層表面に絶縁膜を介して平面的にゲート電極を形成するプレナーゲート構造よりも、ベース層に形成したトレンチにゲート電極を埋め込むトレンチゲート構造の方が、よりセルピッチを狭めることができる。
しかし、トレンチゲート構造のゲート電極を採用する場合、チャネル抵抗を低減するためには、ゲート電極はスーパージャンクション構造中のｎ型ピラー層上に、ｎ型ピラー層からはみ出さないように配置しなければならない。ゲート電極がｐ型ピラー側まではみ出すと、素子導通時の電流経路が狭められるため、チャネル抵抗が増加する。スーパージャンクション構造はそのピラーピッチを小さくすることで、高電圧の印加時に空乏化し易くなり、その分各ピラー層の不純物濃度を高くすることができ、オン抵抗を低減することができる。このため、オン抵抗の低減や素子の微細化の観点から、スーパージャンクション構造のピラーピッチを小さくする試みがなされているが、上記のようにゲート電極との位置合わせズレの発生に基づくチャネル抵抗の増加を考慮すると、ピラーピッチの微細化にも限界がある。
特開２００1−２９８１８１号公報
本発明は、プロセスを複雑にすることなく、高耐圧で低オン抵抗なスーパージャンクション構造を有する半導体素子を提供することを目的とする。
本発明の一態様に係る半導体素子は、第１導電型の第１半導体層と、前記第１半導体層上に第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とを周期的に交互に配置してなるピラー層と、前記第１半導体層に電気的に接続された第１の主電極と、前記ピラー層の表面に形成された第２導電型の半導体ベース層と、前記半導体ベース層の表面に形成された第１導電型の第２半導体層と、前記第２半導体層及び前記半導体ベース層に電気的に接続された第２の主電極と、前記半導体ベース層を貫通し前記第１半導体ピラー層に到達する深さに形成されたトレンチ内に形成されたトレンチゲート型の制御電極とを備え、前記制御電極は、前記第２の主電極側から前記第１の主電極側に向かうに従って幅が狭くなるテーパ状に形成され、その先端が前記第１半導体ピラー層の略中央に存在し、前記制御電極は、前記第２半導体ピラー層となる第２導電型の半導体層を前記第１半導体層の上に形成し、この第２導電型の半導体層に等間隔にトレンチを形成した後、この第２導電型の半導体層の上に、このトレンチを埋めない程度に前記第１半導体ピラー層となる第１導電型の半導体層を結晶成長させることにより、前記トレンチ内に形成される前記第１導電型の半導体層のテーパ状の傾斜部分に絶縁膜を介して導電性物質を埋め込むことにより形成されることを特徴とする。
本発明の一態様に係る半導体素子の製造方法は、第１導電型の第１半導体層を形成した後、この第１半導体層の上に第２導電型の半導体層を形成するステップと、前記第２導電型の半導体層に略等間隔にトレンチを形成するステップと、前記トレンチの内部を含む前記第２導電型の半導体層上に、前記トレンチにテーパ状の傾斜部分が残存する程度に第１導電型の半導体層を結晶成長させることにより前記第１導電型の半導体層による第１半導体ピラー層及び前記第２導電型の半導体層による第２半導体ピラー層が交互に形成されてなるピラー層を形成するステップと、前記傾斜部分を含む前記第１導電型の半導体層上に絶縁膜を形成する工程と、前記傾斜部分内に前記絶縁膜を介して制御電極となる導電層を形成する工程と、前記導電層の間に存在する前記半導体層に第２導電型の不純物をイオン注入した後、第１導電型の不純物をイオン注入する工程と、前記不純物を熱拡散させて前記ピラー層上であって前記導電層の間の位置に第２導電型の半導体ベース層及び第１導電型の第２半導体層を形成する工程とを備えたことを特徴とする。
この発明によれば、プロセスを複雑にすることなく、高耐圧で低オン抵抗なスーパージャンクション構造を有する半導体素子を提供することが可能となる。
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
図１は、本発明の実施の形態に係るパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。このＭＯＳＦＥＴでは、ドレイン電極１１上に形成されたｎ＋型ドレイン層１２上に、ｎ−型エピタキシャル層１３が形成され、更にこの上にｐ型ピラー層１４とｎ型ピラー層１５とを横方向に交互に形成してなるスーパージャンクション構造のピラー層が形成される。
このピラー層の上には、ｐ型の半導体ベース層１６が形成されており、この半導体ベース層１６は、テーパ状に形成されｎ型ピラー層１５に達するトレンチ（傾斜部分）を等間隔に有している。このトレンチに絶縁膜１７を介してポリシリコン等からなるゲート電極１８が埋め込まれている。このゲート電極１８は、その先端部分が、後述する製造方法によりｎ型ピラー層１５の略中央に存在するように形成される。ゲート電極１８の上部は、更に絶縁膜１９が形成されている。また、ゲート電極１８の両側部には、ｎ＋型のソース拡散層２０が形成されている。また、ソース拡散層２０に挟まれたｐ型ベース層１６の表面には、ｐ＋型コンタクト層２１が形成され、このコンタクト層２１及びソース拡散層２０に接するようにソース電極２２が形成されている。ソース電極２２は、後述するようにソース拡散層２０を貫通してｐ型ベース層１６に達するトレンチを形成してこのトレンチに埋め込み形成されることが信頼性上好ましい。このため、ソース電極２２はソース拡散層２０とは略垂直な面において接触するように形成されている。
この実施の形態の構造によれば、ゲート電極１８は、上側から下側、すなわちソース電極２２側からドレイン電極１１側に向かうに従って幅が狭くなるテーパ状に形成され、しかもその先端がｎ型ピラー層１５の略中央に存在するように形成される。このため、ゲート電極が矩形状である場合に比べ、ゲート−ドレイン間容量Ｑｇｄを低減することができ、ＭＯＳＦＥＴのスイッチング損失を改善することができる。オン抵抗Ｒｏｎとゲート−ドレイン間容量Ｑｇｄの積は、ＭＯＳＦＥＴの性能指標であるＦＯＭ（Ｆｉｇｕｒｅ Ｏｆ Ｍｅｒｉｔ）として用いられる。従ってこの構造によれば、スーパージャンクション構造の微細化と相俟ってＦＯＭを改善することができる。またこの構造によれば素子導通時の電流経路を十分に広く取ることができ、これによりチャネル抵抗及びチャネルとｎ型ピラー層１５の間の電流広がり抵抗とが増加することを回避することができる。また素子が非導通状態にある場合、ドレイン電圧の印加時において、電界の集中はｐ型ピラー層１４の内部から最深部にかけて起こり、ゲート電極１８の先端での電界集中は生じないため、トレンチゲート絶縁膜の信頼性を確保することができる。
この図１に示すパワーＭＯＳＦＥＴの製造工程を図２乃至図１１を参照して説明する。まず、図２に示すように、ｎ＋型ドレイン層１２上に、ｎ−型エピタキシャル層１３を形成し、この上にｐ型ピラー層１４となるｐ型エピタキシャル層を形成する。次に図３に示すように、このｐ型エピタキシャル層に横方向の等間隔に、ｎ型ピラー層１５を形成するためのトレンチ１５Ｔを形成する。続いて図４に示すように、このトレンチ１５Ｔ内も含めた全面にｎ型ピラー層１５となるｎ型エピタキシャル層を、トレンチ１５Ｔが完全に埋め込まれず、トレンチ内にテーパ状の傾斜部分１８Ｔが残る程度にまで堆積させる。トレンチ内１５Ｔも含めた全面へのエピタキシャル成長であるため、傾斜部分１８Ｔは、その下向きの先端部分が自ずからトレンチ１５Ｔの中央付近に位置するように形成される。従ってこの製造工程は、ゲート電極とピラー層間の位置ズレの発生を考慮することなくピラー層のピラーピッチを小さくすることができるので、素子のオン抵抗の低減に寄与することができる。
次に、図５に示すように、テーパ状の傾斜部分１８Ｔ内も含めたｎ型エピタキシャル層の上に、熱酸化によりシリコン酸化膜からなる絶縁膜１７を形成する。その後図６に示すように、この傾斜部分１８Ｔ内も含めた絶縁膜１７上に、ゲート電極１８となるポリシリコン等の導電性膜１８’を堆積させる。傾斜部分１８Ｔ外の導電性膜１８’をエッチングにより除去した後、傾斜部分１８Ｔの上部に絶縁膜１９を形成し、絶縁膜１８及び１９により絶縁されたゲート電極１８を形成する。
続いて図８及び図９に示すように、ゲート電極１８で挟まれたｐ型ピラー層１４及びｎ型ピラー層１５に対し、ｐ型及びｎ型の不純物をイオン注入した後熱拡散を行ってｐ型ベース層１６及びｎ＋型のソース拡散層２０を形成する。熱拡散の時間は、ｐ型ベース層１６の下辺が、傾斜部分１８Ｔの先端のやや上となるように設定する。
続いて、図１０に示すように、ゲート電極１８及び絶縁膜１９の上部にレジストＭ１を形成し、このレジストＭ１をマスクとして、ソース拡散層２０にｐ型ベース層１６に達するトレンチを形成し、更に図１１に示すようにレジストＭ１をマスクとしてｐ型ベース層１６にボロンをイオン注入してｐ＋型コンタクト層２１を形成する。その後、このトレンチには、ソース電極２２となる金属膜がスパッタリングにより形成され、更にｎ＋型ドレイン層１２の裏面にはドレイン電極１１が形成されて、図１に示すパワーＭＯＳＦＥＴが完成する。
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記実施の形態では、第１導電型をｎ型、第２導電型をｐ型として説明をしたが、第１導電型をｐ型、第２導電型をｎ型としても実施可能である。
また、ピラー層１４、１５のストライプ形状の延在方向は、ゲート電極１８等のそれと同一方向でも良いし、直交方向とすることもできる。またｐ＋型コンタクト層２１は、ピラー層１４、１５やゲート電極１８の延在方向と同じ方向を長手方向として形成してもよいし、図１２に示すように、これと直交する方向を長手方向として形成してもよい。また、エピタキシャル層１３は、エピタキシャル成長する代わりに熱拡散により形成することも可能である。
また、半導体としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴを説明したが、半導体としては、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）、等の化合物半導体やダイアモンドなどのワイドバンドギャップ半導体を用いることができる。
更にスーパージャンクション構造を有するＭＯＳＦＥＴで説明したが、本発明の構造は、スーパージャンクション構造を有する素子であれば、ＳＢＤやＭＯＳＦＥＴとＳＢＤとの混載素子、ＳＩＴ、ＩＧＢＴなどの素子でも適用可能である。
本発明の実施の形態に係るパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。 図１に示すパワーＭＯＳＦＥＴの製造工程を説明している。 図１に示すパワーＭＯＳＦＥＴの製造工程を説明している。 図１に示すパワーＭＯＳＦＥＴの製造工程を説明している。 図１に示すパワーＭＯＳＦＥＴの製造工程を説明している。 図１に示すパワーＭＯＳＦＥＴの製造工程を説明している。 図１に示すパワーＭＯＳＦＥＴの製造工程を説明している。 図１に示すパワーＭＯＳＦＥＴの製造工程を説明している。 図１に示すパワーＭＯＳＦＥＴの製造工程を説明している。 図１に示すパワーＭＯＳＦＥＴの製造工程を説明している。 図１に示すパワーＭＯＳＦＥＴの製造工程を説明している。 本発明の実施の形態の変形例を示す。
符号の説明
１１・・・ドレイン電極、 １２・・・ｎ＋型ドレイン層、 １３・・・ｎ−型エピタキシャル層、 １４・・・ｐ型ピラー層、 １５・・・ｎ型ピラー層、 １６・・・ｐ型ベース層、 １７・・・ゲート絶縁膜、 １８・・・ゲート電極、 １９・・・層間絶縁膜、 ２０・・・ｎ＋型ソース層、 ２１・・・ｐ＋型コンタクト層、 ２２・・・ソース電極。

Claims (4)

  1. 第１導電型の第１半導体層と、
    前記第１半導体層上に第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とを周期的に交互に配置してなるピラー層と、
    前記第１半導体層に電気的に接続された第１の主電極と、
    前記ピラー層の表面に形成された第２導電型の半導体ベース層と、
    前記半導体ベース層の表面に形成された第１導電型の第２半導体層と、
    前記第２半導体層及び前記半導体ベース層に電気的に接続された第２の主電極と、
    前記半導体ベース層を貫通し前記第１半導体ピラー層に到達する深さに形成されたトレンチ内に形成されたトレンチゲート型の制御電極と
    を備え、
    前記制御電極は、前記第２の主電極側から前記第１の主電極側に向かうに従って幅が狭くなるテーパ状に形成され、その先端が前記第１半導体ピラー層の略中央に存在し、
    前記制御電極は、前記第２半導体ピラー層となる第２導電型の半導体層を前記第１半導体層の上に形成し、この第２導電型の半導体層に等間隔にトレンチを形成した後、この第２導電型の半導体層の上に、このトレンチを埋めない程度に前記第１半導体ピラー層となる第１導電型の半導体層を結晶成長させることにより、前記トレンチ内に形成される前記第１導電型の半導体層のテーパ状の傾斜部分に絶縁膜を介して導電性物質を埋め込むことにより形成される
    ことを特徴とする半導体素子。
  2. 前記半導体ベース層及び前記第２半導体層は、前記制御電極の間に存在する前記半導体層に対し第２導電型のイオン注入、及び第１導電型のイオン注入を行った後、熱拡散を行うことにより形成されることを特徴とする請求項１記載の半導体素子。
  3. 前記第２の主電極は、前記第２半導体層を貫通して前記半導体ベース層に達するトレンチに埋め込み形成され、前記第２半導体層とは略垂直な面において接触するように形成された請求項１記載の半導体素子。
  4. 第１導電型の第１半導体層を形成した後、この第１半導体層の上に第２導電型の半導体層を形成するステップと、
    前記第２導電型の半導体層に略等間隔にトレンチを形成するステップと、
    前記トレンチの内部を含む前記第２導電型の半導体層上に、前記トレンチにテーパ状の傾斜部分が残存する程度に第１導電型の半導体層を結晶成長させることにより前記第１導電型の半導体層による第１半導体ピラー層及び前記第２導電型の半導体層による第２半導体ピラー層が交互に形成されてなるピラー層を形成するステップと、
    前記傾斜部分を含む前記第１導電型の半導体層上に絶縁膜を形成する工程と、
    前記傾斜部分内に前記絶縁膜を介して制御電極となる導電層を形成する工程と、
    前記導電層の間に存在する前記半導体層に第２導電型の不純物をイオン注入した後、第１導電型の不純物をイオン注入する工程と、
    前記不純物を熱拡散させて前記ピラー層上であって前記導電層の間の位置に第２導電型の半導体ベース層及び第１導電型の第２半導体層を形成する工程と、
    を備えたことを特徴とする半導体素子の製造方法。
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