JPH08181313A - 横型トレンチｍｉｓｆｅｔおよびその製造方法 - Google Patents
横型トレンチｍｉｓｆｅｔおよびその製造方法Info
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- JPH08181313A JPH08181313A JP7214317A JP21431795A JPH08181313A JP H08181313 A JPH08181313 A JP H08181313A JP 7214317 A JP7214317 A JP 7214317A JP 21431795 A JP21431795 A JP 21431795A JP H08181313 A JPH08181313 A JP H08181313A
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- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
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- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S148/126—Power FETs
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Abstract
(57)【要約】
【目的】ゲート絶縁膜の均一性がよく信頼性が高く、オ
ン抵抗が低く、かつ耐圧−オン抵抗のトレードオフ特性
が良好な横型ＭＩＳＦＥＴを得る。 【構成】ｎ型半導体基板１０１の表面層の一部ににトレ
ンチ１０２を形成し、そのトレンチ１０２の底部にｎド
レイン領域１０３を形成する。トレンチ１０２の側面に
は、側壁酸化膜１０４を形成し、内部には導電体１０５
を埋設し、その上にドレイン電極１１３を設ける。非ト
レンチ部のｎ型半導体基板１０１の表面層にｐベース領
域１０８、ｎソース領域１０９をセルフアラインに形成
し、ｐベース領域１０８の表面上にＭＩＳゲートを設け
る。側壁酸化膜１０４に沿ったｎ型半導体基板１０１が
ｎドレインドリフト領域１１６となるので、同じ耐圧の
横型ＭＩＳＦＥＴと比較して、単位セルの寸法が大幅に
縮小でき、オン抵抗が低減でき、従って、耐圧−オン抵
抗のトレードオフ特性が改善される。
ン抵抗が低く、かつ耐圧−オン抵抗のトレードオフ特性
が良好な横型ＭＩＳＦＥＴを得る。 【構成】ｎ型半導体基板１０１の表面層の一部ににトレ
ンチ１０２を形成し、そのトレンチ１０２の底部にｎド
レイン領域１０３を形成する。トレンチ１０２の側面に
は、側壁酸化膜１０４を形成し、内部には導電体１０５
を埋設し、その上にドレイン電極１１３を設ける。非ト
レンチ部のｎ型半導体基板１０１の表面層にｐベース領
域１０８、ｎソース領域１０９をセルフアラインに形成
し、ｐベース領域１０８の表面上にＭＩＳゲートを設け
る。側壁酸化膜１０４に沿ったｎ型半導体基板１０１が
ｎドレインドリフト領域１１６となるので、同じ耐圧の
横型ＭＩＳＦＥＴと比較して、単位セルの寸法が大幅に
縮小でき、オン抵抗が低減でき、従って、耐圧−オン抵
抗のトレードオフ特性が改善される。
Description
【０００１】
【発明の属する技術分野】本発明は、個別素子として、
或いは電子機器に内蔵される電源用ＩＣ、モーター駆動
用ＩＣ、液晶駆動用ＩＣ等に集積されるトレンチを有す
る高耐圧・低オン電圧の横型ＭＩＳＦＥＴ（金属−絶縁
物−半導体構造の電界効果トランジスタ）およびその製
造方法に関する。
或いは電子機器に内蔵される電源用ＩＣ、モーター駆動
用ＩＣ、液晶駆動用ＩＣ等に集積されるトレンチを有す
る高耐圧・低オン電圧の横型ＭＩＳＦＥＴ（金属−絶縁
物−半導体構造の電界効果トランジスタ）およびその製
造方法に関する。
【０００２】
【従来の技術】ＭＩＳＦＥＴの一つであるパワーＭＯＳ
ＦＥＴ（金属−酸化膜−半導体構造の電界効果トランジ
スタ）は電力用半導体の中でも，低損失、高速スイッチ
ングを特長としている。しかし、少数キャリアの注入に
依る伝導度変調の無い単一キャリア（電子または正孔）
素子であるため、オン抵抗の低減が課題である。一方、
半導体表面に溝（トレンチ）を形成する技術は，半導体
素子のオン抵抗を低減することを目的とする場合を含め
て、様々に適用されており、近年種々のトレンチを有す
る半導体素子構造が提案されている。
ＦＥＴ（金属−酸化膜−半導体構造の電界効果トランジ
スタ）は電力用半導体の中でも，低損失、高速スイッチ
ングを特長としている。しかし、少数キャリアの注入に
依る伝導度変調の無い単一キャリア（電子または正孔）
素子であるため、オン抵抗の低減が課題である。一方、
半導体表面に溝（トレンチ）を形成する技術は，半導体
素子のオン抵抗を低減することを目的とする場合を含め
て、様々に適用されており、近年種々のトレンチを有す
る半導体素子構造が提案されている。
【０００３】図１３に、たて型トレンチＭＯＳＦＥＴの
要部断面図を示す。図は、トレンチの半分を含むＭＯＳ
ＦＥＴの単位のセルであって、実際のＭＯＳＦＥＴは、
このようなセルを反転、繰り返しして多数並列に接続し
た構造として用いることが多い。また、図のトランジス
タの部分は電流を流す部分であるが、実際の半導体素子
では、この他に主として耐圧を分担する周辺部分が必要
である。ここでは、周辺部分は一般の方式に従った構造
とするので、記述を略す。図において、ｎ型半導体基板
１３０１の一方の主面にトレンチ１３０２を形成し、そ
のトレンチ１３０２の側部にｐベース領域１３０８、そ
の表面層の一部にｎソース領域１３０９が形成されてい
る。また、半導体基板１３０１の他方の主面にｎドレイ
ン層１３０３が形成されている。トレンチ１３０２の側
面は薄いゲート酸化膜１３０６で被覆され、内部にゲー
ト電極１３０７が埋め込まれている。半導体基板１３０
１のトレンチ１３０２を設けた主面側には、ｎソース領
域１３０９とｐベース領域１３０８とに共通に接触する
ソース電極１３１２が、ｎドレイン層１３０３の裏面に
はドレイン電極１３１３が、それぞれ設けられている。
図のようにゲート電極１３０７の上に、層間絶縁膜１３
１１を介してソース電極１３１２を延長することもでき
る。この素子ではゲート電極１３０７に正の電圧が印加
されると、ゲート電極１３０７直下のｐベース領域１３
０８の表面層にｎ型に反転したチャネルができ、ｎソー
ス領域１３０９とｎドレイン層１３０３間が導通する。
要部断面図を示す。図は、トレンチの半分を含むＭＯＳ
ＦＥＴの単位のセルであって、実際のＭＯＳＦＥＴは、
このようなセルを反転、繰り返しして多数並列に接続し
た構造として用いることが多い。また、図のトランジス
タの部分は電流を流す部分であるが、実際の半導体素子
では、この他に主として耐圧を分担する周辺部分が必要
である。ここでは、周辺部分は一般の方式に従った構造
とするので、記述を略す。図において、ｎ型半導体基板
１３０１の一方の主面にトレンチ１３０２を形成し、そ
のトレンチ１３０２の側部にｐベース領域１３０８、そ
の表面層の一部にｎソース領域１３０９が形成されてい
る。また、半導体基板１３０１の他方の主面にｎドレイ
ン層１３０３が形成されている。トレンチ１３０２の側
面は薄いゲート酸化膜１３０６で被覆され、内部にゲー
ト電極１３０７が埋め込まれている。半導体基板１３０
１のトレンチ１３０２を設けた主面側には、ｎソース領
域１３０９とｐベース領域１３０８とに共通に接触する
ソース電極１３１２が、ｎドレイン層１３０３の裏面に
はドレイン電極１３１３が、それぞれ設けられている。
図のようにゲート電極１３０７の上に、層間絶縁膜１３
１１を介してソース電極１３１２を延長することもでき
る。この素子ではゲート電極１３０７に正の電圧が印加
されると、ゲート電極１３０７直下のｐベース領域１３
０８の表面層にｎ型に反転したチャネルができ、ｎソー
ス領域１３０９とｎドレイン層１３０３間が導通する。
【０００４】このたて型トレンチＭＯＳＦＥＴでは、Ｍ
ＯＳゲート構造が、トレンチ構造に設けられていて、単
位セルの寸法であるセルピッチを小さくでき、従って単
位面積当たりのセル数を増やせるので、オン抵抗を小さ
くできる。しかし、ドレイン電極１３１３が半導体基板
１３０１の裏面側にあるので、制御回路や保護回路との
モノリシック化や、複数のＭＯＳＦＥＴの一チップ化、
マルチドレイン構造化が困難である。
ＯＳゲート構造が、トレンチ構造に設けられていて、単
位セルの寸法であるセルピッチを小さくでき、従って単
位面積当たりのセル数を増やせるので、オン抵抗を小さ
くできる。しかし、ドレイン電極１３１３が半導体基板
１３０１の裏面側にあるので、制御回路や保護回路との
モノリシック化や、複数のＭＯＳＦＥＴの一チップ化、
マルチドレイン構造化が困難である。
【０００５】これに対し、ソース電極とドレイン電極と
が半導体基板の同じ側にある横型ＭＯＳＦＥＴでは、制
御・保護回路とのモノリシック化や，マルチドレイン構
造，複数素子のモノリシック化が容易である。トレンチ
構造を有する横型ＭＯＳＦＥＴについては、発明者はこ
れまで二つの報告を確認している。第一の例は、特開平
６−９７４５０号公報に記載のトップ・ドレイン・トレ
ンチ形ＲＥＳＵＲＦＤＭＯＳトランジスタ構造体であ
る。このトップ・ドレイン・トレンチ形ＲＥＳＵＲＦ
ＤＭＯＳトランジスタ構造体においては、トレンチの一
方の側にｐベース領域、その表面層の一部にｎソース領
域を形成し、ｎソース領域を形成した側のトレンチの側
面を薄いゲート酸化膜で被覆し、このトレンチ内にゲー
ト電極を埋め込んでいる。また、トレンチの他方の側面
はドレインドリフト領域が形成され、その表面は厚い酸
化膜で被覆されている。トレンチのｎソース領域と反対
側の半導体層の表面層にｎドレインドリフト領域と接続
してｎドレイン領域が形成されている。このように、Ｍ
ＯＳゲートをトレンチ側面に形成し、素子集積度を向上
して低オン抵抗化を図っている。
が半導体基板の同じ側にある横型ＭＯＳＦＥＴでは、制
御・保護回路とのモノリシック化や，マルチドレイン構
造，複数素子のモノリシック化が容易である。トレンチ
構造を有する横型ＭＯＳＦＥＴについては、発明者はこ
れまで二つの報告を確認している。第一の例は、特開平
６−９７４５０号公報に記載のトップ・ドレイン・トレ
ンチ形ＲＥＳＵＲＦＤＭＯＳトランジスタ構造体であ
る。このトップ・ドレイン・トレンチ形ＲＥＳＵＲＦ
ＤＭＯＳトランジスタ構造体においては、トレンチの一
方の側にｐベース領域、その表面層の一部にｎソース領
域を形成し、ｎソース領域を形成した側のトレンチの側
面を薄いゲート酸化膜で被覆し、このトレンチ内にゲー
ト電極を埋め込んでいる。また、トレンチの他方の側面
はドレインドリフト領域が形成され、その表面は厚い酸
化膜で被覆されている。トレンチのｎソース領域と反対
側の半導体層の表面層にｎドレインドリフト領域と接続
してｎドレイン領域が形成されている。このように、Ｍ
ＯＳゲートをトレンチ側面に形成し、素子集積度を向上
して低オン抵抗化を図っている。
【０００６】横型トレンチＭＯＳＦＥＴの第二の例は、
ＴＤＤ（トレンチドレイン二重拡散）ＭＯＳＦＥＴ構造
（酒井他：電気学会研究報告ＥＤＤ−９２−９２）であ
る。図１４に、その断面図を示す。ｎ+ サブストレート
１４１９上にｎ型半導体層１４０１を積層したエピタキ
シャル基板の表面層にｐベース領域１４０８とｎソース
領域１４０９とが二重拡散により、セルフアラインに形
成されている。ｐベース領域１４０８のｎソース領域が
形成されていない表面層には、ｐベース領域１４０８よ
り不純物濃度の高いｐコンタクト領域１４１０が形成さ
れている。ｎ形半導体層１４０１の表面露出部とｎソー
ス領域１４０９とに挟まれたｐベース領域の表面上にゲ
ート酸化膜１４０６を介して多結晶シリコンからなるゲ
ート電極１４０７が設けられている。ｎソース領域１４
０９とｐコンタクト領域１４１０の表面に共通に接触す
るソース電極１４１２が設けられている。ドレイン領域
にはトレンチ１４０２が掘られ、そのトレンチ１４０２
の内壁からｎドレイン領域１４０３を拡散した後、トレ
ンチ１４０２の底面および側面にドレイン電極１４１３
が設けられている。ゲート電極１４０７の上部および側
部は層間絶縁膜１４１１で覆われ、ソース電極１４１２
と絶縁されている。このデバイスでは、ゲート電極１４
０７に正のバイアスを印加すると、ｐベース領域１４０
８の表面層にチャネルが形成され、ｎドレイン領域１４
０３とｎソース領域１４０９との間が導通する。ドレイ
ン部にトレンチ１４０２を形成し、ドレイン電極１４１
３のコンタクト面積を増加し接触抵抗を低減することに
より、ＭＯＳＦＥＴのオン抵抗の低減を図ったものであ
り、約５％のオン抵抗低減効果が得られた。
ＴＤＤ（トレンチドレイン二重拡散）ＭＯＳＦＥＴ構造
（酒井他：電気学会研究報告ＥＤＤ−９２−９２）であ
る。図１４に、その断面図を示す。ｎ+ サブストレート
１４１９上にｎ型半導体層１４０１を積層したエピタキ
シャル基板の表面層にｐベース領域１４０８とｎソース
領域１４０９とが二重拡散により、セルフアラインに形
成されている。ｐベース領域１４０８のｎソース領域が
形成されていない表面層には、ｐベース領域１４０８よ
り不純物濃度の高いｐコンタクト領域１４１０が形成さ
れている。ｎ形半導体層１４０１の表面露出部とｎソー
ス領域１４０９とに挟まれたｐベース領域の表面上にゲ
ート酸化膜１４０６を介して多結晶シリコンからなるゲ
ート電極１４０７が設けられている。ｎソース領域１４
０９とｐコンタクト領域１４１０の表面に共通に接触す
るソース電極１４１２が設けられている。ドレイン領域
にはトレンチ１４０２が掘られ、そのトレンチ１４０２
の内壁からｎドレイン領域１４０３を拡散した後、トレ
ンチ１４０２の底面および側面にドレイン電極１４１３
が設けられている。ゲート電極１４０７の上部および側
部は層間絶縁膜１４１１で覆われ、ソース電極１４１２
と絶縁されている。このデバイスでは、ゲート電極１４
０７に正のバイアスを印加すると、ｐベース領域１４０
８の表面層にチャネルが形成され、ｎドレイン領域１４
０３とｎソース領域１４０９との間が導通する。ドレイ
ン部にトレンチ１４０２を形成し、ドレイン電極１４１
３のコンタクト面積を増加し接触抵抗を低減することに
より、ＭＯＳＦＥＴのオン抵抗の低減を図ったものであ
り、約５％のオン抵抗低減効果が得られた。
【０００７】
【発明が解決しようとする課題】しかし、上記横型トレ
ンチＭＯＳＦＥＴの第一の例のデバイス構造では、トレ
ンチ形成時のエッチングダメージや、ゲート酸化時のト
レンチのコーナ部の応力により、ゲート酸化膜の均一
性、信頼性確保が困難であり、しかも一つのトレンチ内
に左右二種類の酸化膜を形成しなければならず、プロセ
ス的に複雑なものとなる。また、第二の例の構造では、
表面のトレンチを形成していない部分にＭＯＳ構造のゲ
ートを形成しているため、トレンチ形成によるゲート酸
化膜の特性劣化は回避できる。しかし、この構造では、
素子耐圧が図のゲート─ドレイン間距離ＬＤで決まるた
め、トレンチの導入による素子集積度の向上はほとんど
期待できない。
ンチＭＯＳＦＥＴの第一の例のデバイス構造では、トレ
ンチ形成時のエッチングダメージや、ゲート酸化時のト
レンチのコーナ部の応力により、ゲート酸化膜の均一
性、信頼性確保が困難であり、しかも一つのトレンチ内
に左右二種類の酸化膜を形成しなければならず、プロセ
ス的に複雑なものとなる。また、第二の例の構造では、
表面のトレンチを形成していない部分にＭＯＳ構造のゲ
ートを形成しているため、トレンチ形成によるゲート酸
化膜の特性劣化は回避できる。しかし、この構造では、
素子耐圧が図のゲート─ドレイン間距離ＬＤで決まるた
め、トレンチの導入による素子集積度の向上はほとんど
期待できない。
【０００８】以上の問題に鑑み、本発明の目的は、ゲー
ト酸化膜の均一性、信頼性が良好で、しかも素子耐圧を
低減することなく、素子の集積度を高めてオン抵抗を低
減し、また、制御回路や保護回路とのモノリシック化
や、マルチドレイン構造，複数素子の一チップ化が可能
な構造の横型トレンチＭＩＳＦＥＴおよびその製造方法
を提供することにある。
ト酸化膜の均一性、信頼性が良好で、しかも素子耐圧を
低減することなく、素子の集積度を高めてオン抵抗を低
減し、また、制御回路や保護回路とのモノリシック化
や、マルチドレイン構造，複数素子の一チップ化が可能
な構造の横型トレンチＭＩＳＦＥＴおよびその製造方法
を提供することにある。
【０００９】
【課題を解決するための手段】上記の課題解決のため、
本発明の横型トレンチＭＩＳＦＥＴは、第一導電型半導
体層の表面層に形成されたトレンチと、そのトレンチの
底面部の表面層に形成された第一導電型ドレイン領域
と、トレンチの側面に形成された側壁絶縁膜と、トレン
チの形成されていない第一導電型半導体層の表面層の一
部に形成された第二導電型ベース領域と、その第二導電
型ベース領域の表面層の一部に形成された第一導電型ソ
ース領域と、第一導電型半導体層と第一導電型ソース領
域とにはさまれた第二導電型ベース領域の表面上にゲー
ト絶縁膜を介して設けられたゲート電極と、第一導電型
ソース領域と第二導電型ベース領域との表面上に共通に
接触して設けられたソース電極と、前記トレンチ内に設
けられた導電体とを有するものとする。
本発明の横型トレンチＭＩＳＦＥＴは、第一導電型半導
体層の表面層に形成されたトレンチと、そのトレンチの
底面部の表面層に形成された第一導電型ドレイン領域
と、トレンチの側面に形成された側壁絶縁膜と、トレン
チの形成されていない第一導電型半導体層の表面層の一
部に形成された第二導電型ベース領域と、その第二導電
型ベース領域の表面層の一部に形成された第一導電型ソ
ース領域と、第一導電型半導体層と第一導電型ソース領
域とにはさまれた第二導電型ベース領域の表面上にゲー
ト絶縁膜を介して設けられたゲート電極と、第一導電型
ソース領域と第二導電型ベース領域との表面上に共通に
接触して設けられたソース電極と、前記トレンチ内に設
けられた導電体とを有するものとする。
【００１０】そのようにすれば、第二導電型ベース領域
と第一導電型ドレイン領域との間の第一導電型半導体層
を縦方向の第一導電型ドレインドリフト領域とする横型
トレンチＭＩＳＦＥＴとなる。また、第一導電型半導体
層の表面層に形成されたトレンチと、そのトレンチの底
面部の表面層に形成された第一導電型ドレイン領域と、
トレンチの側面に形成された側壁絶縁膜と、トレンチの
形成されていない第一導電型半導体層の表面層の一部に
形成された第一導電型半導体層より不純物濃度の高い第
一導電型ウェル領域と、その第一導電型ウェル領域の表
面層の一部に形成された第二導電型ベース領域と、その
第二導電型ベース領域の表面層に形成された第一導電型
ソース領域と、第一導電型半導体層と第一導電型ソース
領域とにはさまれた第二導電型ベース領域の表面上にゲ
ート絶縁膜を介して設けられたゲート電極と、第一導電
型ソース領域と第二導電型ベース領域との表面上に共通
に接触して設けられたソース電極と、前記トレンチ内に
設けられた導電体とを有するものでもよい。
と第一導電型ドレイン領域との間の第一導電型半導体層
を縦方向の第一導電型ドレインドリフト領域とする横型
トレンチＭＩＳＦＥＴとなる。また、第一導電型半導体
層の表面層に形成されたトレンチと、そのトレンチの底
面部の表面層に形成された第一導電型ドレイン領域と、
トレンチの側面に形成された側壁絶縁膜と、トレンチの
形成されていない第一導電型半導体層の表面層の一部に
形成された第一導電型半導体層より不純物濃度の高い第
一導電型ウェル領域と、その第一導電型ウェル領域の表
面層の一部に形成された第二導電型ベース領域と、その
第二導電型ベース領域の表面層に形成された第一導電型
ソース領域と、第一導電型半導体層と第一導電型ソース
領域とにはさまれた第二導電型ベース領域の表面上にゲ
ート絶縁膜を介して設けられたゲート電極と、第一導電
型ソース領域と第二導電型ベース領域との表面上に共通
に接触して設けられたソース電極と、前記トレンチ内に
設けられた導電体とを有するものでもよい。
【００１１】そのようにすれば、接合型ＦＥＴ効果によ
るオン時の電流通路の狭隘化を防止しできる。トレンチ
の側壁絶縁膜に沿った第一導電型半導体層に、第二導電
型側壁領域を有するものとする。そのようにすれば、第
一導電型ドレインドリフト領域とトレンチ側壁部に形成
した第二導電型側壁領域が隣接することになり、双方の
空乏化を促し高耐圧を保つので、、第一導電型半導体層
の比抵抗を低減できる。
るオン時の電流通路の狭隘化を防止しできる。トレンチ
の側壁絶縁膜に沿った第一導電型半導体層に、第二導電
型側壁領域を有するものとする。そのようにすれば、第
一導電型ドレインドリフト領域とトレンチ側壁部に形成
した第二導電型側壁領域が隣接することになり、双方の
空乏化を促し高耐圧を保つので、、第一導電型半導体層
の比抵抗を低減できる。
【００１２】第一導電型半導体層の下に第二導電型半導
体基板を有するものでもよい。そのようにすれば、接合
分離構造を用いて、他の制御回路や保護回路とのモノリ
シック化、複数素子のモノリシック化が実現し易い。ま
た、第一導電型半導体層の表面層に形成されたトレンチ
と、そのトレンチの側面部に形成された第二導電型ドレ
インドリフト領域と、トレンチの底面部の表面層に形成
された第二導電型ドレインドリフト領域より不純物濃度
の高い第二導電型ドレイン領域と、トレンチの側面に形
成された側壁絶縁膜と、トレンチの形成されていない第
一導電型半導体層の表面層の一部に形成された第一導電
型ベース領域と、その第一導電型ベース領域の表面層の
一部に形成された第二導電型ソース領域と、第二導電型
ドレインドリフト領域と第二導電型ソース領域とにはさ
まれた第一導電型ベース領域の表面露出部上にゲート絶
縁膜を介して設けられたゲート電極と、第二導電型ソー
ス領域と第一導電型ベース領域との表面上に共通に接触
して設けられたソース電極と、前記トレンチ内に設けら
れた導電体とを有するものとする。
体基板を有するものでもよい。そのようにすれば、接合
分離構造を用いて、他の制御回路や保護回路とのモノリ
シック化、複数素子のモノリシック化が実現し易い。ま
た、第一導電型半導体層の表面層に形成されたトレンチ
と、そのトレンチの側面部に形成された第二導電型ドレ
インドリフト領域と、トレンチの底面部の表面層に形成
された第二導電型ドレインドリフト領域より不純物濃度
の高い第二導電型ドレイン領域と、トレンチの側面に形
成された側壁絶縁膜と、トレンチの形成されていない第
一導電型半導体層の表面層の一部に形成された第一導電
型ベース領域と、その第一導電型ベース領域の表面層の
一部に形成された第二導電型ソース領域と、第二導電型
ドレインドリフト領域と第二導電型ソース領域とにはさ
まれた第一導電型ベース領域の表面露出部上にゲート絶
縁膜を介して設けられたゲート電極と、第二導電型ソー
ス領域と第一導電型ベース領域との表面上に共通に接触
して設けられたソース電極と、前記トレンチ内に設けら
れた導電体とを有するものとする。
【００１３】そのようにすれば、第二導電型ドレインド
リフト領域と第一導電型半導体層とが隣接することにな
り、双方の空乏化を促し高耐圧を保つので、第二導電型
ドレインドリフト領域の比抵抗を低抵抗にできる。そし
て、第二導電型ドレインドリフト領域内にトレンチの側
壁絶縁膜に沿った第一導電型側壁領域を有するものでも
よい。
リフト領域と第一導電型半導体層とが隣接することにな
り、双方の空乏化を促し高耐圧を保つので、第二導電型
ドレインドリフト領域の比抵抗を低抵抗にできる。そし
て、第二導電型ドレインドリフト領域内にトレンチの側
壁絶縁膜に沿った第一導電型側壁領域を有するものでも
よい。
【００１４】そのようにすれば、第一導電型ドレインド
リフト領域を、トレンチ側壁部に形成した第二導電型側
壁領域と第一導電型半導体基板とが挟み込むことにな
り、双方の空乏化を促し高耐圧を保つので、第一導電型
ドレインドリフト領域の比抵抗を更に低抵抗にできる。
ゲート電極が側壁絶縁膜のトレンチ外側の端の延長線上
まで延長されていてもよい。
リフト領域を、トレンチ側壁部に形成した第二導電型側
壁領域と第一導電型半導体基板とが挟み込むことにな
り、双方の空乏化を促し高耐圧を保つので、第一導電型
ドレインドリフト領域の比抵抗を更に低抵抗にできる。
ゲート電極が側壁絶縁膜のトレンチ外側の端の延長線上
まで延長されていてもよい。
【００１５】そのようにすれば、フィールドプレート作
用により、電位分布が均等化される。更に、第一導電型
半導体層の表面層に形成されたトレンチと、そのトレン
チの底面部の表面層に形成された第一導電型ドレイン領
域と、トレンチの側面に形成された側壁絶縁膜と、トレ
ンチの形成されていない第一導電型半導体層の表面層の
少なくとも一部に形成された第二導電型ベース領域と、
その第二導電型ベース領域の表面層の一部に形成された
第一導電型ソース領域と、第一導電型半導体層と第一導
電型ソース領域とにはさまれた第二導電型ベース領域の
トレンチ内面露出部に対向してゲート絶縁膜を介して設
けられたゲート電極と、第一導電型ソース領域と第二導
電型ベース領域との表面上に共通に接触して設けられた
ソース電極と、前記トレンチ内にゲート電極と絶縁して
設けられた導電体とを有するものとする。
用により、電位分布が均等化される。更に、第一導電型
半導体層の表面層に形成されたトレンチと、そのトレン
チの底面部の表面層に形成された第一導電型ドレイン領
域と、トレンチの側面に形成された側壁絶縁膜と、トレ
ンチの形成されていない第一導電型半導体層の表面層の
少なくとも一部に形成された第二導電型ベース領域と、
その第二導電型ベース領域の表面層の一部に形成された
第一導電型ソース領域と、第一導電型半導体層と第一導
電型ソース領域とにはさまれた第二導電型ベース領域の
トレンチ内面露出部に対向してゲート絶縁膜を介して設
けられたゲート電極と、第一導電型ソース領域と第二導
電型ベース領域との表面上に共通に接触して設けられた
ソース電極と、前記トレンチ内にゲート電極と絶縁して
設けられた導電体とを有するものとする。
【００１６】そのようにすれば、、ゲート電極がトレン
チ内に埋め込まれ、第二導電型ベース領域と第一導電型
ドレイン領域との間の第一導電型半導体層を縦方向の第
一導電型ドレインドリフト領域とする横型トレンチＭＩ
ＳＦＥＴとなる。第一導電型半導体層の表面層に形成さ
れたトレンチと、そのトレンチの底面部の表面層に形成
された第一導電型ドレイン領域と、トレンチの側面に形
成された側壁絶縁膜と、トレンチの形成されていない第
一導電型半導体層の表面層の少なくとも一部に形成され
た第一導電型半導体層より不純物濃度の高い第一導電型
ウェル領域と、その第一導電型ウェル領域の表面層の一
部に形成された第二導電型ベース領域と、その第二導電
型ベース領域の表面層の一部に形成された第一導電型ソ
ース領域と、第一導電型ウェル領域と第一導電型ソース
領域とにはさまれた第二導電型ベース領域のトレンチ内
面露出部に対向してゲート絶縁膜を介して設けられたゲ
ート電極と、第一導電型ソース領域と第二導電型ベース
領域との表面上に共通に接触して設けられたソース電極
と、前記トレンチ内にゲート電極と絶縁して設けられた
導電体とを有するものでもよい。
チ内に埋め込まれ、第二導電型ベース領域と第一導電型
ドレイン領域との間の第一導電型半導体層を縦方向の第
一導電型ドレインドリフト領域とする横型トレンチＭＩ
ＳＦＥＴとなる。第一導電型半導体層の表面層に形成さ
れたトレンチと、そのトレンチの底面部の表面層に形成
された第一導電型ドレイン領域と、トレンチの側面に形
成された側壁絶縁膜と、トレンチの形成されていない第
一導電型半導体層の表面層の少なくとも一部に形成され
た第一導電型半導体層より不純物濃度の高い第一導電型
ウェル領域と、その第一導電型ウェル領域の表面層の一
部に形成された第二導電型ベース領域と、その第二導電
型ベース領域の表面層の一部に形成された第一導電型ソ
ース領域と、第一導電型ウェル領域と第一導電型ソース
領域とにはさまれた第二導電型ベース領域のトレンチ内
面露出部に対向してゲート絶縁膜を介して設けられたゲ
ート電極と、第一導電型ソース領域と第二導電型ベース
領域との表面上に共通に接触して設けられたソース電極
と、前記トレンチ内にゲート電極と絶縁して設けられた
導電体とを有するものでもよい。
【００１７】そのようにすれば、更に、接合型ＦＥＴ効
果によるオン時の電流通路の狭隘化を防止しできる。こ
の場合も第一導電型半導体層の下に第二導電型半導体基
板を有するものとすれば、接合分離構造を用いて、他の
制御回路や保護回路とのモノリシック化、複数素子のモ
ノリシック化が実現し易い。
果によるオン時の電流通路の狭隘化を防止しできる。こ
の場合も第一導電型半導体層の下に第二導電型半導体基
板を有するものとすれば、接合分離構造を用いて、他の
制御回路や保護回路とのモノリシック化、複数素子のモ
ノリシック化が実現し易い。
【００１８】更にまた、第一導電型半導体層の表面層に
形成されたトレンチと、そのトレンチの側面部に形成さ
れた第二導電型ドレインドリフト領域と、トレンチの底
面部の表面層に形成された第二導電型ドレインドリフト
領域より不純物濃度の高い第二導電型ドレイン領域と、
トレンチの側面に形成された側壁絶縁膜と、トレンチの
形成されていない第一導電型半導体層の表面層の少なく
とも一部に形成された第一導電型ベース領域と、その第
一導電型ベース領域の表面層の一部に形成された第二導
電型ソース領域と、第二導電型ドレインドリフト領域と
第二導電型ソース領域とにはさまれた第一導電型ベース
領域のトレンチ内面露出部に対向してゲート絶縁膜を介
して設けられたゲート電極と、第二導電型ソース領域と
第一導電型ベース領域との表面上に共通に接触して設け
られたソース電極と、前記トレンチ内にゲート電極と絶
縁して設けられた導電体とを有するものでもよい。
形成されたトレンチと、そのトレンチの側面部に形成さ
れた第二導電型ドレインドリフト領域と、トレンチの底
面部の表面層に形成された第二導電型ドレインドリフト
領域より不純物濃度の高い第二導電型ドレイン領域と、
トレンチの側面に形成された側壁絶縁膜と、トレンチの
形成されていない第一導電型半導体層の表面層の少なく
とも一部に形成された第一導電型ベース領域と、その第
一導電型ベース領域の表面層の一部に形成された第二導
電型ソース領域と、第二導電型ドレインドリフト領域と
第二導電型ソース領域とにはさまれた第一導電型ベース
領域のトレンチ内面露出部に対向してゲート絶縁膜を介
して設けられたゲート電極と、第二導電型ソース領域と
第一導電型ベース領域との表面上に共通に接触して設け
られたソース電極と、前記トレンチ内にゲート電極と絶
縁して設けられた導電体とを有するものでもよい。
【００１９】そのようにすれば、ゲート電極がトレンチ
内に埋め込まれてしかも、第二導電型ドレインドリフト
領域と第一導電型半導体層とが隣接することになり、双
方の空乏化を促し高耐圧を保つので、第二導電型ドレイ
ンドリフト領域の比抵抗を低抵抗にできる。また、トレ
ンチ内に充填された導電体上にドレイン電極を有するも
のでもよい。
内に埋め込まれてしかも、第二導電型ドレインドリフト
領域と第一導電型半導体層とが隣接することになり、双
方の空乏化を促し高耐圧を保つので、第二導電型ドレイ
ンドリフト領域の比抵抗を低抵抗にできる。また、トレ
ンチ内に充填された導電体上にドレイン電極を有するも
のでもよい。
【００２０】そのようにすれば、電極の凹凸が少なくな
るので、製造し易い構造となる。上記のような横型トレ
ンチＭＩＳＦＥＴの製造方法としては、第一導電型半導
体層の表面層にマスクを使用したエッチングによりトレ
ンチを形成する工程と、そのトレンチの底面部にイオン
注入およびその後の拡散により第一導電型ドレイン領域
を形成する工程と、トレンチ内に導電体を埋設する工程
と、表面を平坦化しトレンチを形成していない第一導電
型半導体層の表面を露出する工程と、ゲート絶縁膜を介
してゲート電極を形成する工程と、そのゲート電極をマ
スクにして第二導電型ベース領域、第一導電型ソース領
域をセルフアラインに形成する工程と、層間絶縁膜を形
成する工程と、コンタクトホールを開口する工程と、ド
レイン電極、ソース電極を設ける工程とを含むものとす
る。
るので、製造し易い構造となる。上記のような横型トレ
ンチＭＩＳＦＥＴの製造方法としては、第一導電型半導
体層の表面層にマスクを使用したエッチングによりトレ
ンチを形成する工程と、そのトレンチの底面部にイオン
注入およびその後の拡散により第一導電型ドレイン領域
を形成する工程と、トレンチ内に導電体を埋設する工程
と、表面を平坦化しトレンチを形成していない第一導電
型半導体層の表面を露出する工程と、ゲート絶縁膜を介
してゲート電極を形成する工程と、そのゲート電極をマ
スクにして第二導電型ベース領域、第一導電型ソース領
域をセルフアラインに形成する工程と、層間絶縁膜を形
成する工程と、コンタクトホールを開口する工程と、ド
レイン電極、ソース電極を設ける工程とを含むものとす
る。
【００２１】そのようにすれば、トレンチの底部に第一
導電型ドレイン領域を有する本発明の横型トレンチＭＩ
ＳＦＥＴが容易に実現できる。また、第一導電型半導体
領域表面層にマスクを使用したエッチングによりトレン
チを形成する工程と、そのトレンチの底面部にイオン注
入およびその後の拡散により第一導電型ドレイン領域を
形成する工程と、トレンチの側面部に表面垂直方向から
角度をもつ斜めイオン注入法およびその後の熱処理によ
り第二導電型側壁領域を形成する工程と、トレンチ内に
導電体を埋設する工程と、表面を平坦化しトレンチを形
成していない第一導電型半導体層の表面を露出する工程
と、ゲート絶縁膜を介してゲート電極を形成する工程
と、そのゲート電極をマスクにして第二導電型ベース領
域、第一導電型ソース領域をセルフアラインに形成する
工程と、層間絶縁膜を形成する工程と、コンタクトホー
ルを開口する工程と、ドレイン電極、ソース電極を設け
る工程とを含むものとすることもできる。
導電型ドレイン領域を有する本発明の横型トレンチＭＩ
ＳＦＥＴが容易に実現できる。また、第一導電型半導体
領域表面層にマスクを使用したエッチングによりトレン
チを形成する工程と、そのトレンチの底面部にイオン注
入およびその後の拡散により第一導電型ドレイン領域を
形成する工程と、トレンチの側面部に表面垂直方向から
角度をもつ斜めイオン注入法およびその後の熱処理によ
り第二導電型側壁領域を形成する工程と、トレンチ内に
導電体を埋設する工程と、表面を平坦化しトレンチを形
成していない第一導電型半導体層の表面を露出する工程
と、ゲート絶縁膜を介してゲート電極を形成する工程
と、そのゲート電極をマスクにして第二導電型ベース領
域、第一導電型ソース領域をセルフアラインに形成する
工程と、層間絶縁膜を形成する工程と、コンタクトホー
ルを開口する工程と、ドレイン電極、ソース電極を設け
る工程とを含むものとすることもできる。
【００２２】そのようにすれば、トレンチの底部に第一
導電型ドレイン領域を有し、トレンチの側壁に沿った半
導体層に第二導電型側壁領域を有する本発明の横型トレ
ンチＭＩＳＦＥＴが容易に実現できる。
導電型ドレイン領域を有し、トレンチの側壁に沿った半
導体層に第二導電型側壁領域を有する本発明の横型トレ
ンチＭＩＳＦＥＴが容易に実現できる。
【００２３】
【発明の実施の形態】本発明の横型トレンチＭＯＳＦＥ
Ｔは、トレンチの底部にドレイン領域を形成し、非トレ
ンチ部の上部にベース領域、ソース領域を形成すること
により、耐圧の重要な因子であるベース領域とドレイン
領域との間のドレインドリフト領域を縦方向にとるもの
である。このため、単位セルの平面的な寸法を小さくし
ても高耐圧のＭＯＳＦＥＴが実現できる。また単位セル
の平面的な寸法が小さいため、高密度に充填できるの
で、全体としてのオン抵抗が低減できる。
Ｔは、トレンチの底部にドレイン領域を形成し、非トレ
ンチ部の上部にベース領域、ソース領域を形成すること
により、耐圧の重要な因子であるベース領域とドレイン
領域との間のドレインドリフト領域を縦方向にとるもの
である。このため、単位セルの平面的な寸法を小さくし
ても高耐圧のＭＯＳＦＥＴが実現できる。また単位セル
の平面的な寸法が小さいため、高密度に充填できるの
で、全体としてのオン抵抗が低減できる。
【００２４】高濃度のウェル領域や、逆導電型の側壁領
域を設けて、ドレインドリフト領域の不純物濃度を高
め、更に低オン抵抗を実現できる。
域を設けて、ドレインドリフト領域の不純物濃度を高
め、更に低オン抵抗を実現できる。
【００２５】
【実施例】以下、図面を参照しながら本発明の実施例に
ついて詳しく説明する。ここでは素子耐圧１００ＶのＭ
ＯＳＦＥＴの場合を例に説明するが、本発明は素子耐圧
３０〜６００Ｖ，出力電流１〜１００Ａ程度のパワーＭ
ＯＳＦＥＴにも適用できる。
ついて詳しく説明する。ここでは素子耐圧１００ＶのＭ
ＯＳＦＥＴの場合を例に説明するが、本発明は素子耐圧
３０〜６００Ｖ，出力電流１〜１００Ａ程度のパワーＭ
ＯＳＦＥＴにも適用できる。
【００２６】図１に本発明の第一の実施例の横型トレン
チＭＯＳＦＥＴの要部断面図を示す。ここでは、トレン
チの半分を含む単位セルを示している。実際の素子で
は、この単位セルを直線Ａ−Ｂ、Ｃ−Ｄに関して反転、
繰り返しして多数のセルを並列ｎ、ｐを冠した領域等は
それぞれ、電子、正孔が多数キャリアである領域等を意
味するものとする。
チＭＯＳＦＥＴの要部断面図を示す。ここでは、トレン
チの半分を含む単位セルを示している。実際の素子で
は、この単位セルを直線Ａ−Ｂ、Ｃ−Ｄに関して反転、
繰り返しして多数のセルを並列ｎ、ｐを冠した領域等は
それぞれ、電子、正孔が多数キャリアである領域等を意
味するものとする。
【００２７】比抵抗５Ω・ｃｍのｎ形半導体基板１０１
の表面層にトレンチ１０２が掘られ、そのトレンチ１０
２の底部には、ｎドレイン領域１０３が形成されてい
る。トレンチ１０２の幅（図のＬＴ×２）は２μｍ，深
さ（ＤＴ）は３μｍである。このｎドレイン領域１０３
の表面濃度は約１×１０20ｃｍ-3，拡散深さは１〜３μ
ｍである。トレンチ１０２の側壁には、厚さ０．５〜１
μｍの側壁酸化膜１０４が形成され、トレンチ１０２の
内部には、タングステンシリサイド１０５が充填されて
いる。トレンチ１０２から少し離れたｎ型半導体基板１
０１の表面層の一部に、ｐベース領域１０８が形成さ
れ、そのｐベース領域１０８の表面層の一部にｎソース
領域１０９が形成されている。ｎソース領域１０９とト
レンチ１０２に挟まれたｐベース領域１０８およびｎ型
半導体基板１０１の表面上に、厚さ２０〜５０ｎｍ程度
のゲート酸化膜１０６を介して多結晶シリコンからなる
ゲート電極１０７が設けられている。ｐベース領域１０
８とｎソース領域１０９とはゲート電極１０７の端を利
用してセルフアラインに形成されている。ｐベース領域
１０８の表面層の一部には、ｐベース領域１０８より不
純物濃度の高いｐコンタクト領域１１０が形成されてい
る。そのｐコンタクト領域１１０とｎソース領域１０９
とに共通に接触するソース電極１１２、タングステンシ
リサイド１０５上にドレイン電極１１３がそれぞれ設け
られている。ゲート電極１０７の上部および側部には、
層間絶縁膜１１１が形成されて、ソース電極１１２、ド
レイン電極１１３と絶縁されている。なお、通常、トレ
ンチ１０２と非トレンチ部とは境界長を大きくするよう
にこの基本構造が並列接続され平面図上では櫛歯状に形
成される。
の表面層にトレンチ１０２が掘られ、そのトレンチ１０
２の底部には、ｎドレイン領域１０３が形成されてい
る。トレンチ１０２の幅（図のＬＴ×２）は２μｍ，深
さ（ＤＴ）は３μｍである。このｎドレイン領域１０３
の表面濃度は約１×１０20ｃｍ-3，拡散深さは１〜３μ
ｍである。トレンチ１０２の側壁には、厚さ０．５〜１
μｍの側壁酸化膜１０４が形成され、トレンチ１０２の
内部には、タングステンシリサイド１０５が充填されて
いる。トレンチ１０２から少し離れたｎ型半導体基板１
０１の表面層の一部に、ｐベース領域１０８が形成さ
れ、そのｐベース領域１０８の表面層の一部にｎソース
領域１０９が形成されている。ｎソース領域１０９とト
レンチ１０２に挟まれたｐベース領域１０８およびｎ型
半導体基板１０１の表面上に、厚さ２０〜５０ｎｍ程度
のゲート酸化膜１０６を介して多結晶シリコンからなる
ゲート電極１０７が設けられている。ｐベース領域１０
８とｎソース領域１０９とはゲート電極１０７の端を利
用してセルフアラインに形成されている。ｐベース領域
１０８の表面層の一部には、ｐベース領域１０８より不
純物濃度の高いｐコンタクト領域１１０が形成されてい
る。そのｐコンタクト領域１１０とｎソース領域１０９
とに共通に接触するソース電極１１２、タングステンシ
リサイド１０５上にドレイン電極１１３がそれぞれ設け
られている。ゲート電極１０７の上部および側部には、
層間絶縁膜１１１が形成されて、ソース電極１１２、ド
レイン電極１１３と絶縁されている。なお、通常、トレ
ンチ１０２と非トレンチ部とは境界長を大きくするよう
にこの基本構造が並列接続され平面図上では櫛歯状に形
成される。
【００２８】図１のＭＯＳＦＥＴの製造工程の説明のた
め、図１５（ａ）ないし（ｃ）および図１６（ａ）ない
し（ｃ）に、各工程における部分断面図を示す。以下
に、その製造工程を説明する。比抵抗５Ω・ｃｍのｎ型
半導体基板１０１の表面に酸化膜１２２を形成し，パタ
ーン形成したフォトレジスト１２１をマスクとして酸化
膜１２２をエッチングし、フォトレジスト１２１または
酸化膜１２２をマスクとして選択的にｎ型半導体基板１
０１を異方性エッチングし、トレンチ１０２を形成する
［図１５（ａ）］。ここで，１００Ｖの素子耐圧を実現
する場合，トレンチ１０２の幅は２μｍ、深さ３μｍ程
度が適当である。より耐圧の高いＭＯＳＦＥＴの場合
は、深さをもっと深くする必要がある。次に、フォトレ
ジスト１２１を除去した後、熱酸化により厚さ約０．１
μｍの酸化膜をトレンチ１０２の側面と底面とに形成す
る。続いて、燐イオンをイオン注入する。この時、ｎ形
半導体基板１０１の表面には、厚い酸化膜１２２がある
ため、また、トレンチ１０２の側面はイオンとほぼ平行
でほとんどイオン注入されないため、トレンチ１０２の
底面のみにドープされる。続いて熱処理により、注入さ
れた燐が拡散して、ｎドレイン領域１０３が形成され
る。このｎドレイン領域１０３の表面濃度は約１×１０
20ｃｍ-3、拡散深さは１〜３μｍである。この熱処理時
の酸化あるいは追加のＣＶＤによりトレンチ１０２の側
壁酸化膜１０４の厚さを０．５〜１μｍにする［同図
（ｂ）］。次に、トレンチ１０２の底面の酸化膜を除去
後、タングステンシリサイド１０５をトレンチ１０２に
埋設する。そして、トレンチ非形成部の半導体表面が露
出するようにタングステンシリサイド１０５および半導
体表面を平坦化する。この後ゲート酸化膜１０６を熱酸
化により約２０〜５０ｎｍ形成し、減圧ＣＶＤ法および
フォトエッチングにより多結晶シリコンのゲート電極１
０７を形成する［同図（ｃ）］。
め、図１５（ａ）ないし（ｃ）および図１６（ａ）ない
し（ｃ）に、各工程における部分断面図を示す。以下
に、その製造工程を説明する。比抵抗５Ω・ｃｍのｎ型
半導体基板１０１の表面に酸化膜１２２を形成し，パタ
ーン形成したフォトレジスト１２１をマスクとして酸化
膜１２２をエッチングし、フォトレジスト１２１または
酸化膜１２２をマスクとして選択的にｎ型半導体基板１
０１を異方性エッチングし、トレンチ１０２を形成する
［図１５（ａ）］。ここで，１００Ｖの素子耐圧を実現
する場合，トレンチ１０２の幅は２μｍ、深さ３μｍ程
度が適当である。より耐圧の高いＭＯＳＦＥＴの場合
は、深さをもっと深くする必要がある。次に、フォトレ
ジスト１２１を除去した後、熱酸化により厚さ約０．１
μｍの酸化膜をトレンチ１０２の側面と底面とに形成す
る。続いて、燐イオンをイオン注入する。この時、ｎ形
半導体基板１０１の表面には、厚い酸化膜１２２がある
ため、また、トレンチ１０２の側面はイオンとほぼ平行
でほとんどイオン注入されないため、トレンチ１０２の
底面のみにドープされる。続いて熱処理により、注入さ
れた燐が拡散して、ｎドレイン領域１０３が形成され
る。このｎドレイン領域１０３の表面濃度は約１×１０
20ｃｍ-3、拡散深さは１〜３μｍである。この熱処理時
の酸化あるいは追加のＣＶＤによりトレンチ１０２の側
壁酸化膜１０４の厚さを０．５〜１μｍにする［同図
（ｂ）］。次に、トレンチ１０２の底面の酸化膜を除去
後、タングステンシリサイド１０５をトレンチ１０２に
埋設する。そして、トレンチ非形成部の半導体表面が露
出するようにタングステンシリサイド１０５および半導
体表面を平坦化する。この後ゲート酸化膜１０６を熱酸
化により約２０〜５０ｎｍ形成し、減圧ＣＶＤ法および
フォトエッチングにより多結晶シリコンのゲート電極１
０７を形成する［同図（ｃ）］。
【００２９】次に、ゲート電極１０７の一方の端をマス
クにしたイオン注入およびその後の熱処理により、ｐベ
ース領域１０８、ｎソース領域１０９、図には示してな
いがｐコンタクト領域を形成する［図１６（ａ）］。続
いて、他の電極との絶縁のため、ゲート電極１０７の上
部および側部に層間絶縁膜１１１を堆積する［同図
（ｂ）］。更に、層間絶縁膜１１１および酸化膜７０２
にコンタクトホールを開口し、ソース、ドレインの各電
極１１２、１１３を形成する［同図（ｃ）］。最後にパ
シベーションを施し、ウェハ工程を終了する。
クにしたイオン注入およびその後の熱処理により、ｐベ
ース領域１０８、ｎソース領域１０９、図には示してな
いがｐコンタクト領域を形成する［図１６（ａ）］。続
いて、他の電極との絶縁のため、ゲート電極１０７の上
部および側部に層間絶縁膜１１１を堆積する［同図
（ｂ）］。更に、層間絶縁膜１１１および酸化膜７０２
にコンタクトホールを開口し、ソース、ドレインの各電
極１１２、１１３を形成する［同図（ｃ）］。最後にパ
シベーションを施し、ウェハ工程を終了する。
【００３０】この素子では，ゲート電極１０７に正の電
圧が印加されると、ｐベース領域１０８の表面層にｎ型
に反転したチャネルができ、ｎソース領域１０９からｐ
ベース領域１０８表面の反転層を経てｎ型半導体基板１
０１へ、電子が流れる。この電子はトレンチ１０２の側
壁と平行にｎ型基板１０１のドレインドリフト部１１６
をドリフト電流として流れ、ｎドレイン領域１０３に達
し、タングステンシリサイド１０５を介してドレイン電
極１１３へ流れる。
圧が印加されると、ｐベース領域１０８の表面層にｎ型
に反転したチャネルができ、ｎソース領域１０９からｐ
ベース領域１０８表面の反転層を経てｎ型半導体基板１
０１へ、電子が流れる。この電子はトレンチ１０２の側
壁と平行にｎ型基板１０１のドレインドリフト部１１６
をドリフト電流として流れ、ｎドレイン領域１０３に達
し、タングステンシリサイド１０５を介してドレイン電
極１１３へ流れる。
【００３１】図１４の第二の従来例で述べた，素子耐圧
を決める重要なパラメータである，ゲート電極１４０７
とｎドレイン領域１４０３との間の距離ＬＤに相当する
距離が、この素子では、ドレインドリフト部の長さすな
わちトレンチ１０２の深さＤＴとなる。ＤＴは表面方向
のセルピッチとはほぼ独立に確保できるため、素子集積
度を犠牲にすることなく、トレンチ１０２の深さＤＴを
大きくできる。なお、その他の部分の寸法の適当な値
は、ＬＡ＝２μｍ、ＬＢ＝３．５μｍである。
を決める重要なパラメータである，ゲート電極１４０７
とｎドレイン領域１４０３との間の距離ＬＤに相当する
距離が、この素子では、ドレインドリフト部の長さすな
わちトレンチ１０２の深さＤＴとなる。ＤＴは表面方向
のセルピッチとはほぼ独立に確保できるため、素子集積
度を犠牲にすることなく、トレンチ１０２の深さＤＴを
大きくできる。なお、その他の部分の寸法の適当な値
は、ＬＡ＝２μｍ、ＬＢ＝３．５μｍである。
【００３２】同じ耐圧１００Ｖの通常の横型ＭＯＳＦＥ
Ｔと本発明の横型トレンチＭＯＳＦＥＴとを考えた場
合、通常の横型ＭＯＳＦＥＴにおいては、セルピッチ
は、 ＬＴ＋ＬＣ＋ＤＴ＝１＋３．５＋３＝７．５μｍ 必要であるのに対し、本発明の横型トレンチＭＯＳＦＥ
Ｔにおいては、 ＬＴ＋ＬＣ＝１＋３．５＝４．５μｍ で済む。すなわち最高（７．５／４．５）2 ＝２．７８
倍の高密度化が可能になり、それだけオン抵抗の低下が
期待できる。実際に、試作した素子においても、同等の
耐圧を有する通常の横型ＭＯＳＦＥＴに比べて、オン抵
抗を約１／２以下に低減できた。
Ｔと本発明の横型トレンチＭＯＳＦＥＴとを考えた場
合、通常の横型ＭＯＳＦＥＴにおいては、セルピッチ
は、 ＬＴ＋ＬＣ＋ＤＴ＝１＋３．５＋３＝７．５μｍ 必要であるのに対し、本発明の横型トレンチＭＯＳＦＥ
Ｔにおいては、 ＬＴ＋ＬＣ＝１＋３．５＝４．５μｍ で済む。すなわち最高（７．５／４．５）2 ＝２．７８
倍の高密度化が可能になり、それだけオン抵抗の低下が
期待できる。実際に、試作した素子においても、同等の
耐圧を有する通常の横型ＭＯＳＦＥＴに比べて、オン抵
抗を約１／２以下に低減できた。
【００３３】ゲート電極１０７が、ｐベース領域１０８
の上部だけでなく、側壁酸化膜１０４のトレンチ１０２
の外側の端の延長線まで延長されているので、フィール
ドプレート作用により、電位分布が均等化され、高耐圧
素子を実現し易い。しかも、トレンチ１０２を形成して
いないｎ型基板１０１の表面上にＭＩＳゲートを設ける
ことにより、ゲート酸化膜１０６の均一化を実現し、か
つ、信頼性を確保できた。
の上部だけでなく、側壁酸化膜１０４のトレンチ１０２
の外側の端の延長線まで延長されているので、フィール
ドプレート作用により、電位分布が均等化され、高耐圧
素子を実現し易い。しかも、トレンチ１０２を形成して
いないｎ型基板１０１の表面上にＭＩＳゲートを設ける
ことにより、ゲート酸化膜１０６の均一化を実現し、か
つ、信頼性を確保できた。
【００３４】図２に本発明の第二の実施例の横型トレン
チＭＯＳＦＥＴの断面図を示す。すべての工程に先立っ
て、比抵抗５Ω・ｃｍのｎ形半導体基板２０１の表面層
にｎウェル領域２１４を表面からのリンのイオン注入と
熱拡散で形成している点が、図１の第一の実施例と異な
る。ここでｎウェル領域２１４の表面濃度は約３×１０
16ｃｍ-3，拡散深さは２μｍである。ｎ型半導体基板２
０１の表面層にトレンチ２０２が掘られ、そのトレンチ
２０２の底部には、ｎドレイン領域２０３が形成されて
いる。トレンチ２０２の側壁には、厚さ０．５〜１μｍ
の側壁酸化膜２０４が形成され、中には、タングステン
シリサイド２０５が充填されている。トレンチ２０２か
ら少し離れたｎ型ウェル領域２１４の表面層の一部に、
ｐベース領域２０８が形成され、そのｐベース領域２０
８の表面層の一部にｎソース領域２０９が形成されてい
る。ｎソース領域２０９と側壁酸化膜２０４に挟まれた
ｐベース領域２０８およびｎ型ウェル領域２１４の表面
上に、厚さ２０〜５０ｎｍ程度のゲート酸化膜２０６を
介して多結晶シリコンからなるゲート電極２０７が設け
られている。ｐベース領域２０８の表面層の一部には、
ｐベース領域より不純物濃度の高いｐコンタクト領域２
１０が形成されている。そのｐコンタクト領域２１０と
ｎソース領域２０９とに共通に接触するソース電極２１
２、タングステンシリサイド２０５上にドレイン電極２
１３がそれぞれ設けられている。ゲート電極２０７の上
部および側部には、層間絶縁膜２１１が形成されて、ソ
ース電極２１２、ドレイン電極２１３と絶縁されている
点は、図１の第一の実施例と同じである。図二の横型ト
レンチＭＯＳＦＥＴの動作は、図１のものと同様である
ので、詳しい記述は省略する。
チＭＯＳＦＥＴの断面図を示す。すべての工程に先立っ
て、比抵抗５Ω・ｃｍのｎ形半導体基板２０１の表面層
にｎウェル領域２１４を表面からのリンのイオン注入と
熱拡散で形成している点が、図１の第一の実施例と異な
る。ここでｎウェル領域２１４の表面濃度は約３×１０
16ｃｍ-3，拡散深さは２μｍである。ｎ型半導体基板２
０１の表面層にトレンチ２０２が掘られ、そのトレンチ
２０２の底部には、ｎドレイン領域２０３が形成されて
いる。トレンチ２０２の側壁には、厚さ０．５〜１μｍ
の側壁酸化膜２０４が形成され、中には、タングステン
シリサイド２０５が充填されている。トレンチ２０２か
ら少し離れたｎ型ウェル領域２１４の表面層の一部に、
ｐベース領域２０８が形成され、そのｐベース領域２０
８の表面層の一部にｎソース領域２０９が形成されてい
る。ｎソース領域２０９と側壁酸化膜２０４に挟まれた
ｐベース領域２０８およびｎ型ウェル領域２１４の表面
上に、厚さ２０〜５０ｎｍ程度のゲート酸化膜２０６を
介して多結晶シリコンからなるゲート電極２０７が設け
られている。ｐベース領域２０８の表面層の一部には、
ｐベース領域より不純物濃度の高いｐコンタクト領域２
１０が形成されている。そのｐコンタクト領域２１０と
ｎソース領域２０９とに共通に接触するソース電極２１
２、タングステンシリサイド２０５上にドレイン電極２
１３がそれぞれ設けられている。ゲート電極２０７の上
部および側部には、層間絶縁膜２１１が形成されて、ソ
ース電極２１２、ドレイン電極２１３と絶縁されている
点は、図１の第一の実施例と同じである。図二の横型ト
レンチＭＯＳＦＥＴの動作は、図１のものと同様である
ので、詳しい記述は省略する。
【００３５】ここで、図１の例ではｐベース領域１０８
と側壁酸化膜１０４との間の距離ＬＡは１〜２μｍ程度
と短いため、オン時に電流通路が狭められる。これに対
し、図２の例では、ｎウェル領域２１４を形成し、ｐベ
ース領域２０８と側壁酸化膜２０４との間の表面層を低
抵抗化して、電流通路が狭められることを防止してい
る。従って、図１の例よりもオン抵抗が一層低減でき
る。図２では、ｎウェル領域２１４がトレンチ２０２の
深さより浅い例を示したが、ｎウェル領域２１４はトレ
ンチ２０２の深さより深くても問題ない。
と側壁酸化膜１０４との間の距離ＬＡは１〜２μｍ程度
と短いため、オン時に電流通路が狭められる。これに対
し、図２の例では、ｎウェル領域２１４を形成し、ｐベ
ース領域２０８と側壁酸化膜２０４との間の表面層を低
抵抗化して、電流通路が狭められることを防止してい
る。従って、図１の例よりもオン抵抗が一層低減でき
る。図２では、ｎウェル領域２１４がトレンチ２０２の
深さより浅い例を示したが、ｎウェル領域２１４はトレ
ンチ２０２の深さより深くても問題ない。
【００３６】図３に、本発明の第三の実施例の横型トレ
ンチＭＯＳＦＥＴの要部断面図を示す。図１、２の第
一、第二の実施例のｎ型基板の代わりに比抵抗が１０〜
５０Ω・ｃｍのｐ型半導体基板３０１を用い、ｎウェル
領域３１４を形成後，ｎウェル領域３１４の表面層に、
トレンチ３０２を形成している。ここで、ｎウェル領域
３１４の表面濃度は第二の実施例と同様だが，拡散深さ
はトレンチ３０２の深さ以上に深くするため５〜１０μ
ｍとする。
ンチＭＯＳＦＥＴの要部断面図を示す。図１、２の第
一、第二の実施例のｎ型基板の代わりに比抵抗が１０〜
５０Ω・ｃｍのｐ型半導体基板３０１を用い、ｎウェル
領域３１４を形成後，ｎウェル領域３１４の表面層に、
トレンチ３０２を形成している。ここで、ｎウェル領域
３１４の表面濃度は第二の実施例と同様だが，拡散深さ
はトレンチ３０２の深さ以上に深くするため５〜１０μ
ｍとする。
【００３７】この構造では，ｎウェル領域３１４が選択
的にｐ型基板３０１内に形成できるため，同じｐ型基板
３０１のトレンチＭＯＳＦＥＴを形成しない部分に制御
回路や保護回路を形成できる。また複数のパワーＭＯＳ
ＦＥＴの１チップ化も可能となる。図４に本発明の第四
の実施例の横型トレンチＭＯＳＦＥＴの断面図を示す。
比抵抗５Ω・ｃｍのｎ形半導体基板４０１の表面層にト
レンチ４０２が掘られ、そのトレンチ４０２の底部に
は、ｎドレイン領域４０３が形成されている。トレンチ
の幅は２μｍ（ＬＴ×２），深さは３μｍ（ＤＴ）であ
る。このｎドレイン領域４０３の表面濃度は約１×１０
20ｃｍ-3，拡散深さは２〜３μｍである。トレンチ４０
２の側面には、厚さ０．５〜１μｍの側壁酸化膜４０４
が形成され、側壁酸化膜４０４に沿った半導体層に、表
面不純物濃度１×１０17ｃｍ-3，拡散深さ約１μｍのｐ
側壁領域４１５が形成されている。トレンチ４０２の内
部には、タングステンシリサイド４０５が充填されてい
る。トレンチ４０２から少し離れたｎ型半導体基板４０
１の表面層の一部に、ｐベース領域４０８が形成され、
そのｐベース領域４０８の表面層の一部にｎソース領域
４０９が形成されている。ｎソース領域４０９と側壁酸
化膜４０４に挟まれたｐベース領域４０８およびｎ型半
導体基板４０１、ｐ側壁領域４１５の表面上に、厚さ２
０〜５０ｎｍ程度のゲート酸化膜４０６を介して多結晶
シリコンからなるゲート電極４０７が設けられている。
ｐベース領域４０８とｎソース領域４０９とはゲート電
極４０７の端を利用してセルフアラインに形成されてい
る。ｐベース領域４０８の表面層の一部には、ｐベース
領域４０８より不純物濃度の高いｐコンタクト領域４１
０が形成されている。そのｐコンタクト領域４１０とｎ
ソース領域４０９とに共通に接触してソース電極４１２
が、タングステンシリサイド４０５上にドレイン電極４
１３がそれぞれ設けられている。ゲート電極４０７の上
部および側部には、層間絶縁膜４１１が形成されて、ソ
ース電極４１２、ドレイン電極４１３と絶縁されてい
る。
的にｐ型基板３０１内に形成できるため，同じｐ型基板
３０１のトレンチＭＯＳＦＥＴを形成しない部分に制御
回路や保護回路を形成できる。また複数のパワーＭＯＳ
ＦＥＴの１チップ化も可能となる。図４に本発明の第四
の実施例の横型トレンチＭＯＳＦＥＴの断面図を示す。
比抵抗５Ω・ｃｍのｎ形半導体基板４０１の表面層にト
レンチ４０２が掘られ、そのトレンチ４０２の底部に
は、ｎドレイン領域４０３が形成されている。トレンチ
の幅は２μｍ（ＬＴ×２），深さは３μｍ（ＤＴ）であ
る。このｎドレイン領域４０３の表面濃度は約１×１０
20ｃｍ-3，拡散深さは２〜３μｍである。トレンチ４０
２の側面には、厚さ０．５〜１μｍの側壁酸化膜４０４
が形成され、側壁酸化膜４０４に沿った半導体層に、表
面不純物濃度１×１０17ｃｍ-3，拡散深さ約１μｍのｐ
側壁領域４１５が形成されている。トレンチ４０２の内
部には、タングステンシリサイド４０５が充填されてい
る。トレンチ４０２から少し離れたｎ型半導体基板４０
１の表面層の一部に、ｐベース領域４０８が形成され、
そのｐベース領域４０８の表面層の一部にｎソース領域
４０９が形成されている。ｎソース領域４０９と側壁酸
化膜４０４に挟まれたｐベース領域４０８およびｎ型半
導体基板４０１、ｐ側壁領域４１５の表面上に、厚さ２
０〜５０ｎｍ程度のゲート酸化膜４０６を介して多結晶
シリコンからなるゲート電極４０７が設けられている。
ｐベース領域４０８とｎソース領域４０９とはゲート電
極４０７の端を利用してセルフアラインに形成されてい
る。ｐベース領域４０８の表面層の一部には、ｐベース
領域４０８より不純物濃度の高いｐコンタクト領域４１
０が形成されている。そのｐコンタクト領域４１０とｎ
ソース領域４０９とに共通に接触してソース電極４１２
が、タングステンシリサイド４０５上にドレイン電極４
１３がそれぞれ設けられている。ゲート電極４０７の上
部および側部には、層間絶縁膜４１１が形成されて、ソ
ース電極４１２、ドレイン電極４１３と絶縁されてい
る。
【００３８】この横型トレンチＭＯＳＦＥＴにおいて、
ゲート電極４０７が正にバイアスされると、ｐベース領
域４０８の表面層に反転層が生じ、ｎソース領域４０９
から電子がｎ型半導体基板４０１に流入し、ｐベース領
域４０８とｐ側壁領域４１５との間のドレインドリフト
領域４１６を通り、ｎドレイン領域４０３に到達する。
ここで、この構造は点線Ｃ−Ｄに対し対称であるため、
トレンチを形成していない部分ではｎ型半導体基板４０
１がｐ側壁領域４１５に挟まれる構造になる。隣接する
ｐ側壁領域４１５の間隔は２×ＬＢである。このためｎ
型半導体基板４０１の比抵抗は、第一の実施例の場合に
比べ２分の１程度に低減しても、耐圧の低下はない。従
って、耐圧とオン抵抗のトレードオフを改善できる。な
お、素子寸法の適当な値はＬＡ＝１μｍ、ＬＢ＝２．５
μｍ、ＬＣ＝３．５μｍである。
ゲート電極４０７が正にバイアスされると、ｐベース領
域４０８の表面層に反転層が生じ、ｎソース領域４０９
から電子がｎ型半導体基板４０１に流入し、ｐベース領
域４０８とｐ側壁領域４１５との間のドレインドリフト
領域４１６を通り、ｎドレイン領域４０３に到達する。
ここで、この構造は点線Ｃ−Ｄに対し対称であるため、
トレンチを形成していない部分ではｎ型半導体基板４０
１がｐ側壁領域４１５に挟まれる構造になる。隣接する
ｐ側壁領域４１５の間隔は２×ＬＢである。このためｎ
型半導体基板４０１の比抵抗は、第一の実施例の場合に
比べ２分の１程度に低減しても、耐圧の低下はない。従
って、耐圧とオン抵抗のトレードオフを改善できる。な
お、素子寸法の適当な値はＬＡ＝１μｍ、ＬＢ＝２．５
μｍ、ＬＣ＝３．５μｍである。
【００３９】図４のＭＯＳＦＥＴの製造工程の説明のた
め、図１７（ａ）ないし（ｃ）および図１８（ａ）ない
し（ｃ）に、各工程における部分断面図を示す。比抵抗
５Ω・ｃｍのｎ型半導体基板４０１表面に酸化膜４２２
を形成し，レジスト４２１をマスクとして選択的にｎ型
半導体基板４０１を異方性エッチングしトレンチ４０２
を形成する［図１７（ａ）］。ここで，１００Ｖの素子
耐圧を実現する場合，溝の幅は２μｍ、深さ３μｍ程度
が適当である。次に、レジスト４２１を除去した後、酸
化工程により厚さ約０．１μｍの酸化膜をトレンチ４０
２の側面と底面とに形成する。続いて、燐イオンをイオ
ン注入する。この時、ｎ形半導体基板４０１の表面に
は、厚い酸化膜４２２があるため、また、トレンチ４０
２の側面はイオンとほぼ平行でイオン注入されないた
め，トレンチ４０２の底面のみにドープされる。次に側
壁Ｐ領域４１５を形成するため，斜めイオン注入法によ
り注入角度を１０〜３０度程度傾けてトレンチ４０２の
側壁へボロンを注入する。続いて行われる熱処理によ
り，注入された燐、ボロンが拡散して、ｎドレイン領域
４０３およびｐ側壁領域４１５が形成される。このｎド
レイン領域４０３の表面濃度は約１×１０20ｃｍ-3、拡
散深さは２〜３μｍである。また，側壁Ｐ領域４１５は
表面濃度１×１０17ｃｍ-3、拡散深さ約１μｍである。
斜めイオン注入ではボロンは底面にも注入されるが，ｎ
ドレイン領域４０３の方が，高濃度で深い拡散のため，
ｎドレイン領域４０３とｎ型半導体基板４０１とは接続
される。この熱処理時の酸化あるいは追加のＣＶＤによ
りトレンチ４０２の側壁の酸化膜４０４の厚さを０．５
〜１μｍにする［同図（ｂ）］。続いてトレンチ４０２
の底面の酸化膜を除去後、タングステンシリサイド４０
５をトレンチ４０２に埋設する。そして、トレンチ非形
成部の半導体表面が露出するようにタングステンシリサ
イド４０５および半導体表面を平坦化する。この後、熱
酸化により約２０〜５０ｎｍのゲート酸化膜４０６を形
成し、更に多結晶シリコンのゲート電極４０７を形成す
る［同図（ｃ）］。
め、図１７（ａ）ないし（ｃ）および図１８（ａ）ない
し（ｃ）に、各工程における部分断面図を示す。比抵抗
５Ω・ｃｍのｎ型半導体基板４０１表面に酸化膜４２２
を形成し，レジスト４２１をマスクとして選択的にｎ型
半導体基板４０１を異方性エッチングしトレンチ４０２
を形成する［図１７（ａ）］。ここで，１００Ｖの素子
耐圧を実現する場合，溝の幅は２μｍ、深さ３μｍ程度
が適当である。次に、レジスト４２１を除去した後、酸
化工程により厚さ約０．１μｍの酸化膜をトレンチ４０
２の側面と底面とに形成する。続いて、燐イオンをイオ
ン注入する。この時、ｎ形半導体基板４０１の表面に
は、厚い酸化膜４２２があるため、また、トレンチ４０
２の側面はイオンとほぼ平行でイオン注入されないた
め，トレンチ４０２の底面のみにドープされる。次に側
壁Ｐ領域４１５を形成するため，斜めイオン注入法によ
り注入角度を１０〜３０度程度傾けてトレンチ４０２の
側壁へボロンを注入する。続いて行われる熱処理によ
り，注入された燐、ボロンが拡散して、ｎドレイン領域
４０３およびｐ側壁領域４１５が形成される。このｎド
レイン領域４０３の表面濃度は約１×１０20ｃｍ-3、拡
散深さは２〜３μｍである。また，側壁Ｐ領域４１５は
表面濃度１×１０17ｃｍ-3、拡散深さ約１μｍである。
斜めイオン注入ではボロンは底面にも注入されるが，ｎ
ドレイン領域４０３の方が，高濃度で深い拡散のため，
ｎドレイン領域４０３とｎ型半導体基板４０１とは接続
される。この熱処理時の酸化あるいは追加のＣＶＤによ
りトレンチ４０２の側壁の酸化膜４０４の厚さを０．５
〜１μｍにする［同図（ｂ）］。続いてトレンチ４０２
の底面の酸化膜を除去後、タングステンシリサイド４０
５をトレンチ４０２に埋設する。そして、トレンチ非形
成部の半導体表面が露出するようにタングステンシリサ
イド４０５および半導体表面を平坦化する。この後、熱
酸化により約２０〜５０ｎｍのゲート酸化膜４０６を形
成し、更に多結晶シリコンのゲート電極４０７を形成す
る［同図（ｃ）］。
【００４０】次に、ゲート電極４０７の一方の端をマス
クにｐベース領域４０８、ｎソース領域４０９、図には
示してないがｐコンタクト領域４１０を形成する［図１
８（ａ）］。続いて、他の電極との絶縁のため、ゲート
電極４０７の上部および側部に層間絶縁膜４１１を堆積
する［同図（ｂ）］。更に、層間絶縁膜４１１および酸
化膜８０２にコンタクトホールを開口し、ソース、ドレ
インの各電極４１２、４１３を形成する［同図
（ｃ）］。最後にパシベーションを施し、ウェハ工程を
終了する。
クにｐベース領域４０８、ｎソース領域４０９、図には
示してないがｐコンタクト領域４１０を形成する［図１
８（ａ）］。続いて、他の電極との絶縁のため、ゲート
電極４０７の上部および側部に層間絶縁膜４１１を堆積
する［同図（ｂ）］。更に、層間絶縁膜４１１および酸
化膜８０２にコンタクトホールを開口し、ソース、ドレ
インの各電極４１２、４１３を形成する［同図
（ｃ）］。最後にパシベーションを施し、ウェハ工程を
終了する。
【００４１】図５に本発明の第五の実施例の横型トレン
チＭＯＳＦＥＴの断面図を示す。すべての工程に先立っ
て、比抵抗５Ω・ｃｍのｎ形半導体基板５０１の表面層
にｎウェル領域５１４を表面からのリンのイオン注入と
熱拡散で形成している点以外は、図４の第四の実施例と
同じである。すなわち、ｎ型半導体基板５０１の表面層
に表面濃度が約３×１０16ｃｍ-3，拡散深さが２μｍの
ｎウェル領域５１４と、トレンチ５０２の側壁酸化膜５
０４に沿った半導体層に、表面不純物濃度１×１０17ｃ
ｍ-3，拡散深さ約１μｍのｐ側壁領域５１５とが形成さ
れている。
チＭＯＳＦＥＴの断面図を示す。すべての工程に先立っ
て、比抵抗５Ω・ｃｍのｎ形半導体基板５０１の表面層
にｎウェル領域５１４を表面からのリンのイオン注入と
熱拡散で形成している点以外は、図４の第四の実施例と
同じである。すなわち、ｎ型半導体基板５０１の表面層
に表面濃度が約３×１０16ｃｍ-3，拡散深さが２μｍの
ｎウェル領域５１４と、トレンチ５０２の側壁酸化膜５
０４に沿った半導体層に、表面不純物濃度１×１０17ｃ
ｍ-3，拡散深さ約１μｍのｐ側壁領域５１５とが形成さ
れている。
【００４２】この例は、図２の第二の実施例の特長と、
図４の第四の実施例のそれとをあわせた効果が得られ
る。すなわち、ｎウェル領域５１４を形成し、ｐベース
領域５０８とｐ側壁領域５１５との間の表面層を低抵抗
化して、電流通路が狭められることを防止している。従
って、オン抵抗が一層低減できる。しかも、ｐ側壁領域
５１５があるため、ｎ型半導体基板５０１の比抵抗は，
第二の実施例の場合に比べ，２分の１程度に低減して
も，耐圧の低下はない。従って、耐圧とオン抵抗のトレ
ードオフを改善できる。ｎウェル領域５１４はトレンチ
５０２の深さより深くても問題ない。
図４の第四の実施例のそれとをあわせた効果が得られ
る。すなわち、ｎウェル領域５１４を形成し、ｐベース
領域５０８とｐ側壁領域５１５との間の表面層を低抵抗
化して、電流通路が狭められることを防止している。従
って、オン抵抗が一層低減できる。しかも、ｐ側壁領域
５１５があるため、ｎ型半導体基板５０１の比抵抗は，
第二の実施例の場合に比べ，２分の１程度に低減して
も，耐圧の低下はない。従って、耐圧とオン抵抗のトレ
ードオフを改善できる。ｎウェル領域５１４はトレンチ
５０２の深さより深くても問題ない。
【００４３】図６に、本発明の第六の実施例の横型トレ
ンチＭＯＳＦＥＴの要部断面図を示す。図４、５の第
三、第四の実施例のｎ型基板の代わりに比抵抗が１０〜
５０Ω・ｃｍのｐ型半導体基板６０１を用い、ｎウェル
領域６１４を形成後，ｎウェル領域６１４の表面層に、
トレンチ６０２を形成している。ここで、ｎウェル領域
６１４の拡散深さはトレンチ６０２の深さ以上に深くす
るため５〜１０μｍとする。
ンチＭＯＳＦＥＴの要部断面図を示す。図４、５の第
三、第四の実施例のｎ型基板の代わりに比抵抗が１０〜
５０Ω・ｃｍのｐ型半導体基板６０１を用い、ｎウェル
領域６１４を形成後，ｎウェル領域６１４の表面層に、
トレンチ６０２を形成している。ここで、ｎウェル領域
６１４の拡散深さはトレンチ６０２の深さ以上に深くす
るため５〜１０μｍとする。
【００４４】この例では、図３の第三の実施例の特長
と、図４の第四の実施例のそれとをあわせた効果が得ら
れる。すなわち、ｎウェル領域６１４が選択的にｐ型基
板６０１内に形成できるため，同じｐ型基板６０１のト
レンチＭＯＳＦＥＴを形成しない部分に制御回路や保護
回路を形成できる。また複数のパワーＭＯＳＦＥＴの一
チップ化も可能となる。しかも、ｐ側壁領域６１５があ
るため、ｎウェル領域６１４の比抵抗は，第五の実施例
の場合に比べ，２分の１程度に低減しても，耐圧の低下
はない。従って、耐圧とオン抵抗のトレードオフを改善
できる。
と、図４の第四の実施例のそれとをあわせた効果が得ら
れる。すなわち、ｎウェル領域６１４が選択的にｐ型基
板６０１内に形成できるため，同じｐ型基板６０１のト
レンチＭＯＳＦＥＴを形成しない部分に制御回路や保護
回路を形成できる。また複数のパワーＭＯＳＦＥＴの一
チップ化も可能となる。しかも、ｐ側壁領域６１５があ
るため、ｎウェル領域６１４の比抵抗は，第五の実施例
の場合に比べ，２分の１程度に低減しても，耐圧の低下
はない。従って、耐圧とオン抵抗のトレードオフを改善
できる。
【００４５】図７に本発明の第七の実施例の横型トレン
チＭＯＳＦＥＴの断面図を示す。この例では、これまで
の例と違って、ｎ型半導体層内でなく、ｐ型半導体層内
にｎチャネル型の横型トレンチＭＯＳＦＥＴを形成して
いる。比抵抗５Ω・ｃｍのｐ形半導体基板７０１の表面
層にトレンチ７０２が掘られ、そのトレンチ７０２の底
面部および側面部には、ｎドレインドリフト領域７１６
が形成されている。更にトレンチ７０２の底部には、ｎ
ドレインドリフト領域７１６より不純物濃度の高いｎド
レイン領域７０３が形成されている。このｎドレインド
リフト領域７１６の表面濃度は約１×１０17ｃｍ-3，拡
散深さは１μｍである。ｎドレイン領域７０３の表面濃
度は約１×１０20ｃｍ-3，拡散深さは１〜３μｍであ
る。トレンチ７０２の幅（図のＬＴ×２）は２μｍ，深
さ（ＤＴ）は３μｍである。トレンチ７０２の側壁に
は、厚さ０．５〜１μｍの側壁酸化膜７０４が形成さ
れ、トレンチ７０２の内部には、タングステンシリサイ
ド７０５が充填されている。トレンチ７０２から少し離
れたｐ型半導体基板７０１の表面層の一部に、ｐベース
領域７０８が形成され、そのｐベース領域７０８の表面
層の一部にｎソース領域７０９が形成されている。ｎソ
ース領域７０９とトレンチ７０２に挟まれたｐベース領
域７０８およびｎドレインドリフト領域７１６の表面上
に、厚さ２０〜５０ｎｍ程度のゲート酸化膜７０６を介
して多結晶シリコンからなるゲート電極７０７が設けら
れている。ｐベース領域７０８とｎソース領域７０９と
はゲート電極７０７の端を利用してセルフアラインに形
成されている。ｐベース領域７０８の表面層の一部に
は、ｐベース領域７０８より不純物濃度の高いｐコンタ
クト領域７１０が形成されている。そのｐコンタクト領
域７１０とｎソース領域７０９とに共通に接触するソー
ス電極７１２、タングステンシリサイド７０５上にドレ
イン電極７１３がそれぞれ設けられている。ゲート電極
７０７の上部および側部には、層間絶縁膜７１１が形成
されて、ソース電極７１２、ドレイン電極７１３と絶縁
されている。この構造においては、ｐ型半導体基板７０
１と、ｎドレインドリフト領域７１６との不純物濃度を
最適化すると、ｎドレインドリフト領域７１６が比較的
高濃度でも空乏層が広がり、電界緩和を図れる。従っ
て、耐圧を維持しつつドレイン抵抗を低減できる利点が
ある。また、同じｐ型基板７０１の他の部分に制御回路
や保護回路を形成できる。
チＭＯＳＦＥＴの断面図を示す。この例では、これまで
の例と違って、ｎ型半導体層内でなく、ｐ型半導体層内
にｎチャネル型の横型トレンチＭＯＳＦＥＴを形成して
いる。比抵抗５Ω・ｃｍのｐ形半導体基板７０１の表面
層にトレンチ７０２が掘られ、そのトレンチ７０２の底
面部および側面部には、ｎドレインドリフト領域７１６
が形成されている。更にトレンチ７０２の底部には、ｎ
ドレインドリフト領域７１６より不純物濃度の高いｎド
レイン領域７０３が形成されている。このｎドレインド
リフト領域７１６の表面濃度は約１×１０17ｃｍ-3，拡
散深さは１μｍである。ｎドレイン領域７０３の表面濃
度は約１×１０20ｃｍ-3，拡散深さは１〜３μｍであ
る。トレンチ７０２の幅（図のＬＴ×２）は２μｍ，深
さ（ＤＴ）は３μｍである。トレンチ７０２の側壁に
は、厚さ０．５〜１μｍの側壁酸化膜７０４が形成さ
れ、トレンチ７０２の内部には、タングステンシリサイ
ド７０５が充填されている。トレンチ７０２から少し離
れたｐ型半導体基板７０１の表面層の一部に、ｐベース
領域７０８が形成され、そのｐベース領域７０８の表面
層の一部にｎソース領域７０９が形成されている。ｎソ
ース領域７０９とトレンチ７０２に挟まれたｐベース領
域７０８およびｎドレインドリフト領域７１６の表面上
に、厚さ２０〜５０ｎｍ程度のゲート酸化膜７０６を介
して多結晶シリコンからなるゲート電極７０７が設けら
れている。ｐベース領域７０８とｎソース領域７０９と
はゲート電極７０７の端を利用してセルフアラインに形
成されている。ｐベース領域７０８の表面層の一部に
は、ｐベース領域７０８より不純物濃度の高いｐコンタ
クト領域７１０が形成されている。そのｐコンタクト領
域７１０とｎソース領域７０９とに共通に接触するソー
ス電極７１２、タングステンシリサイド７０５上にドレ
イン電極７１３がそれぞれ設けられている。ゲート電極
７０７の上部および側部には、層間絶縁膜７１１が形成
されて、ソース電極７１２、ドレイン電極７１３と絶縁
されている。この構造においては、ｐ型半導体基板７０
１と、ｎドレインドリフト領域７１６との不純物濃度を
最適化すると、ｎドレインドリフト領域７１６が比較的
高濃度でも空乏層が広がり、電界緩和を図れる。従っ
て、耐圧を維持しつつドレイン抵抗を低減できる利点が
ある。また、同じｐ型基板７０１の他の部分に制御回路
や保護回路を形成できる。
【００４６】図８に本発明の第八の実施例の横型トレン
チＭＯＳＦＥＴの断面図を示す。この例は、図７の実施
例の変形例で、ｎドレインドリフト領域８１６の側壁酸
化膜８０４に沿った部分にｐ側壁領域８１５が形成され
ている。このため、ｐ側壁領域８１５とｐ型基板８０１
に挟まれた形のｎドレインドリフト領域８１６は空乏層
化し易く、より高濃度化できる。従って耐圧を維持しつ
つ、一層ドレイン抵抗を低減できる利点がある。
チＭＯＳＦＥＴの断面図を示す。この例は、図７の実施
例の変形例で、ｎドレインドリフト領域８１６の側壁酸
化膜８０４に沿った部分にｐ側壁領域８１５が形成され
ている。このため、ｐ側壁領域８１５とｐ型基板８０１
に挟まれた形のｎドレインドリフト領域８１６は空乏層
化し易く、より高濃度化できる。従って耐圧を維持しつ
つ、一層ドレイン抵抗を低減できる利点がある。
【００４７】図９に、本発明の第九の実施例の横型トレ
ンチＭＯＳＦＥＴの要部断面図を示す。比抵抗５Ω・ｃ
ｍのｎ型基板９０１の表面層に、幅（ＬＴ×２）２μ
ｍ、深さ（ＤＴ）３μｍのトレンチ９０２が掘られ、そ
のトレンチ９０２の底部には、ｎドレイン領域９０３が
形成されている。非トレンチ部には、ｐベース領域９０
８が形成され、その表面層の一部にｎソース領域９０９
が形成されている。ｐベース領域９０８およびｎソース
領域９０９、ｎドレイン領域９０３の表面濃度は、各
々、１×１０18、１×１０20、１×１０20ｃｍ-3、拡散
深さは、各々約１、０．５、０．５μｍである。ｐベー
ス領域９０８のトレンチ内面に露出した部分に対向し
て、厚さ５０ｎｍのゲート酸化膜９０６を介して多結晶
シリコンのゲート電極９０７が設けられている。それ以
外のトレンチ９０２の側壁は、厚さ０．５〜１μｍの厚
い側壁酸化膜９０４で覆われている。トレンチ９０２の
内部には、タングステンシリサイド９０５が充填されて
いる。ｐベース領域９０８の表面層の一部には、ｐベー
ス領域より不純物濃度の高いｐコンタクト領域９１０が
形成されている。そのｐコンタクト領域９１０とｎソー
ス領域９０９とに共通に接触するソース電極９１２、タ
ングステンシリサイド９０５上にドレイン電極９１３が
それぞれ設けられている。ゲート電極９０７の上部に
は、層間絶縁膜９１１が堆積されて、ソース電極９１
２、ドレイン電極９１３と絶縁されている。この素子で
は、耐圧を決める重要なパラメータであるゲート電極と
ｎドレイン領域９０３との間の距離ＧＤが約１μｍで、
またｐベース領域９０８とｎドレイン領域９０３との間
の距離は２μｍであり、１００Ｖの耐圧を得るのに充分
である。この素子の特徴は、ゲート電極９０７がトレン
チ９０２内に埋め込まれているため、ｎソース領域９０
９およびソース電極９１２の面積を広くとることがで
き、横型トレンチＭＯＳＦＥＴのオン抵抗を低減でき
る。
ンチＭＯＳＦＥＴの要部断面図を示す。比抵抗５Ω・ｃ
ｍのｎ型基板９０１の表面層に、幅（ＬＴ×２）２μ
ｍ、深さ（ＤＴ）３μｍのトレンチ９０２が掘られ、そ
のトレンチ９０２の底部には、ｎドレイン領域９０３が
形成されている。非トレンチ部には、ｐベース領域９０
８が形成され、その表面層の一部にｎソース領域９０９
が形成されている。ｐベース領域９０８およびｎソース
領域９０９、ｎドレイン領域９０３の表面濃度は、各
々、１×１０18、１×１０20、１×１０20ｃｍ-3、拡散
深さは、各々約１、０．５、０．５μｍである。ｐベー
ス領域９０８のトレンチ内面に露出した部分に対向し
て、厚さ５０ｎｍのゲート酸化膜９０６を介して多結晶
シリコンのゲート電極９０７が設けられている。それ以
外のトレンチ９０２の側壁は、厚さ０．５〜１μｍの厚
い側壁酸化膜９０４で覆われている。トレンチ９０２の
内部には、タングステンシリサイド９０５が充填されて
いる。ｐベース領域９０８の表面層の一部には、ｐベー
ス領域より不純物濃度の高いｐコンタクト領域９１０が
形成されている。そのｐコンタクト領域９１０とｎソー
ス領域９０９とに共通に接触するソース電極９１２、タ
ングステンシリサイド９０５上にドレイン電極９１３が
それぞれ設けられている。ゲート電極９０７の上部に
は、層間絶縁膜９１１が堆積されて、ソース電極９１
２、ドレイン電極９１３と絶縁されている。この素子で
は、耐圧を決める重要なパラメータであるゲート電極と
ｎドレイン領域９０３との間の距離ＧＤが約１μｍで、
またｐベース領域９０８とｎドレイン領域９０３との間
の距離は２μｍであり、１００Ｖの耐圧を得るのに充分
である。この素子の特徴は、ゲート電極９０７がトレン
チ９０２内に埋め込まれているため、ｎソース領域９０
９およびソース電極９１２の面積を広くとることがで
き、横型トレンチＭＯＳＦＥＴのオン抵抗を低減でき
る。
【００４８】図１０に、本発明の第十の実施例の横型ト
レンチＭＯＳＦＥＴの要部断面図を示す。この例は、図
９の実施例の変形例で、比抵抗５Ω・ｃｍのｎ形半導体
基板１００１の表面層にｎウェル領域１０１４を表面か
らのリンのイオン注入と熱拡散で形成している点が、図
９の第九の実施例と異なる。ここでｎウェル領域１０１
４の表面濃度は約３×１０16ｃｍ-3、拡散深さは２μｍ
である。この例では、ｎウェル領域１０１４を形成し、
ｐベース領域１００８と側壁酸化膜１００４との間の表
面層を低抵抗化して、電流通路が狭められることを防止
している。従って、図９の例よりもオン抵抗が一層低減
できる。図１０では、ｎウェル領域１０１４がトレンチ
１００２の深さより浅い例を示したが、ｎウェル領域１
０１４はトレンチ１００２の深さより深くても問題な
い。
レンチＭＯＳＦＥＴの要部断面図を示す。この例は、図
９の実施例の変形例で、比抵抗５Ω・ｃｍのｎ形半導体
基板１００１の表面層にｎウェル領域１０１４を表面か
らのリンのイオン注入と熱拡散で形成している点が、図
９の第九の実施例と異なる。ここでｎウェル領域１０１
４の表面濃度は約３×１０16ｃｍ-3、拡散深さは２μｍ
である。この例では、ｎウェル領域１０１４を形成し、
ｐベース領域１００８と側壁酸化膜１００４との間の表
面層を低抵抗化して、電流通路が狭められることを防止
している。従って、図９の例よりもオン抵抗が一層低減
できる。図１０では、ｎウェル領域１０１４がトレンチ
１００２の深さより浅い例を示したが、ｎウェル領域１
０１４はトレンチ１００２の深さより深くても問題な
い。
【００４９】図１１に、本発明の第十一の実施例の横型
トレンチＭＯＳＦＥＴの要部断面図を示す。この例は、
図９の実施例の変形例で、図９の第九の実施例のｎ型基
板の代わりに比抵抗が１０〜５０Ω・ｃｍのｐ型半導体
基板１１０１を用い、ｎウェル領域１１１４を形成し、
その表面層に、幅（ＬＴ×２）２μｍ、深さ（ＤＴ）３
μｍのトレンチ１１０２を形成している。ここで、ｎウ
ェル領域１１１４の表面濃度は第十の実施例と同様だ
が，拡散深さはトレンチ１１０２の深さ以上に深くする
ため５〜１０μｍとする。この構造では，ｎウェル領域
１１１４が選択的にｐ型基板１１０１内に形成できるた
め，同じｐ型基板１１０１のトレンチＭＯＳＦＥＴを形
成しない部分に制御回路や保護回路を形成できる。また
複数のパワーＭＯＳＦＥＴの１チップ化も可能となる。
トレンチＭＯＳＦＥＴの要部断面図を示す。この例は、
図９の実施例の変形例で、図９の第九の実施例のｎ型基
板の代わりに比抵抗が１０〜５０Ω・ｃｍのｐ型半導体
基板１１０１を用い、ｎウェル領域１１１４を形成し、
その表面層に、幅（ＬＴ×２）２μｍ、深さ（ＤＴ）３
μｍのトレンチ１１０２を形成している。ここで、ｎウ
ェル領域１１１４の表面濃度は第十の実施例と同様だ
が，拡散深さはトレンチ１１０２の深さ以上に深くする
ため５〜１０μｍとする。この構造では，ｎウェル領域
１１１４が選択的にｐ型基板１１０１内に形成できるた
め，同じｐ型基板１１０１のトレンチＭＯＳＦＥＴを形
成しない部分に制御回路や保護回路を形成できる。また
複数のパワーＭＯＳＦＥＴの１チップ化も可能となる。
【００５０】図１２に本発明の第十二の実施例の横型ト
レンチＭＯＳＦＥＴの断面図を示す。この例は、図７の
実施例の変形例で、トレンチ１２０２の側面部にｎドレ
インドリフト領域１２１６が形成され、底面部にｎドレ
インドリフト領域１２１６より不純物濃度の高いｎドレ
イン領域１２０３が形成されている点は同じであるが、
非トレンチ部のｐベース領域１２０８およびｎソース領
域１２０９がトレンチ１２０２の内面に達するように形
成されていて、ｐベース領域１２０８のトレンチ内面に
露出した部分に対向して、厚さ５０ｎｍのゲート酸化膜
１２０６を介して多結晶シリコンのゲート電極１２０７
が設けられている。それ以外のトレンチ１２０２内の側
壁は、厚さ０．５〜１μｍの厚い側壁酸化膜１２０４で
覆われている。トレンチ内部には、タングステンシリサ
イド１２０５が充填されている。
レンチＭＯＳＦＥＴの断面図を示す。この例は、図７の
実施例の変形例で、トレンチ１２０２の側面部にｎドレ
インドリフト領域１２１６が形成され、底面部にｎドレ
インドリフト領域１２１６より不純物濃度の高いｎドレ
イン領域１２０３が形成されている点は同じであるが、
非トレンチ部のｐベース領域１２０８およびｎソース領
域１２０９がトレンチ１２０２の内面に達するように形
成されていて、ｐベース領域１２０８のトレンチ内面に
露出した部分に対向して、厚さ５０ｎｍのゲート酸化膜
１２０６を介して多結晶シリコンのゲート電極１２０７
が設けられている。それ以外のトレンチ１２０２内の側
壁は、厚さ０．５〜１μｍの厚い側壁酸化膜１２０４で
覆われている。トレンチ内部には、タングステンシリサ
イド１２０５が充填されている。
【００５１】この構造においては、第十一の実施例にお
けるｎウェル領域１１１４に代えて、トレンチ１２０２
の底面部および側面部に形成されるｎドレインドリフト
領域１２１６を有している。ｐ型半導体基板１２０１
と、ｎドレインドリフト領域１２１６との不純物濃度を
最適化すると、ｎドレインドリフト領域１２１６はかな
り高濃度でも空乏層が広がり、電界緩和を図れる。従っ
て、耐圧を維持しつつドレイン抵抗を低減できる利点が
ある。しかも、ゲート電極１２０７がトレンチ１２０２
内に埋め込まれているため、ｎソース領域１２０９およ
びソース電極１２１２の面積を広くとることができ、横
型トレンチＭＯＳＦＥＴのオン抵抗を低減できる。ま
た、同じｐ型基板１２０１の他の部分に制御回路や保護
回路を形成できる。
けるｎウェル領域１１１４に代えて、トレンチ１２０２
の底面部および側面部に形成されるｎドレインドリフト
領域１２１６を有している。ｐ型半導体基板１２０１
と、ｎドレインドリフト領域１２１６との不純物濃度を
最適化すると、ｎドレインドリフト領域１２１６はかな
り高濃度でも空乏層が広がり、電界緩和を図れる。従っ
て、耐圧を維持しつつドレイン抵抗を低減できる利点が
ある。しかも、ゲート電極１２０７がトレンチ１２０２
内に埋め込まれているため、ｎソース領域１２０９およ
びソース電極１２１２の面積を広くとることができ、横
型トレンチＭＯＳＦＥＴのオン抵抗を低減できる。ま
た、同じｐ型基板１２０１の他の部分に制御回路や保護
回路を形成できる。
【００５２】上記の実施例において、トレンチの底部の
ｎドレイン領域に直接接触してドレイン電極を設けるこ
ともできる。ただし、実施例のようにタングステンシリ
サイドなどの導電体をトレンチ内に充填し、その上にド
レイン電極を設ける方が、電極の凹凸が少なくなるの
で、製造し易い構造となる。タングステンシリサイド
は、比抵抗が小さく、また、小さなトレンチに充填しう
る導電体として選んだもので、他には多結晶シリコンも
考えられる。
ｎドレイン領域に直接接触してドレイン電極を設けるこ
ともできる。ただし、実施例のようにタングステンシリ
サイドなどの導電体をトレンチ内に充填し、その上にド
レイン電極を設ける方が、電極の凹凸が少なくなるの
で、製造し易い構造となる。タングステンシリサイド
は、比抵抗が小さく、また、小さなトレンチに充填しう
る導電体として選んだもので、他には多結晶シリコンも
考えられる。
【００５３】なお，これらの実施例で半導体領域の導電
型を入れ換えることも可能である。またゲート絶縁膜
は、酸化膜に限らないので、ＭＩＳゲート構造を有する
ＭＩＳＦＥＴにも本発明は適用できる。
型を入れ換えることも可能である。またゲート絶縁膜
は、酸化膜に限らないので、ＭＩＳゲート構造を有する
ＭＩＳＦＥＴにも本発明は適用できる。
【００５４】
【発明の効果】以上述べたように、本発明の横型トレン
チＭＩＳＦＥＴにおいては、下記する効果が得られる。 第一導電型半導体層にトレンチを形成し、そのトレン
チの底面部に第一導電型ドレイン領域を、非トレンチ部
の第一導電型半導体層の表面層に第二導電型ベース領
域、第一導電型ソース領域を、第二導電型ベース領域の
表面上にＭＩＳゲート構造を形成して、ドレインドリフ
ト領域をトレンチ側壁に沿って縦方向に設けることによ
り、高耐圧化し、素子集積度を高めてオン抵抗を低減
し、また、耐圧とオン抵抗のトレードオフを向上する。
チＭＩＳＦＥＴにおいては、下記する効果が得られる。 第一導電型半導体層にトレンチを形成し、そのトレン
チの底面部に第一導電型ドレイン領域を、非トレンチ部
の第一導電型半導体層の表面層に第二導電型ベース領
域、第一導電型ソース領域を、第二導電型ベース領域の
表面上にＭＩＳゲート構造を形成して、ドレインドリフ
ト領域をトレンチ側壁に沿って縦方向に設けることによ
り、高耐圧化し、素子集積度を高めてオン抵抗を低減
し、また、耐圧とオン抵抗のトレードオフを向上する。
【００５５】トレンチを形成していない第一導電型半
導体層の表面上にＭＩＳゲート構造を形成することによ
り、ゲート絶縁膜の均一性と信頼性を向上する。 第一導電型半導体層の表面層に第一導電型半導体層よ
り不純物濃度の高い第一導電型ウェル領域を形成するこ
とにより、電流通路の狭隘化を防止し、オン抵抗を低減
する。
導体層の表面上にＭＩＳゲート構造を形成することによ
り、ゲート絶縁膜の均一性と信頼性を向上する。 第一導電型半導体層の表面層に第一導電型半導体層よ
り不純物濃度の高い第一導電型ウェル領域を形成するこ
とにより、電流通路の狭隘化を防止し、オン抵抗を低減
する。
【００５６】トレンチの側壁酸化膜に沿った半導体層
に、側壁領域を形成することにより、ドレインドリフト
領域となる第一導電型半導体層の比抵抗低減を可能にし
て、オン抵抗の低減を図ると共に、耐圧とオン抵抗のト
レードオフを改善する。 第二導電型半導体基板の表面層に選択的に第一導電型
半導体層を形成し、その第一導電型半導体層に横型トレ
ンチＭＩＳＦＥＴを形成することにより、他の制御回路
や保護回路とのモノリシック化、或いは複数のＭＩＳＦ
ＥＴの一チップ化を可能とする。
に、側壁領域を形成することにより、ドレインドリフト
領域となる第一導電型半導体層の比抵抗低減を可能にし
て、オン抵抗の低減を図ると共に、耐圧とオン抵抗のト
レードオフを改善する。 第二導電型半導体基板の表面層に選択的に第一導電型
半導体層を形成し、その第一導電型半導体層に横型トレ
ンチＭＩＳＦＥＴを形成することにより、他の制御回路
や保護回路とのモノリシック化、或いは複数のＭＩＳＦ
ＥＴの一チップ化を可能とする。
【００５７】第一導電型半導体基板にトレンチを形成
し、トレンチの側面部に第二導電型ドレインドリフト領
域をトレンチの底面部に第二導電型ドレイン領域を形成
することによって、第二導電型ドレインドリフト領域の
不純物濃度を高濃度にでき、電界緩和を行いつつ、オン
抵抗の低減が図れる。 ゲート電極をベース領域の上だけでなく、トレンチの
端上まで延長することによって、フィールドプレート作
用により、電位分布が均等化され、高耐圧素子を実現し
易い。
し、トレンチの側面部に第二導電型ドレインドリフト領
域をトレンチの底面部に第二導電型ドレイン領域を形成
することによって、第二導電型ドレインドリフト領域の
不純物濃度を高濃度にでき、電界緩和を行いつつ、オン
抵抗の低減が図れる。 ゲート電極をベース領域の上だけでなく、トレンチの
端上まで延長することによって、フィールドプレート作
用により、電位分布が均等化され、高耐圧素子を実現し
易い。
【００５８】非トレンチ部の第二導電型ベース領域お
よび第一導電型ソース領域をトレンチ内面に露出するよ
うに形成し、第二導電型ベース領域の露出部に対向する
ようにゲート絶縁膜を介してゲート電極を設けることに
よって、ゲート電極がトレンチ内に埋め込まれ、非トレ
ンチ部の上面を広く使えることになる。従って、素子集
積度を高めてオン抵抗を低減できる。
よび第一導電型ソース領域をトレンチ内面に露出するよ
うに形成し、第二導電型ベース領域の露出部に対向する
ようにゲート絶縁膜を介してゲート電極を設けることに
よって、ゲート電極がトレンチ内に埋め込まれ、非トレ
ンチ部の上面を広く使えることになる。従って、素子集
積度を高めてオン抵抗を低減できる。
【００５９】トレンチ内に充填された導電体上にドレ
イン電極を形成することによって、電極の凹凸が少なく
なるので、製造し易い構造となる。 以上に述べた効果を組合わせて、更に集積度を高め、オ
ン抵抗を低減し、耐圧とオン抵抗のトレードオフを向上
した横型トレンチＭＩＳＦＥＴが実現できる。
イン電極を形成することによって、電極の凹凸が少なく
なるので、製造し易い構造となる。 以上に述べた効果を組合わせて、更に集積度を高め、オ
ン抵抗を低減し、耐圧とオン抵抗のトレードオフを向上
した横型トレンチＭＩＳＦＥＴが実現できる。
【図１】本発明第一の実施例の横型トレンチＭＯＳＦＥ
Ｔの要部断面図
Ｔの要部断面図
【図２】本発明第二の実施例の横型トレンチＭＯＳＦＥ
Ｔの要部断面図
Ｔの要部断面図
【図３】本発明第三の実施例の横型トレンチＭＯＳＦＥ
Ｔの要部断面図
Ｔの要部断面図
【図４】本発明第四の実施例の横型トレンチＭＯＳＦＥ
Ｔの要部断面図
Ｔの要部断面図
【図５】本発明第五の実施例の横型トレンチＭＯＳＦＥ
Ｔの要部断面図
Ｔの要部断面図
【図６】本発明第六の実施例の横型トレンチＭＯＳＦＥ
Ｔの要部断面図
Ｔの要部断面図
【図７】本発明第七の実施例の横型トレンチＭＯＳＦＥ
Ｔの要部断面図
Ｔの要部断面図
【図８】本発明第八の実施例の横型トレンチＭＯＳＦＥ
Ｔの要部断面図
Ｔの要部断面図
【図９】本発明第九の実施例の横型トレンチＭＯＳＦＥ
Ｔの要部断面図
Ｔの要部断面図
【図１０】本発明第十の実施例の横型トレンチＭＯＳＦ
ＥＴの要部断面図
ＥＴの要部断面図
【図１１】本発明第十一の実施例の横型トレンチＭＯＳ
ＦＥＴの要部断面図
ＦＥＴの要部断面図
【図１２】本発明第十二の実施例の横型トレンチＭＯＳ
ＦＥＴの要部断面図
ＦＥＴの要部断面図
【図１３】従来のたて型トレンチＭＯＳＦＥＴの要部断
面図
面図
【図１４】従来の横型トレンチＭＯＳＦＥＴの要部断面
図
図
【図１５】（ａ）ないし（ｃ）は図１の横型トレンチＭ
ＯＳＦＥＴの製造方法を説明するため、工程順に示した
要部断面図
ＯＳＦＥＴの製造方法を説明するため、工程順に示した
要部断面図
【図１６】（ａ）ないし（ｃ）は、図１５に続く図１の
横型トレンチＭＯＳＦＥＴの工程順に示した要部断面図
横型トレンチＭＯＳＦＥＴの工程順に示した要部断面図
【図１７】（ａ）ないし（ｃ）は図４の横型トレンチＭ
ＯＳＦＥＴの製造方法を説明するため、工程順に示した
要部断面図
ＯＳＦＥＴの製造方法を説明するため、工程順に示した
要部断面図
【図１８】（ａ）ないし（ｃ）は、図１７に続く図４の
横型トレンチＭＯＳＦＥＴの工程順に示した要部断面図
横型トレンチＭＯＳＦＥＴの工程順に示した要部断面図
特記の場合を除き下二桁は下記各部の名称であり、その
上の一桁または二桁は実施例の番号である。 ０１ ｎ型又はｐ型半導体基板 ０２ トレンチ ０３ ｎドレイン領域またはｎドレイン層 ０４ 側壁酸化膜 ０５ タングステンシリサイド ０６ ゲート酸化膜 ０７ ゲート電極 ０８ ｐベース領域 ０９ ｎソース領域 １０ ｐコンタクト領域 １１ 層間絶縁膜 １２ ソース電極 １３ ドレイン電極 １４ ｎウェル領域 １５ ｐ側壁領域 １６ ｎドレインドリフト領域 １９ ｎ+ サブストレート ２１ フォトレジスト ２２ 酸化膜
上の一桁または二桁は実施例の番号である。 ０１ ｎ型又はｐ型半導体基板 ０２ トレンチ ０３ ｎドレイン領域またはｎドレイン層 ０４ 側壁酸化膜 ０５ タングステンシリサイド ０６ ゲート酸化膜 ０７ ゲート電極 ０８ ｐベース領域 ０９ ｎソース領域 １０ ｐコンタクト領域 １１ 層間絶縁膜 １２ ソース電極 １３ ドレイン電極 １４ ｎウェル領域 １５ ｐ側壁領域 １６ ｎドレインドリフト領域 １９ ｎ+ サブストレート ２１ フォトレジスト ２２ 酸化膜
Claims (14)
- 【請求項１】第一導電型半導体層の表面層に形成された
トレンチと、そのトレンチの底面部の表面層に形成され
た第一導電型ドレイン領域と、トレンチの側面に形成さ
れた側壁絶縁膜と、トレンチの形成されていない第一導
電型半導体層の表面層の一部に形成された第二導電型ベ
ース領域と、その第二導電型ベース領域の表面層の一部
に形成された第一導電型ソース領域と、第一導電型半導
体層と第一導電型ソース領域とにはさまれた第二導電型
ベース領域の表面上にゲート絶縁膜を介して設けられた
ゲート電極と、第一導電型ソース領域と第二導電型ベー
ス領域との表面上に共通に接触して設けられたソース電
極と、前記トレンチ内に設けられた導電体とを有するこ
とを特徴とする横型トレンチＭＩＳＦＥＴ。 - 【請求項２】第一導電型半導体層の表面層に形成された
トレンチと、そのトレンチの底面部の表面層に形成され
た第一導電型ドレイン領域と、トレンチの側面に形成さ
れた側壁絶縁膜と、トレンチの形成されていない第一導
電型半導体層の表面層の一部に形成された第一導電型半
導体層より不純物濃度の高い第一導電型ウェル領域と、
その第一導電型ウェル領域の表面層の一部に形成された
第二導電型ベース領域と、その第二導電型ベース領域の
表面層に形成された第一導電型ソース領域と、第一導電
型ウェル領域と第一導電型ソース領域とにはさまれた第
二導電型ベース領域の表面上にゲート絶縁膜を介して設
けられたゲート電極と、第一導電型ソース領域と第二導
電型ベース領域との表面上に共通に接触して設けられた
ソース電極と、前記トレンチ内に設けられた導電体とを
有することを特徴とする横型トレンチＭＩＳＦＥＴ。 - 【請求項３】トレンチの側壁絶縁膜に沿った第一導電型
半導体層に、第二導電型側壁領域を有することを特徴と
する請求項１または２に記載の横型トレンチＭＩＳＦＥ
Ｔ。 - 【請求項４】第一導電型半導体層の下に第二導電型半導
体基板を有することを特徴とする請求項１ないし３のい
ずれかに記載の横型トレンチＭＩＳＦＥＴ。 - 【請求項５】第一導電型半導体層の表面層に形成された
トレンチと、そのトレンチの側面部に形成された第二導
電型ドレインドリフト領域と、トレンチの底面部の表面
層に形成された第二導電型ドレインドリフト領域より不
純物濃度の高い第二導電型ドレイン領域と、トレンチの
側面に形成された側壁絶縁膜と、トレンチの形成されて
いない第一導電型半導体層の表面層の一部に形成された
第一導電型ベース領域と、その第一導電型ベース領域の
表面層の一部に形成された第二導電型ソース領域と、第
二導電型ドレインドリフト領域と第二導電型ソース領域
とにはさまれた第一導電型ベース領域の表面露出部上に
ゲート絶縁膜を介して設けられたゲート電極と、第二導
電型ソース領域と第一導電型ベース領域との表面上に共
通に接触して設けられたソース電極と、前記トレンチ内
に設けられた導電体とを有することを特徴とする横型ト
レンチＭＩＳＦＥＴ。 - 【請求項６】第二導電型ドレインドリフト領域内にトレ
ンチの側壁絶縁膜に沿った第一導電型側壁領域を有する
ことを特徴とする請求項５に記載の横型トレンチＭＩＳ
ＦＥＴ。 - 【請求項７】ゲート電極が側壁絶縁膜のトレンチ外側の
端の延長線上まで延長されていることを特徴とする請求
項１ないし６のいずれかに記載の横型トレンチＭＩＳＦ
ＥＴ。 - 【請求項８】第一導電型半導体層の表面層に形成された
トレンチと、そのトレンチの底面部の表面層に形成され
た第一導電型ドレイン領域と、トレンチの側面に形成さ
れた側壁絶縁膜と、トレンチの形成されていない第一導
電型半導体層の表面層の少なくとも一部に形成された第
二導電型ベース領域と、その第二導電型ベース領域の表
面層の一部に形成された第一導電型ソース領域と、第一
導電型半導体層と第一導電型ソース領域とにはさまれた
第二導電型ベース領域のトレンチ内面露出部に対向して
ゲート絶縁膜を介して設けられたゲート電極と、第一導
電型ソース領域と第二導電型ベース領域との表面上に共
通に接触して設けられたソース電極と、前記トレンチ内
にゲート電極と絶縁して設けられた導電体とを有するこ
とを特徴とする横型トレンチＭＩＳＦＥＴ。 - 【請求項９】第一導電型半導体層の表面層に形成された
トレンチと、そのトレンチの底面部の表面層に形成され
た第一導電型ドレイン領域と、トレンチの側面に形成さ
れた側壁絶縁膜と、トレンチの形成されていない第一導
電型半導体層の表面層の少なくとも一部に形成された第
一導電型半導体層より不純物濃度の高い第一導電型ウェ
ル領域と、その第一導電型ウェル領域の表面層の一部に
形成された第二導電型ベース領域と、その第二導電型ベ
ース領域の表面層の一部に形成された第一導電型ソース
領域と、第一導電型ウェル領域と第一導電型ソース領域
とにはさまれた第二導電型ベース領域のトレンチ内面露
出部に対向してゲート絶縁膜を介して設けられたゲート
電極と、第一導電型ソース領域と第二導電型ベース領域
との表面上に共通に接触して設けられたソース電極と、
前記トレンチ内にゲート電極と絶縁して設けられた導電
体とを有することを特徴とする横型トレンチＭＩＳＦＥ
Ｔ。 - 【請求項１０】第一導電型半導体層の下に第二導電型半
導体基板を有することを特徴とする請求項８または９に
記載の横型トレンチＭＩＳＦＥＴ。 - 【請求項１１】第一導電型半導体層の表面層に形成され
たトレンチと、そのトレンチの側面部に形成された第二
導電型ドレインドリフト領域と、トレンチの底面部の表
面層に形成された第二導電型ドレインドリフト領域より
不純物濃度の高い第二導電型ドレイン領域と、トレンチ
の側面に形成された側壁絶縁膜と、トレンチの形成され
ていない第一導電型半導体層の表面層の少なくとも一部
に形成された第一導電型ベース領域と、その第一導電型
ベース領域の表面層の一部に形成された第二導電型ソー
ス領域と、第二導電型ドレインドリフト領域と第二導電
型ソース領域とにはさまれた第一導電型ベース領域のト
レンチ内面露出部に対向してゲート絶縁膜を介して設け
られたゲート電極と、第二導電型ソース領域と第一導電
型ベース領域との表面上に共通に接触して設けられたソ
ース電極と、前記トレンチ内にゲート電極と絶縁して設
けられた導電体とを有することを特徴とする横型トレン
チＭＩＳＦＥＴ。 - 【請求項１２】トレンチ内に充填された導電体上にドレ
イン電極を有することを特徴とする請求項１ないし１１
のいずれかに記載の横型トレンチＭＩＳＦＥＴ。 - 【請求項１３】第一導電型半導体層の表面層にマスクを
使用したエッチングによりトレンチを形成する工程と、
そのトレンチの底面部にイオン注入およびその後の拡散
により第一導電型ドレイン領域を形成する工程と、トレ
ンチ内に導電体を埋設する工程と、表面を平坦化しトレ
ンチを形成していない第一導電型半導体層の表面を露出
する工程と、ゲート絶縁膜を介してゲート電極を形成す
る工程と、そのゲート電極をマスクにして第二導電型ベ
ース領域、第一導電型ソース領域をセルフアラインに形
成する工程と、層間絶縁膜を形成する工程と、コンタク
トホールを開口する工程と、ドレイン電極、ソース電極
を設ける工程とを含むことを特徴とする請求項１ないし
７のいずれかに記載の横型トレンチＭＩＳＦＥＴの製造
方法。 - 【請求項１４】第一導電型半導体領域表面層にマスクを
使用したエッチングによりトレンチを形成する工程と、
そのトレンチの底面部にイオン注入およびその後の拡散
により第一導電型ドレイン領域を形成する工程と、トレ
ンチの側面部に表面垂直方向から角度をもつ斜めイオン
注入法およびその後の熱処理により第二導電型側壁領域
を形成する工程と、トレンチ内に導電体を埋設する工程
と、表面を平坦化しトレンチを形成していない第一導電
型半導体層の表面を露出する工程と、ゲート絶縁膜を介
してゲート電極を形成する工程と、そのゲート電極をマ
スクにして第二導電型ベース領域、第一導電型ソース領
域をセルフアラインに形成する工程と、層間絶縁膜を形
成する工程と、コンタクトホールを開口する工程と、ド
レイン電極、ソース電極を設ける工程とを含むことを特
徴とする請求項３に記載の横型トレンチＭＩＳＦＥＴの
製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21431795A JP3395473B2 (ja) | 1994-10-25 | 1995-08-23 | 横型トレンチｍｉｓｆｅｔおよびその製造方法 |
| DE19539541.7A DE19539541B4 (de) | 1994-10-25 | 1995-10-24 | Lateraler Trench-MISFET und Verfahren zu seiner Herstellung |
| US08/547,910 US5701026A (en) | 1994-10-25 | 1995-10-25 | Lateral trench MISFET |
| US08/829,751 US5885878A (en) | 1994-10-25 | 1997-03-31 | Lateral trench MISFET and method of manufacturing the same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25861794 | 1994-10-25 | ||
| JP6-258617 | 1994-10-25 | ||
| JP21431795A JP3395473B2 (ja) | 1994-10-25 | 1995-08-23 | 横型トレンチｍｉｓｆｅｔおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08181313A true JPH08181313A (ja) | 1996-07-12 |
| JP3395473B2 JP3395473B2 (ja) | 2003-04-14 |
Family
ID=26520248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21431795A Expired - Fee Related JP3395473B2 (ja) | 1994-10-25 | 1995-08-23 | 横型トレンチｍｉｓｆｅｔおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
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