JP2006216863A

JP2006216863A - 半導体装置およびその製造方法

Info

Publication number: JP2006216863A
Application number: JP2005029787A
Authority: JP
Inventors: Yoshio Sugi; 祥夫杉; Naoto Fujishima; 直人藤島; Shinichiro Matsunaga; 慎一郎松永; Mutsumi Kitamura; 睦美北村
Original assignee: Fuji Electric Holdings Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2005-02-04
Filing date: 2005-02-04
Publication date: 2006-08-17
Anticipated expiration: 2025-02-04
Also published as: JP4984398B2

Abstract

【課題】トレンチ横型パワーＭＯＳＦＥＴにおいて、信頼性を高めること。また、デバイスピッチを小さくすること。
【解決手段】半導体基板にｎ型ウェル領域２、ｐ型オフセット領域４を形成し、トレンチ５を形成する。トレンチ５の第１の側壁に沿ってゲート酸化膜１３を形成し、トレンチ５の第２の側壁に沿ってフィールドプレート酸化膜１４を形成し、それぞれの酸化膜の内側にゲートポリシリコン電極１１およびフィールドプレート１２を形成する。トレンチ５の第１の側壁に接して基板表面領域にｎ型ソース領域７を形成するとともに、トレンチ５の第２の側壁の外側の基板表面領域にｎ型ドレイン領域６を形成する。層間絶縁膜でトレンチ５の内部を埋めるとともに、ｎ型ソース領域７およびｎ型ドレイン領域６の表面を覆い、その層間絶縁膜にコンタクトホールを開口する。そして、ソース電極１０とドレイン電極９を形成する。
【選択図】図１

Description

この発明は、半導体装置およびその製造方法に関し、特にスイッチング電源用ＩＣ、自動車パワー系駆動用ＩＣまたはフラットパネルディスプレー駆動用ＩＣなど、高耐圧で大電流を制御するＩＣに用いられる低オン抵抗のパワーＭＯＳＦＥＴ（金属−酸化膜−半導体よりなる絶縁ゲート構造を有する電界効果トランジスタ）に関する。

近時、携帯機器の急速な普及や通信技術の高度化などに伴い、パワーＭＯＳＦＥＴを内蔵したパワーＩＣの重要性が高まっている。横型パワーＭＯＳＦＥＴを制御回路に集積したパワーＩＣでは、従来のパワーＭＯＳＦＥＴ単体と制御駆動回路とを組み合わせてなる構成に対し、小型化、低消費電力化、高信頼性化および低コスト化などが期待される。そこで、ＣＭＯＳ回路よりなる制御駆動回路と横型パワーＭＯＳＦＥＴとを同一半導体基板上に集積するため、ＣＭＯＳプロセスをベースにした高性能な横型パワーＭＯＳＦＥＴの開発が活発に行われている。

ところで、デバイスピッチを縮小して集積度を高めるための技術として、トレンチ構造のＭＯＳＦＥＴが知られている。上述した横型パワーＭＯＳＦＥＴにおいても、さらなる高集積化と低オン抵抗化を図るために、トレンチ技術が盛んに駆使されている。図１６は、従来のトレンチ構造を適用した横型パワーＭＯＳＦＥＴ（以下、ＴＬＰＭとする）の構成を示す断面図である。

図１６に示すように、ｐ型半導体基板５１の表面領域にｎ型ウェル領域５２が形成されており、その表面領域にｐ型オフセット領域５４が形成されている。基板表面からはトレンチ５５がｐ型オフセット領域５４を貫通してｎ型領域（後述するｎ型拡張ドレイン領域５３）に達するように形成されている。トレンチ５５の底部は、ドリフト領域となるｎ型拡張ドレイン領域５３により囲まれている。

トレンチ５５の内側には、その側壁に沿ってゲート酸化膜６３が設けられている。ゲート酸化膜６３の内側には、ゲートポリシリコン電極６１が設けられている。トレンチ５５の、ゲートポリシリコン電極６１の内側領域は、第１の層間絶縁膜６５により埋められている。この第１の層間絶縁膜６５の中央部には、基板表面の第２の層間絶縁膜６６と第１の層間絶縁膜６５を貫通してｎ型領域（後述するｎ⁺プラグ領域６８）に達するタングステンプラグ６９が設けられている。

タングステンプラグ６９は、バリアメタル７１により囲まれている。タングステンプラグ６９およびバリアメタル７１は、ｎ型拡張ドレイン領域５３内に設けられたｎ⁺プラグ領域６８と基板表面に設けられたドレイン電極５９を電気的に接続する。ｐ型オフセット領域５４において、トレンチ５５の外側には、ｎ型ソース領域５７とｐ型ソース領域５８が設けられている。ｎ型ソース領域５７およびｐ型ソース領域５８は、第２の層間絶縁膜６６を貫通するタングステンプラグ７０とこれを囲むバリアメタル７２を介して、ソース電極６０に電気的に接続されている。

図１６に示すＴＬＰＭの製造プロセスについて図１７〜図２３を参照しながら説明する。まず、ｐ型半導体基板５１の表面領域にｎ型ウェル領域５２とｐ型オフセット領域５４を形成するとともに、酸化膜９１をマスクとしてトレンチ５５を形成し、バッファ酸化膜５６を形成後トレンチ５５の底面にリン（Ｐ₃₁）をイオン注入する（図１７）。マスク酸化膜９１を除去した後、熱拡散を行って拡張ドレイン領域５３を形成する。また、トレンチ５５の側壁に沿ってゲート酸化膜６３とゲートポリシリコン電極６１を形成する。そして、基板表面にレジストマスク９２を形成し、ｐ型オフセット領域５４の、トレンチ５５の外側領域に砒素（Ａｓ₇₅）をイオン注入する（図１８）。

レジストマスク９２を除去した後、基板表面に新たにレジストマスク９３を形成し、ｐ型オフセット領域５４の、トレンチ５５の外側領域にホウ素（Ｂ₁₁）をイオン注入する（図１９）。レジストマスク９３を除去した後、熱拡散を行ってｎ型ソース領域５７およびｐ型ソース領域５８を形成する。さらに、絶縁膜を堆積し、トレンチ５５を第１の層間絶縁膜６５で埋めるとともに、基板表面に第２の層間絶縁膜６６を堆積する。その後、第２の層間絶縁膜６６の表面を例えばＣＭＰ（化学機械研磨）等により平坦化する（図２０）。

次いで、基板表面に新たにレジストマスク９４を形成し、第１の層間絶縁膜６５にドレイン用のタングステンプラグ６９を埋めるためのコンタクトホールを開口する（図２１）。レジストマスク９４を除去した後、第１の層間絶縁膜６５および第２の層間絶縁膜６６をマスクとしてトレンチ５５の底面にリン（Ｐ₃₁）をイオン注入する（図２２）。そして、熱拡散を行ってｎ⁺プラグ領域６８を形成する。また、基板表面に新たにレジストマスク９５を形成し、第１の層間絶縁膜６５にソース用のタングステンプラグ７０を埋めるためのコンタクトホールを開口する（図２３）。

次いで、バリアメタル７１，７２、タングステンプラグ６９，７０、およびドレイン電極５９とソース電極６０となる配線を形成すると、図１６に示すＴＬＰＭが完成する。このＴＬＰＭにおいて２２〜３０Ｖ程度またはそれ以上の耐圧を確保するためには、例えばトレンチ５５の幅を２．４μｍ程度とし、バリアメタル７１を含めたタングステンプラグ６９の幅を０．８μｍ程度とし、ｎ⁺プラグ領域６８とゲートポリシリコン電極６１との間隔を０．４μｍ以上にする必要がる。

なお、従来のＴＬＰＭでは、上述したようにトレンチ５５の外側にｎ型ソース領域５７を形成する工程と、トレンチ５５の底面にｎ⁺プラグ領域６８を形成する工程を別々に行う必要がある。その理由は、次の通りである。すなわち、図１８に示す工程において、トレンチ５５による段差のため、レジストマスク９２の厚さは、トレンチ５５の内側で厚くなり、トレンチ５５の外側で薄くなる。

この状態で、ｎ型ソース領域５７とｎ⁺プラグ領域６８を同時に形成しようとすると、トレンチ５５の内側では、レジストマスク９２が厚い分、レジストマスク９２の、トレンチ５５の内側部分を開口させるための露光量を増やさなければならない。そのため、図２４に示すように、トレンチ５５の底面における開口幅ａが、マスク上の寸法ｂに比べて、トレンチ５５の奥行き方向（図面に垂直な方向）に垂直な方向（図面の左右方向）に片側で０．５μｍずつ広がってしまう。

そうすると、図２５に示すように、最終的に得られるデバイスの構造は、ｎ⁺ドレイン領域５６がゲートポリシリコン電極６１の近傍まで張り出した構造となるため、耐圧が低下してしまう。この場合に、３０Ｖ程度以上の耐圧を確保するためには、トレンチ５５の幅を設計値（ここでは、２．４μｍ）よりも１．０μｍ広い３．４μｍにする必要があり、集積度が下がってしまう。

このような不都合を回避するため、ｎ型ソース領域５７とｎ⁺プラグ領域６８は別々に形成される。換言すれば、集積度を下げることなく、耐圧を確保するためには、ｎ型ソース領域５７とｎ⁺プラグ領域６８を別々の工程で形成しなければならない。ところで、表面にソース領域とドレイン領域を有し、その間のトレンチの中にゲート電極を有し、ゲート電極とソース領域の間にゲート酸化膜を有し、ゲート電極とドレイン領域の間に厚い酸化膜を有する高電圧電力用トランジスタが提案されている（例えば、特許文献１、特許文献２参照。）。

特許第３３４８９１１号公報（図２、図４）米国特許第５４３４４３５号明細書（図２）

しかしながら、図１７〜図２３の製造プロセスでは、トレンチ５５の内部の厚い第１の層間絶縁膜６５をエッチングしてドレインコンタクト８０を形成するため、基板表面の薄い第２の層間絶縁膜６６をエッチングしてソースコンタクト８１を形成する場合よりも、ダメージが発生しやすい。また、トレンチ５５の底面にｎ⁺プラグ領域６８を形成する際には、ｎ型ソース領域５７を形成するときよりも高い加速電圧とドーズ量でイオン注入を行う必要がある。

これは、ｎ型ソース領域５７を形成した後にｎ⁺プラグ領域６８を形成するため、アニール時間を短くして、ｎ⁺プラグ領域６８よりも前に形成された拡散領域のプロファイルに悪影響を与えないようにする必要があるからである。例えば、ｎ型ソース領域５７を形成する際には、４０ｋｅＶの加速電圧で、３．０×１０¹⁵／ｃｍ²のドーズ量で砒素のイオン注入を行った後に、８００℃の温度で２５分間のアニールを行う。

それに対して、ｎ⁺プラグ領域６８を形成する際には、リンを７０ｋｅＶの加速電圧で、３．７５×１０¹⁴／ｃｍ²のドーズ量でリンのイオン注入を４回行った後に、８５０℃の温度で１０秒間のアニールを行う。このため、トレンチ５５の底面には、ダメージによる結晶欠陥が発生しやすい。結晶欠陥が存在すると、バリアメタル７１およびタングステンプラグ６９を形成した後に、その結晶欠陥にタングステンプラグ６９が侵入してプラグ欠陥を引き起こし、長期信頼性の低下を招くという問題点がある。

ここで、結晶欠陥によって信頼性が低下するメカニズムについて説明する。図２６および図２７は、それぞれ従来のＴＬＰＭの信頼性試験前および試験後の電界分布を示す図である。ただし、耐圧が２２Ｖ程度以上であり、かつオフ特性ではドレイン−ソース間に２０Ｖの電圧がかかった場合（ソースとゲートはＧＮＤに接地）を想定する。また、信頼性試験は、ドレイン−ソース間に電圧をかけたオフ状態（ソースとゲートはＧＮＤに接地）で印加を行うものとする。

図２６に示すように、初期オフ特性は、２０Ｖの電圧がかかっても空乏層端がプラグ欠陥８２に到達しないので、リークは低い。しかし、信頼性試験を行うと、図２７に示すように、第１の層間絶縁膜６５の、ｎ型拡張ドレイン領域５３との界面の近傍で、かつｎ⁺プラグ領域６８寄りの部分に、ｎ⁺プラグ領域６８からの電子がトラップされて、空乏層が広がりやすくなる。そのため、空乏層端がプラグ欠陥８２に到達してしまい、パンチスルーが起こる。その結果、信頼性試験を実施する前に比べて、リークが増大し、オフ特性が劣化してしまう。

それ以外にも、ドレインコンタクト用のコンタクトホールとソースコンタクト用のコンタクトホールを別々のマスクを用いて形成する（図２１、図２３参照）ため、ドレインコンタクト用のコンタクトホールを開口する際のマスク合わせを見込んだデバイスピッチを考慮しなければならない。すなわち、マスクの位置ずれによるｎ⁺プラグ領域６８とゲートポリシリコン電極６１との間隔ずれの調整を考慮しなければならない。そのため、設計値よりデバイスピッチが増大してしまう。

この発明は、上述した従来技術による問題点を解消するため、高い信頼性を有するＴＬＰＭを構成する半導体装置およびその製造方法を提供することを目的とする。また、この発明は、デバイスピッチの小さいＴＬＰＭを構成する半導体装置およびその製造方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、半導体基板に形成された第１導電型半導体領域と、前記第１導電型半導体領域内に形成されたトレンチと、前記トレンチの第１の側壁に沿って設けられたゲート絶縁膜と、前記ゲート絶縁膜に沿って前記トレンチの内側に設けられたゲート電極と、前記トレンチの第１の側壁に接して前記第１導電型半導体領域の表面領域に設けられた第１導電型ソース領域と、前記トレンチの第１の側壁に沿って前記第１導電型ソース領域と前記トレンチの底面の間に設けられた第２導電型チャネル領域と、前記トレンチの第２の側壁に沿って設けられたフィールドプレート絶縁膜と、前記フィールドプレート絶縁膜に沿って前記トレンチの内側に設けられたフィールドプレートと、前記第１導電型半導体領域の、前記トレンチの第２の側壁の外側の表面領域に設けられた第１導電型ドレイン領域と、前記第１導電型ソース領域に電気的に接続するソース電極と、前記第１導電型ドレイン領域に電気的に接続するドレイン電極と、を備えることを特徴とする。

請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記第１導電型ドレイン領域と前記トレンチの底面の間に前記第１導電型半導体領域よりも高濃度の第１導電型高濃度ドレイン領域をさらに備えることを特徴とする。

請求項３の発明にかかる半導体装置は、請求項１または２に記載の発明において、前記半導体基板は第１導電型半導体でできていることを特徴とする。

請求項４の発明にかかる半導体装置は、請求項１または２に記載の発明において、前記半導体基板は第２導電型半導体でできていることを特徴とする。

また、上述した課題を解決し、目的を達成するため、請求項５の発明にかかる半導体装置の製造方法は、半導体基板に第１導電型半導体領域を形成し、該第１導電型半導体領域内に第２導電型チャネル領域を形成するとともに、前記第２導電型チャネル領域よりも深く、かつ前記第１導電型半導体領域よりも浅いトレンチを形成する工程と、前記トレンチの第１の側壁に沿ってゲート絶縁膜を形成する工程と、前記トレンチの第２の側壁に沿ってフィールドプレート絶縁膜を形成する工程と、前記ゲート絶縁膜に沿って前記トレンチの内側にゲート電極を形成する工程と、前記フィールドプレート絶縁膜に沿って前記トレンチの内側にフィールドプレートを形成する工程と、前記トレンチの第１の側壁に接して前記第１導電型半導体領域の表面領域に第１導電型ソース領域を形成する工程と、前記第１導電型半導体領域の、前記トレンチの第２の側壁の外側の表面領域に第１導電型ドレイン領域を形成する工程と、前記トレンチの内部を埋めるとともに、前記第１導電型ソース領域および前記第１導電型ドレイン領域の表面を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜にソースコンタクト用のコンタクトホールとドレインコンタクト用のコンタクトホールを開口する工程と、前記コンタクトホールを介して前記第１導電型ソース領域に電気的に接続するソース電極と前記第１導電型ドレイン領域に電気的に接続するドレイン電極を形成する工程と、を含むことを特徴とする。

請求項６の発明にかかる半導体装置の製造方法は、請求項５に記載の発明において、前記ゲート絶縁膜と前記フィールドプレート絶縁膜を同時に形成することを特徴とする。

請求項７の発明にかかる半導体装置の製造方法は、請求項５または６に記載の発明において、前記ゲート電極と前記フィールドプレートを同時に形成することを特徴とする。

請求項８の発明にかかる半導体装置の製造方法は、半導体基板に第１導電型半導体領域を形成し、該第１導電型半導体領域内に第２導電型チャネル領域を形成するとともに、前記第２導電型チャネル領域よりも深く、かつ前記第１導電型半導体領域よりも浅いトレンチを形成する工程と、前記トレンチの第１の側壁および第２の側壁に沿ってゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に沿って前記トレンチの内側にゲート電極を形成する工程と、前記ゲート電極の、前記トレンチの第２の側壁に沿う部分を除去する工程と、前記トレンチの第１の側壁に接して前記第１導電型半導体領域の表面領域に第１導電型ソース領域を形成する工程と、前記第１導電型半導体領域の、前記トレンチの第２の側壁の外側の表面領域に第１導電型ドレイン領域を形成する工程と、前記トレンチの内部を埋めるとともに、前記第１導電型ソース領域および前記第１導電型ドレイン領域の表面を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜にソースコンタクト用のコンタクトホールとドレインコンタクト用のコンタクトホールを開口する工程と、前記コンタクトホールを介して前記第１導電型ソース領域に電気的に接続するソース電極と前記第１導電型ドレイン領域に電気的に接続するドレイン電極を形成する工程と、を含むことを特徴とする。

請求項９の発明にかかる半導体装置の製造方法は、請求項５〜８のいずれか一つに記載の発明において、前記第１導電型ソース領域と前記第１導電型ドレイン領域を同一のマスクを用いて形成することを特徴とする。

請求項１０の発明にかかる半導体装置の製造方法は、請求項５〜９のいずれか一つに記載の発明において、前記第１導電型半導体領域、前記第２導電型チャネル領域および前記トレンチを形成した後、前記ゲート絶縁膜を形成する前に、前記第１導電型半導体領域の、前記トレンチの第２の側壁の外側領域に、前記第１導電型ドレイン領域よりも深くなるように第１導電型高濃度ドレイン領域を形成することを特徴とする。

請求項１１の発明にかかる半導体装置の製造方法は、請求項５〜１０のいずれか一つに記載の発明において、前記半導体基板として、第１導電型半導体基板を用いることを特徴とする。

請求項１２の発明にかかる半導体装置の製造方法は、請求項５〜１０のいずれか一つに記載の発明において、前記半導体基板として、第２導電型半導体基板を用いることを特徴とする。

この発明によれば、トレンチ内部の厚い絶縁膜をエッチングしてトレンチの底面にコンタクトを形成する必要がない。また、トレンチ底面に高い加速電圧とドーズ量でイオン注入してプラグ領域を形成する必要がない。従って、トレンチ底面に結晶欠陥が発生するのを防ぐことができる。また、フィールドプレートを設け、フィールドプレートとドレイン電極を同じ電位にすることによって、空乏層端がフィールドプレートの終端近傍でとどまり、ドレイン領域には到達しない。そのため、パンチスルーが起こらないので、高い信頼性を得ることができる。

一方、フィールドプレートを設けない場合には、空乏層がドレイン領域まで延びるので、大幅に耐圧が向上する。また、高濃度ドレイン領域を設けることによって、オン抵抗が低くなる。さらに、ドレイン用のコンタクトホールとソース用のコンタクトホールを別々のマスクを用いて開口する場合よりも、マスク合わせを見込んだデバイスピッチを小さくすることができる。

本発明にかかる半導体装置およびその製造方法によれば、高い信頼性を有するＴＬＰＭを構成する半導体装置が得られるという効果を奏する。また、デバイスピッチの小さいＴＬＰＭを構成する半導体装置が得られるという効果を奏する。

以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。本明細書においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

実施の形態１．
図１は、本発明の実施の形態１にかかるＴＬＰＭの構成を示す断面図である。図１に示すように、ｐ型半導体基板１の表面領域には第１導電型半導体領域としてｎ型ウェル領域２が設けられている。ｎ型ウェル領域２において、特に限定しないが、例えば２本のトレンチ５が基板表面から形成されている。ｎ型ウェル領域２において、ドリフト領域となるｎ型拡張ドレイン領域３が各トレンチ５の底部を囲むように形成されている。

ｎ型ウェル領域２の、２本のトレンチ５に挟まれた基板表面層には、高濃度のｎ型ドレイン領域６が設けられている。ｎ型ウェル領域２の、各トレンチ５を挟んでｎ型ドレイン領域６の反対側、すなわち２本のトレンチ５の外側の基板表面層には、それぞれチャネル領域となるｐ型オフセット領域４がｎ型拡張ドレイン領域３に接して設けられている。

ｐ型オフセット領域４の基板表面層には、高濃度のｎ型ソース領域７がトレンチ５に接して設けられている。ｎ型ソース領域７の外側には、高濃度のｐ型ソース領域８が設けられている。なお、ｎ型ソース領域７とｐ型ソース領域８がトレンチ５の奥行き方向（図面に垂直な方向）に交互に並んで配置されていてもよい。

各トレンチ５において、ｐ型オフセット領域４に接する側、すなわち外側の側壁には、ゲート絶縁膜となるゲート酸化膜１３とゲート電極となるゲートポリシリコン電極１１が設けられている。また、各トレンチ５において、ｎ型ドレイン領域６を挟む側、すなわち内側の側壁には、フィールドプレート絶縁膜となるフィールドプレート酸化膜１４とフィールドプレート１２が設けられている。各トレンチ５の、ゲートポリシリコン電極１１とフィールドプレート１２の間は、第１の層間絶縁膜１５で埋められている。

ｎ型ソース領域７、ｐ型ソース領域８およびｎ型ドレイン領域６のそれぞれの一部を除いて、基板表面は第２の層間絶縁膜１６で覆われている。タングステンプラグ１９はバリアメタル２１で覆われており、第２の層間絶縁膜１６を貫通してドレイン電極９とｎ型ドレイン領域６を電気的に接続している。従って、実施の形態１の半導体装置は、２本のトレンチ５の間の基板表面からドレイン電流を引き出す構成となっている。また、タングステンプラグ２０はバリアメタル２２で覆われており、第２の層間絶縁膜１６を貫通してソース電極１０とｎ型ソース領域７およびｐ型ソース領域８を電気的に接続している。

次に、図１に示すＴＬＰＭの製造プロセスについて図２〜図５を参照しながら説明する。まず、ｐ型半導体基板１の表面領域にｎ型ウェル領域２とｐ型オフセット領域４を形成する。続いて、酸化膜２３をマスクとして２本のトレンチ５を形成する。そして、バッファ酸化膜３０を形成後各トレンチ５の底面に例えばリン（Ｐ₃₁）を垂直または斜めにイオン注入する（図２）。なお、トレンチ５を形成した後にｎ型ウェル領域２とｐ型オフセット領域４を形成してもよい。ここで、ウェル領域２の導電型がｐ型ではなくｎ型であるのは、ウェル領域２がｎ型拡張ドレイン領域３とつながることによって２本のトレンチ５の間の基板表面からドレイン電流を引き出すことができるようにするためである。

次いで、マスク酸化膜２３を除去し、熱拡散を行って拡張ドレイン領域３を形成する。また、トレンチ５の内壁にゲート酸化膜１３とフィールドプレート酸化膜１４を形成し、さらにゲートポリシリコン電極１１とフィールドプレート１２を形成する。その際、ゲート酸化膜１３とフィールドプレート酸化膜１４を同時に形成してもよいし、別々に形成してもよい。また、ゲートポリシリコン電極１１とフィールドプレート１２を同時に形成してもよいし、別々に形成してもよい。そして、基板表面に、ｎ型ドレイン領域６とｎ型ソース領域７を形成するためのレジストマスク２４を形成し、２本のトレンチ５の間と各トレンチ５の外側の領域に同時に例えば砒素（Ａｓ₇₅）をイオン注入する（図３）。

レジストマスク２４を除去した後、基板表面に、ｐ型ソース領域８を形成するためのレジストマスク２５を形成し、例えばホウ素（Ｂ₁₁）をイオン注入する（図４）。なお、ホウ素のイオン注入（図４）を行った後に砒素のイオン注入（図３）を行ってもよい。レジストマスク２５を除去した後、熱拡散を行ってｎ型ドレイン領域６、ｎ型ソース領域７およびｐ型ソース領域８を形成する。さらに、絶縁膜を堆積し、トレンチ５の、ゲートポリシリコン電極１１とフィールドプレート１２の間の部分を第１の層間絶縁膜１５で埋めるとともに、基板表面に第２の層間絶縁膜１６を堆積する。

その後、第２の層間絶縁膜１６の表面を例えばＣＭＰ（化学機械研磨）等により平坦化する。そして、第２の層間絶縁膜１６の上に所望のパターンのレジストマスク２６を形成し、ドレイン用のタングステンプラグ１９とソース用のタングステンプラグ２０を埋めるためのコンタクトホールを開口する（図５）。レジストマスク２６を除去し、バリアメタル２１，２２、タングステンプラグ１９，２０、およびドレイン電極９とソース電極１０となる配線を形成すると、図１に示すＴＬＰＭが完成する。

ところで、実施の形態１では、高抵抗のウェル領域２でドレイン電流の引き出しを行うため、トレンチの底面にドレインコンタクトを設ける場合よりも、オン抵抗が多少高くなる。そこで、本発明者らは、実施の形態１のＴＬＰＭと図１６に示す従来構成のＴＬＰＭとでオン抵抗の比較を行った。その結果を表１に示す。

ただし、オン抵抗値を算出するにあたっては、実施の形態１のｎ型ウェル領域２、ｐ型オフセット領域４、ｎ型ドレイン領域６、ｎ型ソース領域７およびｎ型拡張ドレイン領域３のそれぞれのドーズ量、拡散深さおよび表面濃度を表２に示す通りとした。また、従来構成のｎ型ウェル領域５２、ｐ型オフセット領域５４、ｎ⁺プラグ領域６８、ｎ型ソース領域５７およびｎ型拡張ドレイン領域５３のそれぞれのドーズ量、拡散深さおよび表面濃度を表２に示す通りとした。

ここで、実施の形態１のｎ型ウェル領域２、ｐ型オフセット領域４、ｎ型ドレイン領域６およびｎ型ソース領域７と、従来構成のｎ型ウェル領域５２、ｐ型オフセット領域５４、ｎ⁺プラグ領域６８およびｎ型ソース領域５７の表面濃度は、トレンチ脇の基板表面における濃度である。また、実施の形態１のｎ型拡張ドレイン領域３と従来構成のｎ型拡張ドレイン領域５３の表面濃度は、トレンチ底面における濃度である。また、実施の形態１のｎ型ウェル領域２と従来構成のｎ型ウェル領域５２の実効的な抵抗率を、深さ方向に濃度が薄くなることを考慮して、トレンチ深さが１．２μｍである場合を０．１Ω−ｃｍとし、トレンチ深さが２．０μｍである場合を０．２Ω−ｃｍとした。

さらに、実施の形態１のトレンチ５の幅、ｎ型ドレイン領域６となるトレンチ間の幅（表３のトレンチ残し幅）、ｎ型ソース領域７およびｐ型ソース領域８となるトレンチ５の外側の幅（表３のトレンチ残し幅）、並びにトレンチ５の深さを表３に示す通りとした。また、従来構成のトレンチ５５の幅、ｎ型ソース領域５７およびｐ型ソース領域５８となるトレンチ５５の外側の幅（表３のトレンチ残し幅）、トレンチ底面のタングステンプラグ６９の幅、並びにトレンチ５５の深さを表３に示す通りとした。実施の形態１および従来構成のいずれもデバイスピッチを２．３μｍとした。

表１に示すように、トレンチ深さが１．２μｍである場合には、実施の形態１のオン抵抗ＲｏｎＡは、従来構成のオン抵抗ＲｏｎＡと同程度である。これは、実施の形態１のｎ型拡張ドレイン領域３とｎ型ドレイン領域６との距離が短いので、高抵抗のｎ型ウェル領域２の寄与が１０％と小さいからである。それに対して、トレンチ深さが２．０μｍになると、実施の形態１では、高抵抗のｎ型ウェル領域２の寄与が４４％と大きくなるため、オン抵抗ＲｏｎＡが高くなり、従来構成のオン抵抗ＲｏｎＡと比較して、低オン抵抗化が十分であるとはいえない。従って、実施の形態１で従来構成と同等の低オン抵抗を実現するためには、トレンチ深さを１．２μｍ程度以下にするのがよい。

実施の形態１によれば、トレンチ内部の厚い酸化膜をエッチングしてトレンチの底面にコンタクトを形成する工程と、トレンチ底面に高い加速電圧とドーズ量でイオン注入してプラグ領域を形成する工程が不要となるので、結晶欠陥が発生しない。また、フィールドプレート１２とドレイン電極９とを同じ電位にすることによって、空乏層端がフィールドプレート１２の終端近傍の拡張ドレイン領域３でとどまり、ドレイン領域６には到達しない。そのため、パンチスルーが起こらないので、高い信頼性を得ることができる。また、ドレイン用のコンタクトホールとソース用のコンタクトホールを別々のマスクを用いて開口する場合よりも、マスク合わせを見込んだデバイスピッチを小さくすることができる。

実施の形態２．
図６は、本発明の実施の形態２にかかるＴＬＰＭの構成を示す断面図である。図６に示すように、実施の形態２は、実施の形態１の変形例である。実施の形態２が実施の形態１と異なるのは、各トレンチ５内にフィールドプレート酸化膜１４とフィールドプレート１２が設けられていないことである。実施の形態２のその他の構成は、実施の形態１と同じである。

次に、図６に示すＴＬＰＭの製造プロセスについて図７および図８を参照しながら説明する。まず、実施の形態１と同様にして、ｐ型半導体基板１にｎ型ウェル領域２、ｐ型オフセット領域４および２本のトレンチ５の形成を行い、例えばリン（Ｐ₃₁）のイオン注入を行う（図２）。次いで、実施の形態１と同様にして、熱拡散により拡張ドレイン領域３を形成し、ゲート酸化膜１３、フィールドプレート酸化膜１４、ゲートポリシリコン電極１１およびフィールドプレート１２を形成する。

その後、基板表面に、ゲートポリシリコン電極１１を覆い、かつフィールドプレート１２の上が開口したパターンのレジストマスク２７を形成する（図７）。そして、ゲートポリシリコン電極１１を残してポリシリコンを除去することによって、フィールドプレート１２を消滅させる。次いで、基板表面に、ｎ型ドレイン領域６とｎ型ソース領域７を形成するためのレジストマスク２８を形成し、２本のトレンチ５の間と各トレンチ５の外側の領域に同時に例えば砒素（Ａｓ₇₅）をイオン注入する（図８）。これ以降の工程は、実施の形態１と同様である（図４および図５）。

実施の形態２によれば、フィールドプレート１２がないので、空乏層がドレイン引き出し部、すなわち２本のトレンチ５の間のｎ型ドレイン領域６まで延びるので、実施の形態１とほぼ同じオン抵抗で、大幅な高耐圧化を図ることができる。例えば、各拡散層およびトレンチの寸法や濃度等が表２および表３に示す数値のときの耐圧を算出すると、トレンチ深さが１．２μｍであるときの耐圧は３５Ｖである。また、トレンチ深さが２．０μｍであるときの耐圧は４０Ｖである。オン抵抗は、それぞれ実施の形態１と同じである。このように、実施の形態２では、同じ不純物プロファイルで比較すると、実施の形態１と同じオン抵抗で、実施の形態１よりも大幅に耐圧が向上する。

実施の形態３．
図９は、本発明の実施の形態３にかかるＴＬＰＭの構成を示す断面図である。図９に示すように、実施の形態３は、実施の形態１の変形例である。実施の形態３が実施の形態１と異なるのは、ｎ型ドレイン領域６とｎ型拡張ドレイン領域３の間に、ｎ型ウェル領域２よりも高濃度の第１導電型高濃度ドレイン領域としてｎ型オフセット領域１７が設けられていることである。実施の形態３のその他の構成は、実施の形態１と同じである。

次に、図９に示すＴＬＰＭの製造プロセスについて図１０を参照しながら説明する。まず、ｐ型半導体基板１の表面領域にｎ型ウェル領域２とｐ型オフセット領域４とｎ型オフセット領域１７を形成する。続いて、酸化膜２９をマスクとして２本のトレンチ５を形成する。そして、バッファ酸化膜３０を形成後、各トレンチ５の底面に例えばリン（Ｐ₃₁）を垂直または斜めにイオン注入する（図１０）。なお、トレンチ５を形成した後にｎ型ウェル領域２、ｐ型オフセット領域４およびｎ型オフセット領域１７を形成してもよい。これ以降の工程は、実施の形態１と同様である（図３〜図５）。

実施の形態３によれば、フィールドプレート１２とドレイン電極９が同じ電位になることによって、空乏層端がフィールドプレート１２の終端近傍の拡張ドレイン領域３でとどまり、ｎ型オフセット領域１７に到達しない。そのため、ｎ型オフセット領域１７は耐圧に寄与しないので、実施の形態１と同程度の耐圧を得ることができる。また、ｎ型オフセット領域１７が設けられていることによって、実施の形態１よりもオン抵抗が低くなる。

一例として、表４に、実施の形態３のＴＬＰＭと実施の形態１のＴＬＰＭ（ｎ型オフセット領域１７がない）と図１６に示す従来構成のＴＬＰＭ（ｎ型オフセット領域１７がない）とで、本発明者らがオン抵抗と耐圧の比較を行った結果を示す。各拡散層およびトレンチの寸法や濃度等については、表２および表３に示す数値を用いた。

表４に示すように、トレンチ深さが１．２μｍと２．０μｍのいずれの場合も、ｎ型オフセット領域１７の平均濃度を変えても、実施の形態３のオン抵抗ＲｏｎＡは、実施の形態１のオン抵抗ＲｏｎＡよりも低くなる。耐圧は、実施の形態３でも実施の形態１でも従来の構成でも同じである。つまり、実施の形態３によれば、耐圧の低下を招くことなく、オン抵抗を低くすることができる。なお、実施の形態３では、オン抵抗が従来の構成よりも若干高くなっているが、その増加率は９％程度以下であるので、実用上は全く問題がない。

実施の形態４．
図１１は、本発明の実施の形態４にかかるＴＬＰＭの構成を示す断面図である。図１１に示すように、実施の形態４は、実施の形態２の変形例である。実施の形態４が実施の形態２と異なるのは、ｎ型ドレイン領域６とｎ型拡張ドレイン領域３の間に、ｎ型ウェル領域２よりも高濃度のｎ型オフセット領域１７が設けられていることである。実施の形態４のその他の構成は、実施の形態２と同じである。また、図１１に示すＴＬＰＭを製造するにあたっては、図１０に示す工程を行った後、図７、図８、図４および図５にそれぞれ示す工程を順に行えばよい。

実施の形態５．
図１２および図１３は、本発明の実施の形態５にかかるＴＬＰＭの構成を示す断面図である。図１２および図１３に示すように、実施の形態５は、実施の形態１においてトレンチ５を３本以上、図示例では４本設けたものである。実施の形態５では、ｎ型ソース領域７とｐ型ソース領域８は、トレンチ５の奥行き方向（図面に垂直な方向）に交互に並んで配置されている。ｎ型ソース領域７を横切る断面の構成が図１２に示されており、ｐ型ソース領域８を横切る断面の構成が図１３に示されている。

図１２においてｎ型ドレイン領域６とｎ型ソース領域７、および図１３においてｎ型ドレイン領域６とｐ型ソース領域８は、トレンチ５を挟んで交互に配置されている。そして、実施の形態５では、ｎ型ドレイン領域６、ｎ型ソース領域７およびｐ型ソース領域８のうち、最も外側の領域はｎ型ソース領域７とｐ型ソース領域８になっている。実施の形態５のその他の構成は、実施の形態１と同じである。なお、実施の形態２〜４についても、実施の形態５と同様にトレンチ５を３本以上有する構成としてもよい。

実施の形態６．
図１４および図１５は、本発明の実施の形態６にかかるＴＬＰＭの構成を示す断面図である。図１４および図１５に示すように、実施の形態６は、実施の形態５の変形例である。実施の形態６が実施の形態５と異なるのは、ｎ型ドレイン領域６、ｎ型ソース領域７およびｐ型ソース領域８のうち、最も外側の領域がｎ型ドレイン領域６になっていることである。図１４には、ｎ型ソース領域７を横切る断面の構成が示されており、図１５には、ｐ型ソース領域８を横切る断面の構成が示されている。実施の形態６のその他の構成は、実施の形態５と同じである。なお、実施の形態２〜４についても、実施の形態６と同様にトレンチ５を３本以上有する構成としてもよい。

以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、ｐ型半導体基板１に代えてｎ型の半導体基板を用いてもよい。また、トレンチ５の底部にｎ型拡張ドレイン領域３がない構成としてもよい。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としてもよい。さらに、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。

以上のように、本発明にかかる半導体装置およびその製造方法は、高耐圧で大電流を制御する集積回路に適する低オン抵抗のパワーＭＯＳＦＥＴに有用であり、特に、スイッチング電源用ＩＣ、自動車パワー系駆動用ＩＣ、フラットパネルディスプレー駆動用ＩＣなどに集積されるパワーＭＯＳＦＥＴに適している。

本発明の実施の形態１にかかるＴＬＰＭの構成を示す断面図である。図１に示すＴＬＰＭの製造途中の構成を示す断面図である。図１に示すＴＬＰＭの製造途中の構成を示す断面図である。図１に示すＴＬＰＭの製造途中の構成を示す断面図である。図１に示すＴＬＰＭの製造途中の構成を示す断面図である。本発明の実施の形態２にかかるＴＬＰＭの構成を示す断面図である。図６に示すＴＬＰＭの製造途中の構成を示す断面図である。図６に示すＴＬＰＭの製造途中の構成を示す断面図である。本発明の実施の形態３にかかるＴＬＰＭの構成を示す断面図である。図９に示すＴＬＰＭの製造途中の構成を示す断面図である。本発明の実施の形態４にかかるＴＬＰＭの構成を示す断面図である。本発明の実施の形態５にかかるＴＬＰＭの構成を示す断面図である。本発明の実施の形態５にかかるＴＬＰＭの構成を示す断面図である。本発明の実施の形態６にかかるＴＬＰＭの構成を示す断面図である。本発明の実施の形態６にかかるＴＬＰＭの構成を示す断面図である。従来のＴＬＰＭの構成を示す断面図である。図１６に示すＴＬＰＭの製造途中の構成を示す断面図である。図１６に示すＴＬＰＭの製造途中の構成を示す断面図である。図１６に示すＴＬＰＭの製造途中の構成を示す断面図である。図１６に示すＴＬＰＭの製造途中の構成を示す断面図である。図１６に示すＴＬＰＭの製造途中の構成を示す断面図である。図１６に示すＴＬＰＭの製造途中の構成を示す断面図である。図１６に示すＴＬＰＭの製造途中の構成を示す断面図である。従来のＴＬＰＭを好ましくない工程順で製造した場合の製造途中の構成を示す断面図である。従来のＴＬＰＭを好ましくない工程順で製造した場合の構成を示す断面図である。従来のＴＬＰＭの信頼性試験前の段階における電界分布を示す模式図である。従来のＴＬＰＭの信頼性試験後の段階における電界分布を示す模式図である。

符号の説明

２第１導電型半導体領域（ｎ型ウェル領域）
４第２導電型チャネル領域（ｐ型オフセット領域）
５トレンチ
６第１導電型ドレイン領域（ｎ型ドレイン領域）
７第１導電型ソース領域（ｎ型ソース領域）
９ドレイン電極
１０ソース電極
１１ゲート電極（ゲートポリシリコン電極）
１２フィールドプレート
１３ゲート絶縁膜（ゲート酸化膜）
１４フィールドプレート絶縁膜（フィールドプレート酸化膜）
１７第１導電型高濃度ドレイン領域（ｎ型オフセット領域）

Claims

半導体基板に形成された第１導電型半導体領域と、
前記第１導電型半導体領域内に形成されたトレンチと、
前記トレンチの第１の側壁に沿って設けられたゲート絶縁膜と、
前記ゲート絶縁膜に沿って前記トレンチの内側に設けられたゲート電極と、
前記トレンチの第１の側壁に接して前記第１導電型半導体領域の表面領域に設けられた第１導電型ソース領域と、
前記トレンチの第１の側壁に沿って前記第１導電型ソース領域と前記トレンチの底面の間に設けられた第２導電型チャネル領域と、
前記トレンチの第２の側壁に沿って設けられたフィールドプレート絶縁膜と、
前記フィールドプレート絶縁膜に沿って前記トレンチの内側に設けられたフィールドプレートと、
前記第１導電型半導体領域の、前記トレンチの第２の側壁の外側の表面領域に設けられた第１導電型ドレイン領域と、
前記第１導電型ソース領域に電気的に接続するソース電極と、
前記第１導電型ドレイン領域に電気的に接続するドレイン電極と、
を備えることを特徴とする半導体装置。
前記第１導電型ドレイン領域と前記トレンチの底面の間に前記第１導電型半導体領域よりも高濃度の第１導電型高濃度ドレイン領域をさらに備えることを特徴とする請求項１に記載の半導体装置。
前記半導体基板は第１導電型半導体でできていることを特徴とする請求項１または２に記載の半導体装置。
前記半導体基板は第２導電型半導体でできていることを特徴とする請求項１または２に記載の半導体装置。
半導体基板に第１導電型半導体領域を形成し、該第１導電型半導体領域内に第２導電型チャネル領域を形成するとともに、前記第２導電型チャネル領域よりも深く、かつ前記第１導電型半導体領域よりも浅いトレンチを形成する工程と、
前記トレンチの第１の側壁に沿ってゲート絶縁膜を形成する工程と、
前記トレンチの第２の側壁に沿ってフィールドプレート絶縁膜を形成する工程と、
前記ゲート絶縁膜に沿って前記トレンチの内側にゲート電極を形成する工程と、
前記フィールドプレート絶縁膜に沿って前記トレンチの内側にフィールドプレートを形成する工程と、
前記トレンチの第１の側壁に接して前記第１導電型半導体領域の表面領域に第１導電型ソース領域を形成する工程と、
前記第１導電型半導体領域の、前記トレンチの第２の側壁の外側の表面領域に第１導電型ドレイン領域を形成する工程と、
前記トレンチの内部を埋めるとともに、前記第１導電型ソース領域および前記第１導電型ドレイン領域の表面を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜にソースコンタクト用のコンタクトホールとドレインコンタクト用のコンタクトホールを開口する工程と、
前記コンタクトホールを介して前記第１導電型ソース領域に電気的に接続するソース電極と前記第１導電型ドレイン領域に電気的に接続するドレイン電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
前記ゲート絶縁膜と前記フィールドプレート絶縁膜を同時に形成することを特徴とする請求項５に記載の半導体装置の製造方法。
前記ゲート電極と前記フィールドプレートを同時に形成することを特徴とする請求項５または６に記載の半導体装置の製造方法。
半導体基板に第１導電型半導体領域を形成し、該第１導電型半導体領域内に第２導電型チャネル領域を形成するとともに、前記第２導電型チャネル領域よりも深く、かつ前記第１導電型半導体領域よりも浅いトレンチを形成する工程と、
前記トレンチの第１の側壁および第２の側壁に沿ってゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に沿って前記トレンチの内側にゲート電極を形成する工程と、
前記ゲート電極の、前記トレンチの第２の側壁に沿う部分を除去する工程と、
前記トレンチの第１の側壁に接して前記第１導電型半導体領域の表面領域に第１導電型ソース領域を形成する工程と、
前記第１導電型半導体領域の、前記トレンチの第２の側壁の外側の表面領域に第１導電型ドレイン領域を形成する工程と、
前記トレンチの内部を埋めるとともに、前記第１導電型ソース領域および前記第１導電型ドレイン領域の表面を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜にソースコンタクト用のコンタクトホールとドレインコンタクト用のコンタクトホールを開口する工程と、
前記コンタクトホールを介して前記第１導電型ソース領域に電気的に接続するソース電極と前記第１導電型ドレイン領域に電気的に接続するドレイン電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
前記第１導電型ソース領域と前記第１導電型ドレイン領域を同一のマスクを用いて形成することを特徴とする請求項５〜８のいずれか一つに記載の半導体装置の製造方法。
前記第１導電型半導体領域、前記第２導電型チャネル領域および前記トレンチを形成した後、前記ゲート絶縁膜を形成する前に、前記第１導電型半導体領域の、前記トレンチの第２の側壁の外側領域に、前記第１導電型ドレイン領域よりも深くなるように第１導電型高濃度ドレイン領域を形成することを特徴とする請求項５〜９のいずれか一つに記載の半導体装置の製造方法。
前記半導体基板として、第１導電型半導体基板を用いることを特徴とする請求項５〜１０のいずれか一つに記載の半導体装置の製造方法。
前記半導体基板として、第２導電型半導体基板を用いることを特徴とする請求項５〜１０のいずれか一つに記載の半導体装置の製造方法。