JP2008172006A - 半導体装置 - Google Patents

Abstract

【目的】不活性領域を狭めることで、活性領域を広げて、オン抵抗を低減することができる半導体装置を提供する。
【解決手段】ｎウエル領域２とｐベース領域４のｐｎ接合表面端部にトレンチ２５を形成することにより、トレンチ２５外周部へ空乏層が延びないようにして、不活性領域（耐圧構造部の領域）を狭めるて、チップサイズの小型化を図る。チップサイズを同じにした場合は活性領域を広げられるのでオン抵抗の低減を図ることができる。
【選択図】 図１

Description

この発明は、単方向トレンチ横型パワーＭＯＳＦＥＴ（単方向ＴＬＰＭ）や双方向トレンチ横型パワーＭＯＳＦＥＴ（双方向ＴＬＰＭ）などの半導体装置に関する。

電源用ＩＣやバッテリー保護ＩＣなどパワーＩＣに内蔵されるパワーＭＯＳＦＥＴでは、チップサイズや省消費電力のために、低オン抵抗が必要とされる。
図８は、従来の双方向トレンチ横型パワーＭＯＳＦＥＴの要部平面図であり、図９は図８のＣ部の詳細図で同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ２−Ｘ２線で切断した要部断面図であり、図１０は図８のＸ１−Ｘ１線で切断した要部断面図である。

図８では図９に記載されている第１ソース領域６７、第２ソース領域６８およびｐベースピックアップ領域６９は省略されている。また図９（ａ）では図８に記載されている第１ソース電極配線７４、第２ソース電極配線７５、第１ポリシリコンゲート配線７９、第２ポリシリコンゲート配線８０は省略されており、同図（ｂ）ではトレンチ６３を充填しプラグ７３と第１、第２ゲート電極７１、７２を絶縁する層間絶縁膜は図示されていない。また図１０でも層間絶縁膜は図示されていない。

この従来の双方向トレンチ横型パワーＭＯＳＦＥＴの構成について説明する。この従来の双方向トレンチ横型パワーＭＯＳＦＥＴは、ｐ基板６１の表面層に形成されるｎウエル領域６２と、ｎウエル領域６２の表面から内部に形成される閉ループ状の蛇行しているトレンチ６３と、トレンチ６３の外側でｎウエル領域６２の表面層に形成される第１ｐベース領域６４と、第１ｐベース領域６４と同時にｎウエル領域６２の表面層に形成され、第１トレンチ６３に囲まれる第２ｐベース領域６５とを有する。

また、第１ｐベース領域６４の表面層に選択的に形成され第１トレンチ６３の側壁と接する第１ｎソース領域６７と、第２ｐベース領域６５の表面層に選択的に形成され第１トレンチ６３の側壁と接する第２ｎソース領域６８と、第１ｎソース領域６７と接し第１ｐベース領域６４の表面層に形成されるｐベースピックアップ領域６９と、第２ｎソース領域６８と接し第２ｐベース領域６５の表面層に形成されるｐベースピックアップ領域６９とを有する。

また、第１トレンチ６３の底部に形成されるｎドレイン領域６６と、第１トレンチ６３の側壁にゲート絶縁膜７０を介して第１ｐベース領域６４側に形成される第１ゲート電極７１と、トレンチ６３の側壁にゲート絶縁膜７０を介して第２ｐベース領域６５側に形成される第２ゲート電極７２とを有する。
また、図示しない層間絶縁膜に開けたコンタクトホール７６と、第１ｎソース領域６７およびｐベースピックアップ領域６９とプラグ７３を介して接する第１ソース電極配線７４と、第２ｎソース領域６８およびｐベースピックアップ領域６９とプラグ７３を介して接する第２ソース電極配線７５とを有する。

また、第１ゲート電極７１に接する第１ポリシリコンゲート配線７９と、第２ゲート電極１２に接する第２ポリシリコンゲート配線８０と、第１ポリシリコンゲート配線７９にコンタクトホール８１を通して接する第１ゲート電極配線７７と、第２ポリシリコンゲート配線８０にコンタクトホール８１を介して接する第２ゲート電極配線７８とを有する。
また、第１ソース電極配線７４に接続する第１ソース端子Ｓ１と、第２ソース電極配線７５に接続する第２ソース端子Ｓ２と、第１ゲート金属配線７７に接続する第１ゲート端子Ｇ１と、第２ゲート金属配線７８に接続する第２ゲート端子Ｇ２とを有する。

図１１は、図８で示した双方向トレンチ横型パワーＭＯＳＦＥＴの等価回路図である。第１ＭＯＳＦＥＴ９１と第２ＭＯＳＦＥＴ９２はドレイン領域６６で接続されており、このドレイン領域６６はその他の端子と接続していない。また第１、第２ＭＯＳＦＥＴ９１、９２と第１、第２寄生ｐｎダイオード９３、９４はそれぞれ逆並列に接続する。
図１０は、デバイス領域となっていない周辺領域である。図１０に示すトレンチ６３の左側の第１ｐベース領域６４は、第１ＭＯＳＦＥＴ９１の第１ｐベース領域６４とつながっている。ｐ基板６１をグランド電位とし、第１、第２ゲート電極７１、７２の電位を低下させて図１１の第１ＭＯＳＦＥＴ９１および第２ＭＯＳＦＥＴ９２をともにオフにした状態で、第２ＭＯＳＦＥＴ９２に高電圧を印加した場合、図１０で示すように、ｎウエル領域６２と第１ＭＯＳＦＥＴ９１の第１ｐベース領域６４のｐｎ接合９５と、ｎウエル領域６２とｐ基板６１のｐｎ接合９６が逆バイアスされて、ｎウエル領域６２内と第１ｐベース領域６４内およびｐ基板６１内にそれぞれ空乏層が広がる。このとき、表面層付近では、拡散終端（マスクエッジ）であるため、深さ方向よりも不純物濃度が低くなり、空乏層が広がりやすくなる。

特許文献１において、トレンチ底面にｎ拡張ドレイン領域（ｎドレイン領域）を形成し、分割半導体領域にｐオフセット領域（ｐベース領域）とその表面に第１、第２ｎソース領域を形成することで、第１、第２ｎソース領域の平面距離を短縮してセルの高密度化を図り、トレンチに沿って耐圧を維持させることで高耐圧化を図り、ゲート電極の電圧を第１、第２ｎソース電極１１、１２より高くすることで、トレンチ側壁にチャネルを形成して、双方向へ電流が流れる高耐圧で低オン電圧の双方向ＬＭＯＳＦＥＴとすることが開示されている。

特許文献２において、溝内にゲート電極を埋め込んだ半導体装置において、各溝の終端部同士を新たな溝で接続することで、終端部の特異構造（尖り）をなくして溝の終端部で発生するドレイン−ソース間耐圧の低下を防止することが開示されている。
特許文献３において、半導体装置の主接合部の周囲を取り囲むように複数のトレンチを形成し、各トレンチの底部とトレンチの間にそれぞれｐ^＋層あるいはショットキーコンタクトを設け、トレンチ底部ｐ^＋層２とトレンチ間ｐ^＋層３の間に空乏層が広がるようにトレンチ間ｎ⁻層４を設けてタミーネション部を構成することで、占有面積を減らし高耐圧化を図れることが開示されている。

特許文献４において、半導体チップの外周部に形成される耐圧構造部をガード溝で構成しその溝の内部に露出する単結晶の面方位を全て（１００）にすることで均一なエピタキシャル成長させて欠陥のないガード領域で充填できることが開示されている。
特開２００４−２７４０３９号公報 図１ 特開平１１−９７６８９号公報 図８ 特開平１１−８７６９８号公報 図１ 特開２００４−１２８２９３号公報 図１

図８で示す従来の双方向トレンチ横型パワーＭＯＳＦＥＴにおいて、２０Ｖクラスの素子では、トレンチ６３と第１ｐベース領域６４端の間隔Ｌ１を５μｍ程度、第１ｐベース領域６４端とｎウエル領域６２端の間隔Ｌ２を１０μｍ程度あける必要がある。
つまり、図１０に示すように、従来構造では、耐圧を確保するために、デバイスを形成しているトレンチ６３の外周に、トレンチ６３から第１ｐベース領域６４端までの距離Ｌ１を５μｍ以上になるように第１ｐベース領域６４を形成し、さらに、この第１ｐベース領域６４端からｎウエル領域６２端までの距離Ｌ２を１０μｍ以上になるようにｎウエル領域６２を形成する必要がある。

つまり、Ｘ１−Ｘ１線方向で切断したときに、最外周に位置するトレンチ６３からｎウエル領域６２までの距離Ｌ３を１５μｍ以上とすることで耐圧を確実に確保することができる。
例えば、図８〜図１０で示す従来構造において、第２ｎソース領域６８（第２ソース電極配線７５およびＳ２）に高電位を印加し、第１ｎソース領域６７（第１ソース電極配線７４およびＳ１）とｐ基板６１をグランド電位にした場合、ｐｎ接合９５、９６が逆バイアスとなり、空乏層はｐｎ接合９５を挟んでｎウエル領域６２内と第１ｐベース領域６４内に広がり、ｐｎ接合９６を挟んでｎウエル領域６２内とｐ基板６１内に広がる。ｐｎ接合９６（またはｐｎ接合９５）から広がる空乏層がｐｎ接合９５（またはｐｎ接合９６）に達してパンチスルーするのを回避するために、第１ｐベース領域６４端からｎウエル領域６２端の間隔Ｌ２を１０μｍ以上とする。また、第１ｐベース領域６４全域に空乏層が広がってｐｎ接合９５での電界強度が高くなり過ぎるのを防止するために、トレンチ６３から第１ｐベース領域６４端の間隔Ｌ１を５μｍ以上とする。従って合計の間隔Ｌ１＋Ｌ２＝Ｌ３を１５μｍ以上とする必要がある。

つまり、パンチスルーを防ぐため、デバイス（活性領域）外周部に１５μｍ程度の第１ｐベース領域６４とｎウエル領域６２を形成しなければならない。単方向ＴＬＰＭや双方向ＴＬＰＭは、低オン抵抗デバイスであるが、不活性領域（主電流が流れない領域：耐圧構造部）に耐圧維持のための広い領域を形成すると、チップサイズが大きくなる。一方、チップサイズを同じにした場合、活性領域（主電流が流れる領域）が狭まりオン抵抗が増大する。

この発明の目的は、前記の課題を解決して、不活性領域を狭めることで、活性領域を広げて、オン抵抗を低減することができる半導体装置を提供することにある。

前記の目的を達成するために、第１導電型の第１半導体領域と、該第１半導体領域の表面層に形成された第２導電型の第２半導体領域と、前記第２半導体領域の表面から前記第１半導体領域に達し、前記第２半導体領域を分断するように形成された平面形状が閉ループ状の第１トレンチと、該第１トレンチおよび前記第２半導体領域を囲むように形成された平面形状が閉ループ状の第２トレンチと、を備えた構成とする。

また、前記第１トレンチが蛇行箇所を有し、前記第２半導体領域が、第１トレンチで囲まれた前記第３半導体領域と、前記第１トレンチと前記第２トレンチに挟まれた第４半導体領域に分割され、前記前記蛇行箇所の前記第１トレンチ同士に挟まれた前記第３半導体領域の表面層に前記第１トレンチと接して選択的に形成された第１導電型の第５半導体領域と、前記蛇行箇所の前記第１トレンチ同士に挟まれた前記第４半導体領域の表面層に前記第１トレンチと接して選択的に形成された第１導電型の第６半導体領域と、前記第３半導体領域側の前記第１トレンチの側壁にゲート絶縁膜を介して形成された第１ゲート電極と、前記第４半導体領域側の前記第１トレンチの側壁にゲート絶縁膜を介して形成された第２ゲート電極と、前記第５半導体領域に接して形成された第１電極と、前記第６半導体領域と接して形成された第２電極と、を備えた構成とする。

また、前記第１トレンチが蛇行箇所を有し、前記第２半導体領域が、前記第１トレンチで囲まれた前記第３半導体領域と、前記第１トレンチと前記第２トレンチに挟まれた第４半導体領域に分割され、前記蛇行箇所の前記第１トレンチ同士に挟まれた前記第３半導体領域の表面層に形成された第１導電型の第７半導体領域と、前記蛇行箇所の前記第１トレンチに挟まれた前記第４半導体領域の表面層に前記第１トレンチに接して選択的に形成された第１導電型の第８半導体領域と、前記第４半導体領域側の前記第１トレンチの側壁にゲート絶縁膜を介して形成されたゲート電極と、前記第７半導体領域に接して形成された第３電極と、前記第８半導体領域と接して形成された第４電極と、前記第３半導体領域側の前記第１トレンチの側壁に絶縁膜を介して形成され、前記３主電極と接して形成された導電膜とを備えた構成とする。

また、前記第４半導体領域側の前記第２トレンチの側壁にゲート絶縁膜を介して形成され、前記第１ゲート電極もしくは前記ゲート電極と接続する第３ゲート電極を備えると。
また、前記第１トレンチおよび前記第２トレンチの底部に形成されるとよい。
また、前記第１半導体領域が、第２導電型の半導体基板の表面層に形成されるとよい。
また、前記第１、第２ゲート電極、前記ゲート電極および前記導電膜が、それぞれポリシリコン膜であるとよい。

この発明によれば、ｎウエル領域とｐベース領域のｐｎ接合表面端部にトレンチを形成することにより、従来構造ではこのｐｎ接合から外周部のｎウエル領域に広がっていた空乏層を広がらないようにすることで、トレンチ外周部の不活性領域（耐圧構造部の領域）を狭めることができて、チップサイズの小型化ができる。
チップサイズを同じにした場合は活性領域を広げられるのでオン抵抗の低減を図ることができる。

実施の形態を以下の実施例で説明する。

図１は、この発明の第１実施例の半導体装置の要部平面図であり、図２は図１のＡ部の詳細図で同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ２−Ｘ２線で切断した要部断面図であり、図３は図１のＸ１−Ｘ１線で切断した要部断面図である。この半導体装置は双方向トレンチ横型パワーＭＯＳＦＥＴの例である。
図１では第１ソース領域７、第２ソース領域８およびｐベースピックアップ領域９は省略されている。また図２（ａ）では第１ソース電極配線１４、第２ソース電極配線１５、第１ポリシリコンゲート配線１９、第２ポリシリコンゲート配線２０は省略されており、図２（ｂ）ではトレンチ３を充填しプラグ１３と第１、第２ゲート電極１１、１２を絶縁する層間絶縁膜は図示されていない。また図３でも層間絶縁膜は図示されていない。

この双方向トレンチ横型パワーＭＯＳＦＥＴの構成について説明する。この双方向トレンチ横型パワーＭＯＳＦＥＴは、ｐ基板１の表面層に形成されるｎウエル領域２と、ｎウエル領域２の表面から内部に形成される閉ループ状の蛇行している第１トレンチ３と、第１トレンチ３と同時に形成され第１トレンチ３を囲む閉ループ状の第２トレンチ２５（Ｘ１−Ｘ１線上で第２トレンチ２４と第１トレンチ３との間隔を第１トレンチ３同士の間隔と同じにする）とを有する。

また、第１トレンチ３と第２トレンチ２５に囲まれｎウエル領域２の表面層に形成される第１ｐベース領域４と、第１ｐベース領域４と同時にｎウエル領域２の表面層に形成され、第１トレンチ３に囲まれる第２ｐベース領域５と、第１ｐベース領域４の表面層に形成され第１トレンチ３の側壁と接する第１ｎソース領域７と、第２ｐベース領域５の表面層に形成され第１トレンチ３の側壁と接する第２ｎソース領域８と、第１ｎソース領域７と接し第１ｐベース領域４の表面層に形成されるｐベースピックアップ領域９と、第２ｎソース領域８と接し第２ｐベース領域５の表面層に形成される第２ベースピックアップ領域９と有する。

また、第１トレンチ３の底部に形成されるｎドレイン領域６と、第２トレンチ２５の底部にｎドレイン領域６と同時に形成されるｎ領域２６と、第１トレンチ３の側壁にゲート絶縁膜１０を介して第１ｐベース領域４側に形成されるポリシリコンの第１ゲート電極１１と、第１トレンチ３の側壁にゲート絶縁膜１０を介して第２ｐベース領域５側に形成されるポリシリコンの第２ゲート電極１２とを有する。

また、第２トレンチ２５の側壁にゲート絶縁膜１０と同時に形成された絶縁膜２７を介して第１ｐベース領域４側に形成されるポリシリコン膜２８（ゲート電極１１、１２と同時に形成される）と、ｎウエル領域２側に形成されるポリシリコン膜２９（ゲート電極１１、１２と同時に形成される）とを有する。
また、図示しない層間絶縁膜に開けたコンタクトホール１６と、第１ｎソース領域７およびｐベースピックアップ領域９とタングステンなどで形成したプラグ１３を介して接する第１ソース電極配線１４と、第２ｎソース領域８およびｐベースピックアップ領域９にプラグ１３を介して接する第２ソース電極配線１５とを有する。

また、第１ゲート電極１１およびポリシリコン膜２８に接する第１ポリシリコンゲート配線１９と、第２ゲート電極１２に接する第２ポリシリコンゲート配線と、第１ポリシリコンゲート配線１９にコンタクトホール２１を通して接する第１ゲート電極配線１７と、第２ポリシリコンゲート配線２０にコンタクトホール２１を介して接する第２ゲート電極配線１８と、第１ソース電極配線１４に接続する第１ソース端子Ｓ１と、第２ソース電極配線１５に接続する第２ソース端子Ｓ２と、第１ゲート金属配線１７に接続する第１ゲート端子Ｇ１と、第２ゲート金属配線１８に接続する第２ゲート端子Ｇ２とを有する。尚、ポリシリコン膜２９は他の箇所とは接続せず浮遊電位状態にある。

このように、本実施例の双方向トレンチ横型パワーＭＯＳＦＥＴでは閉ループ状の蛇行した第１トレンチ３は、その側壁に第１、第２ゲート電極１１、１２が形成され、その両側のトレンチ残し部は双方向ＭＯＳＦＥＴの第１、第２ｎソース領域７、８となっている。その最外周に閉ループ状の第２トレンチ２５を形成し、第２トレンチ２５で第１ｐベース領域４とｎウエル領域２を分離している。

本発明の構造では、第２トレンチ２５を形成することで、ｎウエル領域２とｐベース領域４のｐｎ接合が表面ではなくなり、図１０に相当するｎウエル領域６２とｐベース領域６４のｐｎ接合９５からの横方向の空乏層の広がりが図３ではなくなるため、不活性領域を狭めることができる。
具体的には、第１トレンチ３からｎウェル領域２端までの必要な間隔Ｔ３は、トレンチ１ピッチ分Ｔ１の２．５μｍと第２トレンチ２５からｎウェル領域２端の間隔Ｔ２の５μｍの合計で７．５μｍとなり、従来構造で必要とされる間隔Ｌ３の１５μｍと比べて半分となり、チップサイズの小型化ができる。

また、チップサイズを変えない場合には、活性領域を広げられるのでオン抵抗を低減することができる。
尚、図４に示すように、第１、第２ｎソース領域７、８を図２（ａ）のようにｐベースピックアップ領域９を取り囲むように形成しないで、ｐベースピックアップ領域９と交互に形成しても構わない。

図５は、この発明の第１実施例の半導体装置の要部平面図であり、図６は図５のＡ部の詳細図で同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ２−Ｘ２線で切断した要部断面図であり、図７は図１のＸ１−Ｘ１線で切断した要部断面図である。この半導体装置は単方向トレンチ横型パワーＭＯＳＦＥＴの例である。
図５では図６に記載されているソース領域３７、ドレイン領域８およびｐピックアップ領域３９は省略されている。また図６（ａ）では図５で記載されているソース電極配線４４、ドレイン電極配線４５、ポリシリコンゲート配線４９、ポリシリコン配線５０は省略されており、図６（ｂ）ではトレンチ３３を充填しプラグ４３と第１、第２ゲート電極４１、４２を絶縁する層間絶縁膜は図示されていない。また図３でも層間絶縁膜は図示されていない。

この単方向トレンチ横型パワーＭＯＳＦＥＴの構成について説明する。この単方向トレンチ横型パワーＭＯＳＦＥＴは、ｐ基板３１の表面層に形成されるｎウエル領域３２と、ｎウエル領域３２の表面から内部に形成される閉ループ状の蛇行している第１トレンチ３３と、第１トレンチ３３と同時に形成され第１トレンチ３３を囲む閉ループ状の第２トレンチ５５とを有する。

また、第１トレンチ３４と第２トレンチ５５に囲まれｎウエル領域５２の表面層に形成されるｐベース領域３４と、ｎウエル領域３２の表面層に形成され、第１トレンチ３３に囲まれるｎ^＋領域３５と、ｐベース領域３４の表面層に形成され第１トレンチ３３の側壁と接するｎソース領域３７と、ｎ^＋領域３５の表面層に形成され第１トレンチ３３の側壁と接するｎ^＋＋領域３７と、ｎソース領域３７と接しｐベース領域３４の表面層に形成されるｐベースピックアップ領域３９とを有する。

また、第１トレンチ３３の底部に形成されるｎドレイン領域３６と、第２トレンチ５５の底部にｎドレイン領域３６と同時に形成されるｎ領域５６と、第１トレンチ３３の側壁にゲート絶縁膜４０を介してｐベース領域３４側に形成されるゲート電極４１とを有する。
また、第１トレンチ３３の側壁にゲート絶縁膜４０を介してｎ^＋領域３５側にゲート電極４１と同時に形成されるポリシリコン膜４２と、第２トレンチ５５の側壁にゲート絶縁膜４０と同時に形成された絶縁膜５７を介してｐベース領域３４側に形成されるポリシリコン膜５８（ゲート電極４１と同時に形成）と、ｎウエル領域３２側に形成されるポリシリコン膜５９（ゲート電極４１と同時に形成）とを有する。

また、図示しない層間絶縁膜に開けたコンタクトホール４６と、ｎソース領域３７およびｐベースピックアップ領域３９にプラグ４３を介して接するソース電極配線４４と、ゲート電極４１およびポリシリコン膜５８に接するポリシリコンゲート配線４９と、ポリシリコン膜４２に接するポリシリコン配線５０と、ポリシリコンゲート配線４９にコンタクトホール５１を通して接するゲート電極配線４７と、ポリシリコン配線５０にコンタクトホール５１を介して接し、ｎ^＋＋３８とプラグ４３を介して接するドレイン電極配線４５とを有する。

また、ソース電極配線４４に接続するソース端子Ｓと、ドレイン電極配線４５に接続するドレイン端子Ｄと、ゲート金属配線４７に接続するゲート端子Ｇとを有する。尚、ポリシリコン膜５９は他の箇所とは接続せず浮遊電位状態にある。
この場合も第１実施例と同様に、第２トレンチ５５でｐベース領域３４は分離されているため、ｎウエル領域３２とｐベース領域３４で形成されるｐｎ接合が表面ではなくなり、図１０に相当するｎウエル領域６２とｐベース領域６４で形成されるｐｎ接合９５からの横方向の空乏層の広がりがなくなるため、不活性領域を狭めることができる。

尚、第２実施例で前記のドレイン側とソース側を入れ替えても構わない。また、図４に示すように、ｎソース領域３７をｐベースピックアップ領域３９と交互に形成しても構わない。

この発明の第１実施例の半導体装置の要部平面図 図１のＡ部の詳細図で（ａ）は要部平面図、（ｂ）は（ａ）のＸ２−Ｘ２線で切断した要部断面図 図１のＸ１−Ｘ１線で切断した要部断面図 第１、第２ｎソース領域７、８をｐベースピックアップ領域９と交互に形成した要部平面図。 この発明の第１実施例の半導体装置の要部平面図 図５のＢ部の詳細図で（ａ）は要部平面図、（ｂ）は（ａ）のＸ２−Ｘ２線で切断した要部断面図 図１のＸ１−Ｘ１線で切断した要部断面図 従来の双方向トレンチ横型パワーＭＯＳＦＥＴの要部平面図 図８のＣ部の詳細図で（ａ）は要部平面図、（ｂ）は（ａ）のＸ２−Ｘ２線で切断した要部断面図 図８のＸ１−Ｘ１線で切断した要部断面図 図８で示した双方向トレンチ横型パワーＭＯＳＦＥＴの等価回路図

符号の説明

１、３１ ｐ基板
２、３２ ｎウエル領域
３、３３ 第１トレンチ
４ 第１ｐベース領域
５ 第２ｐベース領域
６、３６ ｎドレイン領域
７ 第１ｎソース領域
８ 第２ｎソース領域
９、３９ ｐベースピックアップ領域
１０、４０ ゲート絶縁膜
１１ 第１ゲート電極
１２ 第２ゲート電極
１３、４３ プラグ
１４ 第１ソース電極配線
１５ 第２ソース電極配線
１６、２１、４６、５１コンタクトホール
１７ 第１ゲート金属配線
１８ 第２ゲート金属配線
１９ 第１ポリシリコンゲート配線
２０ 第２ポリシリコンゲート配線
２５、５５ 第２トレンチ
２６、５６ ｎ領域
２７、５７ 絶縁膜
２８、２９、５８、５９ ポリシリコン膜
３４ ｐベース領域
３５ ｎ^＋領域
３７ ｎソース領域
３８ ｎ^＋＋領域
４１ ゲート電極
４２ ポリシリコン
４４ ソース電極配線
４５ ドレイン電極配線
４７ ゲート金属配線
４９ ポリシリコンゲート配線
５０ ポリシリコン配線

Claims (8)

1. 第１導電型の第１半導体領域と、前記第１半導体領域の表面層に形成された平面形状が閉ループ状の第１トレンチと、前記第１トレンチを囲むように形成された平面形状が閉ループ状の第２トレントと、前記第１トレンチと前記第２トレンチとの間の前記第１半導体領域の表面層に形成された前記第１トレンチおよび前記第２トレンチよりも深さが浅い第２導電型の第２半導体領域と、を備えたことを特徴とする半導体装置。
2. 前記第１トレンチにより囲まれた前記第１半導体領域の表面層に形成された前記第１トレンチよりも深さが浅い第２導電型の第３半導体領域と、該第３半導体領域の表面層に前記第１トレンチに接して形成された第１導電型の第４半導体領域と、前記第２半導体領域の表面層に前記第１トレンチに接して形成された第１導電型の第５半導体領域と、前記第１トレンチの前記第４半導体領域側の側壁に絶縁膜を介して形成された第１ゲート電極と、前記第１トレンチの前記第５半導体領域側の側壁に絶縁膜を介して形成された第２ゲート電極と、前記第３半導体領域と前記第４半導体領域とに電気的に接続される第１主電極と、前記第２半導体領域と前記第５半導体領域とに電気的に接続される第２主電極と、を有することを特徴とする請求項１に記載の半導体装置。
3. 前記第１トレンチにより囲まれた前記第１半導体領域の表面層に形成された前記第１トレンチよりも深さが浅い第１導電型の第３半導体領域と、該第３半導体領域の表面層に前記第１トレンチに接して形成された第１導電型の第４半導体領域と、前記第２半導体領域の表面層に前記第１トレンチに接して形成された第１導電型の第５半導体領域と、前記第１トレンチの前記第５半導体領域側の側壁に絶縁膜を介して形成されたゲート電極と、前記第３半導体領域と前記第４半導体領域とに電気的に接続される第１主電極と、前記第２半導体領域と前記第５半導体領域とに電気的に接続される第２主電極と、を有することを特徴とする請求項１に記載の半導体装置。
4. 前記第１トレンチの前記第４半導体領域側の側壁に絶縁膜を介して形成された導電膜を有することを特徴とする請求項３に記載の半導体装置。
5. 前記第２トレンチの前記第２半導体領域側の側壁に絶縁膜を介して形成され、前記第２ゲート電極と電気的に接続される第３ゲート電極を有することを特徴とする請求項２に記載の半導体装置。
6. 前記第２トレンチの前記第２半導体領域側の側壁に絶縁膜を介して形成され、前記ゲート電極と電気的に接続される第３ゲート電極を有することを特徴とする請求項３または４のいずれか一つに記載の半導体装置。
7. 前記第１トレンチおよび第２トレンチの底部に形成され、前記第２半導体領域および前記第３半導体領域に接する第６半導体領域を有することを特徴とする請求項２または５のいずれか一つに記載された半導体装置。
8. 前記第１半導体領域が、第２導電型の半導体基板の表面層に形成されたことを特徴とする請求項１ないし７のいずれか一つに記載の半導体装置。

Images