JP2006294713A - 半導体装置 - Google Patents

Abstract

【課題】ゲート引き出し部分のゲート絶縁膜の長期信頼性を確保できる半導体装置を提供すること。
【解決手段】ｐ基板１の表面層にＭＯＳＦＥＴ部を形成する箇所にｎウェル領域２を形成し、ゲート引き出し部分にはｐウェル領域３を形成し、ＭＯＳＦＥＴ部のｎウェル領域２とゲート引き出し部分のｐウェル領域３の表面からｎウェル領域２およびｐウェル領域３を貫通してｐ基板１に達するトレンチ４を形成し、トレンチ４の側壁と底部にゲート酸化膜５を形成し、トレンチ４の側壁にゲート酸化膜５を介してポリシリコンでゲート電極６を形成し、ゲート電極と接続するゲートポリシリコン配線１５を形成し、トレンチ４の底部にｎソース領域を形成し、ｎウェル領域２の表面層にｎドレイン領域７を形成する。ゲート引き出し部分のゲートポリシリコン配線１５下をｐウェル領域３とすることで、ドレイン電極１３に印加される電圧で、ｐウェル領域３に空乏層を広げ、ゲート引き出し部分のゲート酸化膜５に加わる電界強度を抑制し、ゲート絶縁膜の長期信頼性を確保する。
【選択図】 図１

Description

この発明は、トレンチ横型パワーＭＯＳＦＥＴなどの半導体装置に関する。

トレンチ横型パワーＭＯＳＦＥＴ（以下、ＴＬＰＭと称す）は駆動・保護回路などと一緒にパワーＩＣに搭載されるパワー素子である。非特許文献１に紹介されている６０Ｖ耐圧クラスのｎチャネル型ＴＬＰＭについて説明する。
図１２から図１４は、ｎチャネル型ＴＬＰＭの構成図であり、図１２は要部平面図、図１３は図１２のＡ−Ａ線で切断した要部断面図、図１４は図１２のＢ−Ｂ線で切断した要部断面図である。図１３はＭＯＳＦＥＴ部の断面図であり、図１４はゲート引き出し部分の断面図である。
図１２から図１４において、ｐ基板５１の表面層にｎウェル領域５２を形成し、ｎウェル領域５２の表面からｎウェル領域５２を貫通するように、浅い第１のトレンチ５４ａを形成し、第１のトレンチ５４ａの側壁と底部にｎドリフト領域７０を形成する。表面および第１のトレンチ５４ａの側壁および底面に層間絶縁膜である厚い酸化膜５５ｂを形成する。

第１のトレンチ５４ａの底部の厚い酸化膜５５ｂを除去して、ｐ基板５１に第２のトレンチ５４ｂをｎドリフト領域７０を貫通して形成し、第２のトレンチ５４ｂの底部のｐ基板５１にゲートしきい値調整用にｐボディ領域５９を形成し（形成しない場合もある）、第２のトレンチ５４ｂ側壁と底部にゲート酸化膜５４ａを形成する。これ以降、このゲート酸化膜５４ａと厚い酸化膜５５ｂを合わせたものを単に酸化膜５５と称す。第１のトレイチ５４ａの側壁の酸化膜５５と第２のトレンチ５４ｂの側壁のゲート酸化膜５５ａを介してゲート電極５６を形成する。第２のトレンチ５４ｂの底部のゲート酸化膜５５ａを除去し、第２のトレンチ５４ｂの底部にｎソース領域５８を形成し、ｎウェル領域５２の表面層にｎドレイン領域５７を形成する。
第１、第２のトレンチ５４ａ、５４ｂ内部を層間絶縁膜６０で充填し、またトレンチが形成されない表面をこの層間絶縁膜６０で被覆する。第１、第２のトレンチ５４ａ、５４ｂ内部を充填した層間絶縁膜６０を開口してｎソース領域５８を露出させ、このソースコンタクトホール６２を形成し、このソースコンタクトホール６２を介してプラグを含むソース電極６４を形成する。ｎドレイン領域５７上の層間絶縁膜６０にドレインコンタクトホール６２を形成し、このドレインコンタクトホール６１を介してドレイン電極６３を形成する。

ドレイン電極６３はドレイン配線６６と接続し、ソース電極６４はソース配線６７と接続し、ゲート電極５６はゲートボリシリコン配線６５と接続し、ゲートポリシリコン配線６５はゲートコンタクトホール６８を介してゲート金属配線６９と接続する。
このｎチャネルＴＬＰＭのｎウェル領域５２は、図１３のＭＯＳＦＥＴ部ばかりでなく図１４のゲート引き出し部分にも形成されている。そのため、ドレイン電極６３に印加された電圧は、図１４のゲート引き出し部分のｎウェル領域５２に伝達される。
６０Ｖの定格電圧のｎチャネルＴＬＰＭにおいて、ゲート電極５６を０Ｖ、ソース電極６４を０Ｖとし、ドレイン電極６３に６０Ｖの電圧を印加するすると、図１３のＭＯＳＦＥＴ部の第１のトレンチ５４ａの肩部分の酸化膜５５に印加される電圧は６０Ｖとなる。 また、このドレイン電極６３の電圧は、図１３のドレインコンタクトホール６１を介してｎドレイン領域５７−ｎドレイン領域５７を経由して図１３のｎウェル領域５２に伝達され、さらに図１４のゲート引き出し部分のｎウェル領域５２へ伝達されて、ゲート引き出し部分のｎウェル領域５２には５０Ｖ程度の電圧が印加される。そのため、ゲート引き出し部分のｎウェル領域５２とゲート電極５６の間の電位差は５０Ｖとなり、この電位差はゲート引き出し部分の第１のトレンチ５４ａの肩部分の酸化膜５５に印加される。

第１のトレンチ５４ａの肩部分の酸化膜５５は、ゲート酸化膜５５ａと厚い酸化膜５５ｂも形成され、ゲート酸化膜５５ａの膜厚を１００ｎｍとし、厚い酸化膜５５ｂの膜厚を５００ｎｍとすると、酸化膜５５の膜厚は６００ｎｍ程度と厚くなる。
ＭＯＳＦＥＴ部の第１のトレンチ５４ａの肩部分の酸化膜５５に加わる電界強度は６０Ｖ／６００ｎｍ＝１ＭＶ／ｃｍ程度で、絶縁破壊を起こす電界強度の１０ＭＶ／ｃｍと比べて小さく絶縁破壊を起こすことはない。また、第２のトレンチ５４ｂ内のゲート酸化膜５５ａに加わる電圧は、ｎドリフト領域７０とゲート電極５６の電位差となる。ゲート酸化膜５５ａと接するｎドリフト領域７０の電圧は２０Ｖ程度であり、そのため、ゲート酸化間５５ａの電界強度は２０Ｖ／１００ｎｍ＝２ＭＶ／ｃｍとなり、絶縁破壊を起こす電界強度の１０ＭＶ／ｃｍと比べて小さく絶縁破壊を起こすことはない。

ゲート引き出し部分の第１のトレンチ５４ａの肩部分の酸化膜５５は、図１４のＧ部で示すように、第１のトレンチ５４ａに形成されたゲート電極５６とｎウェル領域５２上に形成されたゲート電極５６で取り囲まれているため、加わる電界強度は、ＭＯＳＦＥＴ部のように取り囲まれていない場合と比べて１．５倍程度高くなる。そのため、ゲート引き出し部分の第１のトレンチ５４ａの肩部分の酸化膜５５に加わる電界強度は（５０Ｖ／６００ｎｍ）×１．５＝１．２５ＭＶ／ｃｍ程度となる。しかし、この電界強度は、絶縁破壊を起こす電界強度の１０ＭＶ／ｃｍと比べて小さく、ゲート引き出し部分の第１のトレンチ５４ａの肩部分の酸化膜５５が絶縁破壊を起こすことはない。
また、ＭＯＳＦＥＴ部およびゲート引き出し部の第１のトレンチ５５ａの肩部分の酸化膜５５に加わる電界強度は３ＭＶ／ｃｍ以下なのでゲート酸化膜５５ａと酸化膜５５の長期信頼性も確保できる。

図１５から図１７は、双方向ｎチャネルＴＬＰＭの構成図であり、図１５は要部平面図、図１６は図１５のＡ−Ａ線で切断した要部断面図、図１７は図１５のＢ−Ｂ線で切断した要部断面図である。これは特許文献１に記載されている双方向ｎチャネルＴＬＰＭである。図１６はＭＯＳＦＥＴ部の断面図であり、図１７はゲート引き出し部分の断面図である。
図１５から図１７において、双方向ｎチャネルＴＬＰＭは、ｐ基板３０１の表面層にｎウェル領域３０２を形成し、ｎウェル領域３０２の表面層からｎウェル領域３０２内にトレンチ３０３を形成し、ｎウェル領域３０２の表面層にｐオフセット領域３０５を形成し、トレンチ３０３の側壁にゲート酸化膜３０６を形成し、トレンチの側壁のゲート酸化膜３０６を介してトレンチを埋めるように第１、第２ゲート電極３０７ａ、３０７ｂを形成し、トレンチ３０３の底部のｎ拡張ドレイン領域３０４を形成し、ｐオフセット領域３０５の表面層に第１、第２ｎソース領域３０９、３１０を形成し、第１、第２ソース領域３０９、３１０上に第１、第２ソース電極３１１、３１２を形成し、第１、第２ソース電極３１１、３１２に第１、第２ソース配線３１３、３１４をそれぞれ接続し、第１、第２ゲート電極３０７ａ、３０７ｂに第１、第２ゲート配線３１９、３２０を接続する。

尚、図中の３０３ａはトレンチ外周、３０７は第１、第２ゲート電極を形成するポリシリコン、３０８ａは層間絶縁膜、３１５、３１６はｐコンタクト領域、３１７はコンタクトホール、３３３、３３４は寄生ダイオード、３４１は第１、第２ソース配線３１３、３１４と接続する島、３４２は第１、第２ゲート配線と接続する島である。
この双方向ｎチャネルＴＬＰＭの図１７に示すゲート引き出し部分のゲート配線３２０下は、ｐオフセット領域３０５となっている。この構造では、第１ソース電極３１１を０Ｖ、第１、第２ゲート電極３０７ａ、３０７ｂを０Ｖとして、第２ソース電極３１２に３０Ｖの電圧を印加したとき、図１６で示すＭＯＳＦＥＴ部と図１７で示すゲート引き出し部分では、ｐオフセット領域３０５に空乏層が伸びて電圧を分担するため、ゲート酸化膜３０６には５Ｖ程度の電圧より印加されなくなり、ゲート酸化膜３０６に加わる電界強度が５Ｖ／１７ｎｍ＝３ＭＶ／ｃｍ程度となり、ゲート酸化膜３０６の長期信頼性は確保される。

一方、第２ゲート電極３０７ｂに正電圧を印加すると、ゲート引き出し部分では、ｐオフセット領域３０５に空乏層が広がり、ゲート電極３０７ｂとポリシリコン配線３１８で囲まれるＪ部においても電界強度が緩和されて、ゲート酸化膜３０６に印加される電圧は軽減される。
前記とは別に、ストライプ状のトレンチゲート構造で、ストライプ状のゲート電極の先端を細く丸め、さらにその箇所のゲート酸化膜を厚くすることで、ゲート絶縁耐圧を向上できることが開示されている（特許文献２）。
ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，Ｖｏｌ４９，Ｎｏ８，ｐｐ１４６２−ｐｐ１４６８（２００２） 第２図 特開２００４−２７４０３９号公報 図２１から図２４図 特開２００３−２８２８７０号公報 図２１から図２３および図２７

近年、携帯機器の電源電圧が３０Ｖ以下と低耐圧化し、また、用いられる半導体装置の低価格化が求められている。
前記の図１２から図１４の従来のｎチャネルＴＬＰＭは、トレンチ（第１のトレンチ５４ａと第２のトレンチ５４ｂ）を２回形成する必要があり、またゲート電極５６の形成前に厚い酸化膜５５ｂとゲート酸化膜５５ａの形成が必要であり、製造コストが高くなる。そのため、１回のトレンチエッチングで、しかも厚い酸化膜５５ｂを削除してゲート酸化膜５５ａのみとして製造コストの低減を図る動きがある。
図１９から図２１は、１回のトレンチで形成した低コストのｎチャネルＴＬＰＭの構成図であり、図１９は要部平面図、図２０は、図１９のＡ−Ａ線で切断した要部断面図、図２１は図１９のＢ−Ｂ線で切断した要部断面図である。これは図１２から図１４に相当する図である。

図１９から図２１において、ｐ基板１の表面層にｎウェル領域２を形成し、ｎウェル領域２の表面からｎウェル領域２を貫通してｐ基板１に達するトレンチ４を形成し、トレンチ４の底部にゲートしきい値調整用にｐボディ領域９を形成し（形成しない場合もある）、トレンチ４の側壁と底部にゲート酸化膜５を形成し、トレンチ４の側壁にゲート酸化膜５を介してゲート電極６を形成する。トレンチ４の底部のゲート酸化膜５を除去し、トレンチ４の底部にｎソース領域８を形成し、ｎウェル領域２の表面層にｎドレイン領域７を形成する。このｎドレイン領域７は図２１に示すゲート引き出し部分には形成しない。トレンチ４内部を層間絶縁膜１０で充填し、この層間絶縁膜１０で表面を被覆し、トレンチ４内部を充填した層間絶縁膜１０にソースコンタクトホール１２を形成してｎソース領域８を露出させ、ソースコンタクトホール１２を介してｎソース領域８とプラグを含むソース電極１４を接続する。ｎドレイン領域７上のゲート酸化膜５にドレインコンタクトホール１１を形成し、ドレインコンタクトホール１１を介してｎドレイン領域７とドレイン電極１３を接続する。ソース電極１４にソース配線１７を接続し、ドレイン電極１３にドレイン配線１６を接続し、ゲート電極６にゲートポリシリコン配線１５を接続し、ゲートポリシリコン配線１５とゲートコンタクトホール１８を介してゲート金属配線１９と接続する。

定格電圧３０Ｖ、ゲート駆動電圧５ＶのｎチャネルＬＴＰＭの場合、前記のゲート酸化膜の膜厚が１７ｎｍ程度である
この構造において、ドレイン電極に３０Ｖ、ゲート電極に０Ｖが印加される場合について説明する。
ＭＯＳＦＥＴ部の場合、ドレイン電極に３０Ｖの電圧を印加したとき、ｎウェル領域２の不純物濃度を低くすることで、空乏層がｎウェル領域２に広がり、ゲート電極６とｎウェル領域２に挟まれた平坦部分のゲート酸化膜５に印加される電圧を５Ｖ程度に低減できる。また、図２０のトレンチ肩部分（Ｌ部）のゲート酸化膜５はゲート電極６で取り囲まれていない（ゲート電極６はトレンチ４内に形成され、表面には形成されていない）ため、この箇所での電界集中は起こらない。そのため、図２０のトレンチ肩部分（Ｌ部）のゲート酸化膜５に印加される電圧も５Ｖ程度であり、ゲート酸化膜５に加わる電界強度は５Ｖ／１７ｎｍ＝３ＭＶ／ｃｍ程度にできるので、ゲート酸化膜５の長期信頼性を確保できる。

しかし、図２１のゲート引き出し部分のトレンチ肩部分のＭ部ではゲート酸化膜は、トレンチ側壁に形成されるゲート電極６とトレンチが形成されないｎウェル領域２上に形成されるゲートポリシリコン配線１５とに取り囲まれるため、ＭＯＳＦＥＴ部のトレンチ肩部分のゲート酸化膜６に加えられる電界強度に比べて、ゲート引き出し部分のトレンチ肩部分のゲート酸化膜６に加えられる電界強度は１．５倍程度大きくなり、４．５ＭＶ／ｃｍ程度となる。この電界強度は酸化膜の絶縁破壊強度の１０ＭＶ／ｃｍよりは小さいが、長期信頼性が確保できる３ＭＶ／ｃｍの電界強度よりは大きい。
つまり、図１９から図２１のｎチャネルＭＯＳＦＥＴにおいては、ＭＯＳＦＥＴ部のトレンチ肩部分のゲート酸化膜５は長期信頼性を確保できるが、ゲート引き出し部分のトレンチ肩部分のゲート酸化膜５の長期信頼性を確保することはできない。

図１５から図１７の双方向ｎチャネルＴＬＰＭにおいて、図１５のＣ−Ｃ線で切断した断面図である図１８のＫ部のゲート引き出し部分のトレンチ肩部分に、第２ｎソース領域３１０が形成される。これは、第２ゲート電極３０７ｂをマスクとして第２ｎソース領域のイオン注入が行われるときに同時にゲート引き出し部分のトレンチ肩部分にもイオン注入が行われ、その後の熱処理によってポリシリコン配線３１８の側端部下にも横方向拡散でｎ領域（第２ｎソース領域３１０）が形成される。
第２ソース電極３１２に３０Ｖを印加し、ゲート電極を０Ｖとした場合、ＭＯＳＦＥＴ部のｐオフセット領域３０５に空乏層が広がり、ｐオフセット領域３０５の不純物濃度を低くすることで、トレンチ肩部分のゲート酸化膜３０６に加わる電界強度は３ＭＶ／ｃｍ程度とすることができて、ゲート酸化膜３０６の長期信頼性を確保することができる。

しかし、図１８に示すゲート引き出し部分のトレンチ肩部分のゲート酸化膜（Ｋ部）は、第２ｎソース領域３１０での空乏層の広がりが殆どなく、ゲート酸化膜３０６とポリシリコン配線３１８に囲まれているので、Ｋ部でのゲート酸化膜３０６に加わる電界強度は前記と同様に４．５ＭＶ／ｃｍ程度となり、ゲート酸化膜３０６の長期信頼性を確保することができない。勿論、第１ｎソース電極３１１に３０Ｖの電圧を印加した場合も同様のことが起こる。
この発明の目的は、前記の課題を解決して、ゲート引き出し部分のゲート絶縁膜の長期信頼性を確保できる半導体装置を提供することにある。

前記の目的を達成するために、第１導電型の半導体基板（例えば、ｐ基板）と、該半導体基板の表面層に併設して形成される第２導電型の第１領域（例えば、ｎウェル領域）および第１導電型の第２領域（例えば、ｐウェル領域）と、前記第１領域および前記第２領域を共に貫通して前記半導体基板に達するトレンチと、該トレンチの側壁に形成された絶縁膜（例えば、ゲート酸化膜）と、前記トレンチの側壁に前記絶縁膜を介して形成されるゲート電極と、前記第トレンチの底部に形成される第２導電型の第３領域（例えば、ｎドレイン領域）と、前記第１領域の表面層に形成される第２導電型の第４領域（例えば、ｎソース領域）と、前記ゲート電極と接続し前記第２領域上に前記絶縁膜を介して形成されるゲート引き出し配線（例えば、ゲートポリシリコン配線）と、前記第４領域と電気的に接続する第１主電極（例えば、ソース電極）と、前記第３領域と電気的に接続する第２主電極（例えば、ドレイン電極）とを有する構成とする。

また、前記第２領域の不純物濃度が１×１０¹⁶ｃｍ^-3以上で、１×１０¹⁸ｃｍ^-3 以下であるとよい。
また、第１導電型の半導体層（例えば、ｐウェル領域）と、該半導体層の表面層に選択的に形成される第２導電型の第１領域（例えば、ｎウェル領域）と、前記半導体層と前記第１領域に形成され、該第１領域を貫通して前記半導体層に達する深さのトレンチと、該トレンチの側壁と前記第１領域上および前記半導体層上に形成される絶縁膜と、前記トレンチの側壁に前記絶縁膜を介して形成されるゲート電極と、前記第トレンチの底部に形成される第２導電型の第３領域（例えば、ｎドレイン領域）と、前記第１領域の表面層に形成される第２導電型の第４領域（例えば、ｎソース領域）と、前記ゲート電極と接続し前記第１領域が形成されない前記半導体層上に前記絶縁膜を介して形成されるゲート引き出し配線と、前記第４領域と電気的に接続する第１主電極（例えば、ソース電極）と、前記第３領域と電気的に接続する第２主電極（例えば、ドレイン電極）とを有する構成とする。

また、前記半導体層の不純物濃度が１×１０¹⁶ｃｍ^-3以上で、１×１０¹⁸ｃｍ^-3 以下であるとよい。
また、前記第３領域を包むように前記半導体基板に第１導電型の第５領域（例えば、ｐボディ領域）を形成するとよい。
また、前記ゲート電極と前記ゲート引き出し配線がポリシリコンで形成されるとよい。 また、第１導電型の半導体基板（例えば、ｐ基板）と、該半導体基板の表面層に形成される第２導電型の第６領域（例えば、ｎウェル領域）と、該第６領域の表面層に選択的に形成される第１導電型の第７領域（例えば、ｐオフセット領域）と、該第７領域の表面層に選択的に形成される第２導電型の第８領域（例えば、ｎソース領域）と、該第８領域の表面から、前記第６領域に達し、前記第７領域および前記第８領域を第１、第２の島に分割する第１のトレンチと、前記第８領域の表面から前記第６領域に達し前記第１、第２の島からそれぞれ第３、第４の島を分割する第２のトレンチと、前記第１のトレンチの底部の前記第６領域に形成される第２導電型の第９領域（例えば、ｎ拡張ドレイン領域）と、前記第１、第２のトレンチの側壁と前記第６領域上および第８領域上に形成される絶縁膜（例えば、ゲート酸化膜）と、前記第１、第２トレンチの側壁に形成され前記絶縁膜を介して前記第１、第３の島に形成される第１ゲート電極と、前記第１、第２のトレンチの側壁に形成され前記絶縁膜を介して前記第２、第４の島に形成される第２ゲート電極と、前記第１ゲート電極と接続し、前記第３の島の前記第７領域上と前記第８領域上に前記絶縁膜を介して形成される第１ゲート引き出し配線（例えば、第１ゲート配線と接続するポリシリコン配線）と、前記第２ゲート電極と接続し前記第４の島の前記第７領域上と前記第８領域上に前記絶縁膜を介して形成される第２ゲート引き出し配線（例えば、第２ゲート配線と接続するポリシリコン配線）と、前記第１の島の表面層に形成される前記第８領域と接続する第１主電極と、前記第２の島の表面層に形成される前記第８領域と接続する第２主電極とを有する半導体装置であって
前記第１ゲート引き出し配線下の前記第２のトレンチに隣接する前記第３の島の表面および前記第２ゲート引き出し配線下の前記第２のトレンチに隣接する前記第４の島の表面にそれぞれ前記第７領域が露出する構成とする。

また、第１導電型の半導体基板（例えば、ｐ基板）と、該半導体基板の表面層に形成される第２導電型の第６領域（例えば、ｎウェル領域）と、該第６領域の表面層に選択的に形成される第１導電型の第７領域（例えば、ｐオフセット領域）と、該７領域の表面層に選択的に形成される第２導電型の第８領域（例えば、ｎソース領域）と、該第８領域の表面から、前記第６領域に達し、前記第７領域および前記第８領域を第１、第２、第３および第４の島に分割するトレンチと、該トレンチの底部の前記第６領域に形成される第１導電型の第９領域（例えば、ｎ拡張ドレイン領域）と、前記トレンチの側壁と底部に形成されるゲート絶縁膜（例えば、ゲート酸化膜）と、前記トレンチの側壁に形成され前記ゲート絶縁膜を介して前記第１の島に形成される第１ゲート電極と、前記トレンチの側壁に形成され前記ゲート絶縁膜を介して前記第２の島に形成される第２ゲート電極と、前記第１ゲート電極と接続し、前記第３の島の前記第７領域上と前記第８領域上に形成される第１ゲート引き出し配線（例えば、第１ゲート配線と接続するポリシリコン配線）と、前記第２ゲート電極と接続し前記第４の島の前記第７領域上と前記第８領域上に形成される第２ゲート引き出し配線（例えば、第２ゲート配線と接続するポリシリコン配線）と、前記第１の島の表面層に形成される前記第８領域と接続する第１主電極（例えば、第１ソース電極）と、前記第２の島の表面層に形成される前記第８領域と接続する第２主電極（例えば、第２ソース配線）とを有する半導体装置であって、
前記第１ゲート引き出し配線の側端部下の前記第３の島の表面および前記第２ゲート引き出し配線の側端部下の前記第４の島の表面で、少なくとも前記トレンチ側の前記第３の島の表面および前記第４の島の表面にそれぞれ前記第７領域が露出するとよい。

また、前記第３の島および前記第４の島の表面に露出する前記第７領域の前記トレンチの側壁に形成される前記絶縁膜と接する側の前記第３の島の端部からの表面距離および前記第４の島の端部からの表面距離をそれぞれ前記第７領域の拡散深さ以上とするとよい。 また、前記第８領域と接して前記第７領域の表面層に第１導電型の第１０領域を形成し、前記第１の島に形成される前記第１０領域が前記第１主電極と接し、前記第２の島に形成される前記第１０領域が前記第２主電極と接するとよい。
また、前記第７領域の不純物濃度が１×１０¹⁶ｃｍ^-3以上で、１×１０¹⁸ｃｍ^-3 以下であるとよい。
また、前記トレンチの底部が前記第７領域内に存在するとよい。
また、前記第１ゲート電極、前記第２ゲート電極、前記第１ゲート引き出し配線および第２ゲート引き出し配線がそれぞれポリシリコンで形成されるとよい。

この発明によれば、１７ｎｍ程度の薄いゲート絶縁膜を有するｎチャネルＴＬＰＭのゲート引き出し部分において、ゲート配線下にゲート絶縁膜を介してｐ半導体領域（ｐ領域、ｐウェル領域、ｐ基板）を配置することによって、ドレイン電極に印加される電圧で、ｐ半導体領域に空乏層を広げ、ゲート酸化膜に加わる電界強度を３ＭＶ／ｃｍ程度に抑制して、ゲート絶縁膜の長期信頼性を確保することができる。
また、双方向ｎチャネルＬＴＰＭのゲート引き出し部分において、トレンチ肩部分にｎ領域が形成されないｐ半導体領域（ｐオフセット領域、ｐウェル領域、ｐ基板）を配置することによって、ドレイン電極に印加される電圧で、ｐ半導体領域に空乏層を広げ、ゲート酸化膜に加わる電界強度を３ＭＶ／ｃｍ程度に抑制して、ゲート絶縁膜の長期信頼性を確保することができる。

発明の実施の最良の形態を以下の実施例で説明する。

図１から図３は、この発明の第１実施例の半導体装置の構成図であり、図１は要部平面図、図２は図１のＡ−Ａ線で切断した要部断面図、図３は図１のＢ−Ｂ線で切断した要部断面図である。これはｎチャネルＴＬＰＭである。図２はＭＯＳＦＥＴ部の断面図であり、図３はゲート引き出し部分の断面図である。図１９から図２１と同一部位には同一の符号を付した。ここではゲート絶縁膜を例えば酸化膜で形成した場合について説明したが、窒化膜やその他の絶縁膜（酸化膜と窒化膜を混合した膜など）の場合もある。
図１から図３において、ｐ基板１の表面層にＭＯＳＦＥＴ部を形成する箇所にｎウェル領域２を形成し、ゲート引き出し部分にはｐウェル領域３を形成し、ＭＯＳＦＥＴ部のｎウェル領域２とゲート引き出し部分のｐウェル領域３の表面からｎウェル領域２およびｐウェル領域３を貫通してｐ基板１に達するトレンチ４を形成し、トレンチ４の底部にゲートしきい値調整用にｐボディ領域９を形成し（形成しない場合もある）、トレンチ４の側壁と底部にゲート酸化膜５を形成し、トレンチ４の側壁にゲート酸化膜５を介してポリシリコンでゲート電極６を形成する。トレンチ４の底部のゲート酸化膜５を除去し、トレンチ４の底部にｎソース領域８を形成し、ｎウェル領域２の表面層にｎドレイン領域７を形成する。このｎドレイン領域７はゲート引き出し部分には形成しない。

トレンチ４内部を層間絶縁膜１０で充填し、この層間絶縁膜１０をトレンチ４が形成されない表面にも形成し、トレンチ４を充填する層間絶縁膜１０にソースコンタクトホール１２を形成してｎソース領域８を露出し、このソースコンタクトホール１２を介してｎソース領域８とプラグを含むソース電極１４と接続する。ｎドレイン領域７上のゲート酸化膜５にドレインコンタクトホール１１を形成し、このドレインコンタクトホール１１を介してドレイン領域７とドレイン電極１３を接続し、ソース電極１４とソース配線１７を接続し、ドレイン電極１３とドレイン配線１６を接続し、ゲート電極６とゲートポリシリコン配線１５を接続し、ゲートコンタクトホール１８を介してゲートポリシリコン配線１５とゲート金属配線１９を接続する。
定格電圧３０Ｖ、ゲート駆動電圧５ＶのｎチャネルＴＬＰＭの場合、前記のゲート酸化膜の膜厚が１７ｎｍ程度である。

この構造において、ドレイン電極１３に３０Ｖ、ゲート電極６に０Ｖが印加される場合について説明する。
図２で示すＭＯＳＦＥＴ部の場合、ドレイン電極１３に３０Ｖの電圧を印加したとき、空乏層がｎウェル領域２に伸びて、ゲート電極６とｎウェル領域２に挟まれた平坦部分のゲート酸化膜５に印加される電圧を低減できる。ｎウェル領域２の不純物濃度を低くすることで、ＭＯＳＦＥＴ部のトレンチ肩部分（Ｄ部）のゲート酸化膜５に印加される電圧を５Ｖ程度にできる。そのため、ゲート酸化膜５に加わる電界強度を５Ｖ／１７ｎｍ＝３ＭＶ／ｃｍ程度にできて、ゲート酸化膜５の長期信頼性を確保することができる。
また、図３で示すゲート引き出し部分（Ｅ部）にはｎウェル領域２が形成されずｐウェル領域３が形成されている。そのため、ドレイン電極１３に印加される３０Ｖの電圧はｎウェル領域２とｐウェル領域３のｐｎ接合から延びる空乏層で分担するため、ゲート引き出し部分のｐウェル領域３には電圧が伝達されず、また、ｐ基板１は通常０Ｖに固定されているのでｐウェル領域３も０Ｖに固定されている。そのため、ゲート引き出し部分のトレンチ肩部分であるＥ部のゲート酸化膜５には電圧が印加されず、ゲート絶縁膜５の長期信頼性は確保される。

また、ゲート電極６に５Ｖのゲート駆動電圧が印加されたとき、ＭＯＳＦＥＴ部のゲート酸化膜５には５Ｖ／１７ｎｍ＝３ＭＶ／ｃｍ程度の電界強度が加わるが、これは前記したように長期信頼性を確保できる電界強度であり、ゲート酸化膜５の長期信頼性は確保される。
また、ゲート電極６に５Ｖのゲート駆動電圧が印加されたとき、ゲート引き出し部分では、ｐウェル領域３側に空乏層が伸び電圧を分担するので、ゲート酸化膜５に加わる電界を３ＭＶ／ｃｍ以下にできる。また、ｐウェル領域３の不純物濃度を所定の低い値にすることで、ｐウェル領域３へ空乏層の伸びが大きくなり電圧を分担する割合が大きくなるので、トレンチ肩部分のゲート酸化膜５に加わる電界強度を３ＭＶ／ｃｍ程度以下にできて、ゲート酸化膜５の長期信頼性を確保することができる。このｐウェル領域３の不純物濃度は１０¹⁶ｃｍ^-3〜１０¹⁸ｃｍ^-3程度にするとよい。不純物濃度が１０¹⁸ｃｍ^-3より高いと、空乏層の伸びが小さくなりゲート酸化膜５に加わる電界強度が３ＭＶ／ｃｍより高くなり、ゲート酸化膜５の長期信頼性は確保できない。また、不純物濃度が１０¹⁶ｃｍ^-3より低いと、ドレイン電極１３に３０Ｖの電圧を印加したときに、この電圧がゲート引き出し部分のｐウェル領域３まで伝達され、ゲート引き出し部分のトレンチ４の肩部分（Ｅ部）のゲート酸化膜５の電界強度が３ＭＶ／ｃｍを超えるため、ゲート酸化膜５の長期信頼性を確保することができなくなる。

尚、前記の構成の他に、図示しないが、ｐ基板１の表面層に拡散深さの深いｐウェル領域（図２、図３の符号３に相当する）を形成し、ＭＯＳＦＥＴ部を形成する箇所のｐウェル領域の表面層にｎウェル領域（図１〜図３の符号２に相当する）を形成し、このｎウェル領域の表面層にｎドレイン領域７を形成しても構わない。この場合、平面図は図１と同じである。
また、図示しないが、ｐ基板１の表面層にｎウェル領域（図１〜図３の符号２に相当する）を形成し、このｎウェル領域の表面層にｎドレイン領域７とゲート引き出し部分のｎウェル領域の表面層にｐウェル領域（図３の符号３に相当する）を形成しても構わない。 また、ＭＯＳＦＥＴ部を形成する箇所のｐ基板１の表面層に図１、図２と同様にｎウェル領域３を形成し、ゲート引き出し部分をｐ基板１（図１、図３の符号３に相当する）としても構わない。

つまり、本発明の構成としてはゲート引き出し部分のトレンチ４肩部分のゲート酸化膜５下をｐ領域とすることである。

図４から図６は、この発明の第２実施例の半導体装置の構成図であり、図４は要部平面図、図５は図４のＡ−Ａ線で切断した要部断面図、図６は図４のＢ−Ｂ線で切断した要部断面図である。これは双方向ｎチャネルＴＬＰＭである。図５はＭＯＳＦＥＴ部の断面図であり、図６はゲート引き出し部分の断面図である。図１５から図１７と同一部位には同一の符号を付した。ここで、ＭＯＳＦＥＴ部とは第１、第２ソース電極３０７ａ、３０７ｂと接続する第１、第２ｎソース領域３０９、３１０が形成される箇所であり、ゲート引き出し部分とはポリシリコン配線３１８とこのポリシリコン配線３１８の台座となる半導体領域（図７のＦ部のｐオフセット領域３０５）のことをいう。
図４から図６において、双方向ｎチャネルＴＬＰＭは、ｐ基板３０１の表面層にｎウェル領域３０２を形成し、ｎウェル領域３０２の表面層からｎウェル領域３０２内にトレンチ３０３を形成し、島３４１および島３４２を形成する。この島３４１は、第１ソース配線３１３に接続する島（第１の島）と第２ソース配線３１４に接続する島（第２の島）で構成され、また島３４２は第１ゲート配線３１９と接続する島（第３の島）と第２ゲート配線３２０に接続する島（第４の島）で構成される。また、図４では島３４１は第１の島の３個と第２の島の３個で合計６個あり、島３４２は第３の島の１個と第４の島の１個で合計２個ある。

ｎウェル領域３０２の表面層にｐオフセット領域３０５（拡散深さは、例えば、１μｍ程度）を形成し、トレンチ３０５の側壁にゲート酸化膜３０６を形成し、トレンチ３０３の側壁のゲート酸化膜３０６を介して第１、第２ゲート電極３０７ａ、３０７ｂを形成し、トレンチ３０３の底部のｎ拡張ドレイン３０４を形成し、ｐオフセット領域３０５の表面層に第１、第２ｎソース領域３０９、３１０を形成し、第１、第２ソース領域３０９、３１０上に第１、第２ソース電極３１１、３１２を形成し、第１、第２ソース電極３１１、３１２に第１、第２ソース配線３１３、３１４をそれぞれ接続し、第１、第２ゲート電極３０７ａ、３０７ｂに第１、第２ゲート配線３１９、３２０を接続する。
図７は図４のＣ−Ｃ線で切断した要部断面図である。以下の説明は第２ｎソース領域３１０が形成されている箇所について説明しているが、第１ｎソース領域３０９が形成されている箇所についても同様のことが言える。

図７のゲート引き出し部分のトレンチ肩部分であるＦ部（ポリシリコン配線３１８とゲート電極３０７ｂが接続する箇所でポリシリコン配線３１８の側壁部近傍のポリシリコン配線３１８側）に第２ｎソース領域３１０が形成されないようにするために、ゲート引き出し部分のトレンチ側を図示しないレジストマスクで被覆し、このレジストマスクとポリシリコン配線３１８をマスクとして第２ｎソース領域３１０を形成するときのイオン注入が行われるため、トレンチ３０３の側壁近傍であるＦ部にｎ型不純物が導入されずにｐオフセット領域３０５が表面に露出する。前記の図示しないレジストマスクの被覆範囲を、例えば、トレンチ３０３の側壁からｐオフセット領域３０５の拡散深さＴより大きい横方向距離とすることで、この箇所に第２ｎソース領域３１０が形成されなくなり、電界強度の緩和のためには好ましい。この第２ｎソース領域３１０が形成されない箇所はｐオフセット領域３０５が表面に露出している箇所となる。つまり、ポリシリコン配線３１８で被覆されたｐオフセット領域３０５のトレンチ側壁のゲート酸化膜３０６面からの表面距離Ｒをｐオフセット領域３０５の拡散深さＴ（例えば、１μｍ）以上とするとよい。

第１ソース電極３１１に３０Ｖを印加し、第１ゲート電極３０７ａを第１ソース電極３１１と接続して３０Ｖとし、第２ｎソース電極３１２を０Ｖ、第２ゲート電極３０７ｂを第２ｎソース電極３１２と接続して０Ｖとして、ＭＯＳＦＥＴ部２をオフ状態としたとき、第１ｎソース領域３０９下のｐオフセット領域３０５とｎウェル領域３０２に空乏層が広がり電圧を維持するので、第２ｎソース領域３１０下のｐオフセット領域３０５とｎウェル領域３０２には電圧が印加されない。そのため、図５で示すＭＯＳＦＥＴ部および図６のゲート引き出し部分のゲート酸化膜３０６には電圧が印加されないので問題にならない。
また、図７で示すゲート引き出し部分の側端部（図のＦ部）には第２ｎソース領域３１０が形成されず、ｐオフセット領域３０５となっているため、このｐオフセット領域３０５に空乏層が広がり電圧を分担し、ゲート電極３０７ｂとポリシリコン配線３１８に囲まれるＦ部のゲート酸化膜に加わる電界強度は３ＭＶ／ｃｍ以下になり、ゲート酸化膜３０６の長期信頼性は確保される。

また、第２ゲート電極３０７ｂに５Ｖの駆動電圧を印加してｎチャネルを形成しＭＯＳＦＥＴ部を第１ソース電極３１１から第２ソース電圧３１２の方向に電流が流れるオン状態とする場合、図７で示すゲート引き出し部分のＦ部ではｐオフセット領域３０５に空乏層が広がり５Ｖの電圧の一部を分担するため、Ｆ部のゲート酸化膜に加わる電界強度は３ＭＶ／ｃｍ以下になり、ゲート酸化膜３０６の長期信頼性は確保される。
尚、第１ｎソース電極３１１に３０Ｖの電圧を印加した場合や、第２ゲート電極に５Ｖの駆動電圧を印加した場合も前記と同様にゲート酸化膜３０６の長期信頼性は確保される。
また、図７のトレンチ３０３の左側に張り出しているポリシリコン配線３１８の張り出し長さが短い場合は、第２ｎソース領域３１０がトレンチ側壁のゲート酸化膜３０６と接しても、電界強度が高くならないので、ゲート酸化膜３０６の長期信頼性が確保される場合もある。

しかし、この場合でも図７で示すように、トレンチ側壁のゲート酸化膜３０６と第２ｎソース領域３１０が接しないほうが好ましい。

図８から図１１は、この発明の第３実施例の半導体装置の構成図であり、図８は要部平面図、図９は図８のＡ−Ａ線で切断した要部断面図、図１０は図８のＢ−Ｂ線で切断した要部断面図、図１１は図８のＣ−Ｃ線で切断した要部断面図である。
第２実施例との違いは、ＭＯＳＦＥＴ部の第２ｎソース領域３１０にポリシリコン配線３１８が乗り上げていない場合で、ＭＯＳＦＥＴ部をレジストマスクで被覆してｐオフセット領域３０５を表面に露出させることを行っていない点である。この場合も第２実施例と同様に、ゲート引き出し部分のトレンチ肩部分において、ポリシリコン配線３１８で被覆されたｐオフセット領域３０５のトレンチ側壁のゲート酸化膜３０６面からの表面距離Ｒをｐオフセット領域３０５の拡散深さＴ以上とするとよい。
図１１のトレンチ３０３の左側がポリシリコン配線３１８で被覆されないので、この箇所がポリシリコン配線３１８と第２ゲート電極３０７ｂで囲まれない。そのため、第２ｎソース領域３１０がトレンチ側壁のゲート酸化膜３０６と接していても電界強度が高くならないので、ゲート酸化膜３０６の長期信頼性が確保される。しかしこの場合でも、図１１の点線Ｐで示すように、トレンチ側壁のゲート酸化膜３０６と第２ｎソース領域３１０が接しない方が好ましい。

この発明の第１実施例の半導体装置の要部平面図 図１のＡ−Ａ線で切断した要部断面図 図１のＢ−Ｂ線で切断した要部断面図 この発明の第２実施例の半導体装置の要部平面図 図４のＡ−Ａ線で切断した要部断面図 図４のＢ−Ｂ線で切断した要部断面図 図４のＣ−Ｃ線で切断した要部断面図 この発明の第３実施例の半導体装置の要部平面図 図８のＡ−Ａ線で切断した要部断面図 図８のＢ−Ｂ線で切断した要部断面図 図８のＣ−Ｃ線で切断した要部断面図 従来のｎチャネル型ＴＬＰＭの要部平面図 図１２のＡ−Ａ線で切断した要部断面図 図１２のＢ−Ｂ線で切断した要部断面図 従来の双方向ｎチャネルＴＬＰＭの要部平面図 図１５のＡ−Ａ線で切断した要部断面図 図１５のＢ−Ｂ線で切断した要部断面図 図１５のＣ−Ｃ線で切断した要部断面図 １回のトレンチで形成した低コストのｎチャネルＴＬＰＭの要部平面図 図１９のＡ−Ａ線で切断した要部断面図 図１９のＢ−Ｂ線で切断した要部断面図

符号の説明

１ ｐ基板
２、３０２ ｎウェル領域
３ ｐウェル領域
４、３０３ トレンチ
５、３０６ ゲート酸化膜
６ ゲート電極
７ ｎドレイン領域
８ ｎソース領域
９ ｐボディ領域
１０、３０８、３０８ａ 層間絶縁膜
１１ ドレインコンタクトホール
１２ ソースコンタクトホール
１３ ドレイン電極
１４ ソース電極
１５ ゲートポリシリコン配線
１６ ドレイン配線
１７ ソース配線
１８ ゲートコンタクトホール
１９ ゲート金属配線
３０４ ｎ拡張ドレイン領域
３０５ ｐオフセット領域
３０７ａ 第１ゲート電極
３０７ｂ 第２ゲート電極
３０９ 第１ｎソース領域
３１０ 第２ｎソース領域
３１１ 第１ソース電極
３１２ 第２ソース電極
３１３ 第１ソース配線
３１４ 第２ソース配線
３１５、３１６ ｐコンタクト領域
３１８ ポリシリコン配線
３１９ 第１ゲート配線
３２０ 第２ソース配線
３４１ 島（第１の島と第２の島）
３４２ 島（第３の島と第４の島）

Claims (12)

1. 第１導電型の半導体基板と、該半導体基板の表面層に併設して形成される第２導電型の第１領域および第１導電型の第２領域と、前記第１領域および前記第２領域を共に貫通して前記半導体基板に達するトレンチと、該トレンチの側壁に形成された絶縁膜と、前記トレンチの側壁に前記絶縁膜を介して形成されるゲート電極と、前記第トレンチの底部に形成される第２導電型の第３領域と、前記第１領域の表面層に形成される第２導電型の第４領域と、前記ゲート電極と接続し前記第２領域上に前記絶縁膜を介して形成されるゲート引き出し配線と、前記第４領域と電気的に接続する第１主電極と、前記第３領域と電気的に接続する第２主電極とを有することを特徴とする半導体装置。
2. 前記第２領域の不純物濃度が１×１０¹⁶ｃｍ^-3以上で、１×１０¹⁸ｃｍ^-3 以下であることを特徴とする請求項１に記載の半導体装置。
3. 第１導電型の半導体層と、該半導体層の表面層に選択的に形成される第２導電型の第１領域と、前記半導体層と前記第１領域に形成され、該第１領域を貫通して前記半導体層に達する深さのトレンチと、該トレンチの側壁と前記第１領域上および前記半導体層上に形成される絶縁膜と、前記トレンチの側壁に前記絶縁膜を介して形成されるゲート電極と、前記第トレンチの底部に形成される第２導電型の第３領域と、前記第１領域の表面層に形成される第２導電型の第４領域と、前記ゲート電極と接続し前記第１領域が形成されない前記半導体層上に前記絶縁膜を介して形成されるゲート引き出し配線と、前記第４領域と電気的に接続する第１主電極と、前記第３領域と電気的に接続する第２主電極とを有することを特徴とする半導体装置。
4. 前記半導体層の不純物濃度が１×１０¹⁶ｃｍ^-3以上で、１×１０¹⁸ｃｍ^-3 以下であることを特徴とする請求項３に記載の半導体装置。
5. 前記第３領域を包むように前記半導体基板に第１導電型の第５領域を形成することを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
6. 前記ゲート電極と前記ゲート引き出し配線がポリシリコンで形成されることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
7. 第１導電型の半導体基板と、該半導体基板の表面層に形成される第２導電型の第６領域と、該第６領域の表面層に選択的に形成される第１導電型の第７領域と、該第７領域の表面層に選択的に形成される第２導電型の第８領域と、該第８領域の表面から、前記第６領域に達し、前記第７領域および前記第８領域を第１、第２の島に分割する第１のトレンチと、前記第８領域の表面から前記第６領域に達し前記第１、第２の島からそれぞれ第３、第４の島を分割する第２のトレンチと、前記第１のトレンチの底部の前記第６領域に形成される第２導電型の第９領域と、前記第１、第２のトレンチの側壁と前記第６領域上および第８領域上に形成される絶縁膜と、前記第１、第２トレンチの側壁に形成され前記絶縁膜を介して前記第１、第３の島に形成される第１ゲート電極と、前記第１、第２のトレンチの側壁に形成され前記絶縁膜を介して前記第２、第４の島に形成される第２ゲート電極と、前記第１ゲート電極と接続し、前記第３の島の前記第７領域上と前記第８領域上に前記絶縁膜を介して形成される第１ゲート引き出し配線と、前記第２ゲート電極と接続し前記第４の島の前記第７領域上と前記第８領域上に前記絶縁膜を介して形成される第２ゲート引き出し配線と、前記第１の島の表面層に形成される前記第８領域と接続する第１主電極と、前記第２の島の表面層に形成される前記第８領域と接続する第２主電極とを有する半導体装置であって
   前記第１ゲート引き出し配線下の前記第２のトレンチに隣接する前記第３の島の表面および前記第２ゲート引き出し配線下の前記第２のトレンチに隣接する前記第４の島の表面にそれぞれ前記第７領域が露出することを特徴とする半導体装置。
8. 前記第３の島および前記第４の島の表面に露出する前記第７領域の前記トレンチの側壁に形成される前記絶縁膜と接する側の前記第３の島の端部からの表面距離および前記第４の島の端部からの表面距離をそれぞれ前記第７領域の拡散深さ以上とすることを特徴とする請求項７に記載の半導体装置。
9. 前記第８領域と接して前記第７領域の表面層に第１導電型の第１０領域を形成し、前記第１の島に形成される前記第１０領域が前記第１主電極と接し、前記第２の島に形成される前記第１０領域が前記第２主電極と接することを特徴とする請求項７または８に記載する半導体装置。
10. 前記第７領域の不純物濃度が１×１０¹⁶ｃｍ^-3以上で、１×１０¹⁸ｃｍ^-3 以下であることを特徴とする請求項７または８に記載の半導体装置。
11. 前記トレンチの底部が前記第７領域内に存在することを特徴とする請求項７〜１０のいずれか一項に記載の半導体装置。
12. 前記第１ゲート電極、前記第２ゲート電極、前記第１ゲート引き出し配線および第２ゲート引き出し配線がそれぞれポリシリコンで形成されることを特徴とする請求項７〜１１のいずれか一項に記載の半導体装置。

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