JP2002280549A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 従来の耐圧８０Ｖ用の横型トレンチパワーＭ
ＯＳＦＥＴよりも簡素なプロセス工程で製造可能であ
り、かつ従来の８０Ｖよりも低い耐圧用の横型パワーＭ
ＯＳＦＥＴよりもデバイスピッチが小さくて単位面積当
たりのオン抵抗が小さいこと。 【解決手段】 ｐ-基板５０にドリフト領域となるｎ-拡
散領域６０を形成した後に、基板５０およびｎ-拡散領
域６０の一部を選択的に除去してトレンチ５１を形成す
る。トレンチ５１の内側にたとえば厚さが０．０５μｍ
の均一な厚さのゲート酸化膜５９を形成し、さらにその
内側にゲートポリシリコン５２を形成する。トレンチ５
１の底部にｐ-ベース領域６２とソース領域となるｎ+拡
散領域６１を形成し、ｎ-拡散領域６０にドレイン領域
となるｎ+拡散領域５８を形成する。
ＯＳＦＥＴよりも簡素なプロセス工程で製造可能であ
り、かつ従来の８０Ｖよりも低い耐圧用の横型パワーＭ
ＯＳＦＥＴよりもデバイスピッチが小さくて単位面積当
たりのオン抵抗が小さいこと。 【解決手段】 ｐ-基板５０にドリフト領域となるｎ-拡
散領域６０を形成した後に、基板５０およびｎ-拡散領
域６０の一部を選択的に除去してトレンチ５１を形成す
る。トレンチ５１の内側にたとえば厚さが０．０５μｍ
の均一な厚さのゲート酸化膜５９を形成し、さらにその
内側にゲートポリシリコン５２を形成する。トレンチ５
１の底部にｐ-ベース領域６２とソース領域となるｎ+拡
散領域６１を形成し、ｎ-拡散領域６０にドレイン領域
となるｎ+拡散領域５８を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特にスイッチング電源用ＩＣ、自
動車パワー系駆動用ＩＣ、フラットパネルディスプレー
駆動用ＩＣなど、高耐圧で大電流を制御するＩＣに用い
られる低オン抵抗のパワーＭＩＳＦＥＴ（絶縁ゲート型
電界効果トランジスタ）およびその製造方法に関する。
その製造方法に関し、特にスイッチング電源用ＩＣ、自
動車パワー系駆動用ＩＣ、フラットパネルディスプレー
駆動用ＩＣなど、高耐圧で大電流を制御するＩＣに用い
られる低オン抵抗のパワーＭＩＳＦＥＴ（絶縁ゲート型
電界効果トランジスタ）およびその製造方法に関する。
【０００２】
【従来の技術】近時、携帯機器の急速な普及や通信技術
の高度化などに伴い、パワーＭＯＳＦＥＴを内蔵したパ
ワーＩＣの重要性が高まっている。横型パワーＭＯＳＦ
ＥＴを制御回路に集積したパワーＩＣでは、従来のパワ
ーＭＯＳＦＥＴ単体と制御駆動回路とを組み合わせてな
る構成に対し、小型化、低消費電力化、高信頼性化およ
び低コスト化などが期待される。そのため、ＣＭＯＳプ
ロセスをベースにした高性能横型パワーＭＯＳＦＥＴの
開発が活発におこなわれている。
の高度化などに伴い、パワーＭＯＳＦＥＴを内蔵したパ
ワーＩＣの重要性が高まっている。横型パワーＭＯＳＦ
ＥＴを制御回路に集積したパワーＩＣでは、従来のパワ
ーＭＯＳＦＥＴ単体と制御駆動回路とを組み合わせてな
る構成に対し、小型化、低消費電力化、高信頼性化およ
び低コスト化などが期待される。そのため、ＣＭＯＳプ
ロセスをベースにした高性能横型パワーＭＯＳＦＥＴの
開発が活発におこなわれている。
【０００３】図２２は、従来の耐圧３０Ｖ用の横型パワ
ーＭＯＳＦＥＴの構成を示す縦断面図である。この横型
パワーＭＯＳＦＥＴ１０１は、ｐ-基板１０上にｐ-ウェ
ル１１、ゲート酸化膜１２、ゲート電極１３、ソース電
極１４およびドレイン電極１５が形成され、かつｐ-ウ
ェル１１の表面に沿って横方向にｐ+拡散領域１６、ｎ +
拡散領域１７、ｎ-ドリフト領域１８およびｎ+拡散領域
１９が形成された構成となっている。
ーＭＯＳＦＥＴの構成を示す縦断面図である。この横型
パワーＭＯＳＦＥＴ１０１は、ｐ-基板１０上にｐ-ウェ
ル１１、ゲート酸化膜１２、ゲート電極１３、ソース電
極１４およびドレイン電極１５が形成され、かつｐ-ウ
ェル１１の表面に沿って横方向にｐ+拡散領域１６、ｎ +
拡散領域１７、ｎ-ドリフト領域１８およびｎ+拡散領域
１９が形成された構成となっている。
【０００４】このような横型パワーＭＯＳＦＥＴでは、
耐圧を維持するための拡張ドレインが基板表面に形成さ
れるとともに、チャネルも基板表面に沿って形成される
ので、パンチスルー耐圧の制限から素子の微細化には限
界がある。また、ドリフト領域１８とチャネルが基板表
面に水平に形成されるため、素子の集積度を高めること
ができない。したがって、単位面積当たりのチャネル幅
を増加できず、単位面積当たりのオン抵抗の低減に限界
がある。
耐圧を維持するための拡張ドレインが基板表面に形成さ
れるとともに、チャネルも基板表面に沿って形成される
ので、パンチスルー耐圧の制限から素子の微細化には限
界がある。また、ドリフト領域１８とチャネルが基板表
面に水平に形成されるため、素子の集積度を高めること
ができない。したがって、単位面積当たりのチャネル幅
を増加できず、単位面積当たりのオン抵抗の低減に限界
がある。
【０００５】従来より、横型パワーＭＯＳＦＥＴについ
ては、多数の報告がなされている。たとえば、Ｖ．Ｐａ
ｒｔｈａｓａｒａｔｈｙらによる“Ａ ０．３５μｍ
ＣＭＯＳ ｂａｓｅｄ ｓｍａｒｔ ｐｏｗｅｒ ｔｅ
ｃｈｎｏｌｏｇｙ ｆｏｒ７Ｖ−５０Ｖ ａｐｐｌｉｃ
ａｔｉｏｎｓ”（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆＩＳＰ
ＳＤ ２０００）には、耐圧が４４Ｖで単位面積当たり
のオン抵抗が３０ｍΩ−ｍｍ2の横型パワーＭＯＳＦＥ
Ｔについて記載されている。このＭＯＳＦＥＴについ
て、０．３５μｍルールの場合に推定されるデバイスピ
ッチ（ソース中央からドレイン中央までの距離）はおお
よそ３．６μｍであるが、要求される耐圧が高くなると
ドリフト領域の寸法が大きくなるため、デバイスピッチ
はさらに大きくなる。
ては、多数の報告がなされている。たとえば、Ｖ．Ｐａ
ｒｔｈａｓａｒａｔｈｙらによる“Ａ ０．３５μｍ
ＣＭＯＳ ｂａｓｅｄ ｓｍａｒｔ ｐｏｗｅｒ ｔｅ
ｃｈｎｏｌｏｇｙ ｆｏｒ７Ｖ−５０Ｖ ａｐｐｌｉｃ
ａｔｉｏｎｓ”（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆＩＳＰ
ＳＤ ２０００）には、耐圧が４４Ｖで単位面積当たり
のオン抵抗が３０ｍΩ−ｍｍ2の横型パワーＭＯＳＦＥ
Ｔについて記載されている。このＭＯＳＦＥＴについ
て、０．３５μｍルールの場合に推定されるデバイスピ
ッチ（ソース中央からドレイン中央までの距離）はおお
よそ３．６μｍであるが、要求される耐圧が高くなると
ドリフト領域の寸法が大きくなるため、デバイスピッチ
はさらに大きくなる。
【０００６】ところで、デバイスピッチを縮小して集積
度を高めるための技術として、図２３に示すようなトレ
ンチ構造のＭＯＳＦＥＴ（以下、トレンチＭＯＳＦＥＴ
とする）が知られている（たとえば米国特許第５１２２
８４８号）。このＭＯＳＦＥＴ１０２は、ｐ-基板２０
に形成されたトレンチ２１の内周面に沿ってゲート酸化
膜２２が形成され、その内側にゲート電極２３が形成さ
れ、さらにトレンチ２１の底およびトレンチ２１の外周
にそれぞれソース領域となるｎ+拡散領域２７およびド
レイン領域となるｎ+拡散領域２９が形成された構成と
なっている。
度を高めるための技術として、図２３に示すようなトレ
ンチ構造のＭＯＳＦＥＴ（以下、トレンチＭＯＳＦＥＴ
とする）が知られている（たとえば米国特許第５１２２
８４８号）。このＭＯＳＦＥＴ１０２は、ｐ-基板２０
に形成されたトレンチ２１の内周面に沿ってゲート酸化
膜２２が形成され、その内側にゲート電極２３が形成さ
れ、さらにトレンチ２１の底およびトレンチ２１の外周
にそれぞれソース領域となるｎ+拡散領域２７およびド
レイン領域となるｎ+拡散領域２９が形成された構成と
なっている。
【０００７】図２３において、符号２４はソース電極で
あり、符号２５はドレイン電極であり、符号２６は酸化
膜である。上述したトレンチＭＯＳＦＥＴでは、基板表
面に形成されたｎ+拡散領域２９（ドレイン領域）とゲ
ート電極２３の上端部とがゲート酸化膜２２を介して重
なっている。そのため、１０Ｖ程度の耐圧しか期待する
ことができず、それよりも高耐圧化を図ることは困難で
ある。また、Ｐ基板をチャネルにしているため、パンチ
スルーしやすく、Ｐ基板が高抵抗なため基板定流が大き
く、２次ブレイクダウンしやすい。
あり、符号２５はドレイン電極であり、符号２６は酸化
膜である。上述したトレンチＭＯＳＦＥＴでは、基板表
面に形成されたｎ+拡散領域２９（ドレイン領域）とゲ
ート電極２３の上端部とがゲート酸化膜２２を介して重
なっている。そのため、１０Ｖ程度の耐圧しか期待する
ことができず、それよりも高耐圧化を図ることは困難で
ある。また、Ｐ基板をチャネルにしているため、パンチ
スルーしやすく、Ｐ基板が高抵抗なため基板定流が大き
く、２次ブレイクダウンしやすい。
【０００８】本発明者らは、上述したトレンチ構造を適
用した横型パワーＭＯＳＦＥＴ（以下、横型トレンチパ
ワーＭＯＳＦＥＴとする）について、“Ａ ｔｒｅｎｃ
ｈｌａｔｅｒａｌ ｐｏｗｅｒ ＭＯＳＦＥＴ ｕｓｉ
ｎｇ ｓｅｌｆ−ａｌｉｇｎｅｄ ｔｒｅｎｃｈ ｂｏ
ｔｔｏｍ ｃｏｎｔａｃｔ ｈｏｌｅｓ”（ＩＥＤＭ
’９７ Ｄｉｇｅｓｔ、３５９〜３６２頁、１９９７
年）の中で提案している。図２４は、この横型パワーＭ
ＯＳＦＥＴの構成を示す縦断面図である。
用した横型パワーＭＯＳＦＥＴ（以下、横型トレンチパ
ワーＭＯＳＦＥＴとする）について、“Ａ ｔｒｅｎｃ
ｈｌａｔｅｒａｌ ｐｏｗｅｒ ＭＯＳＦＥＴ ｕｓｉ
ｎｇ ｓｅｌｆ−ａｌｉｇｎｅｄ ｔｒｅｎｃｈ ｂｏ
ｔｔｏｍ ｃｏｎｔａｃｔ ｈｏｌｅｓ”（ＩＥＤＭ
’９７ Ｄｉｇｅｓｔ、３５９〜３６２頁、１９９７
年）の中で提案している。図２４は、この横型パワーＭ
ＯＳＦＥＴの構成を示す縦断面図である。
【０００９】このＭＯＳＦＥＴ１０３は、ｐ-基板３０
に形成されたトレンチ３１の内周面に沿ってゲート酸化
膜３２が形成され、その内側にゲート電極３３が形成さ
れ、さらにトレンチ３１の底およびトレンチ３１の外周
にそれぞれドレイン領域となるｎ+拡散領域３９および
ソース領域となるｎ+拡散領域３７が形成された構成と
なっている。ｎ+拡散領域３９（ドレイン領域）は、ト
レンチ３１の下半部を包囲するｎ-拡散領域３８（ｎ-ド
レイン領域）により囲まれており、さらにそのｎ -拡散
領域３８はｐボディとなるｐ-拡散領域４１により囲ま
れている。
に形成されたトレンチ３１の内周面に沿ってゲート酸化
膜３２が形成され、その内側にゲート電極３３が形成さ
れ、さらにトレンチ３１の底およびトレンチ３１の外周
にそれぞれドレイン領域となるｎ+拡散領域３９および
ソース領域となるｎ+拡散領域３７が形成された構成と
なっている。ｎ+拡散領域３９（ドレイン領域）は、ト
レンチ３１の下半部を包囲するｎ-拡散領域３８（ｎ-ド
レイン領域）により囲まれており、さらにそのｎ -拡散
領域３８はｐボディとなるｐ-拡散領域４１により囲ま
れている。
【００１０】ｎ+拡散領域３７（ソース領域）の外側に
はｐ+拡散領域４２が設けられており、下側にはｐベー
ス領域４３が形成されている。また、耐圧を確保するた
めの厚い酸化膜４４がトレンチ３１内の下半部に設けら
れている。図２４において、符号３４はソース電極であ
り、符号３５はドレイン電極であり、符号３６は酸化膜
である。この横型トレンチパワーＭＯＳＦＥＴによれ
ば、８０Ｖの耐圧で単位面積当たりのオン抵抗は８０ｍ
Ω−ｍｍ2である。また、デバイスピッチは４μｍであ
り、これは従来の耐圧８０Ｖ用の横型パワーＭＯＳＦＥ
Ｔのデバイスピッチの約半分である。
はｐ+拡散領域４２が設けられており、下側にはｐベー
ス領域４３が形成されている。また、耐圧を確保するた
めの厚い酸化膜４４がトレンチ３１内の下半部に設けら
れている。図２４において、符号３４はソース電極であ
り、符号３５はドレイン電極であり、符号３６は酸化膜
である。この横型トレンチパワーＭＯＳＦＥＴによれ
ば、８０Ｖの耐圧で単位面積当たりのオン抵抗は８０ｍ
Ω−ｍｍ2である。また、デバイスピッチは４μｍであ
り、これは従来の耐圧８０Ｖ用の横型パワーＭＯＳＦＥ
Ｔのデバイスピッチの約半分である。
【００１１】
【発明が解決しようとする課題】耐圧が８０Ｖよりも低
いたとえば３０Ｖの横型パワーＭＯＳＦＥＴにおいて
も、デバイスピッチを縮小するためにはトレンチ構造を
適用することが望ましい。しかしながら、上述した横型
トレンチパワーＭＯＳＦＥＴは８０Ｖの耐圧に適した構
造のものであるため、これをそのまま８０Ｖよりも低い
低耐圧用に適用するとつぎのような不具合がある。すな
わち、耐圧が８０Ｖよりも低いと酸化膜４４の厚さは耐
圧８０Ｖ用に比べて薄くてもよい。つまり、酸化膜４４
の厚さを、８０Ｖよりも低い耐圧に対して必要十分な厚
さにすれば、さらに全体のサイズを小さくすることが可
能となる。それにもかかわらず、耐圧８０Ｖ用の構造を
適用すると、酸化膜４４の厚さを最適化した場合よりも
素子全体のサイズが大きくなるため、素子周辺の配線抵
抗等が大きくなるなどの特性上の不具合が生じる。
いたとえば３０Ｖの横型パワーＭＯＳＦＥＴにおいて
も、デバイスピッチを縮小するためにはトレンチ構造を
適用することが望ましい。しかしながら、上述した横型
トレンチパワーＭＯＳＦＥＴは８０Ｖの耐圧に適した構
造のものであるため、これをそのまま８０Ｖよりも低い
低耐圧用に適用するとつぎのような不具合がある。すな
わち、耐圧が８０Ｖよりも低いと酸化膜４４の厚さは耐
圧８０Ｖ用に比べて薄くてもよい。つまり、酸化膜４４
の厚さを、８０Ｖよりも低い耐圧に対して必要十分な厚
さにすれば、さらに全体のサイズを小さくすることが可
能となる。それにもかかわらず、耐圧８０Ｖ用の構造を
適用すると、酸化膜４４の厚さを最適化した場合よりも
素子全体のサイズが大きくなるため、素子周辺の配線抵
抗等が大きくなるなどの特性上の不具合が生じる。
【００１２】また、ゲート面積も酸化膜４４の厚さを最
適化した場合よりも大きくなるため、寄生ゲート容量が
大きくなり、駆動ロスが増えてしまう。また、上述した
横型トレンチパワーＭＯＳＦＥＴではその製造時に、ｐ
-基板３０に一旦浅いトレンチを形成した後にさらに深
くトレンチを掘るため、製造プロセスが複雑であり、歩
留りの低下を招くおそれがある。
適化した場合よりも大きくなるため、寄生ゲート容量が
大きくなり、駆動ロスが増えてしまう。また、上述した
横型トレンチパワーＭＯＳＦＥＴではその製造時に、ｐ
-基板３０に一旦浅いトレンチを形成した後にさらに深
くトレンチを掘るため、製造プロセスが複雑であり、歩
留りの低下を招くおそれがある。
【００１３】本発明は、上記問題点に鑑みてなされたも
のであって、従来の耐圧８０Ｖ用の横型トレンチパワー
ＭＯＳＦＥＴよりも簡素なプロセス工程で製造可能であ
り、かつ従来の８０Ｖよりも低い耐圧用の横型パワーＭ
ＯＳＦＥＴよりもデバイスピッチが小さくて単位面積当
たりのオン抵抗が小さい８０Ｖよりも低い耐圧用に最適
化した横型トレンチパワーＭＯＳＦＥＴよりなる半導体
装置、およびその製造方法を提供することを目的とす
る。
のであって、従来の耐圧８０Ｖ用の横型トレンチパワー
ＭＯＳＦＥＴよりも簡素なプロセス工程で製造可能であ
り、かつ従来の８０Ｖよりも低い耐圧用の横型パワーＭ
ＯＳＦＥＴよりもデバイスピッチが小さくて単位面積当
たりのオン抵抗が小さい８０Ｖよりも低い耐圧用に最適
化した横型トレンチパワーＭＯＳＦＥＴよりなる半導体
装置、およびその製造方法を提供することを目的とす
る。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、ｐ-半導体基板にｎ-ドリフト領域を形成
した後に、その半導体基板およびドリフト領域の一部を
選択的に除去してトレンチを形成し、そのトレンチの内
側にたとえば厚さが０．０５μｍの均一な厚さのゲート
絶縁膜を形成し、さらにその内側にゲートポリシリコン
を形成し、トレンチの底部にｐ-ベース領域とｎ+ソース
領域を形成するとともに、ドリフト領域にｎ+ドレイン
領域を形成する。
め、本発明は、ｐ-半導体基板にｎ-ドリフト領域を形成
した後に、その半導体基板およびドリフト領域の一部を
選択的に除去してトレンチを形成し、そのトレンチの内
側にたとえば厚さが０．０５μｍの均一な厚さのゲート
絶縁膜を形成し、さらにその内側にゲートポリシリコン
を形成し、トレンチの底部にｐ-ベース領域とｎ+ソース
領域を形成するとともに、ドリフト領域にｎ+ドレイン
領域を形成する。
【００１５】この発明によれば、高耐圧化のために離す
必要のあるドリフト領域とチャネル領域がトレンチの側
部に沿って垂直方同に形成され、デバイスピッチに必要
な領域がソースとドレインのコンタクト領域に限られ
る。また、本発明によれば、従来の耐圧８０Ｖ用の横型
トレンチパワーＭＯＳＦＥＴのように高耐圧を確保する
ための厚い酸化膜が不要となるので、この耐圧８０Ｖ用
の横型トレンチパワーＭＯＳＦＥＴよりもゲート面積や
素子サイズが小さくなる。また、本発明によれば、製造
プロセスにおいてトレンチエッチングを１回だけおこな
えばよいため、トレンチエッチングを２回おこなう従来
の耐圧８０Ｖ用の横型トレンチパワーＭＯＳＦＥＴより
もプロセス工程が簡素となる。
必要のあるドリフト領域とチャネル領域がトレンチの側
部に沿って垂直方同に形成され、デバイスピッチに必要
な領域がソースとドレインのコンタクト領域に限られ
る。また、本発明によれば、従来の耐圧８０Ｖ用の横型
トレンチパワーＭＯＳＦＥＴのように高耐圧を確保する
ための厚い酸化膜が不要となるので、この耐圧８０Ｖ用
の横型トレンチパワーＭＯＳＦＥＴよりもゲート面積や
素子サイズが小さくなる。また、本発明によれば、製造
プロセスにおいてトレンチエッチングを１回だけおこな
えばよいため、トレンチエッチングを２回おこなう従来
の耐圧８０Ｖ用の横型トレンチパワーＭＯＳＦＥＴより
もプロセス工程が簡素となる。
【００１６】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しつつ詳細に説明する。なお、以下にお
いては第１導電体をｐ型とし、第２導電体をｎ型として
説明するが、本発明はその逆の場合にも適用可能であ
る。
いて図面を参照しつつ詳細に説明する。なお、以下にお
いては第１導電体をｐ型とし、第２導電体をｎ型として
説明するが、本発明はその逆の場合にも適用可能であ
る。
【００１７】図１は、本発明の実施の形態にかかる横型
トレンチパワーＭＯＳＦＥＴの要部を示す平面図であ
る。この横型トレンチパワーＭＯＳＦＥＴ１は、図１に
示すように、ｐ-基板５０にストライプ状に複数のトレ
ンチ５１を形成し、それらトレンチ５１を横断するよう
にゲートポリシリコン５２を形成し、基板表面にゲート
電極５３、櫛歯状のソース電極５４および櫛歯状のドレ
イン電極５５を形成した構成となっている。
トレンチパワーＭＯＳＦＥＴの要部を示す平面図であ
る。この横型トレンチパワーＭＯＳＦＥＴ１は、図１に
示すように、ｐ-基板５０にストライプ状に複数のトレ
ンチ５１を形成し、それらトレンチ５１を横断するよう
にゲートポリシリコン５２を形成し、基板表面にゲート
電極５３、櫛歯状のソース電極５４および櫛歯状のドレ
イン電極５５を形成した構成となっている。
【００１８】ゲートポリシリコン５２はコンタクト部５
６を介してゲート電極５３に電気的に接続される。ソー
ス電極５４は、図１において図示省略するが、コンタク
ト部を介してトレンチ５１内のポリシリコンに電気的に
接続される。そのポリシリコンはトレンチ５１の底のソ
ース領域となるｎ+拡散領域に電気的に接続される。ま
た、ドレイン電極５５はコンタクト部５７を介してドレ
イン領域となるｎ+拡散領域５８に電気的に接続され
る。
６を介してゲート電極５３に電気的に接続される。ソー
ス電極５４は、図１において図示省略するが、コンタク
ト部を介してトレンチ５１内のポリシリコンに電気的に
接続される。そのポリシリコンはトレンチ５１の底のソ
ース領域となるｎ+拡散領域に電気的に接続される。ま
た、ドレイン電極５５はコンタクト部５７を介してドレ
イン領域となるｎ+拡散領域５８に電気的に接続され
る。
【００１９】つぎに、ＭＯＳＦＥＴとして電流を駆動す
る活性領域における断面構造について説明する。図２
は、図１のＩＩ−ＩＩにおける縦断面図であり、活性領
域における構成を示している。ゲート酸化膜５９はトレ
ンチ５１の側面に沿って均一な厚さで形成されている。
このゲート酸化膜５９はトレンチ５１の底面も被覆して
いる。第１の導電体であるゲートポリシリコン５２は、
ゲート酸化膜５９の内側に沿ってトレンチ５１の上から
下まで形成されている。このゲートポリシリコン５２
は、図３に関連して後述するゲート領域まで延びてい
る。
る活性領域における断面構造について説明する。図２
は、図１のＩＩ−ＩＩにおける縦断面図であり、活性領
域における構成を示している。ゲート酸化膜５９はトレ
ンチ５１の側面に沿って均一な厚さで形成されている。
このゲート酸化膜５９はトレンチ５１の底面も被覆して
いる。第１の導電体であるゲートポリシリコン５２は、
ゲート酸化膜５９の内側に沿ってトレンチ５１の上から
下まで形成されている。このゲートポリシリコン５２
は、図３に関連して後述するゲート領域まで延びてい
る。
【００２０】トレンチ５１の上半部の外側領域は、ｎ-
ドリフト領域となるｎ-拡散領域６０となっており、そ
のｎ-拡散領域６０内にドレイン領域となる前記ｎ+拡散
領域５８が設けられている。また、トレンチ５１の底に
は、ソース領域となるｎ+拡散領域６１、およびｎ+拡散
領域６１を囲むｐ-ベース領域６２が形成されている。
ここで、ｐ-ベース領域６２の幅はトレンチ５１の幅と
ほぼ同じである。
ドリフト領域となるｎ-拡散領域６０となっており、そ
のｎ-拡散領域６０内にドレイン領域となる前記ｎ+拡散
領域５８が設けられている。また、トレンチ５１の底に
は、ソース領域となるｎ+拡散領域６１、およびｎ+拡散
領域６１を囲むｐ-ベース領域６２が形成されている。
ここで、ｐ-ベース領域６２の幅はトレンチ５１の幅と
ほぼ同じである。
【００２１】ｎ+拡散領域６１（ソース領域）は、トレ
ンチ５１内に設けられた第２の導電体であるポリシリコ
ン６３およびコンタクト部６４を介してソース電極５４
に電気的に接続されている。このポリシリコン６３は、
トレンチ５１内において層間絶縁膜６５によりゲートポ
リシリコン５２から絶縁されている。この層間絶縁膜６
５は、前記ｎ-拡散領域６０（ｎ-ドリフト領域）および
前記ｎ+拡散領域５８（ドレイン領域）の表面も被覆し
ており、その上にはさらに層間絶縁膜６６が積層されて
いる。前記コンタクト部６４はこの層間絶縁膜６６を貫
通して設けられる。また、ドレインに対する前記コンタ
クト部５７はこの層間絶縁膜６６とその下の層間絶縁膜
６５を貫通して設けられる。
ンチ５１内に設けられた第２の導電体であるポリシリコ
ン６３およびコンタクト部６４を介してソース電極５４
に電気的に接続されている。このポリシリコン６３は、
トレンチ５１内において層間絶縁膜６５によりゲートポ
リシリコン５２から絶縁されている。この層間絶縁膜６
５は、前記ｎ-拡散領域６０（ｎ-ドリフト領域）および
前記ｎ+拡散領域５８（ドレイン領域）の表面も被覆し
ており、その上にはさらに層間絶縁膜６６が積層されて
いる。前記コンタクト部６４はこの層間絶縁膜６６を貫
通して設けられる。また、ドレインに対する前記コンタ
クト部５７はこの層間絶縁膜６６とその下の層間絶縁膜
６５を貫通して設けられる。
【００２２】つぎに、基板表面にゲートポリシリコン５
２を引き出すゲート領域における断面構造について説明
する。図３は、図１のＩＩＩ−ＩＩＩにおける縦断面図
であり、ゲート領域における構成を示している。トレン
チ５１の上半部の外側領域は前記ｎ-拡散領域６０とな
っている。ゲート酸化膜５９はトレンチ５１の側面およ
び底面に沿って均一な厚さで形成されている。また、ゲ
ート酸化膜５９は前記ｎ-拡散領域６０の表面も被覆し
ている。ゲートポリシリコン５２は、基板表面およびト
レンチ内面に沿ってゲート酸化膜５９の表面上に形成さ
れている。
２を引き出すゲート領域における断面構造について説明
する。図３は、図１のＩＩＩ−ＩＩＩにおける縦断面図
であり、ゲート領域における構成を示している。トレン
チ５１の上半部の外側領域は前記ｎ-拡散領域６０とな
っている。ゲート酸化膜５９はトレンチ５１の側面およ
び底面に沿って均一な厚さで形成されている。また、ゲ
ート酸化膜５９は前記ｎ-拡散領域６０の表面も被覆し
ている。ゲートポリシリコン５２は、基板表面およびト
レンチ内面に沿ってゲート酸化膜５９の表面上に形成さ
れている。
【００２３】ゲートポリシリコン５２の表面上には、ゲ
ートポリシリコン５２に沿って層間絶縁膜６７が積層さ
れ、さらに層間絶縁膜６７は前記層間絶縁膜６５により
被覆されている。層間絶縁膜６５に挟まれた領域には前
記ポリシリコン６３が設けられており、ポリシリコン６
３および層間絶縁膜６５の上には層間絶縁膜６６が積層
されている。ゲートに対する前記コンタクト部５６は層
間絶縁膜６６、層間絶縁膜６５および層間絶縁膜６７を
貫通して設けられる。
ートポリシリコン５２に沿って層間絶縁膜６７が積層さ
れ、さらに層間絶縁膜６７は前記層間絶縁膜６５により
被覆されている。層間絶縁膜６５に挟まれた領域には前
記ポリシリコン６３が設けられており、ポリシリコン６
３および層間絶縁膜６５の上には層間絶縁膜６６が積層
されている。ゲートに対する前記コンタクト部５６は層
間絶縁膜６６、層間絶縁膜６５および層間絶縁膜６７を
貫通して設けられる。
【００２４】ここで、特に限定しないが、各部の寸法お
よび不純物の表面濃度はつぎのとおりである。たとえば
トレンチ５１について、その深さは２μｍであり、その
幅は３μｍである。トレンチ５１のピッチはたとえば３
μｍである。また、たとえば前記ｎ-拡散領域６０（ｎ-
ドリフト領域）の拡散深さは２μｍであり、表面濃度は
２×１０16ｃｍ-2である。
よび不純物の表面濃度はつぎのとおりである。たとえば
トレンチ５１について、その深さは２μｍであり、その
幅は３μｍである。トレンチ５１のピッチはたとえば３
μｍである。また、たとえば前記ｎ-拡散領域６０（ｎ-
ドリフト領域）の拡散深さは２μｍであり、表面濃度は
２×１０16ｃｍ-2である。
【００２５】また、前記ｎ+拡散領域５８（ドレイン領
域）および前記ｎ+拡散領域６１（ソース領域）につい
て、それぞれたとえば拡散深さは０．２μｍであり、表
面濃度は１×１０20ｃｍ-2である。ゲート酸化膜５９の
厚さはたとえば０．０５μｍである。ゲートポリシリコ
ン５２の厚さはたとえば０．３μｍである。また、たと
えばｐ-ベース領域６２の拡散深さは１μｍであり、表
面濃度は１×１０18ｃｍ- 2である。
域）および前記ｎ+拡散領域６１（ソース領域）につい
て、それぞれたとえば拡散深さは０．２μｍであり、表
面濃度は１×１０20ｃｍ-2である。ゲート酸化膜５９の
厚さはたとえば０．０５μｍである。ゲートポリシリコ
ン５２の厚さはたとえば０．３μｍである。また、たと
えばｐ-ベース領域６２の拡散深さは１μｍであり、表
面濃度は１×１０18ｃｍ- 2である。
【００２６】つぎに、実施の形態にかかる横型トレンチ
パワーＭＯＳＦＥＴ１の製造プロセスについて説明す
る。図４〜図１５は横型トレンチパワーＭＯＳＦＥＴ１
の製造段階における要部を示す縦断面図であるが、これ
らの図においては１個のトレンチトレンチ５１について
のみ示す。まず、たとえば比抵抗１２Ωｃｍのｐ-基板
５０の主面側に、たとえば拡散深さ１μｍで表面濃度３
×１０16ｃｍ-2のｎ-拡散領域６０（ｎ-ドリフト領域）
を形成する。つづいて、ｎ-拡散領域６０上にたとえば
厚さ１μｍのマスク酸化膜７１を成長させ、そのマスク
酸化膜７１の一部を選択的に除去してトレンチ形成部を
開口させる（図４）。
パワーＭＯＳＦＥＴ１の製造プロセスについて説明す
る。図４〜図１５は横型トレンチパワーＭＯＳＦＥＴ１
の製造段階における要部を示す縦断面図であるが、これ
らの図においては１個のトレンチトレンチ５１について
のみ示す。まず、たとえば比抵抗１２Ωｃｍのｐ-基板
５０の主面側に、たとえば拡散深さ１μｍで表面濃度３
×１０16ｃｍ-2のｎ-拡散領域６０（ｎ-ドリフト領域）
を形成する。つづいて、ｎ-拡散領域６０上にたとえば
厚さ１μｍのマスク酸化膜７１を成長させ、そのマスク
酸化膜７１の一部を選択的に除去してトレンチ形成部を
開口させる（図４）。
【００２７】つづいて、パターニングされたマスク酸化
膜７１をマスクとしてＲＩＥ（反応性イオンエッチン
グ）により、たとえば開口幅３μｍのトレンチ５１をた
とえば３μｍ間隔で複数形成する（図５）。つづいて、
トレンチエッチングの際にトレンチ５１の側面に付着し
た堆積物を除去し、犠牲酸化によりトレンチ側面を清浄
化した後、トレンチ側面および底面にたとえば厚さ０．
０５μｍのゲート酸化膜５９を形成する。このゲート酸
化膜５９はマスク酸化膜７１と一続きとなって、基板表
面を被覆する（図６）。なお、残留したマスク酸化膜７
１は、最終的には、後の工程でさらにその上に積層され
る層間絶縁膜６５ととともに層間絶縁膜として機能す
る。
膜７１をマスクとしてＲＩＥ（反応性イオンエッチン
グ）により、たとえば開口幅３μｍのトレンチ５１をた
とえば３μｍ間隔で複数形成する（図５）。つづいて、
トレンチエッチングの際にトレンチ５１の側面に付着し
た堆積物を除去し、犠牲酸化によりトレンチ側面を清浄
化した後、トレンチ側面および底面にたとえば厚さ０．
０５μｍのゲート酸化膜５９を形成する。このゲート酸
化膜５９はマスク酸化膜７１と一続きとなって、基板表
面を被覆する（図６）。なお、残留したマスク酸化膜７
１は、最終的には、後の工程でさらにその上に積層され
る層間絶縁膜６５ととともに層間絶縁膜として機能す
る。
【００２８】つづいて、ゲート酸化膜５９およびマスク
酸化膜７１の上にたとえば厚さ０．３μｍのポリシリコ
ン７２を堆積する（図７）。さらに、ポリシリコン７２
上にたとえば厚さ０．４μｍの酸化膜（層間絶縁膜）６
７を堆積する。その後、フォトレジストを塗布し、露
光、現像によりゲート領域に選択的にレジストマスク７
３を形成する。レジストマスク７３は、活性領域では除
去されてなくなり、ゲート領域ではマスクとして残留す
る。このレジストマスク７３を用いて酸化膜６７を選択
的に除去する。この工程により、活性領域では酸化膜６
７が除去されてポリシリコン７２が露出する（図８）。
一方、ゲート領域では酸化膜６７およびレジストマスク
７３はそのまま残る（図９）。
酸化膜７１の上にたとえば厚さ０．３μｍのポリシリコ
ン７２を堆積する（図７）。さらに、ポリシリコン７２
上にたとえば厚さ０．４μｍの酸化膜（層間絶縁膜）６
７を堆積する。その後、フォトレジストを塗布し、露
光、現像によりゲート領域に選択的にレジストマスク７
３を形成する。レジストマスク７３は、活性領域では除
去されてなくなり、ゲート領域ではマスクとして残留す
る。このレジストマスク７３を用いて酸化膜６７を選択
的に除去する。この工程により、活性領域では酸化膜６
７が除去されてポリシリコン７２が露出する（図８）。
一方、ゲート領域では酸化膜６７およびレジストマスク
７３はそのまま残る（図９）。
【００２９】つづいて、残留したレジストマスク７３を
除去し、ポリシリコン７２を異方性エッチングによりエ
ッチバックする。この工程により、活性領域ではトレン
チ５１の側面を除いてポリシリコン７２が除去され、ト
レンチ側面にのみポリシリコン７２が残る。この残った
ポリシリコン７２が活性領域におけるゲートポリシリコ
ン５２となる（図１０）。一方、ゲート領域では酸化膜
６７によりポリシリコン７２のエッチングが阻止される
ので、ポリシリコン７２はそのままゲートポリシリコン
５２として残る（図１１）。
除去し、ポリシリコン７２を異方性エッチングによりエ
ッチバックする。この工程により、活性領域ではトレン
チ５１の側面を除いてポリシリコン７２が除去され、ト
レンチ側面にのみポリシリコン７２が残る。この残った
ポリシリコン７２が活性領域におけるゲートポリシリコ
ン５２となる（図１０）。一方、ゲート領域では酸化膜
６７によりポリシリコン７２のエッチングが阻止される
ので、ポリシリコン７２はそのままゲートポリシリコン
５２として残る（図１１）。
【００３０】つづいて、トレンチ５１の底面へのイオン
注入をおこなった後、ドライブ熱処理をおこなう。それ
によって、活性領域において、たとえば拡散深さ１μｍ
で表面濃度１×１０18ｃｍ-2のｐ-ベース領域６２と、
たとえば拡散深さ０．２μｍで表面濃度１×１０20ｃｍ
-2のｎ+拡散領域６１（ソース領域）が形成される（図
１０）。なお、特に限定しないが、たとえばｐ-ベース
領域６２を形成するためのドライブ熱処理条件は１１０
０℃で１０分間であり、ｎ+拡散領域６１（ソース領
域）を形成するためのドライブ熱処理条件は１１００℃
で１０分間である。
注入をおこなった後、ドライブ熱処理をおこなう。それ
によって、活性領域において、たとえば拡散深さ１μｍ
で表面濃度１×１０18ｃｍ-2のｐ-ベース領域６２と、
たとえば拡散深さ０．２μｍで表面濃度１×１０20ｃｍ
-2のｎ+拡散領域６１（ソース領域）が形成される（図
１０）。なお、特に限定しないが、たとえばｐ-ベース
領域６２を形成するためのドライブ熱処理条件は１１０
０℃で１０分間であり、ｎ+拡散領域６１（ソース領
域）を形成するためのドライブ熱処理条件は１１００℃
で１０分間である。
【００３１】つづいて、４００℃前後の雰囲気でのＬＰ
ＣＶＤやＰ−ＴＥＯＳなどの成膜方法により層間絶縁膜
６５を積層する。このような成膜方法を用いることによ
って、トレンチ５１内における層間絶縁膜６５の成長速
度は、トレンチ５１の外、すなわち基板表面における層
間絶縁膜６５の成長速度の約５０％となる。したがっ
て、トレンチ５１の底面に堆積した層間絶縁膜６５の厚
さは、基板表面における層間絶縁膜６５よりも薄くなる
（図１２（活性領域）、図１３（ゲート領域））。
ＣＶＤやＰ−ＴＥＯＳなどの成膜方法により層間絶縁膜
６５を積層する。このような成膜方法を用いることによ
って、トレンチ５１内における層間絶縁膜６５の成長速
度は、トレンチ５１の外、すなわち基板表面における層
間絶縁膜６５の成長速度の約５０％となる。したがっ
て、トレンチ５１の底面に堆積した層間絶縁膜６５の厚
さは、基板表面における層間絶縁膜６５よりも薄くなる
（図１２（活性領域）、図１３（ゲート領域））。
【００３２】つづいて、層間絶縁膜６５のエッチバック
をおこない、活性領域において、トレンチ５１の底面の
層間絶縁膜６５を貫通するコンタクトホール７４を形成
する（図１４（活性領域）、図１５（ゲート領域））。
トレンチ５１の側面およびトレンチ５１の外の基板表面
上には層間絶縁膜６５が残る。つづいて、ポリシリコン
を堆積し、それをエッチバックしてトレンチ５１内をポ
リシリコン６３で埋め、その上全面に層間絶縁膜６６を
形成する。
をおこない、活性領域において、トレンチ５１の底面の
層間絶縁膜６５を貫通するコンタクトホール７４を形成
する（図１４（活性領域）、図１５（ゲート領域））。
トレンチ５１の側面およびトレンチ５１の外の基板表面
上には層間絶縁膜６５が残る。つづいて、ポリシリコン
を堆積し、それをエッチバックしてトレンチ５１内をポ
リシリコン６３で埋め、その上全面に層間絶縁膜６６を
形成する。
【００３３】つづいて、フォトリソグラフィ技術および
エッチングにより、層間絶縁膜６６、層間絶縁膜６５
（マスク酸化膜７１を含む）および層間絶縁膜６７を貫
通するコンタクトホールを開口する。そして、ドレイン
領域となるｎ+拡散領域５８を形成した後、メタルをパ
ターニングしてゲート電極５３、ソース電極５４および
ドレイン電極５５を形成する。以上のようにして、活性
領域においては図２に示す断面構造を有し、かつゲート
領域においては図３に示す断面構造を有する横型トレン
チパワーＭＯＳＦＥＴ１ができあがる。
エッチングにより、層間絶縁膜６６、層間絶縁膜６５
（マスク酸化膜７１を含む）および層間絶縁膜６７を貫
通するコンタクトホールを開口する。そして、ドレイン
領域となるｎ+拡散領域５８を形成した後、メタルをパ
ターニングしてゲート電極５３、ソース電極５４および
ドレイン電極５５を形成する。以上のようにして、活性
領域においては図２に示す断面構造を有し、かつゲート
領域においては図３に示す断面構造を有する横型トレン
チパワーＭＯＳＦＥＴ１ができあがる。
【００３４】上述した実施の形態によれば、高耐圧化の
ために離す必要のあるｎ-拡散領域６０（ドリフト領
域）とチャネル領域がトレンチ５１の側部に沿って垂直
方同に形成され、デバイスピッチに必要な領域はソース
とドレインのコンタクト領域に限られるため、従来の８
０Ｖよりも低い耐圧用の横型パワーＭＯＳＦＥＴ（図２
２参照）よりもデバイスピッチを小さくすることができ
る。それに加えて、上述した実施の形態によれば、トレ
ンチ５１の側部にＭＯＳＦＥＴが自己整合的に形成され
るため、マスク合わせ精度が不要となり、デバイスビッ
チをより小さくすることができる。このデバイスピッチ
の低減効果は、微細化が進むほど顕著となる。また、Ｐ
ベースを入れることで、パンチスルー耐圧、オン耐圧
（ゲートオン状態での耐圧）が図２３に示す従来例に比
して向上する。
ために離す必要のあるｎ-拡散領域６０（ドリフト領
域）とチャネル領域がトレンチ５１の側部に沿って垂直
方同に形成され、デバイスピッチに必要な領域はソース
とドレインのコンタクト領域に限られるため、従来の８
０Ｖよりも低い耐圧用の横型パワーＭＯＳＦＥＴ（図２
２参照）よりもデバイスピッチを小さくすることができ
る。それに加えて、上述した実施の形態によれば、トレ
ンチ５１の側部にＭＯＳＦＥＴが自己整合的に形成され
るため、マスク合わせ精度が不要となり、デバイスビッ
チをより小さくすることができる。このデバイスピッチ
の低減効果は、微細化が進むほど顕著となる。また、Ｐ
ベースを入れることで、パンチスルー耐圧、オン耐圧
（ゲートオン状態での耐圧）が図２３に示す従来例に比
して向上する。
【００３５】たとえば、従来の８０Ｖよりも低い耐圧用
の横型パワーＭＯＳＦＥＴ（図２２参照、これを従来例
と称する）と上述した横型トレンチパワーＭＯＳＦＥＴ
１とでデバイスピッチを比較すると、１μｍルールの場
合には従来例が５．６μｍであるのに対して実施の形態
によれば３．０μｍである。また、０．６μｍルールの
場合には従来例が４．４μｍであるのに対して実施の形
態によれば１．８μｍである。さらには、０．３５μｍ
ルールの場合には従来例が３．６μｍであるのに対して
実施の形態によれば１．０５μｍである。
の横型パワーＭＯＳＦＥＴ（図２２参照、これを従来例
と称する）と上述した横型トレンチパワーＭＯＳＦＥＴ
１とでデバイスピッチを比較すると、１μｍルールの場
合には従来例が５．６μｍであるのに対して実施の形態
によれば３．０μｍである。また、０．６μｍルールの
場合には従来例が４．４μｍであるのに対して実施の形
態によれば１．８μｍである。さらには、０．３５μｍ
ルールの場合には従来例が３．６μｍであるのに対して
実施の形態によれば１．０５μｍである。
【００３６】これらのいずれのルールにおいても、実施
の形態にかかるＭＯＳＦＥＴは単位構造当たりの従来例
とほぼ同等の電流駆動能力を有するため、単位面積当た
りのチャネル幅が増大し、実施の形態にかかるＭＯＳＦ
ＥＴの単位面積当たりのオン抵抗は、従来例に対して１
μｍルールの場合には５４％、０．６μｍルールの場合
には４１％、０．３５μｍルールの場合には３０％にま
で低減される。したがって、実施の形態にかかるＭＯＳ
ＦＥＴによれば、耐圧３０Ｖの場合、単位面積当たりの
オン抵抗は、１μｍルールでは１５ｍΩ−ｍｍ2、０．
６μｍルールではｌｌｍΩ−ｍｍ2、０．３５μｍルー
ルでは８ｍΩ−ｍｍ2となる。
の形態にかかるＭＯＳＦＥＴは単位構造当たりの従来例
とほぼ同等の電流駆動能力を有するため、単位面積当た
りのチャネル幅が増大し、実施の形態にかかるＭＯＳＦ
ＥＴの単位面積当たりのオン抵抗は、従来例に対して１
μｍルールの場合には５４％、０．６μｍルールの場合
には４１％、０．３５μｍルールの場合には３０％にま
で低減される。したがって、実施の形態にかかるＭＯＳ
ＦＥＴによれば、耐圧３０Ｖの場合、単位面積当たりの
オン抵抗は、１μｍルールでは１５ｍΩ−ｍｍ2、０．
６μｍルールではｌｌｍΩ−ｍｍ2、０．３５μｍルー
ルでは８ｍΩ−ｍｍ2となる。
【００３７】また、上述した実施の形態によれば、従来
の耐圧８０Ｖ用の横型トレンチパワーＭＯＳＦＥＴ（図
２４参照）のように高耐圧を確保するための厚い酸化膜
が不要となるので、この耐圧８０Ｖ用の横型トレンチパ
ワーＭＯＳＦＥＴよりもゲート面積や素子サイズが小さ
くなる。したがって、従来の耐圧８０Ｖ用の横型トレン
チパワーＭＯＳＦＥＴを耐圧３０Ｖ用に適用した場合に
起こり得る配線抵抗等の増大や駆動ロスの増大という特
性上の劣化を回避することができる。
の耐圧８０Ｖ用の横型トレンチパワーＭＯＳＦＥＴ（図
２４参照）のように高耐圧を確保するための厚い酸化膜
が不要となるので、この耐圧８０Ｖ用の横型トレンチパ
ワーＭＯＳＦＥＴよりもゲート面積や素子サイズが小さ
くなる。したがって、従来の耐圧８０Ｖ用の横型トレン
チパワーＭＯＳＦＥＴを耐圧３０Ｖ用に適用した場合に
起こり得る配線抵抗等の増大や駆動ロスの増大という特
性上の劣化を回避することができる。
【００３８】また、上述した実施の形態によれば、製造
プロセスにおいてトレンチエッチングを１回だけおこな
えばよいため、トレンチエッチングを２回おこなう従来
の耐圧８０Ｖ用の横型トレンチパワーＭＯＳＦＥＴより
も簡素なプロセス工程で製造可能であり、歩留りの低下
を防ぐことができる。
プロセスにおいてトレンチエッチングを１回だけおこな
えばよいため、トレンチエッチングを２回おこなう従来
の耐圧８０Ｖ用の横型トレンチパワーＭＯＳＦＥＴより
も簡素なプロセス工程で製造可能であり、歩留りの低下
を防ぐことができる。
【００３９】以上において本発明は種々変更可能であ
る。たとえば、図１６に示す横型トレンチパワーＭＯＳ
ＦＥＴ２（第１の変形例）のように、ゲートポリシリコ
ン５２を、トレンチ５１の上から下までではなく、トレ
ンチ５１の下半部にのみ形成するようにしてもよい。こ
の場合には、ゲート酸化膜５９の表面に積層したポリシ
リコン７２をエッチバックしてゲートポリシリコン５２
を形成する際に、図１７に示すように、オーバーエッチ
ングをおこなう。
る。たとえば、図１６に示す横型トレンチパワーＭＯＳ
ＦＥＴ２（第１の変形例）のように、ゲートポリシリコ
ン５２を、トレンチ５１の上から下までではなく、トレ
ンチ５１の下半部にのみ形成するようにしてもよい。こ
の場合には、ゲート酸化膜５９の表面に積層したポリシ
リコン７２をエッチバックしてゲートポリシリコン５２
を形成する際に、図１７に示すように、オーバーエッチ
ングをおこなう。
【００４０】この図１６に示す構成のＭＯＳＦＥＴ２に
よれば、ｎ+拡散領域５８（ドレイン領域）とゲートポ
リシリコン５２との距離が大きくなるため、ドレイン側
のゲート端近傍での電界集中が緩和される。特に、微細
化によりゲート酸化膜５９が薄くなっても電界集中を回
避することができる。したがって、第１の変形例によれ
ば、より高耐圧化を図ることができる。あるいは、より
微細化しても耐圧を確保することができる。たとえば、
ポリシリコン７２のオーバーエッチ量を０．５μｍとす
れば、３０Ｖ以上のＢＶｄｓを実現することができる。
よれば、ｎ+拡散領域５８（ドレイン領域）とゲートポ
リシリコン５２との距離が大きくなるため、ドレイン側
のゲート端近傍での電界集中が緩和される。特に、微細
化によりゲート酸化膜５９が薄くなっても電界集中を回
避することができる。したがって、第１の変形例によれ
ば、より高耐圧化を図ることができる。あるいは、より
微細化しても耐圧を確保することができる。たとえば、
ポリシリコン７２のオーバーエッチ量を０．５μｍとす
れば、３０Ｖ以上のＢＶｄｓを実現することができる。
【００４１】また、上述した第１の変形例のようにゲー
トポリシリコン５２をトレンチ５１の下半部にのみ形成
する場合には、トレンチ５１の上下にわたって形成する
場合よりもｎ+拡散領域５８（ドレイン領域）とゲート
ポリシリコン５２との距離が大きくなるため、さらに図
１８に示す横型トレンチパワーＭＯＳＦＥＴ３（第２の
変形例）のように、トレンチ５１に隣接してｎ+拡散領
域５８（ドレイン領域）を設けることができる。このよ
うにしても、耐圧を確保することができる。したがっ
て、この第２の変形例ではトレンチ間隔を狭めることが
できるので、より集積度を高めることができる。
トポリシリコン５２をトレンチ５１の下半部にのみ形成
する場合には、トレンチ５１の上下にわたって形成する
場合よりもｎ+拡散領域５８（ドレイン領域）とゲート
ポリシリコン５２との距離が大きくなるため、さらに図
１８に示す横型トレンチパワーＭＯＳＦＥＴ３（第２の
変形例）のように、トレンチ５１に隣接してｎ+拡散領
域５８（ドレイン領域）を設けることができる。このよ
うにしても、耐圧を確保することができる。したがっ
て、この第２の変形例ではトレンチ間隔を狭めることが
できるので、より集積度を高めることができる。
【００４２】また、図１９に示す横型トレンチパワーＭ
ＯＳＦＥＴ４（第３の変形例）のように、ｐ-ベース領
域６２の拡散深さをたとえば２μｍとしてもよい。その
ためには、ｐ-ベース領域６２を形成する際のドライブ
熱処理時間をたとえば４０分と長くすればよい。この第
３の変形例では、ｐ-ベース領域６２の幅がトレンチ５
１の幅よりも大きくなるため、パンチスルー耐圧が向上
する。
ＯＳＦＥＴ４（第３の変形例）のように、ｐ-ベース領
域６２の拡散深さをたとえば２μｍとしてもよい。その
ためには、ｐ-ベース領域６２を形成する際のドライブ
熱処理時間をたとえば４０分と長くすればよい。この第
３の変形例では、ｐ-ベース領域６２の幅がトレンチ５
１の幅よりも大きくなるため、パンチスルー耐圧が向上
する。
【００４３】また、図２０に示す横型トレンチパワーＭ
ＯＳＦＥＴ５（第４の変形例）のように、トレンチ５１
の底面のコーナー部をｎ+拡散領域６１で覆う構成とし
てもよい。これは、たとえばｐ-ベース領域６２を形成
する際のドライブ熱処理時間を４０分間とし、さらにｎ
+ソースのイオン種を砒素からリンに変更して、拡散距
離を１μｍとすることにより実現される。このようにす
れば、チャネルとドリフト領域がトレンチ側部において
のみ直線的に形成される。
ＯＳＦＥＴ５（第４の変形例）のように、トレンチ５１
の底面のコーナー部をｎ+拡散領域６１で覆う構成とし
てもよい。これは、たとえばｐ-ベース領域６２を形成
する際のドライブ熱処理時間を４０分間とし、さらにｎ
+ソースのイオン種を砒素からリンに変更して、拡散距
離を１μｍとすることにより実現される。このようにす
れば、チャネルとドリフト領域がトレンチ側部において
のみ直線的に形成される。
【００４４】一般に、トレンチ底面のコーナー部は、ゲ
ート酸化膜成長時の応力で生じた結晶欠陥によって、チ
ャネル領域の移動度低下を招き、電流駆動能力が不十分
で、またオフ状態でソース・ドレイン間に耐圧が印加さ
れた時にリーク電流が増大する原因となる場合がある
が、この第４の変形例によればそのような不具合を回避
することができる。したがって、この第４の変形例は、
高い電流駆動能力が要求される場合や、リーク電流を減
らす必要がある場合に有効である。
ート酸化膜成長時の応力で生じた結晶欠陥によって、チ
ャネル領域の移動度低下を招き、電流駆動能力が不十分
で、またオフ状態でソース・ドレイン間に耐圧が印加さ
れた時にリーク電流が増大する原因となる場合がある
が、この第４の変形例によればそのような不具合を回避
することができる。したがって、この第４の変形例は、
高い電流駆動能力が要求される場合や、リーク電流を減
らす必要がある場合に有効である。
【００４５】また、図２１に示す横型トレンチパワーＭ
ＯＳＦＥＴ６（第５の変形例）のように、ｎ-拡散領域
６０（ｎ-ドリフト領域）の拡散を深くしてトレンチ底
面まで達する構成としてもよい。このようにすれば、チ
ャネル長が短くなるので、高速でかつ低オン抵抗のスイ
ッチングが可能となる。
ＯＳＦＥＴ６（第５の変形例）のように、ｎ-拡散領域
６０（ｎ-ドリフト領域）の拡散を深くしてトレンチ底
面まで達する構成としてもよい。このようにすれば、チ
ャネル長が短くなるので、高速でかつ低オン抵抗のスイ
ッチングが可能となる。
【００４６】
【発明の効果】本発明によれば、高耐圧化のために離す
必要のあるドリフト領域とチャネル領域がトレンチの側
部に沿って垂直方同に形成され、デバイスピッチに必要
な領域がソースとドレインのコンタクト領域に限られる
ため、従来の８０Ｖよりも低い耐圧用の横型パワーＭＯ
ＳＦＥＴよりもデバイスピッチを小さくすることができ
る。さらには、トレンチの側部にＭＯＳＦＥＴが自己整
合的に形成されるため、マスク合わせ精度が不要とな
り、デバイスビッチをより小さくして高集積化を図るこ
とができる。
必要のあるドリフト領域とチャネル領域がトレンチの側
部に沿って垂直方同に形成され、デバイスピッチに必要
な領域がソースとドレインのコンタクト領域に限られる
ため、従来の８０Ｖよりも低い耐圧用の横型パワーＭＯ
ＳＦＥＴよりもデバイスピッチを小さくすることができ
る。さらには、トレンチの側部にＭＯＳＦＥＴが自己整
合的に形成されるため、マスク合わせ精度が不要とな
り、デバイスビッチをより小さくして高集積化を図るこ
とができる。
【００４７】また、本発明によれば、従来の耐圧８０Ｖ
用の横型トレンチパワーＭＯＳＦＥＴのように高耐圧を
確保するための厚い酸化膜が不要となるので、この耐圧
８０Ｖ用の横型トレンチパワーＭＯＳＦＥＴよりもゲー
ト面積や素子サイズが小さくなる。したがって、従来の
耐圧８０Ｖ用の横型トレンチパワーＭＯＳＦＥＴを耐圧
３０Ｖ用に適用した場合に比べて、基板と素子の間に生
ずる寄生容量が小さくなり、またゲートやソース・ドレ
イン配線長が短くなることによって寄生の配線抵抗が減
るため、スイッチング素子として高速化を実現でき、ス
イッチング損失が低減する。また、隣接素子へのノイズ
の影響も低減する。
用の横型トレンチパワーＭＯＳＦＥＴのように高耐圧を
確保するための厚い酸化膜が不要となるので、この耐圧
８０Ｖ用の横型トレンチパワーＭＯＳＦＥＴよりもゲー
ト面積や素子サイズが小さくなる。したがって、従来の
耐圧８０Ｖ用の横型トレンチパワーＭＯＳＦＥＴを耐圧
３０Ｖ用に適用した場合に比べて、基板と素子の間に生
ずる寄生容量が小さくなり、またゲートやソース・ドレ
イン配線長が短くなることによって寄生の配線抵抗が減
るため、スイッチング素子として高速化を実現でき、ス
イッチング損失が低減する。また、隣接素子へのノイズ
の影響も低減する。
【００４８】また、本発明によれば、製造プロセスにお
いてトレンチエッチングを１回だけおこなえばよいた
め、トレンチエッチングを２回おこなう従来の耐圧８０
Ｖ用の横型トレンチパワーＭＯＳＦＥＴよりも簡素なプ
ロセス工程で製造可能であり、歩留りの低下を防ぐこと
ができる。
いてトレンチエッチングを１回だけおこなえばよいた
め、トレンチエッチングを２回おこなう従来の耐圧８０
Ｖ用の横型トレンチパワーＭＯＳＦＥＴよりも簡素なプ
ロセス工程で製造可能であり、歩留りの低下を防ぐこと
ができる。
【図１】本発明の実施の形態にかかる横型トレンチパワ
ーＭＯＳＦＥＴの要部を示す平面図である。
ーＭＯＳＦＥＴの要部を示す平面図である。
【図２】図１のＩＩ−ＩＩにおける縦断面図である。
【図３】図１のＩＩＩ−ＩＩＩにおける縦断面図であ
る。
る。
【図４】本発明の実施の形態にかかる横型トレンチパワ
ーＭＯＳＦＥＴの製造段階における要部を示す縦断面図
である。
ーＭＯＳＦＥＴの製造段階における要部を示す縦断面図
である。
【図５】本発明の実施の形態にかかる横型トレンチパワ
ーＭＯＳＦＥＴの製造段階における要部を示す縦断面図
である。
ーＭＯＳＦＥＴの製造段階における要部を示す縦断面図
である。
【図６】本発明の実施の形態にかかる横型トレンチパワ
ーＭＯＳＦＥＴの製造段階における要部を示す縦断面図
である。
ーＭＯＳＦＥＴの製造段階における要部を示す縦断面図
である。
【図７】本発明の実施の形態にかかる横型トレンチパワ
ーＭＯＳＦＥＴの製造段階における要部を示す縦断面図
である。
ーＭＯＳＦＥＴの製造段階における要部を示す縦断面図
である。
【図８】本発明の実施の形態にかかる横型トレンチパワ
ーＭＯＳＦＥＴの製造段階における要部を示す縦断面図
である。
ーＭＯＳＦＥＴの製造段階における要部を示す縦断面図
である。
【図９】本発明の実施の形態にかかる横型トレンチパワ
ーＭＯＳＦＥＴの製造段階における要部を示す縦断面図
である。
ーＭＯＳＦＥＴの製造段階における要部を示す縦断面図
である。
【図１０】本発明の実施の形態にかかる横型トレンチパ
ワーＭＯＳＦＥＴの製造段階における要部を示す縦断面
図である。
ワーＭＯＳＦＥＴの製造段階における要部を示す縦断面
図である。
【図１１】本発明の実施の形態にかかる横型トレンチパ
ワーＭＯＳＦＥＴの製造段階における要部を示す縦断面
図である。
ワーＭＯＳＦＥＴの製造段階における要部を示す縦断面
図である。
【図１２】本発明の実施の形態にかかる横型トレンチパ
ワーＭＯＳＦＥＴの製造段階における要部を示す縦断面
図である。
ワーＭＯＳＦＥＴの製造段階における要部を示す縦断面
図である。
【図１３】本発明の実施の形態にかかる横型トレンチパ
ワーＭＯＳＦＥＴの製造段階における要部を示す縦断面
図である。
ワーＭＯＳＦＥＴの製造段階における要部を示す縦断面
図である。
【図１４】本発明の実施の形態にかかる横型トレンチパ
ワーＭＯＳＦＥＴの製造段階における要部を示す縦断面
図である。
ワーＭＯＳＦＥＴの製造段階における要部を示す縦断面
図である。
【図１５】本発明の実施の形態にかかる横型トレンチパ
ワーＭＯＳＦＥＴの製造段階における要部を示す縦断面
図である。
ワーＭＯＳＦＥＴの製造段階における要部を示す縦断面
図である。
【図１６】本発明の実施の形態にかかる横型トレンチパ
ワーＭＯＳＦＥＴの変形例の要部を示す縦断面図であ
る。
ワーＭＯＳＦＥＴの変形例の要部を示す縦断面図であ
る。
【図１７】図１６に示す横型トレンチパワーＭＯＳＦＥ
Ｔの製造段階における要部を示す縦断面図である。
Ｔの製造段階における要部を示す縦断面図である。
【図１８】本発明の実施の形態にかかる横型トレンチパ
ワーＭＯＳＦＥＴの変形例の要部を示す縦断面図であ
る。
ワーＭＯＳＦＥＴの変形例の要部を示す縦断面図であ
る。
【図１９】本発明の実施の形態にかかる横型トレンチパ
ワーＭＯＳＦＥＴの変形例の要部を示す縦断面図であ
る。
ワーＭＯＳＦＥＴの変形例の要部を示す縦断面図であ
る。
【図２０】本発明の実施の形態にかかる横型トレンチパ
ワーＭＯＳＦＥＴの変形例の要部を示す縦断面図であ
る。
ワーＭＯＳＦＥＴの変形例の要部を示す縦断面図であ
る。
【図２１】本発明の実施の形態にかかる横型トレンチパ
ワーＭＯＳＦＥＴの変形例の要部を示す縦断面図であ
る。
ワーＭＯＳＦＥＴの変形例の要部を示す縦断面図であ
る。
【図２２】従来の耐圧３０Ｖ用の横型パワーＭＯＳＦＥ
Ｔの構成を示す縦断面図である。
Ｔの構成を示す縦断面図である。
【図２３】従来のトレンチＭＯＳＦＥＴの構成を示す縦
断面図である。
断面図である。
【図２４】従来の横型トレンチパワーＭＯＳＦＥＴの構
成を示す縦断面図である。
成を示す縦断面図である。
【符号の説明】 １，２，３，４，５，６ 横型トレンチパワーＭＯＳＦ
ＥＴ ５０ ｐ-基板 ５１ トレンチ ５２ ゲートポリシリコン（第１の導電体） ５３ ゲート電極 ５４ ソース電極 ５５ ドレイン電極 ５８ ｎ+拡散領域（ドレイン領域） ５９ ゲート酸化膜（ゲート絶縁膜） ６０ ｎ-拡散領域（ドリフト領域） ６１ ｎ+拡散領域（ソース領域） ６２ ｐ-ベース領域 ６３ ポリシリコン（第２の導電体） ６５，６６，６７ 層間絶縁膜
ＥＴ ５０ ｐ-基板 ５１ トレンチ ５２ ゲートポリシリコン（第１の導電体） ５３ ゲート電極 ５４ ソース電極 ５５ ドレイン電極 ５８ ｎ+拡散領域（ドレイン領域） ５９ ゲート酸化膜（ゲート絶縁膜） ６０ ｎ-拡散領域（ドリフト領域） ６１ ｎ+拡散領域（ソース領域） ６２ ｐ-ベース領域 ６３ ポリシリコン（第２の導電体） ６５，６６，６７ 層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シー．アンドレー．ティー．サラマ カナダ国，エム５エス３ジー４，オンタリ オ州，トロント，キングス カレッジ ロ ード 10 Ｆターム(参考） 5F140 AA30 AA39 AA40 AB04 AC21 BA01 BB04 BE02 BF01 BF04 BF43 BF44 BG27 BG37 BH07 BH08 BH17 BH30 BH33 BH47 BJ04 BJ11 BJ15 BJ28 BJ29 BK02 BK13 BK20 BK26 CC03 CC12 CC15 CE06
Claims (9)
- 【請求項１】 第１導電型の半導体基板に設けられたト
レンチと、 前記トレンチの側部に沿って前記トレンチの内側に形成
された均一な厚さのゲート絶縁膜と、 前記ゲート絶縁膜の内側に形成された第１の導電体と、 前記第１の導電体に電気的に接続するゲート電極と、 前記第１の導電体の内側に層間絶縁膜を介して形成され
た第２の導電体と、 前記トレンチの底部に形成された第１導電型のベース領
域と、 前記ベース領域内に形成され、かつ前記第２の導電体と
電気的に接続する第２導電型のソース領域と、 前記ソース領域に電気的に接続するソース電極と、 前記トレンチの外側に形成された第２導電型のドリフト
領域および第２導電型のドレイン領域と、 前記ドレイン領域に電気的に接続するドレイン電極と、 を具備することを特徴とする半導体装置。 - 【請求項２】 前記第１の導電体は前記半導体基板表面
より低い位置に形成されていることを特徴とする請求項
１に記載の半導体装置。 - 【請求項３】 前記ドレイン領域は前記トレンチに隣接
して形成されていることを特徴とする請求項２に記載の
半導体装置。 - 【請求項４】 前記ベース領域は前記トレンチの側部の
一部を覆っていることを特徴とする請求項１〜３のいず
れか一つに記載の半導体装置。 - 【請求項５】 前記ソース領域は前記トレンチの側部の
一部を覆っていることを特徴とする請求項４に記載の半
導体装置。 - 【請求項６】 前記ドリフト領域は前記トレンチの底部
の一部を覆っていることを特徴とする請求項１〜３のい
ずれか一つに記載の半導体装置。 - 【請求項７】 第１導電型の半導体基板の主面側に第２
導電型のドリフト領域を形成する工程と、 前記ドリフト領域および前記半導体基板の一部を選択的
に除去してトレンチを形成する工程と、 前記トレンチの内側に、前記トレンチの側面および底面
に沿って均一な厚さのゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の表面に沿って第１の導電体を形成す
る工程と、 前記第１の導電体の表面に沿って酸化膜を形成する工程
と、 前記酸化膜の、活性領域に相当する領域を選択的に除去
して、活性領域に相当する領域の前記第１の導電体を露
出させる工程と、 活性領域に相当する領域において前記第１の導電体を前
記トレンチの側面にのみ残るようにエッチバックする工
程と、 前記トレンチの底部に第１導電型のベース領域と第２導
電型のソース領域を形成する工程と、 前記トレンチ内に層間絶縁膜を形成し、活性領域に相当
する領域において前記層間絶縁膜の底部およびその下の
前記ゲート絶縁膜を除去して前記ソース領域を露出させ
る工程と、 前記トレンチ内に、前記ソース領域に電気的に接続する
第２の導電体を設ける工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項８】 前記ドリフト領域に第２導電型のドレイ
ン領域を形成する工程と、 基板表面の層間絶縁膜をさらに形成する工程と、 基板表面に積層されている層間絶縁膜にコンタクトホー
ルを開口し、前記第１の導電体に電気的に接続するゲー
ト電極、前記第２の導電体に電気的に接続するソース電
極、および前記ドレイン領域に電気的に接続するドレイ
ン電極を形成する工程と、 を含むことを特徴とする請求項７に記載の半導体装置の
製造方法。 - 【請求項９】 活性領域に相当する領域において前記第
１の導電体を前記トレンチの側面にのみ残るようにエッ
チバックする際に、前記第１の導電体を前記半導体基板
表面より低い位置にのみ残るようにオーバーエッチング
することを特徴とする請求項７または８に記載の半導体
装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001081243A JP4797265B2 (ja) | 2001-03-21 | 2001-03-21 | 半導体装置および半導体装置の製造方法 |
| DE10211690A DE10211690A1 (de) | 2001-03-21 | 2002-03-15 | Halbleiterbauelement und Verfahren zu seiner Herstellung |
| US10/103,543 US6781197B2 (en) | 2001-03-21 | 2002-03-21 | Trench-type MOSFET having a reduced device pitch and on-resistance |
| US10/896,250 US7005352B2 (en) | 2001-03-21 | 2004-07-21 | Trench-type MOSFET having a reduced device pitch and on-resistance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
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ID=18937383
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|---|---|---|---|
| JP2001081243A Expired - Fee Related JP4797265B2 (ja) | 2001-03-21 | 2001-03-21 | 半導体装置および半導体装置の製造方法 |
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|---|---|
| US (2) | US6781197B2 (ja) |
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| DE (1) | DE10211690A1 (ja) |
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| JP2004207706A (ja) * | 2002-12-10 | 2004-07-22 | Fuji Electric Device Technology Co Ltd | 半導体装置および半導体装置の製造方法 |
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| JP2004319741A (ja) * | 2003-04-16 | 2004-11-11 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
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