JP3222847B2 - 双方向形半導体装置 - Google Patents
双方向形半導体装置Info
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- Thin Film Transistor (AREA)
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Description
て用いられる双方向形半導体装置に関するものである。
スイッチ要素として半導体リレーが知られている。半導
体リレーは、発光ダイオードのような発光素子と、フォ
トダイオードのような受光素子と、受光素子の出力によ
りオンオフされる半導体スイッチ素子とをパッケージに
内蔵したものであり、交流信号や交流電力のオン・オフ
に用いる半導体リレーでは、半導体スイッチ素子として
双方向スイッチが必要である。また、半導体リレーを電
力のオン・オフに用いるには、半導体スイッチ素子とし
て高耐圧のパワー半導体素子が必要である。
I構造の双方向形横形絶縁ゲートトランジスタ(LIG
BT=Lateral Insulated-Gate Bipolar Transistor )
(ISPSD(International Symposium on Power Sem
iconductor Devices and ICs) '97,pp37−4
0)がある。双方向形LIGBTは、図6に示す構造を
有している。図示する構造では、単結晶シリコンよりな
る半導体基板501の一主表面にシリコン酸化膜よりな
る絶縁層502を介してn形半導体層503を形成した
SOI構造としてある。
晶シリコン中に酸素をイオン注入して内部に絶縁層を形
成するSIMOX(Separation by Implanted Oxygen)
法、絶縁層502の上に単結晶シリコンの基板を張り合
わせる張り合わせSOI法、半導体基板501の表面に
シリコン酸化膜の絶縁層502を形成した後に単結晶シ
リコンを成長させるSOI成長法、陽極酸化によってシ
リコンを部分的に多孔質化し酸化することによって形成
する方法などが知られている。SOI成長法での単結晶
シリコンは、気相、液相、固相のいずれかで成長させ
る。
03の表面側に2つのp+形ウェル領域504,505
が形成され、p+形ウェル領域504,505の中にn
+形エミッタ領域506,507が形成される。p+形
ウェル領域504,505はn形半導体層503の表面
に露出するように形成され、かつ所定の耐圧を保持でき
るように所定距離(ドリフト距離)だけ離間して形成さ
れる。また、n+形エミッタ領域506,507もn形
半導体層503の表面(p+形ウェル領域504,50
5の表面)に露出するように形成される。
2つのn+形エミッタ領域506,507の間に位置す
る部位の上には、ゲート絶縁膜508,509を介して
ポリシリコン等からなる絶縁ゲート形のゲート電極51
0,511が形成される。また、p+形ウェル領域50
4,505とn+形エミッタ領域506,507とに跨
がる形でエミッタ電極512,513が形成されてい
る。この構成では、ゲート電極510,511への印加
電圧を制御すれば、エミッタ電極512,513間を流
れる主電流のオン・オフを制御することができる。
するには、各ゲート電極510,511と各ゲート電極
510,511にそれぞれ近接したエミッタ電極51
2,513との間にゲート電極510,511が正電位
となるように電圧を印加する。このとき、p+形ウェル
領域504,505におけるゲート絶縁膜508,50
9の直下にチャネルが形成され、n+形エミッタ領域5
06,507からn形半導体層503に電子が注入され
るようになる。
正電圧、他方のエミッタ電極512に負電圧を印加する
と、エミッタ電極512からn+形エミッタ領域506
を介してn形半導体層503に電子が注入され、p+形
ウェル領域505からn形半導体層503にホールが注
入される。このようにしてn形半導体層503に電子と
ホールとが注入されると、電子とホールとの拡散電流に
よりエミッタ電極513からエミッタ電極512に向か
って電流が流れる。また、エミッタ電極512,513
に印加される電圧の方向が逆になれば、エミッタ電極5
12からエミッタ電極513に向かって電流が流れる。
こうして図7に示すように、エミッタ電極512,51
3間に印加される電圧の極性にかかわらず電流を流すこ
とができるのである。つまり、交流電圧に対してオン状
態になる。図7における各曲線に示した電圧値はゲート
電極510,511に印加する電圧を示す。
るには、各ゲート電極510,511とそれぞれ近接し
たエミッタ電極512,513とを短絡させる。このと
き、p+形ウェル領域504,505においてゲート絶
縁膜508,509の直下に形成されているチャネルが
消滅し、n+形エミッタ領域506,507からn形半
導体層503への電子の注入がなくなる。電子の注入が
なくなればp+形ウェル領域504,505からのホー
ルの注入もなくなり、n形半導体層503に残留してい
るホールが消滅するか、負電圧が印加されているp+形
ウェル領域504,505に引き抜かれて消滅すれば、
エミッタ電極512,513間で電流は流れなくなる。
つまり、オフ状態になる。オフ状態では、図8に示すよ
うに、両エミッタ電極512,513間に正負いずれの
電圧を印加しても電流は流れない。つまり、交流電圧に
対してオフ状態になる。
プで交流電力のオン・オフを制御することができ、しか
もオン電圧が小さく、自己消孤でき(つまり、自己保持
せず)、さらには遮断速度(ターンオフタイム)が比較
的速いという長所がある。
タ電極512,513間を流れる主電流が、p+形ウェ
ル領域504,505とn形半導体層503との間の接
合を通じて流れるものであるから、図7に示されている
ように、エミッタ電極512,513間の印加電圧が所
定電圧に達するまで電流が流れないことになる。つま
り、いわゆるオフセット特性を示すことになる。一方、
信号電流をオン・オフするには、動作電流の全領域にお
いてオン抵抗が一定であることが要求され、上述したよ
うなオフセット特性を示すスイッチ索子は使用すること
ができない。
あり、その目的は、動作電流の全領域においてオン抵抗
が略一定となる双方向形半導体装置を提供することにあ
る。
層の上に第一導電形の半導体層を形成したSOI構造の
基板を有し、前記半導体層の表面側に互いに離間して形
成された高濃度第一導電形の一対のドレイン領域と、前
記一対のドレイン領域間の前記半導体層を分割するよう
に前記半導体層の表面から絶縁層まで形成された第二導
電形のウェル領域と、前記ウェル領域内でウェル領域の
表面側に形成された高濃度第一導電形の一対のソース領
域と、各ドレイン領域と各ソース領域との間のウェル領
域の表面にゲート絶縁膜を介して配置された一対のゲー
ト電極と、各ドレイン領域に接続された一対のドレイン
電極と、前記一対のソース領域に跨がって接続されたソ
ース電極とを備え、前記ゲート電極は互いに電気的に接
続されているものである。この構成によれば、高濃度第
一導電形の複数のドレイン領域と高濃度第一導電形のソ
ース領域との間に第二導電形のウェル領域が形成され、
ウェル領域にはゲート絶縁膜を介してゲート電極が配置
されているから、ゲート電極に電圧を印加してウェル領
域にチャネルを形成することによって、一対のドレイン
領域間で双方向に電流を流すことができ、双方向形の半
導体スイッチ素子を提供することができる。しかも、上
記構成では、導通時に接合を通したキャリアの輸送がな
いから、導通時にオン抵抗が略一定になり微小電流領域
においても直線性がよく、信号電流のオン・オフに用い
ることができる。さらに、ゲート電極が共通に接続され
ているから、1つの駆動回路でオン・オフを制御するこ
とができ駆動が容易である。
形の半導体層を形成したSOI構造の基板を有し、前記
半導体層の表面側に互いに離間して形成された高濃度第
一導電形の一対のドレイン領域と、前記一対のドレイン
領域間の前記半導体層を分割するように前記半導体層の
表面から絶縁層まで形成された低濃度第一導電形のウェ
ル領域と、前記ウェル領域内でウェル領域の表面側に形
成された高濃度第一導電形のソース領域と、各ドレイン
領域とソース領域との間のウェル領域の表面にゲート絶
縁膜を介して配置された一対のゲート電極と、各ドレイ
ン領域に接続された一対のドレイン電極と、ソース領域
に接続されたソース電極とを備え、前記ゲート電極は互
いに電気的に接続されているものである。この構成によ
れば、高濃度第一導電形の複数のドレイン領域と高濃度
第一導電形のソース領域との間に低濃度第一導電形のウ
ェル領域が形成され、ウェル領域にはゲート絶縁膜を介
してゲート電極が配置されているから、オフ時にはゲー
ト電極とウェル領域との仕事関数の差によって空乏層が
拡がって電流を遮断し、一方、オン時にはゲート電極に
電圧を印加してウェル領域にキャリアの蓄積によるチャ
ネルを形成することによって、一対のドレイン領域間で
双方向に電流を流すことができ、双方向形の半導体スイ
ッチ素子を提供することができる。しかも、上記構成で
は、導通時に接合を通じたキャリアの輸送がないから、
導通時にオン抵抗が略一定になり微小電流領域において
も直線性がよく、信号電流のオン・オフに用いることが
できる。さらに、ゲート電極が共通に接続されているか
ら、1つの駆動回路でオン・オフを制御することができ
駆動が容易である。その上、ウェル領域を含めて信号あ
るいは電力の印加・導通される経路上にはpn接合が存
在しないので、サージ発生によるバイポーラアクション
などの発生がないことや、ソース電極をソース領域とウ
ェル領域とに跨って形成する必要がないので、小型化に
有利である。
形の半導体層を形成したSOI構造の基板を有し、前記
半導体層の表面側に互いに離間して形成された高濃度第
一導電形の一対のドレイン領域と、前記一対のドレイン
領域間の前記半導体層内で半導体層の表面側に形成され
た高濃度第一導電形のソース領域と、各ドレイン領域と
ソース領域との間の半導体層内で絶縁層とは離間するよ
うに半導体層の表面側に形成された高濃度第二導電形の
一対のゲート領域と、各ドレイン領域に接続された一対
のドレイン電極と、ソース領域に接続されたソース電極
と、各ゲート領域に接続され互いに電気的に接続された
ゲート電極とを備えるものである。この構成によれば、
高濃度第一導電形の複数のドレイン領域と高濃度第一導
電形のソース領域との間の半導体層内で絶縁層とは離間
するように半導体層の表面側に高濃度第二導電形のゲー
ト領域が形成されているから、絶縁層とゲート領域との
間に形成されるチャネルを通して一対のドレイン領域間
で双方向に電流を流すことができ、双方向形の半導体ス
イッチ素子を提供することができる。しかも、この構成
ではJFETを形成しており、導通時に接合を通したキ
ャリアの輸送がないから、導通時にオン抵抗が略一定に
なり微小電流領域においても直線性がよく、信号電流の
オン・オフに用いることができる。さらに、ゲート電極
が共通に接続されているから、1つの駆動回路でオン・
オフを制御することができ駆動が容易である。加えて、
ゲート電極に電圧を印加しない状態において導通するノ
ーマリオン形の構成を有しているから、半導体リレーに
用いるときにはb接点形の構成とすることができる。
形の半導体層を形成したSOI構造の基板を有し、前記
半導体層の表面側に互いに離間して形成された高濃度第
一導電形の一対のドレイン領域と、前記一対のドレイン
領域の間の前記半導体層内で半導体層の表面側に形成さ
れた高濃度第一導電形のソース領域と、各ドレイン領域
とソース領域との間の半導体層内で半導体層の表面から
絶縁層まで形成された第二導電形の一対のゲート領域
と、各ドレイン領域に接続された一対のドレイン電極
と、ソース領域に接続されたソース電極と、各ゲート領
域に接続され互いに電気的に接続されたゲート電極とを
備え、各ゲート領域は複数の領域に分割され、分割され
た各領域の間が各ドレイン領域とソース領域との間の導
電路であるチャネル領域となるものである。この構成に
よれば、高濃度第一導電形の複数のドレイン領域と高濃
度第一導電形のソース領域との間の半導体層内で第二導
電形の複数のゲート領域を半導体層の表面から絶縁層ま
で形成し、かつ各ゲート領域にチャネル領域を形成して
いるから、ゲート領域に形成したチャネル領域を通して
一対のドレイン領域間で双方向に電流を流すことがで
き、双方向形の半導体スイッチ素子を提供することがで
きる。しかも、この構成ではJFETを形成しており、
導通時に接合を通じたキャリアの輸送がないから、導通
時にオン抵抗が略一定になり微小電流領域においても直
線性がよく、信号電流のオン・オフに用いることができ
る。さらに、ゲート電極が共通に接続されているから、
1つの駆動回路でオン・オフを制御することができ駆動
が容易である。その上、チャネル領域はゲート領域のマ
スク設計と拡散設計とによって寸法を制御することがで
きるので、精度よく設計をすることができる。加えて、
ゲート電極に電圧を印加しない状態において導通するノ
ーマリオン形の構成を有しているから、半導体リレーに
用いるときにはb接点形の構成とすることができる。
の便宜上、第一導電形をn形、第二導電形をp形として
説明するが、n形とp形とは入れ換えてもよい。
す構成の双方向形LDMOSFET(Lateral Double-D
iffused MOSFET)を例示する。従来例と同様に、本実施
形態でもSOI構造を有しており、半導体基板101の
上に絶縁層102を介してn形半導体層103が形成さ
れる。n形半導体層103の表面側には2つのn++形
ドレイン領域104,105が形成されるとともに、両
n++形ドレイン領域104,105の間でp+形ウェ
ル領域106が形成される。p+形ウェル領域106は
絶縁層102に達する深さに形成され、n形半導体層1
03を2つの領域に分割している。さらに、p+形ウェ
ル領域106の中には、2つのn++形ソース領域10
7,108が形成されるとともに、両n++形ソース領
域107,108の間でp++形ベースコンタクト領域
109が形成される。n++形ドレイン領域104,1
05とp+形ウェル領域106とはn形半導体層103
の表面に露出し、n++形ソース領域107,108、
p++形ベースコンタクト領域109はp+形ウェル領
域106の表面に露出する。p+形ウェル領域106上
には、ゲート絶縁膜110,111を介して絶縁ゲート
形のゲート電極112,113が形成され、両ゲート電
極112,113は共通に接続される。ドレイン領域1
04,105にはそれぞれドレイン電極114,115
が接続される。さらに、ソース領域107,108とp
++形ベースコンタクト領域109とに跨がる形でソー
ス電極117が接続される。
状態にするには、ゲート電極112,113とソース電
極117の間にゲート電極112,113が正電位にな
るように電圧を印加する。このとき、p+形ウェル領域
106におけるゲート絶縁膜110,111の直下にチ
ャネルが形成される。ここで、ドレイン電極114,1
15間にドレイン電極114側が高電位になるように電
圧が印加されているとすれば、ドレイン電極114→n
++形ドレイン領域104→n形半導体層103→ゲー
ト電極112に対応するチャネル→n++形ソース領域
107→ソース電極117→n++形ソース領域108
→ゲート電極113に対応するチャネル→n形半導体層
103→n++形ドレイン領域105→ドレイン電極1
15の経路で電子電流が流れる。このとき、電流は電子
電流が支配しており(つまりモノポーラであり)、電流
通路に接合がないから低電圧においてもオフセット成分
が生じない。つまり、微小電流領域においても直線性が
よい。ドレイン電極114,115に印加される電圧極
性が逆になった場合には電流の向きが逆になるが同様に
動作する。その結果、図2に示すように、交流電流を流
すことができるとともに、微小電流領域においても直線
性のよい動作が期待できる。
をオフ状態にするには、ゲート電極112,113とソ
ース電極117とを短絡させる。これによってp+形ウ
ェル領域106においてゲート絶縁膜110,111の
直下に形成されていたチャネルが消滅し電子電流が流れ
なくなり、オフ状態になるのである。オフ状態ではドレ
イン電極114,115間に正負いずれの電圧を印加し
ても電流は流れない。つまり、交流電圧に対してオフ状
態になる。ここに、耐圧は双方向形LDMOSFETの
片側部分の耐圧に等しい。
ると、1チップで交流電力をオン・オフさせることがで
き、しかも、導通時には微小電流領域においても電圧−
電流特性の直線性がよく、信号電流のオン・オフに用い
ることが可能になる。また、ゲート電極112,113
は共通接続されソース電極117は1つであるから、ゲ
ートに制御信号を与える駆動回路も1つでよく制御が容
易である。
構成のMOSFETを示す。このMOSFETは、双方
向形横方向蓄積形MOSFETと称するものである。本
実施形態も実施形態1と同様に、SOI構造を有してお
り、半導体基板201の上に絶縁層202を介してn形
半導体203が形成される。n形半導体層203の表面
側には2つのn++形ドレイン領域204,205が形
成されるとともに、両n++形ドレイン領域204,2
05の間でn−形ウェル領域206が形成される。n−
形ウェル領域206は絶縁層202に達する深さに形成
され、n形半導体層203を2つの領域に分割してい
る。さらに、n−形ウェル領域206の中には、n++
形ソース領域207が形成される。n++形ドレイン領
域204,205とn−形ウェル領域206とはn形半
導体層203の表面に露出し、n++形ソース領域20
7はn−形ウェル領域206の表面に露出する。n−形
ウェル領域206上には、ゲート絶縁膜210,211
を介して絶縁ゲート形のゲート電極212,213が形
成され、両ゲート電極212,213は共通に接続され
る。ドレイン領域204,205にはそれぞれドレイン
電極214,215が接続される。さらに、ソース領域
207にはソース電極217が接続される。
Tをオン状態にするには、ゲート電極212,213と
ソース電極217の間にゲート電極212,213が正
電位になるように電圧を印加する。このとき、n−形ウ
ェル領域206におけるゲート絶縁膜210,211の
直下にキャリアの蓄積に伴うチャネルが形成される。こ
こで、ドレイン電極214,215間にドレイン電極2
14側が高電位になるように電圧が印加されているとす
れば、ドレイン電極214→n++形ドレイン領域20
4→n形半導体層203→ゲート電極212に対応する
チャネル→n++形ソース領域207→ゲート電極21
3に対応するチャネル→n形半導体層203→n++形
ドレイン領域205→ドレイン電極215の経路で電子
電流が流れる。このとき、電流は電子電流が支配してお
り(つまりモノポーラであり)、電流経路に接合がない
から低電圧においてもオフセット成分が生じない。つま
り、微小電流領域においても直線性がよい。ドレイン電
極214,215に印加される電圧極性が逆になった場
合には電流の向きが逆になるが同様に動作する。その結
果、実施形態1でも図2として示したように、交流電流
を流すことができるとともに、微少電流領域においても
直線性のよい動作が期待できる。
SFETをオフ状態にするには、ゲート電極212,2
13とソース電極217とを短絡させる。これによっ
て、n−形ウェル領域206においてゲート絶縁膜21
0,211の直下に形成されていたチャネルが消滅し電
子電流が流れなくなり、オフ状態になるのである。オフ
状態ではドレイン電極214,215間に正負いずれの
電圧を印加しても電流は流れない。つまり、交流電圧に
対してオフ状態となる。ここに、耐圧は双方向形横方向
蓄積形MOSFETの片側部分の耐圧に等しい。
Tを用いると、1チップで交流電力をオン・オフさせる
ことができ、しかも、導通時には微少電流領域において
も電圧−電流特性の直線性がよく、信号電流のオン・オ
フに用いることが可能になる。また、ゲート電極21
2,213は共通接続されソース電極217は1つであ
るから、ゲートに制御信号を与える駆動回路も1つでよ
く制御が容易である。
ように、双方向形JFETを例示する。本実施形態も実
施形態1と同様に、SOI構造を有しており、半導体基
板301の上に絶縁層302を介してn形半導体層30
3が形成される。n形半導体層303の表面側には、2
つのn++形ドレイン領域304,305が形成される
とともに、両n++形ドレイン領域304,305の間
に2つのp++形ゲート領域307,308が形成さ
れ、さらに、両p++形ゲート領域307,308の間
にn++形ソース領域306が形成される。n++形ド
レイン領域304,305にはそれぞれドレイン電極3
09,310が接続され、p++形ゲート領域307,
308にはゲート電極311,312が接続され、n+
+形ソース領域306にはソース電極313がそれぞれ
接続される。ここで、ゲート電極311,312は共通
に接続されている。
るには、ゲート電極311,312とソース電極313
とを短絡させる。このとき、p++形ゲート領域30
7,308とn形半導体層303との接合部には内蔵電
位による空乏層が現れる。ここでは、p++形とn形と
の階段接合を仮定しているので、この空乏層はほぼn形
半導体層303において拡がっている。ここで、p++
形ゲート領域307,308と絶縁層302との間隙は
上述した空乏層よりも大きくなるように設計してあり、
その結果、p++形ゲート領域307,308と絶縁層
302との間隙に形成されたチャネルは開いた状態にな
る。ここで、ドレイン電極309,310間にドレイン
電極309の方が高電位になるように電圧が印加されて
いると、ドレイン電極309→n++形ドレイン領域3
04→n形半導体層303→p++形ゲート領域307
に対応するチャネル→n形半導体層303→p++形ゲ
ート領域308に対応するチャネル→n形半導体層30
3→n++形ドレイン領域305→ドレイン電極310
の経路で電子電流が流れる。このとき、電流は電子電流
が支配しており(つまりモノポーラであり)、電流通路
に接合がないから低電圧においてもオフセット成分が生
じない。つまり、微小電流領域においても直線性がよ
い。ドレイン電極309,310に印加される電圧極性
が逆になった場合には電流の向きが逆になるが同様に動
作する。その結果、実施形態1において図2に示したよ
うに、交流電流を流すことができるとともに、微小電流
領域においても直線性のよい動作が期待できる。
態にするには、ゲート電極311,312とソース電極
313と間にゲート電極311,312が負極となるよ
うに電圧を印加する。このとき、p++形ゲート領域3
07,308とn形半導体層303との接合部の空乏層
が広がる。ここで、p++形ゲート領域307,308
と絶縁層302との間隙は、ゲート電極311,312
とソース電極313との間に適宜の電圧を印加したとき
に生じる空乏層によって、p++形ゲート領域307,
308に対応するチャネルがピンチオフするように設計
してある。したがって、空乏層が生じるとチャネルが消
滅し電流が流れなくなり、オフ状態になる。オフ状態で
はドレイン電極309,310間に正負いずれの電圧を
印加しても電流は流れない。つまり、交流電圧に対して
オフ状態になる。ここに、耐圧は双方向形JFETの片
側部分の耐圧に等しい。
1,312に正電圧を印加すれば、ゲート電極311,
312とソース電極313との間を短絡した場合よりも
オン抵抗をより低減させることができるが、正負の電圧
を印加することができるドライバが必要であって駆動が
面倒であるから、ゲート電極311,312とソース電
極313との間の電圧を0Vとしたときをオン状態とし
ている。
チップで交流電力をオン・オフさせることができ、しか
も、導通時には微小電流領域においても電圧−電流特性
の直線性がよく、信号電流のオン・オフに用いることが
可能になる。また、ゲート電極311,312は共通接
続されソース電極313は1つであるから、ゲート駆動
回路も1つでよく制御が容易である。その上、ゲート電
極311,312に電圧を印加しない状態においてオン
状態であって、ノーマリオン形のスイッチ素子として動
作するので、半導体リレーに用いればb接点形(常閉接
点形)の素子を提供することができる。
ように、双方向形JFETを例示する。本実施形態も実
施形態1と同様に、SOI構造を有しており、半導体基
板401の上に絶縁層402を介してn形半導体層40
3が形成される。n形半導体層403の表面側には、2
つのn++形ドレイン領域404,405が形成される
とともに、両n++形ドレイン領域404,405の間
に2つのp+形ゲート領域407,408が形成され、
さらに、両p+形ゲート領域407,408の間にn+
+形ソース領域406が形成される。n++形ドレイン
領域404,405にはそれぞれドレイン電極409,
410が接続され、p++形ゲート領域407,408
にはゲート電極411,412が接続され、n++形ソ
ース領域406にはソース電極413がそれぞれ接続さ
れる。ところで、図5(b)として示した平面図から明
らかなように、n++形ソース領域406はn形半導体
層403の幅方向(図5(b)の上下方向)における全
長に亙って形成される。また、各p++形ゲート領域4
07,408はn形半導体層403の幅方向における中
間部にそれぞれチャネル領域414,415を有してい
て、それぞれ2つずつの領域407a,407b,40
8a,408bを構成している。また、p++形ゲート
領域407,408は絶縁層402に達する深さに形成
され、n++形ソース領域406は絶縁層402との間
にチャネルが形成されている。ここで、4つの領域40
7a,407b,408a,408bに対応したゲート
電極411,412は共通に接続されている。
7a,407b、408a,408bの間に、各n++
ドレイン領域404,405とソース領域406との間
の導電路となるチャネル領域414,415が形成され
る点を除けば実施形態2と同様に動作する。
チップで交流電力をオン・オフさせることができ、しか
も、導通時には微小電流領域においても電圧−電流特性
の直線性がよく、信号電流のオン・オフに用いることが
可能になる。また、ゲート電極411,412は共通接
続されソース電極413は1つであるから、ゲート駆動
回路も1つでよく制御が容易である。その上、ゲート電
極411,412に電圧を印加しない状態においてオン
状態であって、ノーマリオン形のスイッチ素子として動
作するので、半導体リレーに用いればb接点形(常閉接
点形)の素子を提供することができる。加えて、実施形
態3の構成ではn形半導体層303の厚みのばらつきが
あると、チャネルの形成される部位の間隙にばらつきが
生じて、ピンチオフの特性に影響を与えるおそれがある
が、本実施形態の構成では、チャネルの間隙はp++形
ゲート領域407,408のマスク設計と拡散設計によ
って制御することができるので、より確度の高い設計を
することができるという利点も有する。
電形の半導体層を形成したSOI構造の基板を有し、前
記半導体層の表面側に互いに離間して形成された高濃度
第一導電形の一対のドレイン領域と、前記一対のドレイ
ン領域間の前記半導体層を分割するように前記半導体層
の表面から絶縁層まで形成された第二導電形のウェル領
域と、前記ウェル領域内でウェル領域の表面側に形成さ
れた高濃度第一導電形の一対のソース領域と、各ドレイ
ン領域と各ソース領域との間のウェル領域の表面にゲー
ト絶縁膜を介して配置された一対のゲート電極と、各ド
レイン領域に接続された一対のドレイン電極と、前記一
対のソース領域に跨がって接続されたソース電極とを備
え、前記ゲート電極は互いに電気的に接続されているも
のであり、導通時に接合を通したキャリアの輸送がない
から、導通時にオン抵抗が略一定になり微小電流領域に
おいても直線性がよく、信号電流のオン・オフに用いる
ことができるという利点があり、しかも、ゲート電極が
共通に接続されているから、1つの駆動回路でオン・オ
フを制御することができ駆動が容易であるという利点が
ある。
形の半導体層を形成したSOI構造の基板を有し、前記
半導体層の表面側に互いに離間して形成された高濃度第
一導電形の一対のドレイン領域と、前記一対のドレイン
領域間の前記半導体層を分割するように前記半導体層の
表面から絶縁層まで形成された低濃度第一導電形のウェ
ル領域と、前記ウェル領域内でウェル領域の表面側に形
成された高濃度第一導電形のソース領域と、各ドレイン
領域とソース領域との間のウェル領域の表面にゲート絶
縁膜を介して配置された一対のゲート電極と、各ドレイ
ン領域に接続された一対のドレイン電極と、ソース領域
に接続されたソース電極とを備え、前記ゲート電極は互
いに電気的に接続されているものであり、導通時に接合
を通じたキャリアの輸送がないから、導通時にオン抵抗
が略一定になり微小電流領域においても直線性がよく、
信号電流のオン・オフに用いることができるという利点
があり、しかも、ゲート電極が共通に接続されているか
ら、1つの駆動回路でオン・オフを制御することができ
駆動が容易であるという利点がある。さらに、ウェル領
域を含めて信号あるいは電力の印加・導通される経路上
にはpn接合が存在しないので、サージ発生によるバイ
ポーラアクションなどの発生がないことや、ソース電極
をソース領域とウェル領域とに跨って形成する必要がな
いので、小型化に有利であるという利点もある。
形の半導体層を形成したSOI構造の基板を有し、前記
半導体層の表面側に互いに離間して形成された高濃度第
一導電形の一対のドレイン領域と、前記一対のドレイン
領域間の前記半導体層内で半導体層の表面側に形成され
た高濃度第一導電形のソース領域と、各ドレイン領域と
ソース領域との間の半導体層内で絶縁層とは離間するよ
うに半導体層の表面側に形成された高濃度第二導電形の
一対のゲート領域と、各ドレイン領域に接続された一対
のドレイン電極と、ソース領域に接続されたソース電極
と、各ゲート領域に接続され互いに電気的に接続された
ゲート電極とを備えるものであり、導通時に接合を通し
たキャリアの輸送がないから、導通時にオン抵抗が略一
定になり微小電流領域においても直線性がよく、信号電
流のオン・オフに用いることができるという利点があ
り、しかも、ゲート電極が共通に接続されているから、
1つの駆動回路でオン・オフを制御することができ駆動
が容易であるという利点がある。
形の半導体層を形成したSOI構造の基板を有し、前記
半導体層の表面側に互いに離間して形成された高濃度第
一導電形の一対のドレイン領域と、前記一対のドレイン
領域の間の前記半導体層内で半導体層の表面側に形成さ
れた高濃度第一導電形のソース領域と、各ドレイン領域
とソース領域との間の半導体層内で半導体層の表面から
絶縁層まで形成された第二導電形の一対のゲート領域
と、各ドレイン領域に接続された一対のドレイン電極
と、ソース領域に接続されたソース電極と、各ゲート領
域に接続され互いに電気的に接続されたゲート電極とを
備え、各ゲート領域は複数の領域に分割され、分割され
た各領域の間が各ドレイン領域とソース領域との間の導
電路であるチャネル領域となるものであり、導通時に接
合を通したキャリアの輸送がないから、導通時にオン抵
抗が略一定になり微小電流領域においても直線性がよ
く、信号電流のオン・オフに用いることができるという
利点があり、しかも、ゲート電極が共通に接続されてい
るから、1つの駆動回路でオン・オフを制御することが
でき駆動が容易であるという利点がある。また、チャネ
ル領域はゲート領域のマスク設計と拡散設計とによって
寸法を制御することができるので、精度よく設計をする
ことができるという利点もある。
斜視図、(b)は平面図である。
Claims (4)
- 【請求項1】 絶縁層の上に第一導電形の半導体層を形
成したSOI構造の基板を有し、前記半導体層の表面側
に互いに離間して形成された高濃度第一導電形の一対の
ドレイン領域と、前記一対のドレイン領域間の前記半導
体層を分割するように前記半導体層の表面から絶縁層ま
で形成された第二導電形のウェル領域と、前記ウェル領
域内でウェル領域の表面側に形成された高濃度第一導電
形の一対のソース領域と、各ドレイン領域と各ソース領
域との間のウェル領域の表面にゲート絶縁膜を介して配
置された一対のゲート電極と、各ドレイン領域に接続さ
れた一対のドレイン電極と、前記一対のソース領域に跨
がって接続されたソース電極とを備え、前記ゲート電極
は互いに電気的に接続されていることを特徴とする双方
向形半導体装置。 - 【請求項2】 絶縁層の上に第一導電形の半導体層を形
成したSOI構造の基板を有し、前記半導体層の表面側
に互いに離間して形成された高濃度第一導電形の一対の
ドレイン領域と、前記一対のドレイン領域間の前記半導
体層を分割するように前記半導体層の表面から絶縁層ま
で形成された低濃度第一導電形のウェル領域と、前記ウ
ェル領域内でウェル領域の表面側に形成された高濃度第
一導電形のソース領域と、各ドレイン領域とソース領域
との間のウェル領域の表面にゲート絶縁膜を介して配置
された一対のゲート電極と、各ドレイン領域に接続され
た一対のドレイン電極と、ソース領域に接続されたソー
ス電極とを備え、前記ゲート電極は互いに電気的に接続
されていることを特徴とする双方向形半導体装置。 - 【請求項3】 絶縁層の上に第一導電形の半導体層を形
成したSOI構造の基板を有し、前記半導体層の表面側
に互いに離間して形成された高濃度第一導電形の一対の
ドレイン領域と、前記一対のドレイン領域間の前記半導
体層内で半導体層の表面側に形成された高濃度第一導電
形のソース領域と、各ドレイン領域とソース領域との間
の半導体層内で絶縁層とは離間するように半導体層の表
面側に形成された高濃度第二導電形の一対のゲート領域
と、各ドレイン領域に接続された一対のドレイン電極
と、ソース領域に接続されたソース電極と、各ゲート領
域に接続され互いに電気的に接続されたゲート電極とを
備えることを特徴とする双 方向形半導体装置。 - 【請求項4】 絶縁層の上に第一導電形の半導体層を形
成したSOI構造の基板を有し、前記半導体層の表面側
に互いに離間して形成された高濃度第一導電形の一対の
ドレイン領域と、前記一対のドレイン領域の間の前記半
導体層内で半導体層の表面側に形成された高濃度第一導
電形のソース領域と、各ドレイン領域とソース領域との
間の半導体層内で半導体層の表面から絶縁層まで形成さ
れた第二導電形の一対のゲート領域と、各ドレイン領域
に接続された一対のドレイン電極と、ソース領域に接続
されたソース電極と、各ゲート領域に接続され互いに電
気的に接続されたゲート電極とを備え、各ゲート領域は
複数の領域に分割され、分割された各領域の間が各ドレ
イン領域とソース領域との間の導電路であるチャネル領
域となることを特徴とする双方向形半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32414998A JP3222847B2 (ja) | 1997-11-14 | 1998-11-13 | 双方向形半導体装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31403697 | 1997-11-14 | ||
JP9-314036 | 1997-11-14 | ||
JP32414998A JP3222847B2 (ja) | 1997-11-14 | 1998-11-13 | 双方向形半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11224950A JPH11224950A (ja) | 1999-08-17 |
JP3222847B2 true JP3222847B2 (ja) | 2001-10-29 |
Family
ID=26567803
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32414998A Expired - Fee Related JP3222847B2 (ja) | 1997-11-14 | 1998-11-13 | 双方向形半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3222847B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6806482B2 (en) | 2002-10-29 | 2004-10-19 | Nec Compound Semiconductor Devices, Ltd. | Photovoltaic solid state relay |
Families Citing this family (32)
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---|---|---|---|---|
JP4797265B2 (ja) | 2001-03-21 | 2011-10-19 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
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JP4961658B2 (ja) * | 2003-02-17 | 2012-06-27 | 富士電機株式会社 | 双方向素子および半導体装置 |
CN101567373B (zh) | 2004-02-16 | 2011-04-13 | 富士电机系统株式会社 | 双方向元件及其制造方法 |
JP5157164B2 (ja) | 2006-05-29 | 2013-03-06 | 富士電機株式会社 | 半導体装置、バッテリー保護回路およびバッテリーパック |
US7875907B2 (en) * | 2007-09-12 | 2011-01-25 | Transphorm Inc. | III-nitride bidirectional switches |
US8519438B2 (en) | 2008-04-23 | 2013-08-27 | Transphorm Inc. | Enhancement mode III-N HEMTs |
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JP2012033552A (ja) | 2010-07-28 | 2012-02-16 | On Semiconductor Trading Ltd | 双方向スイッチ及びその製造方法 |
US8742460B2 (en) | 2010-12-15 | 2014-06-03 | Transphorm Inc. | Transistors with isolation regions |
US8643062B2 (en) | 2011-02-02 | 2014-02-04 | Transphorm Inc. | III-N device structures and methods |
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US9257547B2 (en) | 2011-09-13 | 2016-02-09 | Transphorm Inc. | III-N device structures having a non-insulating substrate |
US8598937B2 (en) | 2011-10-07 | 2013-12-03 | Transphorm Inc. | High power semiconductor electronic components with increased reliability |
US9165766B2 (en) | 2012-02-03 | 2015-10-20 | Transphorm Inc. | Buffer layer structures suited for III-nitride devices with foreign substrates |
US9093366B2 (en) | 2012-04-09 | 2015-07-28 | Transphorm Inc. | N-polar III-nitride transistors |
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US9171730B2 (en) | 2013-02-15 | 2015-10-27 | Transphorm Inc. | Electrodes for semiconductor devices and methods of forming the same |
US9087718B2 (en) | 2013-03-13 | 2015-07-21 | Transphorm Inc. | Enhancement-mode III-nitride devices |
US9245992B2 (en) | 2013-03-15 | 2016-01-26 | Transphorm Inc. | Carbon doping semiconductor devices |
US9443938B2 (en) | 2013-07-19 | 2016-09-13 | Transphorm Inc. | III-nitride transistor including a p-type depleting layer |
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JP6888013B2 (ja) | 2016-01-15 | 2021-06-16 | トランスフォーム テクノロジー,インコーポレーテッド | AL(1−x)Si(x)Oゲート絶縁体を有するエンハンスメントモードIII族窒化物デバイス |
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---|---|
JPH11224950A (ja) | 1999-08-17 |
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