CN107546254A - 半导体开关 - Google Patents
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Abstract
本申请公开了一种半导体开关。其中，半导体开关的一实施例包括衬底层；第一掺杂区、第二掺杂区和第三掺杂区，第一掺杂区、第二掺杂区和第三掺杂区间隔扩散在衬底层，且衬底层的表面暴露出第一掺杂区、第二掺杂区和第三掺杂区；第一氧化区，位于间隔第一掺杂区和第二掺杂区的衬底层的表面，连接第一掺杂区和第二掺杂区；第二氧化区，位于间隔第二掺杂区和第三掺杂区的衬底层的表面，连接第二掺杂区和第三掺杂区；栅电极，由位于第一氧化区上的第一栅电极和位于第二氧化区上的第二栅电极连接而成；第一漏电极，与第一掺杂区连接；第二漏电极，和第三掺杂区连接；源电极，与第二掺杂区和衬底层连接。按照本申请的方案，能够控制电流双向流动。
Description
技术领域
本申请一般涉及半导体技术，尤其涉及半导体开关。
背景技术
固体开关，或固态继电器已广泛应用于各种机电设备、自动化设备、照明、仪器仪表、安防设备、充电设备、化工设备、矿山设备等。它的优点在于寿命长、可靠性高、无触点、无线圈、无噪声、无火花、抗干扰能力强、开关速度快，抗干扰能力强，且耐冲击，耐振荡，防爆、防潮、防腐蚀。它主要的缺点是存在通态压降、有一定的内阻，因此大功率的固体开关需要比较大的散热装置。尤其对于直流输入/输出的固体开关，散热是一个非常重要的要求。
由于MOSFET(Metal Oxide Semiconductor Field Effect Transistor，场效应管)导通内阻小，导通压降小，可以降低导通时的发热量，因此适合作为固体开关中常用的功率半导体器件。但是普通的MOSFET在制造过程中会存在一个寄生二极管，它并联在MOSFET的漏极和源极之间。如图1A、图1B所示，图1A、图1B为一个N型MOSFET，其中，D是MOSFET的漏极，G是MOSFET的栅极，S是MOSFET的源极。在实际的制造过程中，MOSFET的P型衬底和S连接的N型掺杂区短接。因此P型衬底和D连接的N型掺杂区形成一个寄生二极管。由于这个寄生二极管的存在，单个的NMOS只能构成一个单向的固体开关。对于NMOS(Negativechannel Metal Oxide Semiconductor，N型金属氧化物半导体)，它可以控制电流从D流向S，但是不能控制电流从S流向D；对于PMOS(Positive channel Metal OxideSemiconductor，P型金属氧化物半导体)，它可以控制电流从S流向D，但是不能控制电流从D流向S。
发明内容
鉴于现有技术中的上述缺陷或不足，期望提供一种半导体开关，以解决现有技术中存在的问题。
第一方面，本申请提供了一种半导体开关，包括：衬底层；第一掺杂区、第二掺杂区和第三掺杂区，其中，所述第一掺杂区、所述第二掺杂区和所述第三掺杂区间隔扩散在所述衬底层，且所述衬底层的表面暴露出所述第一掺杂区、所述第二掺杂区和所述第三掺杂区，当所述衬底层为P型半导体时，所述第一掺杂区、所述第二掺杂区和所述第三掺杂区为N型半导体，当所述衬底层为N型半导体时，所述第一掺杂区、所述第二掺杂区和所述第三掺杂区为P型半导体；第一氧化区，位于间隔所述第一掺杂区和所述第二掺杂区的所述衬底层的表面，连接所述第一掺杂区和所述第二掺杂区；第二氧化区，位于间隔所述第二掺杂区和所述第三掺杂区的所述衬底层的表面，连接所述第二掺杂区和所述第三掺杂区；栅电极，由位于所述第一氧化区上的第一栅电极和位于所述第二氧化区上的第二栅电极连接而成；第一漏电极，与所述第一掺杂区连接；第二漏电极，和所述第三掺杂区连接；源电极，与所述第二掺杂区和所述衬底层连接。
在一些实施例中，所述衬底层包括顶面和底面；以及所述第一掺杂区、所述第二掺杂区和所述第三掺杂区横向分布在所述衬底层，且所述衬底层的顶面暴露出所述第一掺杂区、所述第二掺杂区和所述第三掺杂区；所述第一漏电极位于所述第一掺杂区上；所述第二漏电极位于所述第三掺杂区上；所述源电极位于所述第二掺杂区上。
在一些实施例中，所述衬底层包括顶面和底面；以及所述衬底层的底面暴露出所述第一掺杂区和所述第三掺杂区，所述衬底层的顶面暴露出所述第二掺杂区；所述第一漏电极位于所述第一掺杂区下；所述第二漏电极位于所述第三掺杂区下；所述源电极位于所述第二掺杂区上。
在一些实施例中，所述衬底层包括顶面和底面；以及所述衬底层的顶面暴露出所述第一掺杂区和所述第三掺杂区，所述衬底层的底面暴露出所述第二掺杂区；所述第一漏电极位于所述第一掺杂区上；所述第二漏电极位于所述第三掺杂区上；所述源电极位于所述第二掺杂区下。
在一些实施例中，所述衬底层包括顶面、底面；以及所述第一掺杂区和所述第三掺杂区分别位于所述衬底层的两侧；所述第二掺杂区暴露在所述衬底层的顶面；所述第一漏电极位于所述第一掺杂区下；所述第二漏电极位于所述第三掺杂区下；所述源电极位于所述第二掺杂区上。
在一些实施例中，所述衬底层包括顶面和底面；以及所述第一掺杂区和所述第三掺杂区分别位于所述衬底层的两侧；所述第二掺杂区暴露在所述衬底层的底面；所述第一漏电极位于所述第一掺杂区上；所述第二漏电极位于所述第三掺杂区上；所述源电极位于所述第二掺杂区下。
在一些实施例中，所述衬底层包括顶面、底面和侧面；以及所述衬底层的底面和至少一个侧面暴露出所述第一掺杂区和所述第三掺杂区，所述衬底层的顶面暴露出所述第二掺杂区；所述第一漏电极位于所述第一掺杂区下；所述第二漏电极位于所述第三掺杂区下；所述源电极位于所述第二掺杂区上。
在一些实施例中，所述衬底层包括顶面、底面和侧面；以及所述衬底层的顶面和至少一个侧面暴露出所述第一掺杂区和所述第三掺杂区，所述衬底层的底面暴露出所述第二掺杂区；所述第一漏电极位于所述第一掺杂区上；所述第二漏电极位于所述第三掺杂区上；所述源电极位于所述第二掺杂区下。
在一些实施例中，所述第一漏电极构成所述半导体开关的一个输入端，所述第二漏电极构成所述半导体开关的一个输出端；或所述第一漏电极构成所述半导体开关的一个输出端，所述第二漏电极构成所述半导体开关的一个输入端。
在一些实施例中，所述第一漏电极，所述栅电极与所述源电极构成第一场效应晶体管；所述第二漏电极，所述栅电极与所述源电极构成第二场效应晶体管。
本申请实施例提供的半导体开关，通过三个掺杂区的设置，位于所述第一氧化区上的第一栅电极和位于所述第二氧化区上的第二栅电极的连接，以及与第二掺杂区和衬底层连接源电极的设置，实现了对电流双向流动的控制。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
图1A示出了现有的半导体开关的示意性结构图；
图1B示出了现有的半导体开关的示意性电路图；
图2A示出了根据本申请一个实施例的半导体开关的结构示意图；
图2B示出了根据本申请一个实施例的半导体开关的示意性电路图；
图3A示出了根据本申请又一个实施例的半导体开关的结构示意图；
图3B示出了根据本申请又一个实施例的半导体开关的结构示意图；
图4A示出了根据本申请再一个实施例的半导体开关的结构示意图；
图4B示出了根据本申请再一个实施例的半导体开关的结构示意图。
具体实施方式
下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与发明相关的部分。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
请参考图2A，其示出了根据本申请的一个实施例的半导体开关的示意性结构图200。
在该实施例中半导体开关包括：衬底层201，第一掺杂区202、第二掺杂区203和第三掺杂区204，第一氧化区205、第二氧化区206，多个电极207。当衬底层201为P型半导体时，第一掺杂区202、第二掺杂区203和第三掺杂区204为N型半导体，当衬底层201为N型半导体时，第一掺杂区202、第二掺杂区203和第三掺杂区204为P型半导体。第一氧化区205、第二氧化区206的材料可以是二氧化硅，电极207的材料可以是金属或多晶硅。
在本实施例中，第一掺杂区202、第二掺杂区203和第三掺杂区204间隔扩散在衬底层201，且衬底层201的表面暴露出第一掺杂区202、第二掺杂区203和第三掺杂区204；第一氧化区205，位于间隔第一掺杂区202和第二掺杂区203的衬底层201的表面，连接第一掺杂区202和第二掺杂区203；第二氧化区206，位于间隔第二掺杂区203和第三掺杂区204的衬底层201的表面，连接第二掺杂区203和第三掺杂区204；栅电极G，由位于第一氧化区205上的第一栅电极和位于第二氧化区206上的第二栅电极连接而成；第一漏电极D1，与第一掺杂区202连接；第二漏电极D2，和第三掺杂区204连接；源电极S，与第二掺杂区203和衬底层201连接。
此外，尽管图2A中，衬底层201可以包括顶面和底面；以及第一掺杂区202、第二掺杂区203和第三掺杂区204横向分布在衬底层201，且衬底层201的顶面暴露出第一掺杂区202、第二掺杂区203和第三掺杂区204。然而，这种相对位置关系仅仅是示意性的，半导体开关只要满足如上的文字描述中的相对位置关系，即视为落入了本实施例的保护范围之内。
在本实施例中，以衬底层201为P型半导体，第一掺杂区202、第二掺杂区203和第三掺杂区204为N型半导体为例。参考图2B，第一掺杂区202和第一漏电极D1短接，构成固体开关的一个输入/输出端。第三掺杂区204和第二漏电极D2短接，构成固体开关的另一个输入/输出端。P型衬底层201和第二掺杂区203短接，构成固体开关的源电极S。G是固体开关的栅电极。第一漏电极D1、栅电极G、和源电极S构成一个NMOS，第二漏电极D2、栅电极G、和源电极S构成另一个NMOS。当栅电极G和源电极S之间的电压大于临界电压时，上述两个NMOS都导通。此时，第一漏电极D1和第二漏电极D2相当于短路，电流可以在第一漏电极D1和第二漏电极D2之间双向流动。当栅电极G和源电极S之间的电压小于临界电压时，上述两个NMOS都关闭。此时，第一漏电极D1和第二漏电极D2相当于开路，第一漏电极D1和第二漏电极D2之间即使有电压也没有电流流动。因此，该器件构成一个双向的固体开关。而P型衬底层201和第一掺杂区202组成的寄生二极管，以及P型衬底层201和第三掺杂区204组成的另一个寄生二极管对固体开关没有影响。
在本实施例中，以衬底层201为P型半导体，第一掺杂区202、第二掺杂区203和第三掺杂区204为N型半导体为例。第一掺杂区202和第一漏电极D1短接，构成固体开关的一个输入/输出端。第三掺杂区204和第二漏电极D2短接，构成固体开关的另一个输入/输出端。N型衬底层201和第二掺杂区203短接，构成固体开关的源电极S。G是固体开关的栅极。第一漏电极D1、栅电极G、和源电极S构成一个PMOS，第二漏电极D2、栅电极G、和源电极S构成另一个PMOS。当栅电极G和源电极S之间的电压小于临界电压时，上述两个PMOS都导通。此时，第一漏电极D1和第二漏电极D2相当于短路，电流可以在第一漏电极D1和第二漏电极D2之间双向流动。当栅电极G和源电极S之间的电压大于临界电压时，上述两个PMOS都关闭。此时，第一漏电极D1和第二漏电极D2相当于开路，第一漏电极D1和第二漏电极D2之间即使有电压也没有电流流动。因此，该器件构成一个双向的固体开关。而P1和N型衬底层201组成的寄生二极管，以及P3和N型衬底层201组成的另一个寄生二极管对固体开关没有影响。
在本实施例的一些可选的实现方式中，半导体开关可以是一种横向型固体开关，电流从第一漏电极D1或第二漏电极D2流向源电极S时，电流在水平方向上流动。衬底层201可以包括顶面和底面；以及第一掺杂区202、第二掺杂区203和第三掺杂区204横向分布在衬底层201，且衬底层201的顶面暴露出第一掺杂区202、第二掺杂区203和第三掺杂区204；第一漏电极D1位于第一掺杂区202上；第二漏电极D2位于第三掺杂区204上；源电极S位于第二掺杂区203上。
在本实施例的一些可选的实现方式中，半导体开关也可以是一种垂直型固体开关，电流从第一漏电极D1或第二漏电极D2流向源电极S时，电流在垂直方向上流动。衬底层201可以包括顶面和底面；以及衬底层201的底面暴露出第一掺杂区202和第三掺杂区204，衬底层201的顶面暴露出第二掺杂区203；第一漏电极D1位于第一掺杂区202下；第二漏电极D2位于第三掺杂区204下；源电极S位于第二掺杂区203上。
在本实施例的一些可选的实现方式中，衬底层201包括顶面和底面；以及衬底层201的顶面暴露出第一掺杂区202和第三掺杂区204，衬底层201的底面暴露出第二掺杂区203；第一漏电极D1位于第一掺杂区202上；第二漏电极D2位于第三掺杂区204上；源电极S位于第二掺杂区203下。
在本实施例的一些可选的实现方式中，衬底层201包括顶面和底面；以及衬底层201的底面暴露出第一掺杂区202和第三掺杂区204，衬底层201的顶面暴露出第二掺杂区203；第一漏电极D1位于第一掺杂区202下；第二漏电极D2位于第三掺杂区204下；源电极S位于第二掺杂区203上。
在本实施例的一些可选的实现方式中，衬底层201包括顶面和底面；以及衬底层201的顶面暴露出第一掺杂区202和第三掺杂区204，衬底层201的底面暴露出第二掺杂区203；第一漏电极D1位于第一掺杂区202上；第二漏电极D2位于第三掺杂区204上；源电极S位于第二掺杂区203下。
在本实施例的一些可选的实现方式中，衬底层201包括顶面、底面；以及第一掺杂区202和第三掺杂区204分别位于衬底层201的两侧；第二掺杂区203暴露在衬底层201的顶面；第一漏电极D1位于第一掺杂区202下；第二漏电极D2位于第三掺杂区204下；源电极S位于第二掺杂区203上。
在本实施例的一些可选的实现方式中，衬底层201包括顶面和底面；以及第一掺杂区202和第三掺杂区204分别位于衬底层201的两侧；第二掺杂区203暴露在衬底层201的底面；第一漏电极D1位于第一掺杂区202上；第二漏电极D2位于第三掺杂区204上；源电极S位于第二掺杂区203下。
在本实施例的一些可选的实现方式中，衬底层201包括顶面、底面和侧面；以及衬底层201的底面和至少一个侧面暴露出第一掺杂区202和第三掺杂区204，衬底层201的顶面暴露出第二掺杂区203；第一漏电极D1位于第一掺杂区202下；第二漏电极D2位于第三掺杂区204下；源电极S位于第二掺杂区203上。
在本实施例的一些可选的实现方式中，衬底层201包括顶面、底面和侧面；以及衬底层201的顶面和至少一个侧面暴露出第一掺杂区202和第三掺杂区204，衬底层201的底面暴露出第二掺杂区203；第一漏电极D1位于第一掺杂区202上；第二漏电极D2位于第三掺杂区204上；源电极S位于第二掺杂区203下。
在本实施例的一些可选的实现方式中，第一漏电极D1构成半导体开关的一个输入端，第二漏电极D2构成半导体开关的一个输出端；或第一漏电极D1构成半导体开关的一个输出端，第二漏电极D2构成半导体开关的一个输入端。
在本实施例的一些可选的实现方式中，第一漏电极D1，栅电极与源电极S构成第一场效应晶体管；第二漏电极D2，栅电极与源电极S构成第二场效应晶体管。
本实施例提供的半导体开关，通过三个掺杂区的设置，位于第一氧化区上的第一栅电极和位于第二氧化区上的第二栅电极的连接，以及与第二掺杂区和衬底层连接源电极的设置，实现了对电流双向流动的控制，同时与采用两个分立的MOSFET相比，由于共用一个S极，制造工艺更简单、可靠，而且节约制造该器件所需硅晶片的面积。
请参考图3A、图3B，其示出了根据本申请的另一个实施例的半导体开关的示意性结构图300。
图3A中，P表示P型衬底层，N1、N2和N3分别表示第一N型掺杂区、第二N型掺杂区和第三N型掺杂区，G表示栅极，S表示源极，D1表示第一漏电极，D2表示第二漏电极。P型衬底层包括顶面、底面；以及第一N型掺杂区和第三N型掺杂区分别位于P型衬底层的两侧；第二N型掺杂区可以暴露在P型衬底层的顶面；第一漏电极D1位于第一N型掺杂区下；第二漏电极D2位于第三N型掺杂区下；源电极S位于第二N型掺杂区上。同理，第二N型掺杂区也可以暴露在P型衬底层的底面，此时第一漏电极D1位于第一N型掺杂区上，第二漏电极D2位于第三N型掺杂区上，源电极S位于第二N型掺杂区下。
图3B中，N表示N型衬底层，P1、P2和P3分别表示第一P型掺杂区、第二P型掺杂区和第三P型掺杂区，G表示栅极，S表示源极，D1表示第一漏电极，D2表示第二漏电极。N型衬底层包括顶面、底面；以及第一P型掺杂区和第三P型掺杂区分别位于N型衬底层的两侧；第二P型掺杂区可以暴露在N型衬底层的顶面；第一漏电极D1位于第一P型掺杂区下；第二漏电极D2位于第三P型掺杂区下；源电极S位于第二P型掺杂区上。同理，第二P型掺杂区也可以暴露在N型衬底层的底面，此时第一漏电极D1位于第一P型掺杂区上，第二漏电极D2位于第三P型掺杂区上，源电极S位于第二P型掺杂区下。
与图2A所示的实施例类似，在本实施例中，半导体开关也包括第一氧化区、第二氧化区和多个电极。
图3A、图3B所示的实施例与图2A所示的实施例相比，进一步限定了衬底层，三个掺杂区以及电极的设置位置，图3A、图3B所示的实施例构成了垂直型固体开关，电流从第一漏电极D1或第二漏电极D2流向源电极S时，电流在垂直方向上流动。这种垂直型的固体开关所能通过的电流通常更大。
请参考图4A、图4B，其示出了根据本申请的另一个实施例的半导体开关的示意性结构图400。
图4A中，P表示P型衬底层，N1、N2和N3分别表示第一N型掺杂区、第二N型掺杂区和第三N型掺杂区，G表示栅极，S表示源极，D1表示第一漏电极，D2表示第二漏电极。P型衬底层包括顶面、底面和侧面；以及P型衬底层的底面和至少一个侧面暴露出第一N型掺杂区和第三N型掺杂区，第二N型掺杂区暴露在P型衬底层的顶面；第一漏电极D1位于第一N型掺杂区下；第二漏电极D2位于第三N型掺杂区下；源电极S位于第二N型掺杂区上。同理，P型衬底层的顶面和至少一个侧面也可以暴露出第一N型掺杂区和第三N型掺杂区，第二N型掺杂区也可以暴露在P型衬底层的底面；第一漏电极D1位于第一N型掺杂区上；第二漏电极D2位于第三N型掺杂区上；源电极S位于第二N型掺杂区下。
图4B中，N表示N型衬底层，P1、P2和P3分别表示第一P型掺杂区、第二P型掺杂区和第三P型掺杂区，G表示栅极，S表示源极，D1表示第一漏电极，D2表示第二漏电极。N型衬底层包括顶面、底面和侧面；以及N型衬底层的底面和至少一个侧面暴露出第一P型掺杂区和第三P型掺杂区；第二P型掺杂区可以暴露在N型衬底层的顶面；第一漏电极D1位于第一P型掺杂区下；第二漏电极D2位于第三P型掺杂区下；源电极S位于第二P型掺杂区上。同理，N型衬底层的顶面和至少一个侧面可以暴露出第一P型掺杂区和第三P型掺杂区；第二P型掺杂区可以暴露在N型衬底层的底面；第一漏电极D1位于第一P型掺杂区上；第二漏电极D2位于第三P型掺杂区上；源电极S位于第二P型掺杂区下。
在本实施例中，衬底层包括顶面、底面和侧面；以及衬底层的顶面和至少一个侧面暴露出第一掺杂区和第三掺杂区，衬底层的底面暴露出第二掺杂区；第一漏电极位于第一掺杂区上；第二漏电极位于第三掺杂区上；源电极位于第二掺杂区下。
与图2A所示的实施例类似，在本实施例中，半导体开关也包括第一氧化区、第二氧化区和多个电极。第一氧化区、第二氧化区可以如图4A、图4B所示为凹槽状，或根据衬底层和掺杂区的形状具体设置。
图4A、图4B所示的实施例与图2A所示的实施例相比，进一步限定了衬底层，三个掺杂区以及电极的设置位置，图4A、图4B所示的实施例构成了垂直型固体开关，电流从第一漏电极D1或第二漏电极D2流向源电极S时，电流在垂直方向上流动。这种垂直型的固体开关所能通过的电流通常更大。
以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
Claims (10)
1.一种半导体开关，其特征在于，包括：
衬底层；
第一掺杂区、第二掺杂区和第三掺杂区，其中，所述第一掺杂区、所述第二掺杂区和所述第三掺杂区间隔扩散在所述衬底层，且所述衬底层的表面暴露出所述第一掺杂区、所述第二掺杂区和所述第三掺杂区，当所述衬底层为P型半导体时，所述第一掺杂区、所述第二掺杂区和所述第三掺杂区为N型半导体，当所述衬底层为N型半导体时，所述第一掺杂区、所述第二掺杂区和所述第三掺杂区为P型半导体；
第一氧化区，位于间隔所述第一掺杂区和所述第二掺杂区的所述衬底层的表面，连接所述第一掺杂区和所述第二掺杂区；
第二氧化区，位于间隔所述第二掺杂区和所述第三掺杂区的所述衬底层的表面，连接所述第二掺杂区和所述第三掺杂区；
栅电极，由位于所述第一氧化区上的第一栅电极和位于所述第二氧化区上的第二栅电极连接而成；
第一漏电极，与所述第一掺杂区连接；
第二漏电极，和所述第三掺杂区连接；
源电极，与所述第二掺杂区和所述衬底层连接。
2.根据权利要求1所述的半导体开关，其特征在于，所述衬底层包括顶面和底面；以及
所述第一掺杂区、所述第二掺杂区和所述第三掺杂区横向分布在所述衬底层，且所述衬底层的顶面暴露出所述第一掺杂区、所述第二掺杂区和所述第三掺杂区；
所述第一漏电极位于所述第一掺杂区上；
所述第二漏电极位于所述第三掺杂区上；
所述源电极位于所述第二掺杂区上。
3.根据权利要求1所述的半导体开关，其特征在于，所述衬底层包括顶面和底面；以及
所述衬底层的底面暴露出所述第一掺杂区和所述第三掺杂区，所述衬底层的顶面暴露出所述第二掺杂区；
所述第一漏电极位于所述第一掺杂区下；
所述第二漏电极位于所述第三掺杂区下；
所述源电极位于所述第二掺杂区上。
4.根据权利要求1所述的半导体开关，其特征在于，所述衬底层包括顶面和底面；以及
所述衬底层的顶面暴露出所述第一掺杂区和所述第三掺杂区，所述衬底层的底面暴露出所述第二掺杂区；
所述第一漏电极位于所述第一掺杂区上；
所述第二漏电极位于所述第三掺杂区上；
所述源电极位于所述第二掺杂区下。
5.根据权利要求1所述的半导体开关，其特征在于，所述衬底层包括顶面、底面；以及
所述第一掺杂区和所述第三掺杂区分别位于所述衬底层的两侧；
所述第二掺杂区暴露在所述衬底层的顶面；
所述第一漏电极位于所述第一掺杂区下；
所述第二漏电极位于所述第三掺杂区下；
所述源电极位于所述第二掺杂区上。
6.根据权利要求1所述的半导体开关，其特征在于，所述衬底层包括顶面和底面；以及
所述第一掺杂区和所述第三掺杂区分别位于所述衬底层的两侧；
所述第二掺杂区暴露在所述衬底层的底面；
所述第一漏电极位于所述第一掺杂区上；
所述第二漏电极位于所述第三掺杂区上；
所述源电极位于所述第二掺杂区下。
7.根据权利要求1所述的半导体开关，其特征在于，所述衬底层包括顶面、底面和侧面；以及
所述衬底层的底面和至少一个侧面暴露出所述第一掺杂区和所述第三掺杂区，所述衬底层的顶面暴露出所述第二掺杂区；
所述第一漏电极位于所述第一掺杂区下；
所述第二漏电极位于所述第三掺杂区下；
所述源电极位于所述第二掺杂区上。
8.根据权利要求1所述的半导体开关，其特征在于，所述衬底层包括顶面、底面和侧面；以及
所述衬底层的顶面和至少一个侧面暴露出所述第一掺杂区和所述第三掺杂区，所述衬底层的底面暴露出所述第二掺杂区；
所述第一漏电极位于所述第一掺杂区上；
所述第二漏电极位于所述第三掺杂区上；
所述源电极位于所述第二掺杂区下。
9.根据权利要求1-8中任一项所述的半导体开关，其特征在于，所述第一漏电极构成所述半导体开关的一个输入端，所述第二漏电极构成所述半导体开关的一个输出端；或所述第一漏电极构成所述半导体开关的一个输出端，所述第二漏电极构成所述半导体开关的一个输入端。
10.根据权利要求1-8中任一项所述的半导体开关，其特征在于，所述第一漏电极，所述栅电极与所述源电极构成第一场效应晶体管；所述第二漏电极，所述栅电极与所述源电极构成第二场效应晶体管。
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|---|---|---|---|
| CN201610483071.0A CN107546254A (zh) | 2016-06-27 | 2016-06-27 | 半导体开关 |
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| CN201610483071.0A CN107546254A (zh) | 2016-06-27 | 2016-06-27 | 半导体开关 |
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| Publication Number | Publication Date |
|---|---|
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2016
- 2016-06-27 CN CN201610483071.0A patent/CN107546254A/zh active Pending
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