CN106816438A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明的一些实施例提供了一种半导体器件。该半导体器件包括：第一晶体管，被配置为包括第一阈值电压水平。该第一晶体管包括栅极结构。该栅极结构包括：包括第一导电类型的第一部件。第二晶体管被配置为包括与第一阈值电压水平不同的第二阈值电压水平。该第二晶体管包括栅极结构。该栅极结构包括：包括第一导电类型的第二部件。至少一个额外部件设置在第二部件上方。该至少一个额外部件包括与第一导电类型相反的第二导电类型。连接第一晶体管和第二晶体管以通过第一阈值电压水平和第二阈值电压水平之间的期望电压差确定至少一个额外部件的数量。本发明还提供了另一种半导体器件和一种制造半导体器件的方法。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体领域，具体地，涉及半导体器件及其制造方法。
背景技术
场效应晶体管(FET)包括阈值电压。阈值电压是最小栅极至源极电压差，其可在源极端子与漏极端子之间产生导电路径。
在FET中提供栅极(或栅极结构)。栅极通过在沟道两端施加电压来控制导电路径。当该电压施加至栅极时，电流流动通过沟道。当电流停止施加至栅极时，电流停止流过沟道。打开FET的电压是阈值电压。可以结合具有不同阈值电压的FET产生用于不同应用的参考电压。
发明内容
根据本发明的一个方面，提供一种半导体器件，包括：第一晶体管，被配置为包括第一阈值电压水平，第一晶体管包括栅极结构，栅极结构包括：包括第一导电类型的第一部件；第二晶体管，被配置为包括不同于第一阈值电压水平的第二阈值电压水平，第二晶体管包括栅极结构，栅极结构包括：包括第一导电类型的第二部件；至少一个额外部件，设置在第二部件上方，其中，至少一个额外部件包括与第一导电类型相反的第二导电类型，并且第一晶体管和第二晶体管被连接，使得通过第一阈值电压水平与第二阈值电压水平之间的期望电压差确定至少一个额外部件的数量。
根据本发明的另一方面，提供一种半导体器件，包括：第一参考电压电路，包括：第一晶体管，被配置为包括第一栅极结构，第一栅极结构包括：包括第一导电类型的第一层；第二晶体管，被配置为包括不同于第一晶体管的阈值电压水平，第二晶体管包括第二栅极结构，第二栅极结构包括：包括第一导电类型的第二层；设置在第二层上方的第三层，第三层包括与第一导电类型相反的第二导电类型，其中，第一晶体管和第二晶体管被连接以为半导体器件中的第一非参考电路提供第一参考电压；第二参考电压电路，包括：第三晶体管，被配置为包括第三栅极结构，第三栅极结构包括：包括第一导电类型的第四层；第四晶体管，被配置为包括不同于第三晶体管的阈值电压水平，第二晶体管包括第四栅极结构，第四栅极结构包括：包括第一导电类型的第五层；设置在第五层上方的第六层，第六层包括与第一导电类型相反的第二导电类型，其中，第三晶体管和第四晶体管被连接以为半导体器件中的第二非参考电路提供第二参考电压，并且第二参考电压与第一参考电压不同。
根据本发明的又一方面，提供一种制造半导体器件的方法，包括：接收衬底；在衬底上形成多个参考电压电路，其中，多个参考电压电路中的每一个提供不同的参考电压；以及在衬底上形成多个非参考电路，其中，多个参考电压电路与多个非参考电路同时形成。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是根据本发明的一些实施例的半导体器件的俯视图。
图2是在图1中示出的半导体器件中的示例性参考电压电路的电路图。
图3A至图3C是根据本发明的一些实施例的半导体器件的截面图。
图4是根据本发明的一些实施例的用于制造半导体器件的方法的操作流程图。
图5至图10是根据一些实施例的在用于制造半导体器件的方法中的操作的一些截面图。
图11至图13是根据一些实施例的在用于制造半导体器件的方法中的操作的一些截面图。
具体实施方式
例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一部件和第二部件以直接接触形成的实施例，并且也可以包括其中可以在第一部件和第二部件之间形成额外的部件，使得第一和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。该重复是出于简明和清楚的目的，而其本身并未指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。
诸如正沟道金属氧化物半导体场效应晶体管(PMOS)、负沟道金属氧化物半导体场效应晶体管(NMOS)、或者FinFET的场效应晶体管(FET)可包括阈值电压。阈值电压是最小栅极至源极电压差，其可在源极端子与漏极端子之间产生导电路径。该导电路径可以是在沟道区域中的导电沟道。
在诸如NMOS的n沟道增强模式器件中，正栅极至源极电压对产生导电路径而言是必要的。正电压朝向栅极吸引n沟道增强模式器件的主体内的自由浮动电子，从而形成导电沟道。电荷载流子(诸如电子)被吸引到栅极附近以对抗添加至主体的掺杂离子。这样形成被称作耗尽区的不带有移动载体的区域，并且，当这种情况发生时，栅极的正电压是FET的阈值电压。栅极至源极电压增大吸引更多的电子朝向栅极。然后，栅极能够产生从源极到漏极的导电沟道；这个过程称为反转。
当栅极电压低于阈值电压时，诸如FET的晶体管被关闭并且没有电流从晶体管的漏极流动至源极。当栅极电压高于阈值电压时，晶体管打开。在界面处的沟道中有很多电子，从而产生电荷可以从漏极流到源极的低电阻沟道。因为电压显著高于阈值，这种情况被称为强反转。因为电压略高于阈值，这种情况被称为弱反转。
在类似于参考电压电路的电路中，包括不同阈值电压的晶体管可以结合在一起，以使不同阈值电压之间的电压差可以是参考电压。
在许多应用中，精确和稳定的参考电压被广泛使用在数字和模拟电路中，诸如模拟-数字(A/D)和数字-模拟(D/A)转换器、电压调节器、DRAM存储器和其他通讯设备。面积缩小、低功耗和对供应电压和温度的低敏感性的发展增加。
参考电压可以由相同类型的晶体管对(除了它们的栅极的相反掺杂类型)产生。对于相同的漏极电流，电压差可以接近硅带隙。电路可以包括正或负参考电压。
减小参考电压的水平能够帮助降低参考电压电路的功耗。而增加参考电压的水平能够帮助最小化对由供给电压的噪声或温度引起的电压变化的敏感度。
图1示出了包括多个参考电压电路和非参考电压电路的半导体器件100的俯视图。半导体器件100包括N个参考电压电路。例如，示出的参考电压电路从Vref-1直到Vref-N。半导体器件100可以包括M个非参考电压电路。例如，示出的非参考电压电路从Non-Ref-1直到Non-Ref-M。在一些实施例中，数量N等于数量M。在一些实施例中，每个参考电压电路包括相比于其他参考电压电路不同的参考电压。每一个参考电压电路为至少一个非参考电压电路提供参考电压。
在本发明中，半导体器件100具有被设计成非参考电压电路的至少两个不同的参考电压(即，两个不同类型的参考电压电路)。然而，可以通过采取用来形成非参考电压电路的相同或部分操作来形成不同类型的参考电压电路而不需要额外的掩膜或操作。通过被设计用于非参考电压电路的操作的不同组合，设计者可以分配若干所需区域来建立不同类型的参考电压电路(Vref-1，2…)以便为非参考电压电路(non-ref-1，2…)提供不同选项。
截面图40包含其中一个参考电压电路。图2是图1中的截面图40的放大图。参考电压电路Vref-N包括结合至少两个晶体管(M1和M2)以产生参考电压水平。晶体管可以是平面MOS或FinFET。当晶体管M1和M2都打开时，可以检测到M1和M2之间的阈值电压水平的差别以便输出参考电压水平VREF-N。在本发明中，每一个参考电压电路包括诸如Vref-N中的M1和M2的晶体管对。例如，参考电压电路Vref-1具有产生参考电压水平VREF-1的晶体管对M11和M12。参考电压电路Vref-2具有产生参考电压水平VREF-2的晶体管对M21和M22。在本发明中，为器件100设计至少两个不同的VREF。
以参考电压电路Vref-1和Vref-2为例，为了具有至少两个不同的VREF、用于晶体管M11、M12、M21和M22的至少三个不同的阈值电压组合，存在(M11＝M21,M12≠M22)、(M11≠M21,M12＝M22)或(M11≠M21,M12≠M22)。应该意识到，当存在N个不同的VREF需求时，器件100中的晶体管对的组合可为大量的。然而，在本发明中，不管需要多少不同的VREF，晶体管对的所有组合都可以通过采用为非参考电压电路设计的操作来实现。
在一些实施例中，采用用于在非参考电压电路中制造一些栅极的操作来形成在参考电压电路中的晶体管对。在一些实施例中，参考电压电路的晶体管的栅极可包括被设计用于建立非参考电压电路的栅极的部件(相同的或部分的)。贯穿本发明使用的词语“部件”是指晶体管中的栅极的膜或膜堆叠件。栅极可以是用于诸如N40或以上的更大的几何结构的平面栅极、或者可以是用于诸如N28或超越N28的更先进的技术节点的复合栅极，诸如金属栅极。在一个或多个非参考电压电路中形成部件时，形成每个参考电压电路的部件。参考电压电路中的部件的诸如导电类型、厚度等的特性可以与在同一器件中被设计用于非参考电压电路的相应部件相同。然而，诸如堆叠顺序或尺寸的布置可以是不同的。
以电路Vref-N中的M1和M2为例，在形成电路Non-Ref-1中的晶体管中的α部件时形成M1的α部件，并且在形成电路Non-Ref-1中的晶体管中的β部件时形成M1的β部件。当形成电路Non-Ref-1中的晶体管中的β部件时形成M2的β部件，并且在形成电路Non-Ref-3中的晶体管中的δ部件时形成M2的δ部件。因此，M1具有包含α和β的栅极结构，并且M2具有包括β和δ的栅极结构。通过使α、β和δ的功函数不同，可以产生所需的参考电压Vref-1。可以通过从被设计用于非参考电压电路的预先确定的部件中选择来实现差异化。
同样的方法可以扩展以通过选择被设计用于一个或多个非参考电压电路的不同栅极的若干预定部件来产生不同的参考电压应用(例如，一些用于低功耗的应用和一些用于高电压的应用)。例如，与图1中的器件100相似的半导体器件被设计成具有至少三个不同的参考电压电路，Vref-1、Vref-2和Vref-3。Vref-1的输出参考电压在大约0.1mV至350mV之间，Vref-2的输出参考电压为从大约350mV至700mV，以及Vref-3的输出参考电压在大约700mV至1.0V之间。为了在同一器件100中形成三个不同的参考电压电路而不需消耗额外的掩膜或操作，在形成参考电压电路Vref-1、Vref-2和Vref-3时可以采用用于非参考电压电路的制造操作。例如，用于非参考电压电路的一些预定的制造操作可以产生用于它们的晶体管的若干不同的部件，这些不同的部件可以至少具有α1，α2，α3，α4，β1，β2，β3，β4。部件αx和βx是用于设计非参考电压电路中的栅极结构的元件。
如果可以通过形成具有部件α1和β1的栅极结构设计的Vref-1中的M11的期望阈值电压，那么采用用于制造对应于非参考电压电路中的α1和β1的操作。使得在相应的非参考电压电路中形成α1和β1时在Vref-1中形成α1和β1。在一些实施例中，可以仅仅通过校正用于制造相应的非参考电压电路的掩膜来实现M11的形成而不需要增加额外的掩膜。通过应用相同的方法，可以通过选择α1，α2，α3，α4，β1，β2，β3，β4的不同的组合来形成其他晶体管中的栅极的部件，以形成具有不同阈值电压的不同栅极结构，以便形成各种参考电压电路。
图3A至图3C是包括三个不同参考电压电路的实施例的截面图，三个不同参考电压电路包括晶体管对的三个不同组合以产生三个不同参考电压。每个附图具有用于不同参考电压电路的两个对应于图2所示的晶体管对的栅极，并且每个晶体管对具有与其他晶体管对不同的参考电压。在该实施例中，每个晶体管对具有第一晶体管。由于每个晶体管对的第一晶体管具有相同的阈值电压和结构，因此它们都被表示为晶体管700。此外，每个晶体管对具有第二晶体管80X(800，801或802)。在该实施例中，晶体管800、801和802每一个都具有与其他晶体管不同的阈值电压。在一些实施例中，第一晶体管被称为基本晶体管，并且第二晶体管被称为倒装晶体管。基本晶体管中的部件具有固有或第一导电类型(诸如n型)。倒装晶体管中的部件可具有固有、第一导电类型(诸如n型)和与第一导电类型相反的第二导电类型。在形成至少一个非参考电压电路的栅极(或多个栅极)的一些部件时形成全部三个晶体管对，这些并未在附图中示出。
在图3A中，晶体管700和晶体管800各具有半导体衬底35。晶体管700包括第一阈值电压。晶体管800包括第二阈值电压。第二阈值电压与第一阈值电压不同。晶体管700或800包括基本金属栅极层30。在一些实施例中，基本金属栅极层30是包括负型掺杂剂(或叫做n型)的负金属栅极层。此外，晶体管800包括位于基本金属栅极层30上方的倒装金属栅极层31。倒装金属栅极层31包括与基本金属栅极层30的导电类型参杂剂相反的导电类型掺杂剂。在一些实施例中，倒装金属栅极层31包括正型掺杂剂(或叫做p型)。
在一些实施例中，晶体管700进一步具有设置在基本金属栅极层30上的第一栅极金属20。第二栅极金属21可选择地设置在第一栅极金属20上。基本金属栅极层30位于第一栅极金属20和半导体衬底35之间。栅极填充层19位于基本金属栅极层30上方。在一些实施例中，栅极填充层19设置在第二栅极金属21上。栅极填充层19可包括导电材料，诸如钨、铝或铜。诸如第一栅极金属20和第二栅极金属21的栅极金属位于栅极填充层19和基本金属栅极层30之间。栅极间隔件15内衬至栅极介电层17。氮化物层28内衬至栅极间隔件15并且覆盖在半导体衬底35的顶部上。ILD层29位于氮化物层28上。诸如第一栅极金属20和第二栅极金属21的栅极金属在栅极填充层19和基本金属栅极层30之间形成电耦合。在一些实施例中，基本金属栅极层30、倒装金属栅极层31、第一栅极金属20或第二栅极金属21包括诸如氮化钽(TaN)、氮化钛(TiN)、钽(ta)或钛(Ti)的材料。在一些实施例中，基本金属栅极层30、倒装金属栅极层31、第一栅极金属20或第二栅极金属21包括介于从大约0.5埃到大约50埃的范围内的厚度。倒装金属栅极层31具有与基本金属栅极层30不同的导电类型。例如，如果基本金属栅极层30是n型，那么倒装金属栅极层31是p型。
在图3B中，晶体管801与图3A中的晶体管800相比包括附加的倒装金属栅极层32，以形成具有不同于图3A中的参考电压的参考电压电路。第一栅极金属20设置在倒装金属栅极层32上。倒装金属栅极层32位于倒装金属栅极层31和第一栅极金属20之间。倒装金属栅极层32和31具有相同的导电类型(p型或n型)。在一些实施例中，倒装金属栅极层32类似于倒装金属栅极层31的结构和组分。
通过添加另一个倒装金属栅极层32的正电荷粒子的累积可以改变晶体管801的阈值电压使其不同于晶体管800的阈值电压。然而，在形成非参考电压电路中的相同部件时形成添加的另一个倒装金属栅极层32。
在图3c中，晶体管802与图3B中的晶体管801相比包括附加的倒装金属栅极层33。该附加倒装金属栅极层33位于倒装金属栅极层32和诸如第一栅极金属20的栅极金属之间。倒装金属栅极层32和33具有相同的导电类型(p型或n型)。在一些实施例中，倒装金属栅极层32类似于倒装金属栅极层33的结构和组分。与倒装金属栅极层32类似，在形成非参考电压电路中的相同部件时形成添加的另一个倒装金属栅极层33。
倒装晶体管可通过包括不同数量的倒装金属栅极层而包括不同的可能阈值电压水平。不同阈值电压水平对应于倒装金属栅极层的数量。在一些实施例中，当每一个倒装金属栅极层彼此类似时，阈值电压水平通过预定增量不同于另一个。
在图4中，示出了图1中制造半导体器件100的示例性方法。在操作410中，接收半导体衬底35。在图5中示出了用于操作410的一些示例性实施例。操作420形成多个第一晶体管。在对应的参考电压电路中，每个第一晶体管具有在对应的参考电压电路中的基本栅极结构并且位于对应的参考电压电路中。第一晶体管通过形成基本层，诸如包括第一导电类型的基本金属栅极层30而包括基本阈值电压水平。在图6中示出了用于操作420的一些示例性实施例。
操作430形成多个第二晶体管。在对应的参考电压电路中，每个第二晶体管具有倒装栅极结构，并且位于对应的参考电压电路中。每个第二晶体管与操作420中形成的第一晶体管连接。倒装栅极结构包括至少一个包括与第一导电类型相反的第二导电类型的倒装层。每个第二晶体管具有与其他晶体管不同的阈值电压，并且阈值电压差异通过倒装层的不同结合确定。在图7至图9中示出了用于操作430的一些示例性实施例。晶体管800具有倒装层31，晶体管801具有倒装层31和32，并且晶体管802具有倒装层31、32和33。可在其上设置可选的栅极金属20。
在图10中，形成栅极填充层19以覆盖第一栅极金属20。可以通过诸如CVD(化学汽相沉积)、PVD(物理汽相沉积)或ALD(原子层沉沉积)等沉积形成栅极填充层19。
在图11中，引进CMP操作以去除多余的栅极填充层19，以具有平坦表面从而暴露介电层29。栅极金属的顶部和介电层29可以是共面的。
在图12中，参考电压电路Vref-1或参考电压电路Vref-2包括诸如第一晶体管的基本晶体管700和作为第二晶体管的倒装晶体管802。参考电压电路Vref-1包括形成在半导体衬底35上的晶体管700和栅极结构802。参考电压电路Vref-2包括形成在半导体衬底35上的晶体管700和801。
在图13中，在栅极结构和介电层29上方形成导电层39以连接晶体管700和802来形成参考电压电路Vref-1的一部分。也可以图案化导电层39以连接晶体管700和801来形成参考电压电路Vref-2的一部分。
本发明的一些实施例提供一种半导体器件。该半导体器件包括：第一晶体管，被配置为包括第一阈值电压水平。该第一晶体管包括栅极结构。该栅极结构包括：包括第一导电类型的第一部件。第二晶体管，被配置为包括与第一阈值电压水平不同的第二阈值电压水平。该第二晶体管包括栅极结构。该栅极结构包括：包括第一导电类型的第二部件。至少一个额外部件设置在第二部件上方。该至少一个额外部件包括与第一导电类型相反的第二导电类型。连接第一晶体管和第二晶体管，以通过第一阈值电压水平和第二阈值电压水平之间的期望电压差来确定至少一个额外部件的数量。
在本发明的一些实施例中，第一导电类型是n型。
在本发明的一些实施例中，第一晶体管或第二晶体管是FinFET。
在本发明的一些实施例中，第一部件包括TaN、TiN、Ta或Ti。
在本发明的一些实施例中，第二部件包括TaN、TiN、Ta或Ti。
在本发明的一些实施例中，至少一个额外部件包括TaN、TiN、Ta或Ti。
在本发明的一些实施例中，第一部件和第二部件包括基本相同的厚度。
在本发明的一些实施例中，第一部件、第二部件或第三部件包括介于从大约0.5埃到大约50埃的范围内的厚度。
本发明的一些实施例提供一种半导体器件。该半导体器件包括：第一参考电压电路，包括配置为包括第一栅极结构的第一晶体管。该第一栅极结构包括：包括第一导电类型的第一层。第二晶体管，被配置为包括与第一晶体管不同的阈值电压水平。第二晶体管包括第二栅极结构。第二栅极结构包括：包括第一导电类型的第二层。第三层设置在第二层上方。第三层包括与第一导电类型相反的第二导电类型。连接第一晶体管和第二晶体管以为半导体器件中的第一非参考电路提供第一参考电压。第二参考电压电路包括：第三晶体管，被配置为包括第三栅极结构。第三栅极结构包括：包括第一导电类型的第四层。第四晶体管，被配置为包括与第三晶体管不同的阈值电压水平。第二晶体管包括第四栅极结构。第四栅极结构包括：包括第一导电类型的第五层。第六层设置在第五层上方。第六层包括与第一导电类型相反的第二导电类型。连接第三晶体管和第四晶体管以为半导体器件中的第二非参考电压电路提供第二参考电压，并且第二参考电压与第一参考电压不同。
在本发明的一些实施例中，第四晶体管进一步包括位于第六层上方的第七层，并且第七层包括第二导电类型。
在本发明的一些实施例中，半导体器件包括至少一个额外参考电压电路，并且该至少一个额外参考电压电路提供不同于第一参考电压和第二参考电压的参考电压。
在本发明的一些实施例中，半导体器件包括非参考电路，并且通过该非参考电路中的层确定第一或第二参考电压电路的至少一个层。
在本发明的一些实施例中，半导体器件包括非参考电路，并且通过该非参考电路中的栅极机构中的层确定第三或第四参考电压电路的至少一个层。
在本发明的一些实施例中，第一层和第二层包括基本相同的厚度。
在本发明的一些实施例中，第一层和第四层包括基本相同的厚度。
本发明的一些实施例提供一种制造半导体器件的方法。该方法包括：接收衬底；在衬底上形成多个参考电压电路，多个参考电压电路中的每一个提供不同的参考电压；以及在衬底上形成多个非参考电路。多个参考电压电路与多个非参考电路同时形成。
在本发明的一些实施例中，多个参考电压电路中的每一个包括晶体管对，该晶体管对包括基本晶体管和倒装晶体管。
在本发明的一些实施例中，该方法进一步包括选择用于多个非参考电路中的一个的部件形成操作以形成多个参考电压电路中的一个的部件。
在本发明的一些实施例中，该方法进一步包括根据用于多个非参考电路中的一个的形成操作确定多个参考电压电路中的晶体管中的部件的组合。
在本发明的一些实施例中，该方法进一步包括形成对应于多个参考电压电路中的每一个的部件的不同组合。
根据本发明的一个方面，提供一种半导体器件，包括：第一晶体管，被配置为包括第一阈值电压水平，第一晶体管包括栅极结构，栅极结构包括：包括第一导电类型的第一部件；第二晶体管，被配置为包括不同于第一阈值电压水平的第二阈值电压水平，第二晶体管包括栅极结构，栅极结构包括：包括第一导电类型的第二部件；至少一个额外部件，设置在第二部件上方，其中，至少一个额外部件包括与第一导电类型相反的第二导电类型，并且第一晶体管和第二晶体管被连接，使得通过第一阈值电压水平与第二阈值电压水平之间的期望电压差确定至少一个额外部件的数量。
根据本发明的一个实施例，第一导电类型是n型。
根据本发明的一个实施例，第一晶体管或第二晶体管是FinFET。
根据本发明的一个实施例，第一部件包括TaN、TiN、Ta或Ti。
根据本发明的一个实施例，第二部件包括TaN、TiN、Ta或Ti。
根据本发明的一个实施例，至少一个额外部件包括TaN、TiN、Ta或Ti。
根据本发明的一个实施例，第一部件和第二部件包括基本相同的厚度。
根据本发明的一个实施例，第一部件、第二部件或第三部件包括从大约0.5埃到大约50埃的范围内的厚度。
根据本发明的另一方面，提供一种半导体器件，包括：第一参考电压电路，包括：第一晶体管，被配置为包括第一栅极结构，第一栅极结构包括：包括第一导电类型的第一层；第二晶体管，被配置为包括不同于第一晶体管的阈值电压水平，第二晶体管包括第二栅极结构，第二栅极结构包括：包括第一导电类型的第二层；设置在第二层上方的第三层，第三层包括与第一导电类型相反的第二导电类型，其中，第一晶体管和第二晶体管被连接以为半导体器件中的第一非参考电路提供第一参考电压；第二参考电压电路，包括：第三晶体管，被配置为包括第三栅极结构，第三栅极结构包括：包括第一导电类型的第四层；第四晶体管，被配置为包括不同于第三晶体管的阈值电压水平，第二晶体管包括第四栅极结构，第四栅极结构包括：包括第一导电类型的第五层；设置在第五层上方的第六层，第六层包括与第一导电类型相反的第二导电类型，其中，第三晶体管和第四晶体管被连接以为半导体器件中的第二非参考电路提供第二参考电压，并且第二参考电压与第一参考电压不同。
根据本发明的一个实施例，第四晶体管进一步包括位于第六层上方的第七层，并且第七层包括第二导电类型。
根据本发明的一个实施例，半导体器件进一步包括至少一个额外参考电压电路，并且至少一个额外参考电压电路提供不同于第一参考电压和第二参考电压的参考电压。
根据本发明的一个实施例，半导体器件进一步包括非参考电路，其中，通过非参考电路的栅极结构中的层确定第一参考电压电路或第二参考电压电路的至少一层。
根据本发明的一个实施例，半导体器件进一步包括非参考电路，其中，通过非参考电路的栅极结构中的层确定第三参考电压电路或第四参考电压电路的至少一层。
根据本发明的一个实施例，第一层和第二层包括基本相同的厚度。
根据本发明的一个实施例，第一层和第四层包括基本相同的厚度。
根据本发明的又一方面，提供一种制造半导体器件的方法，包括：接收衬底；在衬底上形成多个参考电压电路，其中，多个参考电压电路中的每一个提供不同的参考电压；以及在衬底上形成多个非参考电路，其中，多个参考电压电路与多个非参考电路同时形成。
根据本发明的一个实施例，多个参考电压电路中的每一个包括晶体管对，晶体管对包括基本晶体管和倒装晶体管。
根据本发明的一个实施例，该方法进一步包括选择用于多个非参考电路中的一个的部件形成操作，以在多个参考电压电路中的一个中形成部件。
根据本发明的一个实施例，该方法进一步包括根据用于多个非参考电路的一个的形成操作确定在多个参考电压电路中的一个的晶体管中的部件的组合。
根据本发明的一个实施例，该方法进一步包括形成对应于多个参考电压电路中的每一个的部件的不同组合。
以上论述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
第一晶体管，被配置为包括第一阈值电压水平，所述第一晶体管包括栅极结构，所述栅极结构包括：
包括第一导电类型的第一部件；
第二晶体管，被配置为包括不同于所述第一阈值电压水平的第二阈值电压水平，所述第二晶体管包括栅极结构，所述栅极结构包括：
包括所述第一导电类型的第二部件；
至少一个额外部件，设置在所述第二部件上方，其中，所述至少一个额外部件包括与所述第一导电类型相反的第二导电类型，并且所述第一晶体管和所述第二晶体管被连接，使得通过所述第一阈值电压水平与所述第二阈值电压水平之间的期望电压差确定所述至少一个额外部件的数量。
2.根据权利要求1所述的半导体器件，其中，所述第一导电类型是n型。
3.根据权利要求1所述的半导体器件，其中，所述第一晶体管或所述第二晶体管是FinFET。
4.根据权利要求1所述的半导体器件，其中，所述第一部件包括TaN、TiN、Ta或Ti。
5.根据权利要求1所述的半导体器件，其中，所述第二部件包括TaN、TiN、Ta或Ti。
6.根据权利要求1所述的半导体器件，其中，所述至少一个额外部件包括TaN、TiN、Ta或Ti。
7.根据权利要求1所述的半导体器件，其中，所述第一部件和所述第二部件包括基本相同的厚度。
8.根据权利要求1所述的半导体器件，其中，所述第一部件、所述第二部件或第三部件包括从大约0.5埃到大约50埃的范围内的厚度。
9.一种半导体器件，包括：
第一参考电压电路，包括：
第一晶体管，被配置为包括第一栅极结构，所述第一栅极结构包括：
包括第一导电类型的第一层；
第二晶体管，被配置为包括不同于所述第一晶体管的阈值电压水平，所述第二晶体管包括第二栅极结构，所述第二栅极结构包括：
包括所述第一导电类型的第二层；
设置在所述第二层上方的第三层，所述第三层包括与所述第一导电类型相反的第二导电类型，
其中，所述第一晶体管和所述第二晶体管被连接以为所述半导体器件中的第一非参考电路提供第一参考电压；
第二参考电压电路，包括：
第三晶体管，被配置为包括第三栅极结构，所述第三栅极结构包括：
包括第一导电类型的第四层；
第四晶体管，被配置为包括不同于所述第三晶体管的阈值电压水平，所述第二晶体管包括第四栅极结构，所述第四栅极结构包括：
包括所述第一导电类型的第五层；
设置在所述第五层上方的第六层，所述第六层包括与所述第一导电类型相反的第二导电类型，
其中，所述第三晶体管和所述第四晶体管被连接以为所述半导体器件中的第二非参考电路提供第二参考电压，并且所述第二参考电压与所述第一参考电压不同。
10.一种制造半导体器件的方法，包括：
接收衬底；
在所述衬底上形成多个参考电压电路，其中，所述多个参考电压电路中的每一个提供不同的参考电压；以及
在所述衬底上形成多个非参考电路，其中，所述多个参考电压电路与所述多个非参考电路同时形成。
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