KR102345661B1 - 모스 패스 트랜지스터 및 이를 이용한 레벨 쉬프터 - Google Patents

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Abstract

모스(MOS) 패스 트랜지스터는, 제1 도전형의 반도체층과, 반도체층의 액티브영역을 한정하는 트랜치 소자분리층과, 이격되면서 트랜치 소자분리층의 양 측면에 접하도록 배치되는 제2 도전형의 제1 접합영역 및 제2 접합영역과, 그리고 트랜치 소자분리층 위에 배치되되, 그 하부는 트랜치 소자분리층의 표면으로부터 일정 깊이만큼 삽입되도록 배치되는 게이트전극층을 포함한다.

Description

모스 패스 트랜지스터 및 이를 이용한 레벨 쉬프터{MOS pass transistor and level shifter using the same}
본 개시의 여러 실시예들은 모스 패스 트랜지스터 및 이를 이용한 레벨 쉬프터에 관한 것이다.
일정 크기의 전압 레벨로부터 더 높은 전압으로의 전환(transition)이 필요한 여러 응용분야에서 레벨 쉬프터(level shifter)가 사용되고 있다. 예컨대 집적회로의 내부 로직에 의해 사용되는 로직 전압 레벨보다 더 높은 로직 전압 레벨을 갖는 디지털 출력 핀을 구동하기 위한 집적회로가 요구될 수 있다. 경우에 따라서 일정 크기의 전압 레벨로부터 더 낮은 전압으로 전환하는데 레벨 쉬프터가 사용될 수도 있다.
일반적으로, EEPROM(Electrically-Erasable Programmable Read-Only Memory), 플래시 EEPROM, NOVRAM(Non Volatile Random Acess Memory), OTP(One-Time Programmable) 또는 MTP(Multi-Time Programmable) 비휘발성 메모리와 같은 비휘발성 반도체 메모리 트랜지스터를 사용하는 응용분야들에 있어서, 셀 어레이 내의 메모리 셀 트랜지스터들의 컨트롤 게이트들에 연결되는 워드라인들을 구동하기 위해 레벨 쉬프터들을 사용하고 있다. 메모리 셀 트랜지스터들 내에서 데이터를 쓰기 위해, 리드-아웃 전압(read-out voltage)보다 더 높은 라이트-인 전압(write-in voltage)을 메모리 셀 트랜지스터들에 공급할 필요가 있다. 예컨대 데이터 쓰기 모드에서, 디지털 공급 전압(digital supply voltate)(VDD)보다 같거나 작은 리드-아웃 전압, 예컨대 대략 1.8V 내지 5.5V의 전압이 메모리 셀 트랜지스터의 컨트롤 게이트에 공급된다. 프로그래밍 모드에서는, 라이트-인 전압, 예컨대 10V 또는 12.5V의 전압이 메모리 셀 트랜지스터의 컨트롤 게이트에 공급된다. 이와 같은 프로그래밍 동작에서의 높은 전압들은, 차지 펌프들(charge pumps)과 같은 전압 배수 회로들(voltage multiplier circuits)에 의해 칩(chip)에 만들어지는 것이 일반적이다. 온-칩 차지 펌프들은 다이 면적(die area)당 비용이 높고 전력 소모가 크기 때문에, 프로그래밍 동작, 즉 쓰기와 읽기 모두 레벨 쉬프터들이 공통으로 이용되고 있다. 이 경우 레벨 쉬프터들에 연결되는 출력 공급 전압 레벨(VPP)은, 읽기 동작 동안에 크기가 감소된다.
본 출원이 해결하고자 하는 과제는, 트랜치 소자분리층을 게이트절연층으로 사용하더라도 원하는 정도의 낮은 문턱전압 크기를 구현할 수 있도록 하는 패스 트랜지스터를 제공하는 것이다.
본 출원이 해결하고자 하는 다른 과제는, 위와 같은 패스 트랜지스터를 이용한 레벨 쉬프터를 제공하는 것이다.
일 예에 따른 모스(MOS) 패스 트랜지스터는, 제1 도전형의 반도체층과, 반도체층의 액티브영역을 한정하는 트랜치 소자분리층과, 이격되면서 트랜치 소자분리층의 양 측면에 접하도록 배치되는 제2 도전형의 제1 접합영역 및 제2 접합영역과, 그리고 트랜치 소자분리층 위에 배치되되, 그 하부는 트랜치 소자분리층의 표면으로부터 일정 깊이만큼 삽입되도록 배치되는 게이트전극층을 포함한다.
일 예에 따른 레벨 쉬프터는, 제1 및 제2 n-채널형 모스(NMOS) 트랜지스터들과, 제1 및 제2 p-채널형 모스(PMOS) 패스 트랜지스터들로 구성되는 레벨 쉬프터에 있어서, 제1 및 제2 p-채널형 모스(PMOS) 패스 트랜지스터들 중 적어도 어느 하나는, n 도전형의 반도체층과, 반도체층의 액티브영역을 한정하는 트랜치 소자분리층과, 상호 이격되면서 트랜치 소자분리층의 양 측면에 접하도록 배치되는 p 도전형의 제1 접합영역 및 제2 접합영역과, 그리고 트랜치 소자분리층 위에 배치되되, 그 하부는 트랜치 소자분리층의 표면으로부터 일정 깊이만큼 삽입되도록 배치되는 게이트전극층을 포함한다.
일 예에 따른 레벨 쉬프터는, p형 영역 및 n형 영역을 갖는 반도체기판과, 반도체기판의 p형 영역에 배치되는 제1 및 제2 n-채널형 모스(NMOS) 트랜지스터들과, 그리고 반도체기판의 n형 영역에 배치되는 제1 및 제2 p-채널형 모스(PMOS) 패스 트랜지스터들을 포함하며, 제1 및 제2 p-채널형 모스(PMOS) 패스 트랜지스터는, 각각, n형 영역의 상부에 배치되는 트랜치 소자분리층과, 상호 이격되면서 트랜치 소자분리층의 양 측면에 접하도록 배치되는 p 도전형의 제1 웰영역 및 제2 웰영역과, 그리고 제1 웰영역, 트랜치 소자분리층, 및 제2 웰영역 위에 배치되는 제1 컨택플러그, 제2 컨택플러그, 및 제3 컨택플러그를 포함하되, 제2 컨택플러그는, 그 하부가 트랜치 소자분리층의 표면으로부터 일정 깊이만큼 삽입되도록 배치된다.
여러 실시예들에 따르면, 트랜치 소자분리층을 게이트절연층으로 사용하더라도 원하는 정도의 낮은 문턱전압 크기를 구현할 수 있으며, 트랜치 소자분리층을 게이트절연층으로 사용함으로써 집적회로의 면적을 줄일 수 있다는 이점이 제공된다.
도 1은 4개의 트랜지스터로 구성되는 레벨 쉬프터를 나타내 보인 회로도이다.
도 2는 도 1의 레벨 쉬프터를 구성하는 p-채널형 모스(PMOS) 패스 트랜지스터를 나타내 보인 도면이다.
도 3은 도 2의 p-채널형 모스(PMOS) 패스 트랜지스터를 이용하여 구현되도록 한 레벨 쉬프터를 나타내 보인 단면도이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 4개의 트랜지스터로 구성되는 레벨 쉬프터를 나타내 보인 회로도이다. 도 1을 참조하면, 레벨 쉬프터(100)는, 제1 n-채널형 모스(NMOS) 트랜지스터(111) 및 제2 n-채널형 모스(NMOS) 트랜지스터(112)와, 제1 p-채널형 모스(PMOS) 패스 트랜지스터(121) 및 제2 p-채널형 모스(PMOS) 패스 트랜지스터(122)를 포함한다. 본 예에서는 모스 패스 트랜지스터로서 p-채널형 모스 트랜지스터를 채용하는 경우를 예로 들었지만, n-채널형 모스 트랜지스터에 의해 모스 패스 트랜지스터를 구현할 수도 있다. 이 경우 도전형만 반대일 뿐 나머지 구성은 아래에서 설명하는 바와 동일하다. 제1 n-채널형 모스(NMOS) 트랜지스터(111)의 소스 및 제2 n-채널형 모스(NMOS) 트랜지스터(112)의 소스는 그라운드 전압(VSS)에 결합된다. 제1 p-채널형 모스(PMOS) 패스 트랜지스터(121)의 소스 및 제2 p-채널형 모스(PMOS) 패스 트랜지스터(122)의 소스는 소스 전압(VPP)에 결합된다. 제1 n-채널형 모스(NMOS) 트랜지스터(111)의 드레인은 제1 p-채널형 모스(PMOS) 패스 트랜지스터(121)의 드레인에 결합된다. 제2 n-채널형 모스(NMOS) 트랜지스터(112)의 드레인은 제2 p-채널형 모스(PMOS) 패스 트랜지스터(122)의 드레인에 결합된다.
제2 p-채널형 모스(PMOS) 패스 트랜지스터(122)의 게이트는, 제1 노드(N1)에서 제1 n-채널형 모스(NMOS) 트랜지스터(111)의 드레인 및 제1 p-채널형 모스(PMOS) 패스 트랜지스터(121)의 드레인에 결합된다. 제1 p-채널형 모스(PMOS) 패스 트랜지스터(121)의 게이트는, 제2 노드(N2)에서 제2 n-채널형 모스(NMOS) 트랜지스터(112)의 드레인 및 제2 p-채널형 모스(PMOS) 패스 트랜지스터(122)의 드레인에 결합된다. 이에 따라 제1 p-채널형 모스(PMOS) 패스 트랜지스터(121)의 게이트가 제2 p-채널형 모스(PMOS) 패스 트랜지스터(122)의 드레인에 결합되고, 제2 p-채널형 모스(PMOS) 패스 트랜지스터(122)의 게이트가 제1 p-채널형 모스(PMOS) 패스 트랜지스터(121)의 드레인에 결합된다. 따라서 제1 및 제2 p-채널형 모스(PMOS) 패스 트랜지스터들(121, 122)은 교차-결합된 쌍(cross-coupled pair)을 형성한다. 제2 노드(N2)는 출력 단자(OUT)에 결합된다. 입력 단자(IN)는, 인버터(130)의 입력단자에 결합된다. 인버터(130)의 출력단은 제1 n-채널형 모스(NMOS) 트랜지스터(111)의 게이트에 결합된다. 입력 단자(IN)는, 제2 n-채널형 모스(NMOS) 트랜지스터(112)의 게이트에도 결합된다.
입력 단자(IN)를 통해 입력되는 입력 신호(VIN)가 로우 레벨(low level), 즉 그라운드 전압(VSS)이면, 제2 n-채널형 모스(NMOS) 트랜지스터(112)는 턴 오프된다. 동시에 바이어스 전압(VDD)이 제1 n-채널형 모스(NMOS) 트랜지스터(111)의 게이트에 인가된다. 이에 따라 제1 n-채널형 모스(NMOS) 트랜지스터(111)가 턴 온 되어 제1 노드(N1)에는 그라운드 전압(VSS) 레벨이 된다. 제1 노드(N1)가 제2 p-채널형 모스(PMOS) 패스 트랜지스터(122)와 교차-결합됨에 따라, 제2 p-채널형 모스(PMOS) 패스 트랜지스터(122)는 턴 온 되고, 그 결과 제2 노드(N2)는 소스 전압(VPP) 레벨이 된다. 따라서, 로우 레벨의 입력 신호(VIN)가 입력되면, 제1 노드(N1)는 그라운드 전압(VSS) 레벨이 되고, 출력 단자(OUT)는 소스 전압(VPP) 레벨이 된다.
입력 단자(IN)를 통해 입력되는 입력 신호(VIN)가 하이 레벨(high level), 즉 바이어스 전압(VDD)이면, 제2 n-채널형 모스(NMOS) 트랜지스터(112)가 턴 온 되어 제2 노드(N2)는 그라운드 전압(VSS) 레벨이 된다. 동시에 제1 n-채널형 모스(NMOS) 트랜지스터(111)의 게이트에는 인버터(130)의 로우 입력 신호가 인가되며, 이에 따라 제1 n-채널형 모스(NMOS) 트랜지스터(111)는 턴 오프된다. 제2 노드(N2)가 제1 p-채널형 모스(PMOS) 패스 트랜지스터(112)와 교차-결합됨에 따라, 제1 p-채널형 모스(PMOS) 패스 트랜지스터(112)는 턴 온 되고, 그 결과 제1 노드(N1)는 소스 전압(VPP) 레벨이 된다. 따라서, 하이 레벨의 입력 신호(VIN)가 입력되면, 제1 노드(N1)는 소스 전압(VPP) 레벨이 되고, 출력 단자(OUT)는 그라운드 전압(VSS) 레벨이 된다.
도 2는 도 1의 레벨 쉬프터를 구성하는 p-채널형 모스(PMOS) 패스 트랜지스터를 나타내 보인 도면이다. 도 2를 참조하면, p-채널형 모스(PMOS) 패스 트랜지스터(200)는, 도 1의 레벨 쉬프터(100)를 구성하는 제1 p-채널형 모스(PMOS) 패스 트랜지스터(121) 및 제2 p-채널형 모스(PMOS) 패스 트랜지스터(122) 중 적어도 어느 하나일 수 있다. p-채널형 모스(PMOS) 패스 트랜지스터(200)는, n 도전형의 반도체층(210)을 포함한다. n 도전형의 반도체층(210)은 반도체기판(미도시) 내에 배치되는 n 도전형의 웰영역일 수 있다. n 도전형의 반도체층(210)은 n 도전형의 딥웰영역(DNW)일 수 있다. n 도전형의 반도체층(210)은 n 도전형의 반도체기판일 수도 있다.
n 도전형의 반도체층(210) 상부에는 트랜치 소자분리층(220)이 배치된다. 트랜치 소자분리층(220)은 액티브영역을 한정한다. 트랜치 소자분리층(220)은, n 도전형의 반도체층(210)이 일정 깊이로 제거되어 형성되는 트랜치 내부가 절연층, 예컨대 옥사이드(oxide)층으로 매립되는 구조로 구성될 수 있다. 상부면으로부터 바닥면까지 측정되는 트랜치 소자분리층(220)의 깊이(또는 두께)(D1)는, 대략 2000Å 내지 3500Å일 수 있다. 트랜치 소자분리층(220)의 상부면은, n 도전형의 반도체층(210)의 상부면과 실질적으로 동일한 수평 레벨상에 위치할 수 있다. 트랜치 소자분리층(220)에 의해, n 도전형의 반도체층(210)은, 트랜치 소자분리층(220)의 제1 측면에 인접하는 하나의 제1 액티브영역과, 트랜치 소자분리층(220)의 제2 측면에 인접하는 다른 하나의 제2 액티브영역으로 구분될 수 있다. 제1 측면 및 제2 측면은 서로 반대되는 측면들이다.
제1 액티브영역 및 제2 액티브영역에는 각각 p 도전형의 제1 접합영역(230) 및 제2 접합영역(240)이 배치된다. p 도전형의 제1 접합영역(230) 및 제2 접합영역(240)은 트랜치 소자분리층(220)의 깊이(또는 두께)(D1)보다 더 깊은 접합깊이를 갖는다. p 도전형의 제1 접합영역(230)은, 트랜치 소자분리층(220)의 제1 측면에 접하면서, 제1 측면에 인접하는 바닥면의 일부와도 접하도록 배치된다. p 도전형의 제2 접합영역(240)은, 트랜치 소자분리층(220)의 제2 측면에 접하면서, 제2 측면에 인접하는 바닥면의 일부와도 접하도록 배치된다. p 도전형의 제1 접합영역(230) 및 제2 접합영역(240)은 p 도전형의 웰영역일 수 있다. p 도전형의 제1 접합영역(230) 및 제2 접합영역(240)은, 트랜치 소자분리층(220)의 하부면 아래의 채널영역(250)에 의해 상호 이격된다. 채널영역(250)은 n 도전형의 반도체층(210)과 동일한 도전형을 가지지만, 문턱전압 이상의 게이트 바이어스가 인가되면 p 도전형으로 반전될 수 있다.
트랜치 소자분리층(220) 위에는 게이트전극층(260)이 배치된다. 게이트전극층(260)은, 게이트전극층(260)의 양 측면 밖으로 트랜치 소자분리층(220)의 양 측면 표면이 노출되도록 배치된다. 게이트전극층(260)은 트랜치 소자분리층(220)의 표면으로부터 일정 깊이(D2)만큼 삽입되도록 배치된다. 게이트전극층(260)이 트랜치 소자분리층(220) 표면으로부터 삽입되는 깊이(D2)는, 트랜치 소자분리층(220) 깊이(D1)의 대략 15% 내지 50%일 수 있다. 일 예에서 트랜치 소자분리층(220)의 깊이(D1)가 3000Å인 경우, 게이트전극층(260)이 트랜치 소자분리층(220) 표면으로부터 삽입되는 깊이(D2)는, 대략 450Å 내지 1500Å이 된다. 게이트전극층(260)은 금속물질층으로 구성될 수 있다. 여기서 금속물질층은, 컨택플러그를 구성하는 금속물질, 예컨대 텅스텐(W)층을 포함할 수 있다.
이와 같은 p-채널형 모스(PMOS) 패스 트랜지스터(200)에 있어서, p 도전형의 제1 접합영역(230) 및 제2 접합영역(240)은 각각 소스영역 및 드레인영역 또는 드레인영역 및 소스영역으로 작용한다. 그리고 트랜치 소자분리층(220)은 게이트절연층으로 작용한다. 따라서 p-채널형 모스(PMOS) 패스 트랜지스터(200)의 문턱전압(VT; threshold voltage) 크기는, 게이트전극층(260)이 트랜치 소자분리층(220)의 표면으로부터 삽입되는 깊이(D2)에 영향을 받는다. 일반적인 모스(MOS) 트랜지스터에 있어서, 문턱전압(VT)의 크기는 아래의 수학식 1과 같이 정의될 수 있다.
Figure 112015075372363-pat00001
여기서, “VFB”는 플랫밴드 전압을 나타내고, “2φF”는 반도체 기판의 표면 포텐샬을 나타내고, “ε”는 반도체 기판의 유전률을 나타내고, “q”는 전자의 전하량을 나타내고, “Na”는 반도체 기판의 도우핑 농도를 나타내고, “Vsb”는 소스 및 바디 사이의 바이어스 ('백게이트 바이어스'라고도 언급함)를 나타내고, “Cox”는 MOS 커패시턴스 (게이트 커패시턴스에 해당)를 나타낸다.
위 수학식 1에 나타낸 바아 같이, 모스 커패시터(MOS capacitor)(Cox)의 크기가 커짐에 따라 문턱전압(VT)의 크기는 작아진다. 모스 커패시터(Cox)의 크기는, 채널영역(250)과 게이트전극층(260) 사이의 게이트절연층 두께에 반비례한다. 즉, 채널영역(250)과 게이트전극층(260) 사이의 트랜치 소자분리층(220) 두께(D1-D2)가 작아질수록 모스 커패시터(Cox)의 크기는 커지고, 문턱전압(VT)의 크기는 작아진다. 따라서 게이트전극층(260)이 트랜치 소자분리층(220)의 표면으로부터 삽입되는 깊이(D2)를 조절함으로써 원하는 문턱전압(VT)의 크기를 얻을 수 있다.
한편, 본 예에 따른 p-채널형 모스(PMOS) 패스 트랜지스터(200)는, 트랜치 소자분리층(220) 자체를 게이트절연층으로 사용함으로써, 트랜치 소자분리층(220)에 의해 한정되는 액티브영역에 p-채널형 모스(PMOS) 패스 트랜지스터를 배치시키는 경우에 비하여 p-채널형 모스(PMOS) 패스 트랜지스터(200)가 집적되는 집적회로의 면적을 줄일 수 있다. 트랜치 소자분리층(220)의 두께로 인해 높은 문턱전압(VT)의 크기는, 위에서 설명한 바와 같이, 게이트전극층(260)이 트랜치 소자분리층(220)의 표면으로부터 삽입되는 깊이(D2)를 조절함으로써 원하는 정도로 낮은 문턱전압(VT)의 크기를 구현할 수 있다.
도 3은 도 2의 p-채널형 모스(PMOS) 패스 트랜지스터를 이용하여 구현되도록 한 레벨 쉬프터를 나타내 보인 단면도이다. 도 3을 참조하면, 레벨 쉬프터는, 제1 n-채널형 모스 트랜지스터(NMOS1), 제2 n-채널형 모스 트랜지스터(NMOS2), 제1 p-채널형 모스 패스 트랜지스터(PMOS1), 및 제2 p-채널형 모스 패스 트랜지스터(PMOS2)를 포함한다. 이 모스 트랜지스터들(NMOS1, NMOS2, PMOS1, PMOS2)로 구성되는 레벨 쉬프터는, 도 1을 참조하여 설명한 레벨 쉬프터(100)와 동일한 회로 구성을 갖는다. 즉 제1 n-채널형 모스 트랜지스터(NMOS1), 제2 n-채널형 모스 트랜지스터(NMOS2), 제1 p-채널형 모스 패스 트랜지스터(PMOS1), 및 제2 p-채널형 모스 패스 트랜지스터(PMOS2)는, 각각 도 1의 제1 n-채널형 모스(NMOS) 트랜지스터(111), 제2 n-채널형 모스(NMOS) 트랜지스터(112), 제1 p-채널형 모스(PMOS) 패스 트랜지스터(121), 제2 p-채널형 모스(PMOS) 패스 트랜지스터(122)에 해당한다. 이와 같은 레벨 쉬프터의 동작은 도 1을 참조하여 설명한 바와 동일하다.
상기 모스 트랜지스터들(NMOS1, NMOS2, PMOS1, PMOS2)은 p 도전형을 갖는 반도체기판(301)에 배치된다. p 도전형을 갖는 반도체기판(301)의 상부에는 제1 내지 제3 트랜치 소자분리층(311, 312, 313)이 배치된다. p 도전형의 반도체기판(301) 상부 일정 영역에는 n형 웰영역(320)이 배치된다. 제2 및 제3 트랜치 소자분리층(312, 313)은 n형 웰영역(320) 내에 배치된다. 제1 n-채널형 모스 트랜지스터(NMOS1) 및 제2 n-채널형 모스 트랜지스터(NMOS2)는 제1 트랜치 소자분리층(311)에 의해 구분되는 액티브영역들 각각에 배치된다. 제1 p-채널형 모스 패스 트랜지스터(PMOS1) 및 제2 p-채널형 모스 패스 트랜지스터(PMOS2)는 n형 웰영역(320) 내에서 상호 이격되도록 배치된다.
제1 트랜치 소자분리층(311)의 일 측면에 인접하는 반도체기판(301) 상부영역에는 제1 n-채널형 모스 트랜지스터(NMOS1)의 n+ 도전형의 소스영역(331) 및 n+ 도전형의 드레인영역(332)이 채널영역(341)에 의해 이격되도록 배치된다. 채널영역(341) 위에는 제1 게이트절연층(351) 및 제1 게이트전극층(361)이 순차적으로 배치된다. 제1 게이트전극층(361)은 폴리실리콘층으로 구성될 수 있다. n+ 도전형의 소스영역(331), 제1 게이트전극층(361), 및 n+ 도전형의 드레인영역(332) 위에는 각각 제1 컨택플러그(371), 제2 컨택플러그(372), 및 제3 컨택플러그(373)이 배치된다. 제1 트랜치 소자분리층(311)의 다른 측면에 인접하는 반도체기판(301) 상부영역에는 제2 n-채널형 모스 트랜지스터(NMOS2)의 n+ 도전형의 소스영역(333) 및 n+ 도전형의 드레인영역(334)이 채널영역(342)에 의해 이격되도록 배치된다. 채널영역(342) 위에는 제2 게이트절연층(352) 및 제2 게이트전극층(362)이 순차적으로 배치된다. 제2 게이트전극층(362)은 폴리실리콘층으로 구성될 수 있다. n+ 도전형의 소스영역(333), 제2 게이트전극층(362), 및 n+ 도전형의 드레인영역(334) 위에는 각각 제4 컨택플러그(374), 제5 컨택플러그(375), 및 제6 컨택플러그(376)가 배치된다.
제2 트랜치 소자분리층(312)의 양 측면에 인접하는 n형 웰영역(320) 상부영역에는 제1 p-채널형 모스 패스 트랜지스터(PMOS1)의 드레인영역 및 소스영역으로서의 제1 p 도전형의 웰영역(335) 및 제2 p 도전형의 웰영역(336)이 배치된다. 제1 p 도전형의 웰영역(335) 및 제2 p 도전형의 웰영역(336)은 제2 트랜치 소자분리층(312) 하부의 채널영역(343)에 의해 서로 이격될 수 있다. 제1 p 도전형의 웰영역(335), 제2 트랜치 소자분리층(312), 및 제2 p 도전형의 웰영역(336) 위에는 각각 제7 컨택플러그(381), 제8 컨택플러그(382), 및 제9 컨택플러그(383)이 배치된다. 제8 컨택플러그(382)는, 도 2를 참조하여 설명한 게이트전극층(260)으로서, 제2 트랜치 소자분리층(312)의 표면으로부터 일정 깊이만큼 삽입되도록 배치된다. 제8 컨택플러그(382)는, 제1 p-채널형 모스 패스 트랜지스터(PMOS1)의 게이트전극층이며, 도 2를 참조하여 설명한 게이트전극층(도 2의 260)과 동일하게 구성된다.
제3 트랜치 소자분리층(313)의 양 측면에 인접하는 n형 웰영역(320) 상부영역에는 제2 p-채널형 모스 패스 트랜지스터(PMOS2)의 드레인영역 및 소스영역으로서의 제3 p 도전형의 웰영역(337) 및 제4 p 도전형의 웰영역(338)이 배치된다. 소자분리층(313) 하부의 채널영역(344)에 의해 서로 이격될 수 있다. 제3 p 도전형의 웰영역(337), 제3 트랜치 소자분리층(313), 및 제4 p 도전형의 웰영역(338) 위에는 각각 제10 컨택플러그(384), 제11 컨택플러그(385), 및 제12 컨택플러그(386)이 배치된다. 제11 컨택플러그(385)는, 도 2를 참조하여 설명한 게이트전극층(260)으로서, 제3 트랜치 소자분리층(313)의 표면으로부터 일정 깊이만큼 삽입되도록 배치된다. 제11 컨택플러그(385)는, 제2 p-채널형 모스 패스 트랜지스터(PMOS2)의 게이트전극층이며, 도 2를 참조하여 설명한 게이트전극층(도 2의 260)과 동일하게 구성된다.
비록 도면에 나타내지는 않았지만, 제1 내지 제12 컨택플러그들(371-376, 381-386)은 층간절연층을 관통하는 컨택홀들이 금속층, 예컨대 텅스텐(W)층으로 매립되는 구조로 구성될 수 있다. 제1 컨택플러그(371) 및 제4 컨택플러그(374)는 그라운드 전압(VSS)에 결합된다. 이에 따라 n-채널형 제1 모스 트랜지스터(NMOS1)의 소스영역(331)과, n-채널형 제2 모스 트랜지스터(NMOS2)의 소스영역(333)은 그라운드 전압(VSS)에 결합된다. 제2 컨택플러그(372)는 인버터(390)의 출력단자에 결합된다. 인버터(390)의 입력단자는 입력단자(IN)에 결합된다. 제5 컨택플러그(375)는 입력단자(IN)에 직접 결합된다. 이에 따라 입력단자(IN)로 입력되는 입력신호는, n-채널형 제2 모스 트랜지스터(NMOS2)의 게이트전극층, 즉 제2 게이트전극층(362)에 직접 인가되며, 동시에 n-채널형 제1 모스 트랜지스터(NMOS1)의 게이트전극층, 즉 제1 게이트전극층(372)에 전환된 레벨로 인가된다.
제3 컨택플러그(373), 제7 컨택플러그(381), 및 제11 컨택플러그(385)는 제1 노드(N1)에 결합된다. 이에 따라 n-채널형 제1 모스 트랜지스터(NMOS1)의 드레인영역(332)과, p-채널형 제1 모스 패스 트랜지스터(PMOS1)의 드레인영역(335)과, 그리고 p-채널형 제2 모스 패스 트랜지스터(PMOS2)의 게이트전극층은 제1 노드(N1)에 공통으로 결합된다. 제6 컨택플러그(376), 제8 컨택플러그(382), 및 제10 컨택플러그(384)는 제2 노드(N2)에 결합된다. 이에 따라 n-채널형 제2 모스 트랜지스터(NMOS2)의 드레인영역(334)과, p-채널형 제1 모스 패스 트랜지스터(PMOS1)의 게이트전극층과, 그리고 p-채널형 제2 모스 패스 트랜지스터(PMOS2)의 드레인영역(337)은 제2 노드(N2)에 공통으로 결합된다. 제2 노드(N2)는 출력단자(OUT)와 연결된다. 제9 컨택플러그(383) 및 제12 컨택플러그(386)는 소스 전압(VPP)에 결합된다. 이에 따라 p-채널형 제1 모스 패스 트랜지스터(PMOS1)의 소스영역(336)과, p-채널형 제2 모스 패스 트랜지스터(PMOS2)의 소스영역(338)은 소스 전압(VPP)에 공통으로 결합된다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
200...p-채널형 모스(PMOS) 패스 트랜지스터
210...n 도전형의 반도체층 220...트랜치 소자분리층
230...p 도전형의 제1 접합영역 240...p 도전형의 제2 접합영역
250...채널영역 260...게이트전극층

Claims (24)

  1. 제1 도전형의 반도체층;
    상기 반도체층의 액티브영역을 한정하는 트랜치 소자분리층;
    상호 이격되면서 상기 트랜치 소자분리층의 양 측면에 접하도록 배치되는 제2 도전형의 제1 접합영역 및 제2 접합영역; 및
    상기 트랜치 소자분리층 위에 배치되되, 그 하부는 상기 트랜치 소자분리층의 표면으로부터 일정 깊이만큼 삽입되도록 배치되는 게이트전극층을 포함하되,
    상기 제1 접합영역 및 제2 접합영역은 상기 트랜치 소자분리층의 깊이보다 더 깊은 접합깊이를 갖는 모스(MOS) 패스 트랜지스터.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 트랜치 소자분리층은 2000Å 내지 3500Å의 깊이를 갖는 모스(MOS) 패스 트랜지스터.
  3. 삭제
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 접합영역은 상기 트랜치 소자분리층의 일측 모서리 부분에 접하고, 상기 제2 접합영역은 상기 트랜치 소자분리층의 타측 모서리 부분에 접하도록 배치되는 모스(MOS) 패스 트랜지스터.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 트랜치 소자분리층 하부면 아래에서 상기 제1 접합영역 및 제2 접합영역에 의해 한정되는 채널영역을 더 포함하는 모스(MOS) 패스 트랜지스터.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 게이트전극층이 상기 트랜치 소자분리층 표면으로부터 삽입되는 깊이는, 상기 트랜치 소자분리층 깊이의 15% 내지 50%인 모스(MOS) 패스 트랜지스터.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 게이트전극층은 금속물질층으로 구성되는 모스(MOS) 패스 트랜지스터.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 금속물질층은 텅스텐(W)층을 포함하는 모스(MOS) 패스 트랜지스터.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 모스(MOS) 패스 트랜지스터.
  10. 제1 및 제2 n-채널형 모스(NMOS) 트랜지스터들과, 제1 및 제2 p-채널형 모스(PMOS) 패스 트랜지스터들로 구성되는 레벨 쉬프터에 있어서,
    상기 제1 및 제2 p-채널형 모스(PMOS) 패스 트랜지스터들 중 적어도 어느 하나는,
    n 도전형의 반도체층;
    상기 반도체층의 액티브영역을 한정하는 트랜치 소자분리층;
    상호 이격되면서 상기 트랜치 소자분리층의 양 측면에 접하도록 배치되는 p 도전형의 제1 접합영역 및 제2 접합영역; 및
    상기 트랜치 소자분리층 위에 배치되되, 그 하부는 상기 트랜치 소자분리층의 표면으로부터 일정 깊이만큼 삽입되도록 배치되는 게이트전극층을 포함하되,
    상기 제1 접합영역 및 제2 접합영역은 상기 트랜치 소자분리층의 깊이보다 더 깊은 접합깊이를 갖는 레벨 쉬프터.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제1 n-채널형 모스(NMOS) 트랜지스터의 소스 및 드레인은, 각각 그라운드 전압 및 상기 제1 p-채널형 모스(PMOS) 패스 트랜지스터의 드레인에 결합되고,
    상기 제2 n-채널형 모스(NMOS) 트랜지스터의 소스 및 드레인은, 각각 그라운드 전압 및 상기 제2 p-채널형 모스(PMOS) 패스 트랜지스터의 드레인에 결합되고,
    상기 제1 p-채널형 모스(PMOS) 패스 트랜지스터의 소스 및 게이트는, 각각 소스 전압 및 상기 제2 p-채널형 모스(PMOS) 패스 트랜지스터의 게이트에 결합되며, 그리고
    상기 제2 p-채널형 모스(PMOS) 패스 트랜지스터의 소스 및 게이트는, 각각 소스 전압 및 상기 제1 p-채널형 모스(PMOS) 패스 트랜지스터의 게이트에 결합되는 레벨 쉬프터.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    입력 단자 및 출력 단자를 더 포함하고,
    상기 입력 단자는, 상기 제2 n-채널형 모스(NMOS) 트랜지스터의 게이트에 결합되면서 상기 제1 n-채널형 모스(NMOS) 트랜지스터의 게이트에는 인버터를 통해 결합되며, 그리고
    상기 출력 단자는 상기 제2 p-채널형 모스(PMOS) 패스 트랜지스터의 드레인에 결합되는 레벨 쉬프터.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 트랜치 소자분리층은 2000Å 내지 3500Å의 깊이를 갖는 레벨 쉬프터.
  14. 삭제
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제1 접합영역은 상기 트랜치 소자분리층의 일측 모서리 부분에 접하고, 상기 제2 접합영역은 상기 트랜치 소자분리층의 타측 모서리 부분에 접하도록 배치되는 레벨 쉬프터.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 트랜치 소자분리층 하부면 아래에서 상기 제1 접합영역 및 제2 접합영역에 의해 한정되는 채널영역을 더 포함하는 레벨 쉬프터.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 게이트전극층이 상기 트랜치 소자분리층 표면으로부터 삽입되는 깊이는, 상기 트랜치 소자분리층 깊이의 15% 내지 50%인 레벨 쉬프터.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 게이트전극층은 금속물질층으로 구성되는 레벨 쉬프터.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 금속물질층은 텅스텐(W)층을 포함하는 레벨 쉬프터.
  20. p형 영역 및 n형 영역을 갖는 반도체기판;
    상기 반도체기판의 p형 영역에 배치되는 제1 및 제2 n-채널형 모스(NMOS) 트랜지스터들; 및
    상기 반도체기판의 n형 영역에 배치되는 제1 및 제2 p-채널형 모스(PMOS) 패스 트랜지스터들을 포함하며,
    상기 제1 및 제2 p-채널형 모스(PMOS) 패스 트랜지스터 각각은,
    상기 n형 영역의 상부에 배치되는 트랜치 소자분리층;
    상호 이격되면서 상기 트랜치 소자분리층의 양 측면에 접하도록 배치되는 p 도전형의 제1 웰영역 및 제2 웰영역; 및
    상기 제1 웰영역, 트랜치 소자분리층, 및 제2 웰영역 위에 배치되는 제1 컨택플러그, 제2 컨택플러그, 및 제3 컨택플러그를 포함하되, 상기 제2 컨택플러그는, 그 하부가 상기 트랜치 소자분리층의 표면으로부터 일정 깊이만큼 삽입되도록 배치되며,
    상기 제1 웰영역 및 제2 웰영역은 상기 트랜치 소자분리층의 깊이보다 더 깊은 접합깊이를 갖는 레벨 쉬프터.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 트랜치 소자분리층은 2000Å 내지 3500Å의 깊이를 갖는 레벨 쉬프터.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 제2 컨택플러그가 상기 트랜치 소자분리층 표면으로부터 삽입되는 깊이는, 상기 트랜치 소자분리층 깊이의 15% 내지 50%인 레벨 쉬프터.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 제1 컨택플러그, 제2 컨택플러그, 및 제3 컨택플러그는 동일한 금속물질층으로 구성되는 레벨 쉬프터.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 금속물질층은 텅스텐(W)층을 포함하는 레벨 쉬프터.
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