TW201515156A - 可程式化記憶體 - Google Patents

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Abstract

本發明提供一種可程式設計(化)記憶體。可程式設計存儲器具有選擇電晶體，其包括閘、源和汲極。反熔絲器件被連接至選擇電晶體的汲極區域。反熔絲器件包括汲極區域上底材上的介電層，介電層上的多晶矽層，以及與汲極區域相接觸的反熔絲電極線。當選擇電晶體被接通且通過反熔絲線施加高電壓時，介電層被擊穿且反熔絲器件被程式設計(化)。

Description

可程式化記憶體
本申請案根據專利法的規定主張韓國專利申請號10-2013-0105941(申請日：2013年9月4日)的優先權，其整體內容併入在此做為參考。
本公開涉及一種一次可程式設計記憶體，且更確切地，涉及一種配置成使能夠容易將反熔絲器件介電層擊穿的存儲(或稱儲存)裝置。
到現在為止，反熔絲器件已被用於製造互補金屬氧化物半導體(CMOS)一次可程式設計(OTP)非易失性記憶體。反熔絲器件通常起到與熔絲相反的作用。在正常狀態下，反熔絲是開放電路。當高電壓被施加於反熔絲時，其中介電材料被擊穿，反熔絲將電路閉合。使用反熔絲的上述兩種狀態可以實現一次可程式設計唯讀記憶體(ROM)。
圖1是根據本發明實施例的示例存儲單元的電路圖。
圖1中的存儲單元是一次可程式設計(OTP)唯讀記憶體(ROM)裝置，其在記憶體電晶體12的閘極的氧化物被擊穿時，供存儲資料。配置成供選擇相應單元和記憶體電晶體12的選擇電晶體10被連 接至主動(active)區域。
在程式設計(化)時通過向位元線施加高電壓並接通選擇電晶體10，以允許一個接點偏壓(junction bias)接地，高電位被施加至記憶體電晶體12中的介電層，相應地，存儲器電晶體12中的介電層被擊穿。
然而，由於此相關技術通過高電壓接通選擇電晶體10以將其連接至接地，該程式設計較為複雜。此外，由於反熔絲是通過擊穿記憶體電晶體12的接合點重疊區域中的介電層來接通，大量的電流可能洩露至底材。
本發明的實施例提供一種記憶體裝置，其中通過接觸區域施加高電壓，可發生穩定的介電層擊穿及/或反熔絲。
根據本發明的某些實施例，可程式設計記憶體包括：選擇電晶體，其包括閘、源和汲極區域，以及連接至選擇電晶體的汲極區域的反熔絲器件，其中反熔絲器件包括汲極區域上表面上的介電層、介電層上的多晶矽層以及聯接至汲極區域和/或與汲極區域相接觸的第一電極。
當選擇電晶體被接通且反熔絲器件被程式化時，通過向第一電極及/或反熔絲線施加高電壓，因而介電層被擊穿。
一個或多個實施例的詳情由附圖和下述說明呈現。其他特徵將從說明、附圖以及權利要求中顯而易見。
100‧‧‧底材
101‧‧‧源極
102‧‧‧汲極
103‧‧‧P型雜質摻雜區
110,12,10‧‧‧電晶體
120‧‧‧反熔絲器件
111,121‧‧‧介電層
112,122‧‧‧多晶矽層(閘電極)
140‧‧‧觸點
V‧‧‧電壓
圖1是相關技術記憶體單元的電路圖。
圖2是顯示根據本公開的一個或多個實施例的示例可程式設計記憶體的截面結構的視圖；圖3是根據本公開實施例的示例記憶體的單元電路圖；圖4是顯示根據本公開的一個或多個實施例的示例可程式設計記憶體的平面結構的視圖；圖4是示意根據第一實施例在單個圖元中的感應線圖案的平面圖；圖5是顯示根據本公開實施例的示例可程式設計記憶體的陣列配置的視圖；
現在將詳細地參考本發明的一些實施例，其範例在附圖中示出。
根據一個或多個實施例的可程式設計裝置將參照附圖予以詳細說明。然而，本發明可以體現為許多不同的形式且不應被解釋為只限於此處所列明的實施例，相反，可以通過增加、替換和修改而容易得出落入本公開實質和範圍內的替代性實施例，且能完全向本領域的技術人員傳遞本發明的概念。
圖2是顯示根據本公開的一個或多個實施例的示例可程式設計陣列的截面結構的視圖，且圖3是根據本公開實施例的示例記憶體的單元電路圖，圖4是顯示根據本公開的一個或多個實施例的示例可 程式設計記憶體的平面結構的視圖，且圖5是顯示根據本公開的一個或多個實施例的示例可程式設計陣列的陣列配置圖。
以下說明中，術語“MOS”用於指場效應電晶體(FET)、金屬絕緣半導體(MIS)電晶體、半電晶體、電容器以及可程式設計記憶體的單元的所有結構。根據本申請公開的實施例，可程式設計記憶體的單元可包括一個電晶體和一個電容器，且電晶體和電容器被分別稱為選擇電晶體和反熔絲器件。
根據本公開的實施例的示範記憶體結構參照圖2和圖3進行說明。雖在圖2中示出了NMOS型記憶體裝置，但根據一個或多個實施例，PMOS型的記憶體裝置也可用於在底材上(其中注入N型雜質)形成選擇電晶體和反熔絲器件。
參考圖2和3，在NMOS型記憶體裝置的情況下，底材100(其中被注入p型雜質)包括源極區域101(其中被注入n型雜質)和汲極區域102(其中被注入n型雜質)，源極區域101被配置成第一擴散區，汲極區域102被配置成第二擴散區。此外，儘管未在附圖中示出，源極區域101和汲極區域102還可包括輕摻雜汲區(LDD)結構。
此外，選擇電晶體110(圖4)被配置成將位元線(如，BL或VBL)連接至反熔絲器件(anti-fuse device)120。選擇電晶體110還包括介電層111(如，閘氧化層)和配置成閘電極的多晶矽層112。可選擇性地，選擇線(如，VSG)被電連接至閘電極112，其可與源極區域101和汲極區域102部分地重疊。
另外，反熔絲器件120在汲極區域102的上面或上方，並且包括介電層121和介電層121上的多晶矽層122，介電層121在程式設計 時被擊穿，多晶矽層122電連接至反熔絲控制線(如，VAF)。反熔絲器件120可包括半電晶體或電容器，其中多晶矽電極122的成分、厚度和擊穿電壓與多晶矽層112相同，且電容器介電層121與閘氧化層111具有大體相同的成分以及相同或相似的厚度。反熔絲器件120和選擇電晶體110可共有被配置成擴散區的汲極區域102。汲極區域102可與反熔絲觸點140(contact)(圖4)相接觸，反熔絲觸點140可以連接至反熔絲程式設計線(VAFC)及/或電壓。反熔絲觸點140及/或汲極區域102被配置成反熔絲器件120的底電極程式化端子。
儘管未在附圖中示出，多晶矽層112和122的兩側可有側壁間隔件(spacers)。可以應用如薄摻雜層的擴散或擴散區域和閘極區域的摻矽(矽化)等CMOS處理步驟。另外，在汲極區域102的一側可有P型雜質摻雜區103，該P型雜質摻雜區103可與底材偏壓電源線及/或電壓Vsub相接觸以施加底材電壓。P型區域101和103可同時形成。
尤其地，與汲極區域102相接觸的反熔絲程式設計(VAFC)線被配置成選擇性提供用於擊穿反熔絲器件120的介電層121的高電壓。當高電壓被施加至位元線(VBL)以用於程式設計時，額外的電壓可通過擴散區102和/或反熔絲觸點140(或VAFC線)被施加。根據某些實施例，僅可通過擴散區102和/或VAFC線啟動反熔絲器件120介電層121的擊穿。在此，連接至反熔絲器件的VAFC線也可被稱為反熔絲電極線。
現在對根據本公開的一次可程式設計記憶體裝置的程式設計操作進行說明。
程式化時，0V(如，接地電壓)被施加於反熔絲觸點 140且高電壓被施加於VAFC線和/或多晶矽層122，從而在反熔絲介電層121上形成高電壓差(即，高於介電層121的擊穿電壓)並擊穿介電層121。此時，0V被施加於選擇電晶體以將選擇電晶體截止，且VBL電極線(即位元線)被接地或被浮置以防止或禁止電流流動。
在此情況下，由於無需通過與源極區域101相接觸的VBL線施加電壓，與向VBL線施加高電壓之時相比，洩漏至底材的電流量可極大地或實質性地減少。
根據某些實施例，程式設計時高電壓被施加於反熔絲程式設計線(如，VAFC)且預定的電壓被施加於VSG線和/或選擇閘極(閘電極)112。選擇電晶體被接通，且0V被施加於位元線(如，VBL線)。接地電壓或0V也被施加於VAF線和/或上反熔絲電極122，這可導致電流從觸點140流經反熔絲介電層121和/或反熔絲介電層121上而產生高電壓差，以便能夠擊穿介電層121。
圖5顯示根據本發明實施例的示例記憶體陣列配置。根據圖5，通過向VSG線和VBL線施加電壓可選擇用於程式設計的單元區。
此外，通過擊穿指定單元區中電容器(如，反熔絲器件)的氧化層(如，介電層)並通過程式設計線(如，VAFC)向反熔絲區域施加高電壓，反熔絲器件可用作電阻器。當單元區5A和5B(圖5中示出的8個單元中)中的各個反熔絲器件的介電層被擊穿時，僅有相應的兩個單元的反熔絲器件(如，電容器)用作電阻器。其他單元中，電容器仍可作為電容器。例如，為了讀取已程式設計的記憶體裝置，當選擇電晶體110被導通時(如，通過向VSG線施加預定電壓並向VAF線和VBL線施加預定電壓)，電流僅流經已程式設計單元5A和5B。因此，讀 取的值為“0”。此外，對於其他單元區而言，由於反熔絲器件未用作電阻器，沒有電流流過。因此，讀取的值為“1”。
根據本發明實施例，可通過在反熔絲電晶體結構上增加與汲極區域(其可為擴散區)相接觸的線，來實現記憶體裝置。相應地，可以進行精確程式化而無需擴大微製作裝置結構的面積。
另外，由於可通過接觸擴散區直接擊穿反熔絲器件的閘氧化層，程式設計操作可以簡單且精確。
本說明書中對“一個實施例”、“某個實施例”、“示例實施例”等的參照意在表明針對所述實施例描述的具體特徵、結構或特性包括在本發明的至少一個實施例中。說明書中不同地方出現的上述措辭不一定都指的是同一實施例。此外，在結合任一實施例對特定的特徵、結構或特性進行描述時，應理解的是在本領域技術人員的知識範圍內可以結合其他實施例來改變此特徵、結構或特性。
儘管實施例已通過參照其數個示意實施例來說明，應理解為本領域的技術人員在本公開原理的實質和範圍內，可以想出很多其他修改和實施例。更確切地說，可以在本說明書、附圖和所附權利要求的範圍內對所述主題組合構造的組成部件和/或構造作出多種變型和修改。除了對組成部件和/或構造的變型和修改之外，替代性使用對於本領域的技術人員而言也是顯而易見的。
100‧‧‧底材
101‧‧‧源極
102‧‧‧汲極
103‧‧‧P型雜質摻雜區
111,121‧‧‧介電層
112,122‧‧‧多晶矽層(閘電極)
V‧‧‧電壓線

Claims (18)

  1. 一種可程式化記憶體包含：一選擇電晶體包含一閘極、一源極、與一汲極區；以及一反熔絲元件，其與選擇電晶體的該汲極區連結，其中該反熔絲元件包含汲極區一上表面上的一介電層，介電層上的一多晶矽層，以及與汲極區接觸的一第一電極。
  2. 如請求項1所述的可程式化記憶體，其中當一高電壓被施加至該第一電極以及該選擇電晶體被導通，該介電層崩潰。
  3. 如請求項1所述的可程式化記憶體，進一步包含與該源極電性接觸的一位元線，以及當一高電壓被施加至該位元線以及該第一電極時該介電層崩潰，以及該選擇電晶體被導通。
  4. 如請求項1所述的可程式化記憶體，其中該選擇電晶體以及該反熔絲元件共用該汲極區。
  5. 如請求項1所述的可程式化記憶體，其中該選擇電晶體的閘極包含一多晶矽層，以及該選擇電晶體於該閘極以及一基材間進一步包含一閘極氧化物，該基材包含該源極以及該汲極區。
  6. 如請求項5所述的可程式化記憶體，其中反熔絲元件的該多晶矽層具有與該閘極相同的一組成以及相同的一厚度。
  7. 如請求項1所述的可程式化記憶體，其中該汲極區包含一反熔絲接觸區，以及該可程式化記憶體於該反熔絲接觸區以及一編程線間進一步包含一接觸。
  8. 如請求項7所述的可程式化記憶體，其中該編程線、該反熔絲接觸、以及該汲極區被規劃為，對該反熔絲元件提供一編程電壓及/或電流。
  9. 如請求項8所述的可程式化記憶體，進一步包含一位元線被規劃為傳送由該反熔絲元件來的一電壓，其中該選擇電晶體被電氣連接 至該位元線。
  10. 如請求項1所述的可程式化記憶體，其中該源極被規劃為一第一擴散區，其具有一第一導電類型。
  11. 如請求項10所述的可程式化記憶體，其中該汲極區被規劃為一第二擴散區，其具有一第二導電類型。
  12. 一種可程式化記憶體陣列，包含如請求項1所述的可程式化記憶體以及多數的額外實質上相同的可程式化記憶體，以列與列、行與行的方式電氣地相連接。
  13. 一種製造可程式化記憶體的方法，包含：形成一源極與一汲極區於一基材中，源極具有第一導電類型雜質以及汲極區具有第二導電類型雜質，該基材具有第一導電類型雜質；於基材上，形成一介電層；於介電層上，形成一多晶矽層；圖案化該多晶矽層以及該介電層，以形成(i)一選擇電晶體的一閘極電極，閘極電極與源極以及該汲極區部分重疊；及(ii)於汲極區上方的一反熔絲元件的一電極。
  14. 如請求項13所述的方法，於該基材的汲極區的一側，進一步包含形成一雜質摻植區，供施加一偏壓至該基材。
  15. 如請求項13所述的方法，進一步包含形成一接觸，該接觸被電氣連接至該汲極區。
  16. 一種編程可程式化記憶體的方法，包含：對一反熔絲元件的一反熔絲接觸區或一多晶矽上方電極兩者的其中之一施加一相對的高電壓，該反熔絲元件進一步包含(i)一介電層位於一汲極區的一上表面，介電層電氣地連接至一選擇電晶體以及該反熔絲接觸區，及(ii)該介電層上的該多晶矽上方電極；以及對該反熔絲元件的該反熔絲接觸區或該多晶矽上方電極兩者的另外一個，施加一接地電壓，使崩潰該反熔絲元件的該介電層。
  17. 如請求項16所述的方法，其中相對的高電壓被施加至該反熔 絲接觸區，該接地電壓被施加至該多晶矽上方電極，以及該選擇電晶體被導通。
  18. 如請求項16所述的方法，其中相對的高電壓被施加至該多晶矽上方電極，該接地電壓被施加至該反熔絲接觸區，以及該選擇電晶體被斷開。
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