CN113496986B - 反熔丝单元结构及反熔丝阵列 - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 42
- 230000015556 catabolic process Effects 0.000 claims description 12
- 238000002955 isolation Methods 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- 239000010937 tungsten Substances 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 238000000034 method Methods 0.000 description 12
- 230000008569 process Effects 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000002905 metal composite material Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000007738 vacuum evaporation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明涉及一种反熔丝单元结构及反熔丝阵列。所述反熔丝单元结构包括基底、反熔丝器件和选择晶体管。其中所述反熔丝器件形成于所述基底中，包括第一栅极结构、第一源极掺杂区和第一漏极掺杂区，其中所述第一栅极结构与所述第一漏极掺杂区电连接。所述选择晶体管形成于所述基底中，与所述反熔丝器件匹配设置，包括第二栅极结构、第二源极掺杂区和第二漏极掺杂区，其中所述第二漏极掺杂区与所述第一源极掺杂区电连接。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种反熔丝单元结构及反熔丝阵列。
背景技术
DRAM(Dynamic Random Access Memory，动态随机存储器)电路中广泛使用反熔丝存储单元进行修复工作。栅氧化层反熔丝存储单元作为其中的典型代表，其使用反熔丝器件与其他晶体管串联，从而进行复杂的读写工作。
传统的反熔丝器件使用薄栅氧，与之串联的晶体管使用厚栅氧(即反熔丝单管中的栅极介质层的厚度小于与之串联的晶体管中的栅极介质层的厚度)，由于不同厚度的栅极介质层(一般采用氧化硅材料制成，因此也称之为栅氧层)之间设计规则的限制，反熔丝器件与串联晶体管之间的距离过大，这不利于反熔丝单元结构的尺寸微缩。另外薄栅氧的工艺稳定性比厚栅氧差，导致薄栅氧的编程电压不稳定，而且编程之后的电阻收敛性不好，最终造成反熔丝器件的编程电压不稳定。
发明内容
针对上述问题，本发明提供了一种反熔丝单元结构及反熔丝阵列，以减小反熔丝单元结构尺寸，同时提高反熔丝器件编程电压的稳定性。
本发明实施例提供了一种反熔丝单元结构，包括：
基底；
反熔丝器件，形成于所述基底，包括第一栅极结构、第一源极掺杂区和第一漏极掺杂区，其中所述第一栅极结构与所述第一漏极掺杂区电连接；以及
选择晶体管，形成于所述基底，与所述反熔丝器件匹配设置，包括第二栅极结构、第二源极掺杂区和第二漏极掺杂区，其中所述第二漏极掺杂区与所述第一源极掺杂区电连接。
在其中一个实施例中，所述第二漏极掺杂区与所述第一源极掺杂区至少部分重叠。
在其中一个实施例中，所述基底为P型衬底或P型阱区，所述第一源极掺杂区、所述第一漏极掺杂区、所述第一源极掺杂区和所述第二漏极掺杂区均为N型掺杂区。
在其中一个实施例中，所述第一栅极结构包括第一栅极介质层和第一栅极导电层；
所述第二栅极结构包括第二栅极介质层和第二栅极导电层；
其中，所述第一栅极介质层的厚度与所述第二栅极介质层的厚度相等，所述第一栅极导电层的厚度与所述第二栅极导电层的厚度相等。
在其中一个实施例中，所述第一栅极导电层和所述第二栅极导电层均包括多晶硅层、氮化钛层和金属钨层。
在其中一个实施例中，所述第一栅极结构电连接于击穿电压，所述第二栅极结构电连接于字线信号，所述第二源极掺杂区电连接于位线信号。
在其中一个实施例中，所述反熔丝器件还包括隔离区，形成于所述基底中，位于所述第一漏极掺杂区远离所述第一源极掺杂区的一侧。
基于同一发明构思，本发明实施例还提供了一种反熔丝阵列，所述反熔丝阵列包括呈阵列排布的多个反熔丝单元组合，每一所述反熔丝单元组合包括两个对称设置的反熔丝单元结构，其中所述反熔丝单元结构为上述任一实施例所述的所述反熔丝单元结构。
在其中一个实施例中，位于一个所述反熔丝单元组合中的两个所述反熔丝单元结构呈轴对称或中心对称。
在其中一个实施例中，位于一个所述反熔丝单元组合中的两个所述选择晶体管的所述第二源极掺杂区至少部分重叠。
在其中一个实施例中，所有所述第一栅极结构均电连接于击穿电压，沿着Y方向并排的M*N个所述第二栅极结构电连接于同一字线信号，不同所述反熔丝单元组合中的所述第二源极掺杂区电连接于不同的位线信号；
其中，同一所述反熔丝单元结构的所述第一源极掺杂区到所述第一漏极掺杂区的方向为X方向，所述X方向与所述Y方向互相垂直，所述反熔丝阵列的所述字线信号的个数为2*M，所述反熔丝阵列的所述位线信号的个数为N，所述M为正整数，所述N为正偶数。
综上，本发明提供了一种反熔丝单元结构及其制作方法和反熔丝阵列。所述反熔丝单元结构，包括基底、反熔丝器件和选择晶体管。其中所述反熔丝器件形成于所述基底中，包括第一栅极结构、第一源极掺杂区和第一漏极掺杂区，其中所述第一栅极结构与所述第一漏极掺杂区电连接。所述选择晶体管形成于所述基底中，与所述反熔丝器件匹配设置，包括第二栅极结构、第二源极掺杂区和第二漏极掺杂区，其中所述第二漏极掺杂区与所述第一源极掺杂区电连接。本发明中，通过将反熔丝器件的第一栅极结构与所述第一漏极掺杂区电连接，可以降低导通时栅极所需要的电压，使得可使用厚栅氧的反熔丝晶体管取代薄栅氧的反熔丝器件，这样得到的反熔丝器件与选择晶体管之间的距离可以收缩，消除不同厚度的栅氧层之间设计规则的限制，有利于减小反熔丝单元结构的尺寸，并保证此时编程电压与具有薄栅氧层结构的反熔丝器件的编程电压相近。
附图说明
图1为本发明实施例提供的一种反熔丝单元结构的剖面结构示意图；
图2为本发明实施例提供的另一种反熔丝单元结构的俯视结构示意图；
图3为本发明实施例提供的又一种反熔丝单元结构的剖面结构示意图；
图4为本发明实施例提供的一种反熔丝单元组合的俯视结构示意图；
图5为本发明实施例提供一种反熔丝阵列的俯视结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施的限制。
请参见图1和图2，本发明实施例提供了一种反熔丝单元结构。上述反熔丝单元结构包括基底100、反熔丝器件200和选择晶体管300。
所述反熔丝器件200形成于所述基底100中，包括第一栅极结构G1、第一源极掺杂区S1和第一漏极掺杂区D1，其中所述第一栅极结构G1与所述第一漏极掺杂区D1电连接。
所述选择晶体管300形成于所述基底100中，与所述反熔丝器件200匹配设置，包括第二栅极结构G2、第二源极掺杂区S2和第二漏极掺杂区D2，其中所述第二漏极掺杂区D2与所述第一源极掺杂区S1电连接。
本实施例中，通过将反熔丝器件200的第一栅极结构G1与所述第一漏极掺杂区D1电连接，可以降低导通时栅极所需要的电压，使得可使用厚栅氧的反熔丝晶体管取代薄栅氧的反熔丝器件200，这样得到的反熔丝器件200与选择晶体管300之间的距离可以收缩,消除不同厚度的栅氧层之间设计规则的限制，有利于减小反熔丝单元结构的尺寸，并保证此时编程电压与具有薄栅氧层结构的反熔丝器件200的编程电压相近。此外，由于厚栅氧工艺稳定性更好，所以得到更稳定的编程电压和熔断电阻，从而优化反熔丝单元结构的电路性能。
本实施例中，所述基底100包括硅基底、外延硅基底、硅锗基底、碳化硅基底或硅覆绝缘基底，但不以此为限。本领域的技术人员可以根据基底100上需要形成的半导体器件选择所述基底100的类型，因此所述基底100的类型不应限制本发明的保护范围。本实施例中，所述基底100为P型衬底或P型阱区，所述第一源极掺杂区、所述第一漏极掺杂区、所述第一源极掺杂区和所述第二漏极掺杂区均为N型掺杂区。
在其中一个实施例中，所述第一栅极结构G1包括第一栅极介质层211和第一栅极导电层212；所述第二栅极结构G2包括第二栅极介质层311和第二栅极导电层312；其中，所述第一栅极介质层211的厚度与所述第二栅极介质层311的厚度等，所述第一栅极导电层的厚度与所述第二栅极导电层的厚度相等。
可以理解，由于所述第一栅极介质层211的厚度与所述第二栅极介质层311的厚度等，所述第一栅极导电层的厚度与所述第二栅极导电层的厚度相等，因此可同时制备反熔丝器件200的第一栅极介质层211和选择晶体管300的第二栅极介质层311，以及同步制备所述第一栅极导电层212与所述第二栅极导电层312，以实现工艺兼容，简化反熔丝单元结构的工艺流程，同时提高制作第一栅极介质层211的工艺稳定性，进而提高第一栅极介质层211的编程电压和熔断电阻的稳定性。此外，在其它一些实施例中，所述第一栅极介质层211的厚度与所述第二栅极介质层311的厚度也可以不相等；例如，所述第一栅极介质层211的厚度略小于所述第二栅极介质层311的厚度。
本实施例中，所述第一栅极介质层211位于所述基底100表面，所述第一栅极导电层212位于所述第一栅极介质层211背向所述基底100的一侧，所述第二栅极介质层311位于所述基底100表面，所述第二栅极导电层312位于所述第二栅极介质层311背向所述基底100的一侧。第一栅极介质层211、第一栅极导电层212、第二栅极介质层311和第二栅极导电层312的形成可以采用化学气相沉积法、热氧化、外延法、真空蒸发、磁控溅射、等离子体镀膜等多种薄膜成形方法。
具体的，反熔丝器件200的第一栅极介质层211和选择晶体管300的第二栅极介质层311厚度相等，且上表面平齐，由此制备反熔丝器件200的第一栅极介质层211可以和制备选择晶体管300的第二栅极介质层311采用同一工艺流程，以简化工艺流程并降低生产成本，也便于与后续工艺兼容。
在其中一个实施例中，所述第一栅极介质层211和第二栅极介质层311均采用氧化硅材料制作。可以理解，所述第一栅极介质层211和第二栅极介质层311均采用氧化硅材料制作时，有利于使用一次工艺同时制备所述第一栅极介质层211和第二栅极介质层311，简化工艺流程，降低生成成本。此外，所述第一栅极介质层211和第二栅极介质层311也可以采用其他的具有介电常数的绝缘材料制成。所述第一栅极介质层211和第二栅极介质层311也可采用不同的绝缘材料分别制作。
在其中一个实施例中，所述第一栅极导电层212的材料为多晶硅、氮化钛和金属钨中的一种或多种。
本实施例中，选择多晶硅材料制作所述第一栅极导电层212。在其它一些实施例中，所述第一栅极导电层212的材料可以为氮化钛、金属钨或复合层。其中所述金属复合层可以为两层，上层为金属钨，下层为氮化钛。或者，所述金属复合层也可以为三层，上层为金属钨，中间层为氮化钛，下层多晶硅；其中金属层钨以减小栅极的电阻和电容，氮化钛可以防止上层金属扩散到多晶硅中。总之，第一栅极导电层212可通过多种方式实现，本实施例并不对其实现方式进行限定。
在其中一个实施例中，所述反熔丝器件200还包括第一沟道区T1，形成于所述基底100上，位于所述第一源极掺杂区S1和所述第一漏极掺杂区D1之间；
所述第一沟道区T1所处的掺杂区的离子掺杂浓度，小于所述第一漏极掺杂区D1、所述第一源极掺杂区S1、所述第二漏极掺杂区D2和所述第二源极掺杂区S2分别所处的掺杂区的离子掺杂浓度。
本实施例中，所述基底100为P型衬底或P型阱区，通过在基底100中掺杂N+型离子，即能够形成源极掺杂区、漏极掺杂区和第一沟道区T1。所述第一漏极掺杂区D1、所述第一源极掺杂区S1、所述第二漏极掺杂区D2和所述第二源极掺杂区S2分别所处的掺杂区为重掺杂区，可以减小表面接触电阻。所述第一沟道区T1为轻掺杂沟道区，当对所述反熔丝器件200施加高电压时，在所述第一沟道区T1则会产生热载流子。当热载流子的能量超过一定的阈值就会产生碰撞电离。碰撞电离产生的电子空穴对会产生更多的电子空穴对,从而发生雪崩效应。有一部分热载流子具有较高动能，能够克服第一沟道区T1的基底100与第一栅极介质层211之间的势垒注入靠近漏端的第一栅极介质层211。这些注入的热载流子会导致第一栅极介质层211的绝缘属性受到损坏，从而将第一栅极介质层211击穿。此外，所述第一沟道区T1、所述第一漏极掺杂区D1、所述第一源极掺杂区S1、所述第二漏极掺杂区D2和所述第二源极掺杂区S2分别所处的掺杂区的也可具有相同的离子掺杂浓度，本实施例并不对每一掺杂区的离子掺杂浓度进行具体限定。
可以理解，第一沟道区T1、所述第一漏极掺杂区D1、所述第一源极掺杂区S1、所述第二漏极掺杂区D2和所述第二源极掺杂区S2的离子掺杂浓度，会影响反熔丝器件200的击穿电压的大小和反熔丝器件200击穿之后的导通电阻的大小，因此，每一结构所处的掺杂区的离子浓度应根据实际需要进行设定。此外，形成于所述第二漏极掺杂区D2和所述第二源极掺杂区S2之间的第二沟道区T2，可以进行轻掺杂，也可不掺杂。本实施例中，所述第二沟道区T2未进行掺杂。
在其中一个实施例中，所述第一源极掺杂区S1与所述第二漏极掺杂区D2至少部分重叠。本实施例中，所述第一源极掺杂区S1与所述第二漏极掺杂区D2完全重叠，即共用同一掺杂区。可以理解，反熔丝器件200的第一源极掺杂区S1与所述选择晶体管300的第二漏极掺杂区D2部分或完全重叠时，可省去所述第一源极掺杂区S1与所述第二漏极掺杂区D2之间的连接导线，减小掺杂区的面积，进而减小反熔丝单元结构的尺寸。
在其中一个实施例中，所述反熔丝器件200还包括隔离区230，形成于所述基底100，位于所述第一漏极掺杂区D1远离所述第一源极掺杂区S1的一侧，请参见图3。可以理解，通过设置隔离区可用于将所述反熔丝单元结构与其它器件进行隔离，以降低器件间的相互干扰。所述隔离区230可以为填充有绝缘材料的沟槽结构，本实施例中，可利用浅沟槽隔离结构作为所述隔离区230，所述浅沟槽隔离结构中可以填充有氧化硅或氮化硅材料，可有效隔离相邻的两个器件。
在其中一个实施例中，所述第一栅极结构电连接于击穿电压VDD，所述第二栅极结构电连接于字线信号WL，所述第二源极掺杂区电连接于位线信号BL。可以理解，在编程过程中，选中字线并为其提供字线信号WL，位线信号端接地，对所述第一栅极结构施加击穿电压VDD；当施加的加击穿电压VDD大于反熔丝器件的第一栅极介质层击穿电压VDD时，该第一栅极介质层被击穿，从而实现编程。
基于同一发明构思，本发明实施例还提供了一种反熔丝阵列。所述反熔丝阵列包括呈阵列排布的多个反熔丝单元组合。请参见图4和图5，每一所述反熔丝单元组合包括两个对称设置的反熔丝单元结构，其中所述反熔丝单元结构为上述任一实施例所述反熔丝单元结构。
在其中一个实施例中，位于一个所述反熔丝单元组合中的两个所述反熔丝单元结构呈轴对称或中心对称。可以理解，同一所述反熔丝单元组合中的两个所述反熔丝单元结构呈轴对称或中心对称时，可有效减小反熔丝阵列的面积。此外，同一所述反熔丝单元组合中的两个所述反熔丝单元结构的设置方向也可一致。
在其中一个实施例中，位于一个所述反熔丝单元组合中的两个所述选择晶体管300的所述第二源极掺杂区S2至少部分重叠。本实施例中，位于一个所述反熔丝单元组合中的两个所述选择晶体管300的所述第二源极掺杂区S2完全重叠，即共用一个第二源极掺杂区S2。可以理解，同一所述反熔丝单元组合中的两个所述选择晶体管300的第二源极掺杂区S2部分或完全重叠时，可以减小掺杂区的面积，进而减小反熔丝单元组合的尺寸。此外，所述反熔丝单元结构中，所述反熔丝器件的第一源极掺杂区也可以与选择晶体管的第二漏极掺杂区至少部分重叠，以进一步减小掺杂区的面积，缩小反熔丝单元组合的尺寸。
在其中一个实施例中，所有所述第一栅极结构均电连接于击穿电压VDD，沿着Y方向并排的M*N个所述第二栅极结构电连接于同一字线信号WL，不同所述反熔丝单元组合中的所述第二源极掺杂区电连接于不同的位线信号BL；其中，同一所述反熔丝单元结构的所述第一源极掺杂区到所述第一漏极掺杂区的方向为X方向，所述X方向与所述Y方向互相垂直，所述反熔丝阵列的所述字线信号的个数为2*M，所述反熔丝阵列的所述位线信号的个数为N，所述M为正整数，所述N为正偶数。本实施例中，所述反熔丝阵列为2×2的反熔丝单元阵列，即包括2个沿Y方向排列的反熔丝单元组合，每一反熔丝单元组合包括两个对称设置的反熔丝单元结构，共需要2个字线信号(WL0和WL1)和2个位线信号(BL0/BL1或BL2/BL3)进行控制和驱动，其中，所有第一栅极结构G1电连接于击穿电压VDD，沿Y方向的同一列的第二栅极结构G2电连接于同一字线信号WL0或WL1,沿X方向的同一行的第二源极掺杂区S2电连接于同一位线信号BL0/BL1或BL2/BL3。在2×2的反熔丝单元阵列中，同一行的第二源极掺杂区S2重叠设置。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (11)
1.一种反熔丝单元结构，其特征在于，包括：
基底；
反熔丝器件，形成于所述基底中，包括第一栅极结构、第一源极掺杂区和第一漏极掺杂区，其中，所述第一栅极结构包括第一栅极介质层和第一栅极导电层，所述第一栅极导电层与所述第一漏极掺杂区电连接；以及
选择晶体管，形成于所述基底中，与所述反熔丝器件匹配设置，包括第二栅极结构、第二源极掺杂区和第二漏极掺杂区，其中所述第二漏极掺杂区与所述第一源极掺杂区电连接。
2.如权利要求1所述的反熔丝单元结构，其特征在于，所述第二漏极掺杂区与所述第一源极掺杂区至少部分重叠。
3.如权利要求1所述的反熔丝单元结构，其特征在于，所述基底为P型衬底或P型阱区，所述第一源极掺杂区、所述第一漏极掺杂区、所述第一源极掺杂区和所述第二漏极掺杂区均为N型掺杂区。
4.如权利要求1所述的反熔丝单元结构，其特征在于，所述第二栅极结构包括第二栅极介质层和第二栅极导电层；
其中，所述第一栅极介质层的厚度与所述第二栅极介质层的厚度相等，所述第一栅极导电层的厚度与所述第二栅极导电层的厚度相等。
5.如权利要求4所述的反熔丝单元结构，其特征在于，所述第一栅极导电层和所述第二栅极导电层均包括多晶硅层、氮化钛层和金属钨层。
6.如权利要求1所述的反熔丝单元结构，其特征在于，所述第一栅极结构电连接于击穿电压，所述第二栅极结构电连接于字线信号，所述第二源极掺杂区电连接于位线信号。
7.如权利要求1所述的反熔丝单元结构，其特征在于，所述反熔丝器件还包括隔离区，形成于所述基底中，位于所述第一漏极掺杂区远离所述第一源极掺杂区的一侧。
8.一种反熔丝阵列，其特征在于，包括呈阵列排布的多个反熔丝单元组合，每一所述反熔丝单元组合包括两个对称设置的反熔丝单元结构，其中所述反熔丝单元结构为权利要求1～7任一项所述的所述反熔丝单元结构。
9.如权利要求8所述的反熔丝阵列，其特征在于，位于一个所述反熔丝单元组合中的两个所述反熔丝单元结构呈轴对称或中心对称。
10.如权利要求8所述的反熔丝阵列，其特征在于，位于一个所述反熔丝单元组合中的两个所述选择晶体管的所述第二源极掺杂区至少部分重叠。
11.如权利要求8所述的反熔丝阵列，其特征在于，所有所述第一栅极结构均电连接于击穿电压，沿着Y方向并排的M*N个所述第二栅极结构电连接于同一字线信号，不同所述反熔丝单元组合中的所述第二源极掺杂区电连接于不同的位线信号；
其中，同一所述反熔丝单元结构的所述第一源极掺杂区到所述第一漏极掺杂区的方向为X方向，所述X方向与所述Y方向互相垂直，所述反熔丝阵列的所述字线信号的个数为2*M，所述反熔丝阵列的所述位线信号的个数为N，所述M为正整数，所述N为正偶数。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010264022.4A CN113496986B (zh) | 2020-04-07 | 2020-04-07 | 反熔丝单元结构及反熔丝阵列 |
| PCT/CN2021/081498 WO2021203937A1 (zh) | 2020-04-07 | 2021-03-18 | 反熔丝单元结构及反熔丝阵列 |
| US17/310,859 US20220320121A1 (en) | 2020-04-07 | 2021-03-18 | Anti-fuse unit structure and anti-fuse array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010264022.4A CN113496986B (zh) | 2020-04-07 | 2020-04-07 | 反熔丝单元结构及反熔丝阵列 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113496986A CN113496986A (zh) | 2021-10-12 |
| CN113496986B true CN113496986B (zh) | 2023-12-12 |
Family
ID=77995427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010264022.4A Active CN113496986B (zh) | 2020-04-07 | 2020-04-07 | 反熔丝单元结构及反熔丝阵列 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20220320121A1 (zh) |
| CN (1) | CN113496986B (zh) |
| WO (1) | WO2021203937A1 (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114582835B (zh) * | 2022-05-05 | 2022-07-29 | 长鑫存储技术有限公司 | 反熔丝结构及其制作方法、反熔丝阵列、存储装置 |
| CN115332257B (zh) * | 2022-10-13 | 2023-01-06 | 长鑫存储技术有限公司 | 一种反熔丝单元及反熔丝阵列 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6630724B1 (en) * | 2000-08-31 | 2003-10-07 | Micron Technology, Inc. | Gate dielectric antifuse circuits and methods for operating same |
| KR20090103613A (ko) * | 2008-03-28 | 2009-10-01 | 삼성전자주식회사 | 안티퓨즈 및 그 동작방법 |
| KR20110120044A (ko) * | 2010-04-28 | 2011-11-03 | 삼성전자주식회사 | 안티퓨즈, 이를 포함하는 안티퓨즈 회로, 및 안티퓨즈 제조 방법 |
| CN104078465A (zh) * | 2013-03-28 | 2014-10-01 | 力旺电子股份有限公司 | 非易失性存储器单元与读取的方法 |
| CN104240762A (zh) * | 2013-06-09 | 2014-12-24 | 中芯国际集成电路制造(上海)有限公司 | 反熔丝结构及编程方法 |
| CN104425513A (zh) * | 2013-09-04 | 2015-03-18 | 东部Hitek株式会社 | 可编程存储器 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8395923B2 (en) * | 2008-12-30 | 2013-03-12 | Intel Corporation | Antifuse programmable memory array |
| US9013910B2 (en) * | 2009-07-30 | 2015-04-21 | Ememory Technology Inc. | Antifuse OTP memory cell with performance improvement prevention and operating method of memory |
| KR101699230B1 (ko) * | 2010-08-30 | 2017-01-25 | 삼성전자주식회사 | 안티퓨즈 메모리 셀, 이의 제조 방법, 이를 포함하는 비휘발성 메모리 장치 및 리페어 기능을 갖는 메모리 장치 |
| US9508396B2 (en) * | 2014-04-02 | 2016-11-29 | Ememory Technology Inc. | Array structure of single-ploy nonvolatile memory |
| US20160005882A1 (en) * | 2014-04-29 | 2016-01-07 | Korea Institute Of Science And Technology | Nonvolatile memory device including programmable memory cell and method of fabricating the same |
| US9634014B2 (en) * | 2015-03-19 | 2017-04-25 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Method of making a programmable cell and structure thereof |
| KR102248308B1 (ko) * | 2015-04-06 | 2021-05-04 | 에스케이하이닉스 주식회사 | 안티-퓨즈 메모리셀 및 안티-퓨즈 메모리 셀어레이 |
| JP6200983B2 (ja) * | 2016-01-25 | 2017-09-20 | 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． | ワンタイムプログラマブルメモリセル、該メモリセルを含むメモリアレイのプログラム方法及び読み込み方法 |
| US9806084B1 (en) * | 2016-06-06 | 2017-10-31 | International Business Machines Corporation | Anti-fuse with reduced programming voltage |
| KR101958518B1 (ko) * | 2016-08-09 | 2019-03-15 | 매그나칩 반도체 유한회사 | 프로그래밍의 신뢰성이 개선된 otp 셀 |
| US9589971B1 (en) * | 2016-09-12 | 2017-03-07 | Vanguard International Semiconductor Corporation | Anti-fuse one-time programmable memory cell and anti-fuse one-time programmable memory array |
| EP3683833A4 (en) * | 2018-08-30 | 2020-08-12 | Shenzhen Weitongbo Technology Co., Ltd. | STORAGE UNIT, STORAGE DEVICE, AND METHOD OF OPERATING A STORAGE UNIT |
-
2020
- 2020-04-07 CN CN202010264022.4A patent/CN113496986B/zh active Active
-
2021
- 2021-03-18 US US17/310,859 patent/US20220320121A1/en active Pending
- 2021-03-18 WO PCT/CN2021/081498 patent/WO2021203937A1/zh active Application Filing
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6630724B1 (en) * | 2000-08-31 | 2003-10-07 | Micron Technology, Inc. | Gate dielectric antifuse circuits and methods for operating same |
| KR20090103613A (ko) * | 2008-03-28 | 2009-10-01 | 삼성전자주식회사 | 안티퓨즈 및 그 동작방법 |
| KR20110120044A (ko) * | 2010-04-28 | 2011-11-03 | 삼성전자주식회사 | 안티퓨즈, 이를 포함하는 안티퓨즈 회로, 및 안티퓨즈 제조 방법 |
| CN104078465A (zh) * | 2013-03-28 | 2014-10-01 | 力旺电子股份有限公司 | 非易失性存储器单元与读取的方法 |
| CN104240762A (zh) * | 2013-06-09 | 2014-12-24 | 中芯国际集成电路制造(上海)有限公司 | 反熔丝结构及编程方法 |
| CN104425513A (zh) * | 2013-09-04 | 2015-03-18 | 东部Hitek株式会社 | 可编程存储器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20220320121A1 (en) | 2022-10-06 |
| WO2021203937A1 (zh) | 2021-10-14 |
| CN113496986A (zh) | 2021-10-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |