JP6200983B2 - ワンタイムプログラマブルメモリセル、該メモリセルを含むメモリアレイのプログラム方法及び読み込み方法 - Google Patents
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Description
110 トランジスタ
120 アンチヒューズトランジスタ
200 OTPメモリセル
200’ 選択されたOTPメモリセル
200A OTPメモリセル
200B OTPメモリセル
200C OTPメモリセル
200D OTPメモリセル
200E OTPメモリセル
210 選択ゲートトランジスタ
220 フォローイングゲートトランジスタ
230 アンチヒューズバラクタ
230’ アンチヒューズバラクタ
300 メモリアレイ
310 選択ゲートトランジスタ
320 フォローイングゲートトランジスタ
330 アンチヒューズバラクタ
400 OTPメモリセル
400’ 選択されたOTPメモリセル
400A OTPメモリセル
400B OTPメモリセル
410 選択ゲートトランジスタ
420 フォローイングゲートトランジスタ
430 アンチヒューズバラクタ
500 OTPメモリセル
500A OTPメモリセル
500B OTPメモリセル
510 選択ゲートトランジスタ
520 フォローイングゲートトランジスタ
530 アンチヒューズバラクタ
540 ダミートランジスタ
600 OTPメモリセル
600A OTPメモリセル
600B OTPメモリセル
700 メモリアレイ(OTPメモリセル)
BL ビット線
D1 第1ドレイン端子
D2 第2ドレイン端子
D3 第3ドレイン端子
E1 ドレイン拡張領域
E2 ドレイン拡張領域
E3 ドレイン拡張領域
E4 ドレイン拡張領域
F−sub 基板構造体
G1 第1ゲート端子
G2 第2ゲート端子
G3 第3ゲート端子
G4 第4ゲート端子
Ox1 ゲート酸化物層
Ox2 ゲート酸化物層
Ox3 ゲート酸化物層
S1 第1ソース端子
S2 第2ソース端子
S3 第3ソース端子
S4 第4ソース端子
SL 信号線
STI 溝状絶縁領域
V1 第1電圧
V2 第2電圧
V3 第3電圧
Vg 接地電圧
Claims (16)
- ワンタイムプログラマブル(OTP)メモリセルであって、
基板構造体と、
前記基板構造体に隣接する浅い溝状絶縁領域と、
前記基板構造体上に形成された選択ゲートトランジスタであり、第1ゲート端子、第1ドレイン端子及び第1ソース端子を有する、選択ゲートトランジスタと、
前記基板構造体上に形成されたフォローイングゲートトランジスタであり、第2ゲート端子と、第2ドレイン端子と、前記第1ドレイン端子に結合した第2ソース端子とを有する、フォローイングゲートトランジスタと、
前記基板構造体上に形成されたアンチヒューズバラクタであり、第3ゲート端子と、第3ドレイン端子と、前記第2ドレイン端子に結合した第3ソース端子とを有する、アンチヒューズバラクタと、
前記基板構造体上に部分的に形成されたダミートランジスタであり、第4ゲート端子と、前記第3ドレイン端子に結合した第4ソース端子とを有する、ダミートランジスタと、
を含み、
前記第4ゲート端子の一部は、前記浅い溝状絶縁領域上方に形成され、
前記アンチヒューズバラクタは、前記第3ドレイン端子及び前記第3ソース端子を短絡させるために前記第3ソース端子及び前記第3ドレイン端子に結合した第3ソース/ドレイン拡張領域を更に有し、前記ダミートランジスタは、前記第4ソース端子に結合した第4ソース/ドレイン拡張領域を更に有する、
OTPメモリセル。 - 前記基板構造体は、シリコン基板上方のPウェルであり、全てのソース端子及びドレイン端子は、エピタキシャルシリコンリン(SiP)又は炭化ケイ素(SiC)プロセスにより形成される、請求項1に記載のOTPメモリセル。
- メモリアレイをプログラムするための方法であって、
ワンタイムプログラマブル(OTP)メモリセルが、
基板構造体と、
前記基板構造体に隣接する浅い溝状絶縁領域と、
前記基板構造体上に形成された選択ゲートトランジスタであり、第1ゲート端子、第1ドレイン端子及び第1ソース端子を有する、選択ゲートトランジスタと、
前記基板構造体上に形成されたフォローイングゲートトランジスタであり、第2ゲート端子と、第2ドレイン端子と、前記第1ドレイン端子に結合した第2ソース端子とを有する、フォローイングゲートトランジスタと、
前記基板構造体上に形成されたアンチヒューズバラクタであり、第3ゲート端子と、第3ドレイン端子と、前記第2ドレイン端子に結合した第3ソース端子とを有する、アンチヒューズバラクタと、
前記基板構造体上に部分的に形成されたダミートランジスタであり、第4ゲート端子と、前記第3ドレイン端子に結合した第4ソース端子とを有する、ダミートランジスタと、
を含み、
前記第4ゲート端子の一部は、前記浅い溝状絶縁領域上方に形成され、
当該方法は、
前記OTPメモリセルを複数含むメモリアレイを提供する工程と、
選択された行での前記OTPメモリセルの第1ゲート端子に0.6Vから1.4Vの範囲の第1電圧を提供する工程と、
前記メモリアレイの第2ゲート端子の全てに1.2Vから2.2Vの範囲の第2電圧を提供する工程と、
前記選択された行での前記OTPメモリセルの第3ゲート端子に3.5Vから5Vの範囲の第3電圧を提供する工程と、
選択された列での前記OTPメモリセルの第1ソース端子に接地電圧を提供する工程と、
を含み、
前記第3電圧は、前記第1電圧及び前記第2電圧よりも大きく、前記第1電圧から前記第3電圧は、前記接地電圧よりも大きい、
方法。 - 選択されなかった列での前記OTPメモリセルの前記第1ソース端子に前記第1電圧を提供する工程を更に含む、請求項3に記載の方法。
- 選択されなかった行での前記OTPメモリセルの前記第1ゲート端子に前記接地電圧を提供する工程と、
前記選択されなかった行での前記OTPメモリセルの前記第3ゲート端子に前記接地電圧を提供する工程と、を更に含む、請求項3に記載の方法。 - 選択されなかった行での前記OTPメモリセルの前記第1ゲート端子に前記接地電圧を提供する工程と、
前記選択されなかった行での前記OTPメモリセルの前記第3ゲート端子に前記接地電圧を提供する工程と、
選択されなかった列の前記第1ソース端子に前記第1電圧を提供する工程と、を更に含む、請求項3に記載の方法。 - メモリアレイをプログラムするための方法であって、
ワンタイムプログラマブル(OTP)メモリセルが、
基板構造体と、
前記基板構造体に隣接する浅い溝状絶縁領域と、
前記基板構造体上に形成された選択ゲートトランジスタであり、第1ゲート端子、第1ドレイン端子及び第1ソース端子を有する、選択ゲートトランジスタと、
前記基板構造体上に形成されたフォローイングゲートトランジスタであり、第2ゲート端子と、第2ドレイン端子と、前記第1ドレイン端子に結合した第2ソース端子とを有する、フォローイングゲートトランジスタと、
前記基板構造体上に形成されたアンチヒューズバラクタであり、第3ゲート端子と、第3ドレイン端子と、前記第2ドレイン端子に結合した第3ソース端子とを有する、アンチヒューズバラクタと、
前記基板構造体上に部分的に形成されたダミートランジスタであり、第4ゲート端子と、前記第3ドレイン端子に結合した第4ソース端子とを有する、ダミートランジスタと、
を含み、
前記第4ゲート端子の一部は、前記浅い溝状絶縁領域上方に形成され、
前記第1ゲート端子、前記第2ゲート端子、前記第3ゲート端子及び第4ゲート端子は、同じ第1の厚さを有する第1ゲート酸化物層上に形成される、方法。 - メモリアレイをプログラムするための方法であって、当該方法は、
請求項1のOTPメモリセルを複数含むメモリアレイを提供する工程と、
選択された行での前記OTPメモリセルの第1ゲート端子に0.6Vから1.4Vの範囲の第1電圧を提供する工程と、
前記メモリアレイの第2ゲート端子の全てに1.2Vから2.2Vの範囲の第2電圧を提供する工程と、
前記選択された行での前記OTPメモリセルの第3ゲート端子に3.5Vから5Vの範囲の第3電圧を提供する工程と、
選択された列での前記OTPメモリセルの第1ソース端子に接地電圧を提供する工程と、
を含み、
前記第3電圧は、前記第1電圧及び前記第2電圧よりも大きく、前記第1電圧から前記第3電圧は、前記接地電圧よりも大きい、
方法。 - 選択されなかった列での前記OTPメモリセルの前記第1ソース端子に前記第1電圧を提供する工程を更に含む、請求項8に記載の方法。
- 選択されなかった行での前記OTPメモリセルの前記第1ゲート端子に前記接地電圧を提供する工程と、
前記選択されなかった行での前記OTPメモリセルの前記第3ゲート端子に前記接地電圧を提供する工程と、を更に含む、請求項8に記載の方法。 - 選択されなかった行での前記OTPメモリセルの前記第1ゲート端子に前記接地電圧を提供する工程と、
前記選択されなかった行での前記OTPメモリセルの前記第3ゲート端子に前記接地電圧を提供する工程と、
選択されなかった列の前記第1ソース端子に前記第1電圧を提供する工程と、を更に含む、請求項8に記載の方法。 - 前記選択ゲートトランジスタは、前記第1ドレイン端子及び前記第1ソース端子にそれぞれ結合した2つの第1ソース/ドレイン拡張領域を更に有し、前記フォローイングゲートトランジスタは、前記第2ドレイン端子及び前記第2ソース端子にそれぞれ結合した2つの第2ソース/ドレイン拡張領域を更に有する、請求項1に記載のOTPメモリセル。
- メモリアレイをプログラムするための方法であって、当該方法は、
請求項12のOTPメモリセルを複数含むメモリアレイを提供する工程と、
選択された行での前記OTPメモリセルの第1ゲート端子に0.6Vから1.4Vの範囲の第1電圧を提供する工程と、
前記メモリアレイの第2ゲート端子の全てに1.2Vから2.2Vの範囲の第2電圧を提供する工程と、
前記選択された行での前記OTPメモリセルの第3ゲート端子に3.5Vから5Vの範囲の第3電圧を提供する工程と、
選択された列での前記OTPメモリセルの第1ソース端子に接地電圧を提供する工程と、
を含み、
前記第3電圧は、前記第1電圧及び前記第2電圧よりも大きく、前記第1電圧から前記第3電圧は、前記接地電圧よりも大きい、
方法。 - 選択されなかった列での前記OTPメモリセルの前記第1ソース端子に前記第1電圧を提供する工程を更に含む、請求項13に記載の方法。
- 選択されなかった行での前記OTPメモリセルの前記第1ゲート端子に前記接地電圧を提供する工程と、
前記選択されなかった行での前記OTPメモリセルの前記第3ゲート端子に前記接地電圧を提供する工程と、を更に含む、請求項13に記載の方法。 - 選択されなかった行での前記OTPメモリセルの前記第1ゲート端子に前記接地電圧を提供する工程と、
前記選択されなかった行での前記OTPメモリセルの前記第3ゲート端子に前記接地電圧を提供する工程と、
選択されなかった列の前記第1ソース端子に前記第1電圧を提供する工程と、を更に含む、請求項13に記載の方法。
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