JP2013232494A - 記憶素子、半導体装置およびその動作方法、ならびに電子機器 - Google Patents

記憶素子、半導体装置およびその動作方法、ならびに電子機器 Download PDF

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Abstract

【課題】素子の信頼性を向上しつつ省面積化を図ることが可能な半導体装置等を提供する。
【解決手段】半導体装置は、１または複数の記憶素子を備えている。この記憶素子は、第１導電型からなる第１の半導体層と、この第１の半導体層内で互いに分離するように配設され、第２導電型からなる第２および第３の半導体層と、第１の半導体層上における第２および第３の半導体層間に対応する領域に設けられた、下層側の第１誘電体膜および上層側の第１導電体膜と、第２の半導体層と電気的に接続された第１電極と、第３の半導体層と電気的に接続された第２電極と、第１導電体膜と電気的に接続された第３電極とを有すると共に、第１電極と第３電極とが互いに電気的に接続されている。記憶素子では、第１電極と第２電極との間に所定の閾値以上の電圧が印加された場合、第２の半導体層と第３の半導体層との間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメントが形成されることにより、情報の書き込み動作が行われる。
【選択図】図４

Description

本開示は、ＯＴＰ（One Time Programmable）素子として好適な記憶素子、そのような記憶素子を有する半導体装置およびその動作方法、ならびにそのような半導体装置を備えた電子機器に関する。
ＯＴＰ素子は、装置の電源がオフになっても情報を保存することが可能な不揮発性の記憶素子であり、従来、例えばフューズ（fuse）型やアンチフューズ（anti-fuse）型などのいくつかの構造が提案されている。
fuse型のＯＴＰ素子では、例えば、多結晶シリコンなどで形成された抵抗素子に対して大電流を流すことにより抵抗体を溶断し、両電極間をショート（短絡）状態からオープン（開放）状態に変化させることによって、情報の書き込み動作を行うようになっている。一方、anti-fuse型のＯＴＰ素子では、例えば、ＭＯＳ（Metal Oxide Semiconductor）型の容量素子に対して絶縁耐圧以上の電圧を印加し、誘電体膜を絶縁破壊させることにより、両電極間をオープン状態からショート状態に変化させるようになっている。つまり、このanti-fuse型のＯＴＰ素子では、両電極間をオープン状態からショート状態に変化させることによって、情報の書き込み動作がなされる。
また、例えば特許文献１には、上記のものとは別の手法を利用したanti-fuse型のＯＴＰ素子が提案されている。
特表２００６−５１０２０３号公報
ところで、上記のような記憶素子（ＯＴＰ素子）では一般に、素子の信頼性の向上や省面積化を図ることが求められている。したがって、素子の信頼性を向上しつつ省面積化を実現する手法の提案が望まれる。
本開示はかかる問題点に鑑みてなされたもので、その目的は、素子の信頼性を向上しつつ省面積化を図ることが可能な記憶素子、半導体装置およびその動作方法、ならびに電子機器を提供することにある。
本開示の半導体装置は、１または複数の記憶素子を備えたものである。この記憶素子は、第１導電型からなる第１の半導体層と、この第１の半導体層内で互いに分離するように配設され、第２導電型からなる第２および第３の半導体層と、第１の半導体層上における第２および第３の半導体層間に対応する領域に設けられた、下層側の第１誘電体膜および上層側の第１導電体膜と、第２の半導体層と電気的に接続された第１電極と、第３の半導体層と電気的に接続された第２電極と、第１導電体膜と電気的に接続された第３電極とを有すると共に、第１電極と第３電極とが互いに電気的に接続されている。また、記憶素子では、第１電極と第２電極との間に所定の閾値以上の電圧が印加された場合、第２の半導体層と第３の半導体層との間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメントが形成されることにより、情報の書き込み動作が行われる。
本開示の電子機器は、上記本開示の半導体装置を備えたものである。
本開示の記憶素子は、上記本開示の半導体装置における記憶素子に相当するものである。
本開示の半導体装置、電子機器および記憶素子では、第１電極と第２電極との間に所定の閾値以上の電圧が印加されると、第２の半導体層と第３の半導体層との間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメントが形成されることにより、記憶素子への情報の書き込み動作が行われる。ここで、記憶素子では第１電極と第３電極とが互いに電気的に接続されているため、例えば、書き込み動作時に第１誘電体膜が絶縁破壊されることによって第３の半導体層と第１導電体膜との間にリーク電流が発生した場合であっても、例えば第１導電体膜（第３電極）の電位を制御する回路等を設けることなく、そのリーク電流の記憶素子外部への流出が防止される。その結果、回路構成を複雑化することなく、書き込み動作に起因したリーク電流の外部流出によるDisturb特性の劣化が防止される。
本開示の半導体装置の動作方法は、各々が、第１導電型からなる第１の半導体層と、この第１の半導体層内で互いに分離するように配設され、第２導電型からなる第２および第３の半導体層と、第１の半導体層上における第２および第３の半導体層間に対応する領域に設けられた下層側の第１誘電体膜および上層側の第１導電体膜と、第２の半導体層と電気的に接続された第１電極と、第３の半導体層と電気的に接続された第２電極と、第１導電体膜と電気的に接続された第３電極とを有すると共に、第１電極と第３電極とが互いに電気的に接続されてなる１または複数の記憶素子のうちの駆動対象の記憶素子に対して、第１電極と第２電極との間に所定の閾値以上の電圧を印加して、第２の半導体層と第３の半導体層との間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメントを形成することにより、情報の書き込み動作を行うようにしたものである。
本開示の半導体装置の動作方法では、１または複数の記憶素子のうちの駆動対象の記憶素子に対し、第１電極と第２電極との間に所定の閾値以上の電圧を印加して、第２の半導体層と第３の半導体層との間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメントを形成することにより、記憶素子への情報の書き込み動作が行われる。ここで、記憶素子では第１電極と第３電極とが互いに電気的に接続されているため、例えば、書き込み動作時に第１誘電体膜が絶縁破壊されることによって第３の半導体層と第１導電体膜との間にリーク電流が発生した場合であっても、例えば第１導電体膜（第３電極）の電位を制御する回路等を設けることなく、そのリーク電流の記憶素子外部への流出が防止される。その結果、回路構成を複雑化することなく、書き込み動作に起因したリーク電流の外部流出によるDisturb特性の劣化が防止される。
なお、本開示の他の半導体装置および他の電子機器としては、以下の構成のものが挙げられる。すなわち、この本開示の他の半導体装置は、１または複数の記憶素子を備えたものである。この記憶素子は、第１導電型からなる第１の半導体層と、この第１の半導体層内で互いに分離するように配設され、第２導電型からなる第２および第３の半導体層と、第１の半導体層上における第２および第３の半導体層間に対応する領域に設けられた、下層側の第１誘電体膜および上層側の第１導電体膜と、第２の半導体層と電気的に接続された第１電極と、第３の半導体層と電気的に接続された第２電極と、第１導電体膜と電気的に接続された第３電極とを有している。また、記憶素子では、第１電極と第２電極との間に所定の閾値以上の電圧が印加された場合、第２の半導体層と第３の半導体層との間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメントが形成されることにより、情報の書き込み動作が行われる。そして、１または複数の記憶素子のうちの駆動対象の記憶素子を選択するための選択トランジスタが記憶素子と１対１の関係で互いに直列接続されて設けられており、駆動対象の記憶素子では、選択トランジスタがオン状態となることによって、第１電極および第２電極に互いに逆極性の電圧がそれぞれ印加されることにより、これらの第１電極と第２電極との間に前記閾値以上の電位差が発生するようになっている。
本開示の他の電子機器は、上記本開示の他の半導体装置を備えたものである。
本開示の他の半導体装置および他の電子機器では、第１電極と第２電極との間に所定の閾値以上の電圧が印加されると、第２の半導体層と第３の半導体層との間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメントが形成されることにより、記憶素子への情報の書き込み動作が行われる。ここで、駆動対象の記憶素子では、第１電極および第２電極に互いに逆極性の電圧がそれぞれ印加されることによって、これらの第１電極と第２電極との間に上記閾値以上の電位差が発生する。これにより、書き込み動作時に必要な電位差（閾値以上の電位差）が、各極性の電圧の絶対値同士の和によって実現されるため、第１電極および第２電極等への印加電圧の絶対値が低く抑えられる。その結果、記憶素子および選択トランジスタ等の耐圧を低く設定することができ、素子の信頼性を向上しつつ省面積化を図ることが可能となる。
本開示の半導体装置、電子機器および記憶素子によれば、第１電極と第２電極との間に所定の閾値以上の電圧が印加された場合に、上記フィラメントが形成されることによって記憶素子への情報の書き込み動作が行われると共に、記憶素子において第１電極と第３電極とが互いに電気的に接続されているようにしたので、回路構成を複雑化することなく、書き込み動作に起因したリーク電流の外部流出によるDisturb特性の劣化を防止することができる。よって、素子の信頼性を向上しつつ省面積化を図ることが可能となる。
本開示の半導体装置の動作方法によれば、１または複数の記憶素子のうちの駆動対象の記憶素子に対して第１電極と第２電極との間に所定の閾値以上の電圧を印加し、上記フィラメントを形成することによって記憶素子への情報の書き込み動作を行うと共に、記憶素子において第１電極と第３電極とが互いに電気的に接続されているようにしたので、回路構成を複雑化することなく、書き込み動作に起因したリーク電流の外部流出によるDisturb特性の劣化を防止することができる。よって、素子の信頼性を向上しつつ省面積化を図ることが可能となる。
本開示の第１の実施の形態に係る半導体装置（記憶装置）の構成例を表すブロック図である。 図１に示したメモリセルの構成例を表す回路図である。 図１に示したメモリアレイの構成例を表す回路図である。 図２に示したメモリセルの構成例を表す模式断面図である。 図４に示したメモリセルにおける書き込み動作後の構成例を表す模式断面図である。 比較例に係る記憶装置におけるメモリセルの構成を表す回路図である。 図６に示したメモリセルにおける書き込み方法について説明するための特性図である。 変形例１に係るメモリセルの構成例を表す模式断面図である。 図８に示したメモリセルにおける書き込み動作後の構成例を表す模式断面図である。 第２の実施の形態に係る書き込み動作および読み出し動作について説明するための回路図である。 図１０に示した書き込み動作の詳細について説明するための模式断面図である。 図１１に示した状態後の動作について説明するための模式断面図である。 変形例２に係るメモリセルの構成例を表す模式断面図である。 図１３に示したメモリセルにおける書き込み動作後の構成例を表す模式断面図である。 図１３に示したメモリセルにおける書き込み動作について説明するための模式断面図である。 変形例３に係るメモリセルの構成例を表す模式断面図である。 図１６に示したメモリセルにおける書き込み動作について説明するための模式断面図である。 変形例４に係るメモリセルの構成例を表す模式断面図である。 図１８に示したメモリセルにおける書き込み動作について説明するための模式断面図である。 第３の実施の形態に係る書き込み動作について説明するための模式断面図である。 図２０に示した状態後の動作について説明するための模式断面図である。 第４の実施の形態に係るメモリセルの構成例を表す模式断面図である。 図２２に示したメモリセルの構成例を表す回路図である。 図２２に示したメモリセルにおける書き込み動作後の構成例を表す模式断面図である。 第５の実施の形態に係るメモリセルの構成例を表す模式断面図である。 図２５に示したメモリセルにおける書き込み動作後の構成例を表す模式断面図である。 第５の実施の形態に係るメモリセルの他の構成例を表す模式断面図である。 図２７に示したメモリセルにおける書き込み動作後の構成例を表す模式断面図である。 各実施の形態および各変形例に係る半導体装置の電子機器への適用例１の外観を表す斜視図である。 適用例２の外観を表す斜視図である。
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。

１．第１の実施の形態（基本構成例）
２．変形例１（シリサイド層を設けた例）
３．第２の実施の形態（逆極性の電圧同士を利用した書き込み動作の例）
４．変形例２（選択トランジスタ内に電流取出部を設けた例）
５．変形例３（選択トランジスタ内にＰＮ接合面積増加のための拡散層を設けた例）
６．変形例４（バイポーラ動作を利用した書き込み動作の例）
７．第３の実施の形態（逆極性の電圧同士を利用しない書き込み動作の例）
８．第４の実施の形態（記憶素子内で電極間の配線接続を行わないようにした例）
９．第５の実施の形態（半導体層の導電型を逆の関係で構成した例）
１０．適用例（半導体装置の電子機器への適用例）
１１．その他の変形例
＜第１の実施の形態＞
［記憶装置１のブロック構成］
図１は、本開示の第１の実施の形態に係る半導体装置（記憶装置１）のブロック構成を表すものである。記憶装置１は、情報（データ）を１回に限り書き込むことができると共に何度もその書き込んだ情報を読み出すことができ、かつ情報の消去は行うことができない記憶装置（いわゆるＯＴＰ ＲＯＭ（Read Only Memory））である。
この記憶装置１は、複数のメモリセル２０を有するメモリアレイ２と、ワード線駆動部３１と、ビット線駆動部・センスアンプ３２とを備えている。これらのうち、ワード線駆動部３１およびビット線駆動部・センスアンプ３２が、本開示における「駆動部」（書き込み動作部，プログラミング動作部）の一具体例に対応する。
ワード線駆動部３１は、行方向に平行して配置された複数（ここではｍ（ｍ：２以上の整数）個）のワード線ＷＬ１〜ＷＬｍに対して、所定の電位（後述するワード線電位）を印加するものである。
ビット線駆動・センスアンプ部３２は、列方向に平行して配置された複数（ここではｍ個）のビット線ＢＬ１〜ＢＬｍ（および後述する複数の基準線ＳＬ）に対して、所定の電位（後述する書き込み動作用の電圧）を印加するものである。これにより、メモリセル２０内の後述する記憶素子２１に対して所定の電圧Ｖ１（書き込み電圧）が印加され、後述する情報の書き込み動作がなされるようになっている。このビット線駆動・センスアンプ部３２はまた、上記したｍ個のビット線ＢＬ１〜ＢＬｍ（および複数の基準線ＳＬ）を用いて、各メモリセル２０から情報の読み出し動作を行うと共に、内部のセンスアンプにおいて所定の信号増幅処理を行う機能も有している。なお、以下ではビット線ＢＬ１〜ＢＬｍの総称として、ビット線ＢＬを適宜用いるものとする。
このようにして、ワード線駆動部３１およびビット線駆動部・センスアンプ３２は、メモリアレイ２内の複数のメモリセル２０の中から駆動対象（動作対象）となるメモリセル２０を選択し、情報の書き込み動作または読み出し動作を選択的に行うようになっている。
［メモリアレイ２，メモリセル２０の回路構成］
メモリアレイ２では、図１に示したように、複数のメモリセル２０が行列状（マトリクス状）に配置されている。図２は、このメモリセル２０の回路構成例を表したものであり、図３は、メモリアレイ２の回路構成例を表したものである。メモリアレイ２では、各メモリセル２０に対して、１つのワード線ＷＬと、１つのビット線ＢＬと、１つの基準線ＳＬとが接続されている。
また、各メモリセル２０は、１つの記憶素子２１と１つの選択トランジスタ２２とを有しており（記憶素子２１と選択トランジスタ２２とが１対１の関係で設けられており）、いわゆる「１Ｔ１Ｒ」型の回路構成となっている。このメモリセル２０では、選択トランジスタ２２のゲート（電極２２５Ｃ）にはワード線ＷＬが接続されている。選択トランジスタ２２におけるソースおよびドレインのうちの一方（電極２２５Ａ）には基準線ＳＬが接続され、他方（電極２２５Ｂ）には、記憶素子２１における電極２１５Ｂ（ここでは、ソースおよびドレインのうちの一方）が接続されている。また、記憶素子２１における電極２１５Ａ（ここでは、ソースおよびドレインのうちの他方）は、ビット線ＢＬに接続されると共に、この記憶素子２１における電極２１５Ｃ（ゲート）にも接続されている。つまり、記憶素子２１における電極２１５Ａと電極２１５Ｃとは、互いに電気的に接続されている。このように各メモリセル２０では、ビット線ＢＬと基準線ＳＬとの間で、１つの記憶素子２１と１つの選択トランジスタ２２とが互いに直列接続されている。なお、図２中に示した後述する半導体層２１１Ｐは、記憶素子２１におけるバックゲート（ＢＧ１）として機能するものである。同様に、図２中に示した後述する半導体層２２１Ｐは、選択トランジスタ２２におけるバックゲート（ＢＧ２）として機能するものである。
記憶素子２１は、後述する書き込み動作によって情報の記憶が行われる素子であり、詳細は後述するが、いわゆるanti-fuse型のＯＴＰ素子である。選択トランジスタ２２は、駆動対象（書き込み動作対象または読み出し動作対象）の記憶素子２１を選択するためのトランジスタであり、例えばＭＯＳ（Metal Oxide Semiconductor）トランジスタからなる。ただし、これには限られず、他の構造のトランジスタを用いてもよい。
［メモリセル２０の断面構成］
図４および図５はそれぞれ、記憶素子２１および選択トランジスタ２２を含むメモリセル２０の断面構成例を模式的に表したものである。図４は後述する書き込み動作前の断面構成例を、図５はこの書き込み動作後の断面構成例を、それぞれ示す。
これらの記憶素子２１および選択トランジスタ２２はそれぞれ、単一の半導体基板２００Ｐ上に一体的に形成されている。この半導体基板２００Ｐは、Ｐ型（第１導電型）の半導体基板であり、例えば、シリコン（Ｓｉ）などにホウ素（Ｂ）等の不純物をドープさせた半導体材料からなる。
（記憶素子２１）
図４に示したように、書き込み動作前における記憶素子２１は、半導体層２１０Ｎ，２１１Ｐ，２１２Ｎ，２１３Ｎと、３つの電極２１５Ａ，２１５Ｂ，２１５Ｃと、絶縁層２０４と、配線２０８Ａと、誘電体膜２１６と、導電体膜２１７とからなる積層構造を有している。
半導体層２１０Ｎ（第７の半導体層）は、半導体基板２００Ｐ内に設けられたＮ型（第２導電型）の半導体層であり、いわゆるＤＮＷ（Deep N-Well）を構成している。この半導体層２１０Ｎは、例えば、Ｓｉなどにヒ素（Ａｓ）やリン（Ｐ）等の不純物をドープさせた半導体材料からなる。
半導体層２１１Ｐ（第１の半導体層）はＰ型の半導体層であり、上記した半導体層２１０Ｎ内に形成されている。この半導体層２１１Ｐは、いわゆるＰウェルを構成すると共に、前述したように記憶素子２１におけるバックゲート（ＢＧ１）としても機能している。この半導体層２１１Ｐは、例えば、ＳｉなどにＢ等の不純物をドープさせた半導体材料からなる。
半導体層２１２Ｎ（第２の半導体層）および半導体層２１３Ｎ（第３の半導体層）は、半導体層２１１Ｐ内において互いに所定の間隔を隔てて互いに分離するように配設されており、Ｎ型の半導体層である（いわゆるＮ＋層を構成している）。これらの半導体層２１２Ｎ，２１３Ｎはそれぞれ、例えば、ＳｉなどにＡｓ，Ｐ等の不純物をドープさせた半導体材料からなり、その厚みは５０〜２００ｎｍ程度である。このような半導体層２１２Ｎ，２１３Ｎは、半導体層２１１Ｐの領域内において、例えばセルフアライン（自己整合型）による手法や、所定のフォトレジストや酸化膜などのマスクパターンを用いた手法により、容易に形成することできる。ここで、これらの半導体層２１２Ｎ，２１３Ｎ間の距離（分離長Ｌ１）は、できるたけ短くすることが望ましい（例えば、５０〜２００ｎｍ程度）。これにより、素子サイズの小さな記憶素子２１を実現することができるからである。
誘電体膜２１６（第１誘電体膜）は、半導体層２１１Ｐ上において、半導体層２１２Ｎ，２１３Ｎ間に対応する領域（ここでは、半導体層２１２Ｎ，２１３Ｎ間の領域、およびこれら半導体層２１２Ｎ，２１３Ｎにおける一部の領域）に設けられている。この誘電体膜２１６は、例えば、酸化シリコン（ＳｉＯ2）などの、ＭＯＳトランジスタにおける一般的なゲート絶縁膜と同様の絶縁材料（誘電体）からなり、その厚みは数ｎｍ〜２０ｎｍ程度である。
導電体膜２１７（第１導電体膜）は、誘電体膜２１６の形成領域上に設けられており、これにより、下層型の誘電体膜２１６と上層側の導電体膜２１７とからなる積層構造が形成されている。この導電体膜２１７は、例えば多結晶シリコンやシリサイド金属等の導電性材料からなり、その厚みは５０〜５００ｎｍ程度である。
絶縁層２０４は、半導体基板２００Ｐ、半導体層２１２Ｎ，２１３Ｎ、導電体膜２１７、後述する半導体層２２２Ｎ，２２３Ｎおよび導電体膜２２７の上を覆うように設けられている。この絶縁層２０４は、例えば、ＳｉＯ2や窒化シリコン（ＳｉＮX）などの絶縁材料からなり、その厚みは５０〜１０００ｎｍ程度である。
電極２１５Ａ（第１電極）は、半導体層２１２Ｎ上においてこの半導体層２１２Ｎと電気的に接続されるように絶縁層２０４内に設けられている。これにより、半導体層２１２Ｎに対して所定の電位（ソース電位およびドレイン電位のうちの一方の電位）を印加できるようになっている。
電極２１５Ｂ（第２電極）は、半導体層２１３Ｎ上においてこの半導体層２１３Ｎと電気的に接続されるように絶縁層２０４内に設けられている。これにより、半導体層２１３Ｎに対して所定の電位（ソース電位およびドレイン電位のうちの他方の電位）を印加できるようになっている。
電極２１５Ｃ（第３電極）は、導電体膜２１７と電気的に接続されるように設けられている。また、この電極２１５Ｃは、絶縁層２０４上に設けられた配線２０８Ａを介して、電極２１５Ａと電気的に接続されている。すなわち、記憶素子２１における電極２１５Ａと電極２１５Ｃとは、配線２０８Ａを介して互いに電気的に接続されている。
なお、これらの電極２１５Ａ，２１５Ｂ，２１５Ｃおよび配線２０８Ａはそれぞれ、例えばタングステン（Ｗ）やアルミニウム（Ａｌ）等の金属などの導電性材料からなる。
一方、図５に示したように、書き込み動作後における記憶素子２１では、上記した半導体層２１０Ｎ，２１１Ｐ，２１２Ｎ，２１３Ｎ、電極２１５Ａ，２１５Ｂ，２１５Ｃ、絶縁層２１４、配線２０８Ａ、誘電体膜２１６および導電体膜２１７に加え、以下説明するフィラメント２１０（導電経路部）が形成されている。
このフィラメント２１０は、半導体層２１１Ｐを介して半導体層２１２Ｎ，２１３Ｎ間の領域に形成されており、詳細は後述するが、これらの半導体層２１２Ｎ，２１３Ｎ同士（電極２１５Ａ，２１５Ｂ同士）を電気的に繋ぐ導電パス（導電経路）として機能するようになっている。換言すると、この図５に示した記憶素子２１では、フィラメント２１０によって、半導体層２１２Ｎ，２１３Ｎ間が所定の抵抗値をもって（抵抗成分によって）短絡されている（ショート状態となっている）。なお、このフィラメント２１０の抵抗値は、選択トランジスタ２２におけるオン抵抗値よりも十分に低くなるようにするのが望ましい。このようなフィラメント２１０は、電極２１５Ａ，２１５Ｂ間に所定の閾値以上の電圧Ｖ１を印加したときに（図２参照）、電極２１５Ａを構成する導電体成分および電極２１５Ｂを構成する導電体成分のうちの少なくとも一方がマイグレーションによって移動することにより形成されたものである。なお、このフィラメント２１０が形成される原理の詳細については、後述する。
（選択トランジスタ２２）
図４および図５に示したように、書き込み動作前および書き込み動作後における選択トランジスタ２２はいずれも、半導体層２２１Ｐ，２２２Ｎ，２２３Ｎと、３つの電極２２５Ａ，２２５Ｂ，２２５Ｃと、絶縁層２０４と、誘電体膜２２６と、導電体膜２２７とからなる積層構造を有している。
半導体層２２１Ｐ（第４の半導体層）は、半導体基板２００Ｐ内に設けられたＰ型の半導体層であり、いわゆるＰウェルを構成すると共に、前述したように選択トランジスタ２２におけるバックゲート（ＢＧ２）としても機能している。この半導体層２２１Ｐは、例えば、ＳｉなどにＢ等の不純物をドープさせた半導体材料からなる。また、この半導体層２２１Ｐと、記憶素子２１における半導体層２１１Ｐとは、記憶素子２１における半導体層２１０Ｎによって電気的に分離されるようになっている。
半導体層２２２Ｎ（第５の半導体層）および半導体層２２３Ｎ（第６の半導体層）は、半導体層２２１Ｐ内において互いに所定の間隔を隔てて互いに分離するように配設されており、Ｎ型の半導体層である（いわゆるＮ＋層を構成している）。これらの半導体層２２２Ｎ，２２３Ｎはそれぞれ、例えば、ＳｉなどにＡｓ，Ｐ等の不純物をドープさせた半導体材料からなり、その厚みは５０〜２００ｎｍ程度である。このような半導体層２２２Ｎ，２２３Ｎは、半導体層２２１Ｐの領域内において、例えば自己整合型による手法や、所定のフォトレジストや酸化膜などのマスクパターンを用いた手法により、容易に形成することできる。ここで、これらの半導体層２２２Ｎ，２２３Ｎ間の距離（分離長Ｌ２）と比べ、記憶素子２１における半導体層２１２Ｎ，２１３Ｎ間の距離（分離長Ｌ１）のほうが短くなっている（Ｌ１＜Ｌ２）のが望ましい。換言すると、記憶素子２１におけるＭＯＳトランジスタのゲート長に相当する導電体膜２１７の幅（半導体層２１２Ｎ，２１３Ｎを跨ぐ方向の長さ；分離長Ｌ１）が、ＭＯＳトランジスタからなる選択トランジスタ２２のゲート長（分離長Ｌ２）よりも狭くなっているのが望ましい。これにより、半導体層２１２Ｎ，２１３Ｎ間の分離耐圧を下げる方向にすることができ、結果として記憶素子２１への書き込み動作時の電圧Ｖ１を低く抑えて選択トランジスタ２２を保護することができると共に、フィラメント２１０がより形成し易くなるからである。
誘電体膜２２６（第２誘電体膜）は、半導体層２２１Ｐ上において、半導体層２２２Ｎ，２２３Ｎ間に対応する領域（ここでは、半導体層２２２Ｎ，２２３Ｎ間の領域、およびこれら半導体層２２２Ｎ，２２３Ｎにおける一部の領域）に設けられている。この誘電体膜２２６は、例えば、ＳｉＯ2などの、ＭＯＳトランジスタにおける一般的なゲート絶縁膜と同様の絶縁材料からなり、その厚みは数ｎｍ〜２０ｎｍ程度である。
導電体膜２２７（第２導電体膜）は、誘電体膜２２６の形成領域上に設けられており、これにより、下層型の誘電体膜２２６と上層側の導電体膜２２７とからなる積層構造が形成されている。この導電体膜２２７は、例えば多結晶シリコンやシリサイド金属等の導電性材料からなり、その厚みは５０〜５００ｎｍ程度である。
電極２２５Ａ（第４電極）は、半導体層２２２Ｎ上においてこの半導体層２２２Ｎと電気的に接続されるように絶縁層２０４内に設けられている。これにより、半導体層２２２Ｎに対して所定の電位（ソース電位およびドレイン電位のうちの一方の電位）を印加できるようになっている。
電極２２５Ｂ（第５電極）は、半導体層２２３Ｎ上においてこの半導体層２２３Ｎと電気的に接続されるように絶縁層２０４内に設けられている。この電極２２５Ｂはまた、絶縁層２０４上に設けられた配線２０８Ｂを介して、記憶素子２１における電極２１５Ｂと電気的に接続されている。すなわち、記憶素子２１における電極２１５Ｂと、選択トランジスタ２２における電極２２５Ｂとは、配線２０８Ｂを介して互いに電気的に接続されている。
電極２２５Ｃ（第６電極）は、導電体膜２２７と電気的に接続されるように設けられている。
なお、これらの電極２２５Ａ，２２５Ｂ，２２５Ｃおよび配線２０８Ｂもそれぞれ、例えばＷ，Ａｌ等の金属などの導電性材料からなる。
また、このような構成のメモリセル２０では、隣接する素子同士を電気的に絶縁させて分離するための素子分離部２０３が形成されている。この素子分離部２０３は、例えばＳＴＩ（Shallow Trench Isolation）と呼ばれるものである。このような素子分離部２０３は、具体的には、記憶素子２１と選択トランジスタ２２との間（半導体層２１３Ｎ，２２３Ｎ間）、および、記憶素子２１（半導体層２１２Ｎ）と電源ラインＶｄｄとの間などに設けられている。
［記憶装置１の作用・効果］
（１．基本動作）
この記憶装置１では、図１〜図３に示したように、ワード線駆動部３１が、ｍ個のワード線ＷＬ１〜ＷＬｍに対して所定の電位（ワード線電位）を印加する。また、それと共に、ビット線駆動・センスアンプ部３２が、ｍ個のビット線ＢＬ１〜ＢＬｍおよびｍ個の基準線ＳＬに対して所定の電位（書き込み動作用の電圧）を印加する。これにより、メモリアレイ２内の複数のメモリセル２０の中から駆動対象（書き込み動作対象）となるメモリセル２０が選択され、その駆動対象の記憶素子２１に対して後述する所定の電圧Ｖ１が印加されることにより、記憶素子２１への情報の書き込み動作（１回限り）が選択的に行われる。
一方、ビット線駆動・センスアンプ部３２は、ｍ個のビット線ＢＬ１〜ＢＬｍおよびｍ個の基準線ＳＬを用いて、駆動対象（読み出し動作対象）のメモリセル２０内の記憶素子２１から、情報の読み出し動作を行うと共に、内部のセンスアンプにおいて所定の信号増幅処理を行う。これにより、記憶素子２１から情報の読み出し動作が選択的に行われる。
ここで、駆動対象（書き込み動作対象または読み出し動作対象）のメモリセル２０（記憶素子２１）を選択する際には、そのメモリセル２０に接続されたワード線ＷＬに対して所定の電位（ワード線電位）が印加される。また、そのメモリセル２０に接続されたビット線ＢＬおよび基準線ＳＬに対して、所定の電圧（書き込み動作用の電圧）が印加される。一方、駆動対象外のメモリセル２０では、接続されたワード線ＷＬに対してグランド電位（例えば０Ｖ）が印加されると共に、接続されたビット線ＢＬがフローティング状態あるいはグランド電位（０Ｖ）に設定される。このようにして、駆動対象のメモリセル２０内の選択トランジスタ２２をオン状態とし、駆動対象の記憶素子２１を選択したうえで、書き込み動作または読み出し動作が行われる。
（２．書き込み動作の詳細について）
次に、本実施の形態の書き込み動作の詳細について、比較例と比較しつつ説明する。
（比較例）
図６は、比較例に係る記憶装置におけるメモリセル（メモリセル１００）の回路構成を表したものである。この比較例のメモリセル１００は、トランジスタにより構成された１つの記憶素子１０１（ＯＴＰ素子）と、１つの選択トランジスタ１０２とを有している。このメモリセル１００では、選択トランジスタ１０２のゲートにはワード線ＷＬが接続されている。選択トランジスタ１０２におけるソースおよびドレインのうちの一方にはビット線ＢＬが接続され、他方には、記憶素子１０１におけるソースおよびドレインのうちの一方が接続されている。また、記憶素子１０１におけるソースおよびドレインのうちの他方はグランドＧＮＤに接続され、ゲートは、所定のゲート電圧Ｖｇが印加されるゲート線ＧＬに接続されている。
このメモリセル１００では、ＭＯＳトランジスタにおけるスナップバック現象を利用して、記憶素子１０１に対する情報の書き込み動作がなされる。このスナップバック現象とは、ゲートに所定の電圧（ゲート電圧）を印加してトランジスタをオン状態にした後にそのゲート電圧を下げると、強制的に強いピンチオフが発生し、通常のＭＯＳトランジスタの耐圧よりも低い電圧でソース・ドレイン間に大電流が流れるという現象である。
この記憶素子１０１への書き込み動作の際には、まず、記憶素子１０１および選択トランジスタ１０２の各ゲートに対し、所定の閾値電圧Ｖth以上の電圧が印加され、ともにオン状態に設定される（記憶素子１０１のゲート電圧Ｖｇ＞Ｖth：図７参照）。次いで、ビット線ＢＬに対して記憶素子１０１および選択トランジスタ１０２の各耐圧を超えない電圧が印加され、記憶素子１０１および選択トランジスタ１０２へそれぞれ電流が流れる状態に設定される。続いて、記憶素子１０１のゲート電圧Ｖｇが下げられ（例えば、Ｖｇ＝グランドＧＮＤの電位：図７参照）、記憶素子１０１がスナップバックモードに設定される。これにより、上記したように記憶素子１０１のソース・ドレイン間に大電流が流れてＰＮ接合が破壊される結果、ソース・ドレイン間がショートする（短絡する）。すなわち、この記憶素子１０１では一般的なanti-fuse型のＯＴＰ素子と同様に、両電極（ソース・ドレイン）間がオープン状態からショート状態に変化することにより、情報の書き込み動作がなされる。
ところが、この比較例の書き込み動作では、スナップバック現象の際に流れる大電流によってＰＮ接合を破壊させるため、選択トランジスタ１０２にもその大電流が流れることになる。ここで、この手法では上記したように、記憶素子１０１および選択トランジスタ１０２の双方に電流が流れている状態（オン状態）から記憶素子１０１のゲート電圧Ｖｇを下げてスナップバックモードとすることにより、大電流を流すようにしている。このため、最初のオン状態の際の選択トランジスタ１０２の抵抗値が大きいと、電圧降下によって記憶素子１０１の両端（ソース・ドレイン）間の電圧が低下することが懸念される。したがって、選択トランジスタ１０２では、チャネル領域の幅（ゲート幅）を広く設定するなどして抵抗値を下げる必要がある。このことは、選択トランジスタ１０２の素子サイズが大きくなることにつながる。
加えて、この選択トランジスタ１０２は、書き込み動作後の読み出し動作時において読み出し対象の記憶素子１０１を選択するためにも使用されることから、書き込み動作時における選択トランジスタ１０２の破壊は、許容されることではない。したがって、選択トランジスタ１０２では、書き込み動作時に流れる電流をオン状態において十分に流せるだけの高い電流能力が求められ、この点からも、選択トランジスタ１０２の素子サイズを記憶素子１０１よりも大きくする必要がある。
これらのことから、比較例の記憶素子１０１では、通常のＭＯＳトランジスタと同程度の素子サイズで形成できるにも関わらず、この記憶素子１０１と組になって使用される選択トランジスタ１０２は、記憶素子１０１よりも大きい素子サイズとなってしまう。その結果、１ビット当たりのメモリセル１００全体としては、素子面積が大きくなる方向に働いてしまう。
このように、この比較例の記憶素子１０１を含む従来のＯＴＰ素子における書き込み動作の手法では、記憶装置（半導体装置）の省面積化を図るのが困難である。
（本実施の形態の書き込み動作）
これに対して本実施の形態の記憶装置１では、ワード線駆動部３１およびビット線駆動部・センスアンプ３２において、図２，図４，図５に示したようにして、メモリセル２０内の記憶素子２１に対する情報の書き込み動作を行う。
すなわち、ワード線駆動部３１およびビット線駆動部・センスアンプ３２は、メモリアレイ２内の複数の記憶素子２１のうちの駆動対象の記憶素子２１に対し、その電極２１５Ａ，２１５Ｂ間に所定の閾値以上の電圧Ｖ１を印加する。ここで、この所定の閾値の電圧とは、記憶素子２１において前述したフィラメント２１０が形成される電圧のことであり、例えば数Ｖ〜２０Ｖ程度である。なお、このときに半導体層２１１Ｐ（バックゲートＢＧ１）は、例えば接地電位（グランドＧＮＤの電位）、あるいはフローティング状態（open状態）に設定されている。
ここで、このフィラメント２１０は、以下の原理で形成されるものと考えられる。すなわち、まず、記憶素子２１の電極２１５Ａ，２１５Ｂ間に上記電圧Ｖ１が印加されると、一般的なバイポーラトランジスタで発生するコレクタ・エミッタ間での分離耐圧の現象と同様にして、半導体層２１２Ｎ，２１３Ｎがブレイクダウンし、それらの間に電流が流れる。そして、この際に流れる電流に起因した熱によるマイグレーションによって、電極２１５Ａを構成する導電体成分および電極２１５Ｂを構成する導電体成分のうちの少なくとも一方が半導体層２１１Ｐ内へと移動し、その結果、フィラメント２１０が形成されると考えられる。
このように、本実施の形態の記憶装置１では、上記の書き込み動作がなされていない（情報が書き込まれていない）記憶素子２１では、図４に示したように、半導体層２１２Ｎ，２１３Ｎ同士が電気的に分離された開放状態（オープン状態）である。一方、上記の書き込み動作後の（情報が書き込まれた）記憶素子２１では、図５に示したように、フィラメント２１０の形成によって、半導体層２１２Ｎ，２１３Ｎ同士が抵抗成分で電気的に接続された状態（ショート状態）となる。すなわち、記憶素子２１をanti-fuse型のＯＴＰ素子として機能させることができる。
なお、上記した書き込み動作前の「オープン状態」においては、実際には微小のリーク電流が流れるため、厳密には完全なオープン状態とはなっていない。ただし、書き込み動作前（フィラメント２１０の形成前）と書き込み動作後（フィラメント２１０の形成後）とでは、半導体層２１２Ｎ，２１３Ｎ間に流れる電流の差が大きいことから、これらの動作前後の状態を区別して検出することが可能である。このことからも、フィラメント２１０を形成し易くするために、半導体層２１２Ｎと半導体層２１３Ｎとの間の分離長Ｌ１は、リーク電流の程度が問題とならない程度に狭くするのが望ましいと言える。
このような本実施の形態の書き込み動作では、上記比較例を含む従来のＯＴＰ素子における手法とは異なり、記憶素子を高耐圧のものとしたり書き込み動作時に大電流を流したりすることなく、書き込み動作が実現される。以下、この点について詳述する。
まず、この書き込み動作の際には、前述したように選択トランジスタ２２のゲートに対して所定のワード電位を印加して選択トランジスタ２２をオン状態にした後に、ビット線ＢＬおよび基準線ＳＬに対して所定以上の電圧（書き込み動作用の電圧）を印加する。このとき、選択トランジスタ２２はオン状態にあるものの、リーク電流程度の電流しか流れないため、選択トランジスタ２２における電圧降下は、ほとんど無視することができる。このため、ビット線ＢＬの電位と基準線ＳＬの電位との電位差（電圧）は、ほぼそのまま、記憶素子２１の両端間（電極２１５Ａ，２１５Ｂ間）に印加されることになる。つまり、選択トランジスタ２２がオン状態となることによって、駆動対象の記憶素子２１において、電極２１５Ａ，２１５Ｂ間に閾値以上の電圧（電位差）が発生することになる。
そして、ビット線ＢＬおよび基準線ＳＬに印加する電圧をそれぞれ、選択トランジスタ２２の耐圧以下に設定するようにすれば、以下のことが言える。すなわち、書き込み動作時に、読み出し動作時にも用いられる選択トランジスタ２２にはトランジスタの耐圧以下の電圧しか印加されないため、この選択トランジスタ２２を破壊させることなく、記憶素子２１への書き込み動作を行うことができる。これは、記憶素子２１への書き込み動作用に高耐圧のトランジスタを別途設けることなく、記憶素子２１の形成工程で得られるＭＯＳトランジスタを選択トランジスタ２２として用いることができる、ということを意味する。
このようにして本実施の形態の記憶素子２１では、一般的なＭＯＳトランジスタと同程度の小さい素子面積でＯＴＰ素子を実現できるため、従来のＯＴＰ素子と比べて面積的に小さいＯＴＰ素子を実現することができ、特にビット数が多い場合に有利になる。また、一般的なＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスの工程範囲内で記憶素子２１を形成することができるため、ウェーハコストの点でも非常に有利である。
更に、本実施の形態の記憶素子２１では、前述したように、電極２１５Ａと電極２１５Ｃとが互いに電気的に接続されている。これにより、例えば、書き込み動作時に誘電体膜２１６が絶縁破壊されることによって、半導体層２１３Ｎと導電体膜２１７との間にリーク電流が発生した場合であっても、以下のようになる。すなわち、例えば導電体膜２１７（電極２１５Ｃ）の電位を制御する回路（ゲート制御回路）等を設けることなく、そのリーク電流の記憶素子２１外部（例えばワード線ＷＬ）への流出が防止される。その結果、回路構成（ワード線駆動部３１やビット線駆動部・センスアンプ３２等の周辺回路の構成）を複雑化することなく（回路面積の増大を回避しつつ）、書き込み動作に起因したリーク電流の外部流出によるDisturb特性の劣化（Write Disturb不良の発生）が防止される。
以上のように本実施の形態では、ワード線駆動部３１およびビット線駆動部・センスアンプ３２において、メモリアレイ２内の複数の記憶素子２１のうちの駆動対象の記憶素子２１に対し、その電極２１５Ａ，２１５Ｂ間に所定の閾値以上の電圧Ｖ１を印加して、半導体層２１２Ｎ，２１３Ｎ間の領域にフィラメント２１０を形成することによって、記憶素子２１への情報の書き込み動作を行う。これにより、記憶素子２１を高耐圧のものとしたり書き込み動作時に大電流を流したりすることなく、書き込み動作を実現することができる。また、記憶素子２１において、電極２１５Ａ，２１５Ｃが互いに電気的に接続されているようにしたので、回路構成を複雑化することなく、書き込み動作に起因したリーク電流の外部流出によるDisturb特性の劣化を防止することができる。よって、記憶素子２１等の信頼性を向上しつつ、記憶装置１（半導体装置）における省面積化を図ることが可能となる。
続いて、上記第１の実施の形態の変形例（変形例１）について説明する。なお、第１の実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
＜変形例１＞
図８および図９はそれぞれ、変形例１に係るメモリセル（メモリセル２０Ａ）の断面構成例を模式的に表したものであり、図８は書き込み動作前の断面構成例を、図９は書き込み動作後の断面構成例を、それぞれ示す。本変形例のメモリセル２０Ａは、図４および図５に示した第１の実施の形態のメモリセル２０において、記憶素子２１および選択トランジスタ２２の代わりにそれぞれ、記憶素子２１Ａおよび選択トランジスタ２２Ａを設けたものとなっている。
記憶素子２１Ａは、記憶素子２１において、半導体層２１２Ｎ，２１３Ｎ内にそれぞれシリサイド層２１２Ｓ，２１３Ｓを設けるようにしたものであり、他の構成は同様となっている。また、選択トランジスタ２２Ａは、選択トランジスタ２２において、半導体層２２２Ｎ，２２３Ｎ内にそれぞれシリサイド層２２２Ｓ，２２３Ｓを設けるようにしたものであり、他の構成は同様となっている。
これらのシリサイド層２１２Ｓ，２１３Ｓ，２２２Ｓ，２２３Ｓはそれぞれ、例えばＣｏＳｉやＮｉＳｉなどのシリサイド金属（高融点金属を用いたシリサイド）からなり、一般的なシリサイド化プロセスを用いて形成することが可能である。
本変形例においても、基本的には第１の実施の形態と同様の作用により同様の効果を得ることが可能である。ただし、本変形例では、電極２１５Ａを構成する導電体成分、電極２１５Ｂを構成する導電体成分およびシリサイド層２１２Ｓ，２１３Ｓを構成する導電体成分のうちの少なくとも１つがマイグレーションによって半導体層２１１Ｐ内へと移動することにより、フィラメント２１０が形成される。
＜第２の実施の形態＞
続いて、本開示の第２の実施の形態について説明する。本実施の形態では、以下説明するように、逆極性の電圧同士を利用した書き込み動作を行うようになっている。なお、第１の実施の形態等における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
［書き込み動作，読み出し動作の概要］
まず、図１０（Ａ），（Ｂ）を参照して、本実施の形態の書き込み動作および読み出し動作の概要について説明する。
例えば図１０（Ａ）に示したように、本実施の形態の書き込み動作時には、図１０（Ａ）中の符号Ｐｗで示した駆動対象のメモリセル２０を、以下のようにして選択したうえで書き込み電圧を印加する。具体的には、ワード線駆動部３１は、駆動対象のメモリセル２０に接続されたワード線（ここではワード線ＷＬ３）に対し、選択的に正極性の電圧（＋Ｖｗｃ；例えば＋３Ｖ）を印加する。また、ビット線駆動部・センスアンプ３２は、駆動対象のメモリセル２０に接続されたビット線（ここではビット線ＢＬ２）および基準線（ここでは基準線ＳＬ２）に対してそれぞれ、負極性の電圧（−Ｖｗａ；例えば−４Ｖ）および正極性の電圧（＋Ｖｗｂ；例えば＋３Ｖ）を選択的に印加する。なお、このとき、それ以外のワード線（ここではワード線ＷＬ１，ＷＬ２等）、ビット線（ここではビット線ＢＬ１，ＢＬ３，ＢＬ４等）および基準線（ここでは基準線ＳＬ１，ＳＬ３，ＳＬ４等）にはそれぞれ、グランド電位（０Ｖ）が印加されるものとする。
一方、例えば図１０（Ｂ）に示したように、本実施の形態の読み出し動作時には、図１０（Ｂ）中の符号Ｐｒで示した駆動対象のメモリセル２０を、以下のようにして選択したうえで読み出し電圧を印加する。具体的には、ワード線駆動部３１は、駆動対象のメモリセル２０に接続されたワード線（ここではワード線ＷＬ３）に対し、選択的に正極性の電圧（＋Ｖｒｃ；例えば＋１．８Ｖ）を印加する。また、ビット線駆動部・センスアンプ３２は、駆動対象のメモリセル２０に接続された基準線（ここでは基準線ＳＬ２）に対し、正極性の電圧（＋Ｖｒｂ；例えば＋０．５Ｖ）を選択的に印加する。なお、このとき、それ以外のワード線（ここではワード線ＷＬ１，ＷＬ２等）および基準線（ここでは基準線ＳＬ１，ＳＬ３，ＳＬ４等）と、全てのビット線（ここではビット線ＢＬ１〜ＢＬ４等）とにはそれぞれ、グランド電位（０Ｖ）が印加されるものとする。
このように、本実施の形態の書き込み動作では、上記したように、駆動対象のメモリセル２０に対する逆極性の電圧同士（基準線ＳＬに印加される正極性の電圧（＋Ｖｗｂ），ビット線ＢＬに印加される負極性の電圧（−Ｖｗｂ））の印加を利用して行われる。以下、この書き込み動作の詳細について説明する。
［書き込み動作の詳細について］
まず、例えば図１１に示したように、書き込み動作時に駆動対象のメモリセル２０では、記憶素子２１および選択トランジスタ２２の各電極および各半導体層等に対し、以下の電圧が印加される。具体的には、まず、記憶素子２１における電極２１５Ａ（半導体層２１２Ｎ），電極２１５Ｃ（導電体膜２１７）にはそれぞれ、ビット線ＢＬを介して上記した負極性の電圧（−Ｖｗａ）が印加される。また、選択トランジスタ２２における電極２２５Ａ（半導体層２２２Ｎ）には、基準線ＳＬを介して上記した正極性の電圧（＋Ｖｗｂ）が印加されると共に、選択トランジスタ２２における電極２２５Ｃ（導電体膜２２７）には、ワード線ＷＬを介して上記した正極性の電圧（＋Ｖｗｃ）が印加される。そして、このとき駆動対象のメモリセル２０では選択トランジスタ２２がオン状態となるため、この選択トランジスタ２２における半導体層２２３Ｎにも、半導体層２２２Ｎの電位（＋Ｖｗｂ）が印加される。また、この半導体層２２３Ｎから電極２２５Ｂ、配線層２０８および電極２１５Ｂを介して、記憶素子２１における半導体層２１３Ｎにも、この正極性の電位（＋Ｖｗｂ）が印加される。
このようにして、駆動対象のメモリセル２０内の記憶素子２１では、そのメモリセル２０内の選択トランジスタ２２がオン状態となることによって、電極２１２Ｎ，２１３Ｎに互いに逆極性の電圧がそれぞれ印加される。つまり、電極２１３Ｎには正極性の電圧（＋Ｖｗｂ）が印加される一方、電極２１２Ｎには負極性の電圧（−Ｖｗａ）が印加される。これにより図１１中に示したように、記憶素子２１における電極２１２Ｎ，２１３Ｎ間に、第１の実施の形態で説明した閾値以上の電圧Ｖ１（フィラメント２０を形成するための書き込み電圧）が発生する。換言すると、正極性の電圧（＋Ｖｗｂ）の絶対値（Ｖｗｂ）と、負極性の電圧（−Ｖｗａ）の絶対値（Ｖｗａ）との和によって、書き込み動作時に必要な電圧（電位差）Ｖ１が実現される（Ｖ１＝（Ｖｗｂ＋Ｖｗａ））。つまり、書き込み動作時に必要な電圧Ｖ１を、選択トランジスタ２２側に供給される正極性の電圧（＋Ｖｗｂ）と、記憶素子２１側に供給される負極性の電圧（−Ｖｗａ）とで分け合うことができるようになる。これにより、記憶素子２１および選択トランジスタ２２の各電極に印加される電圧が低く抑えられ、記憶素子２１および選択トランジスタ２２等の耐圧を低く設定することができるようになる。
また、このようにして電圧Ｖ１が印加されると、例えば図１２に示したように、第１の実施の形態等で説明した原理にて、記憶素子２１における電極２１２Ｎ，２１３Ｎ間にフィラメント２０が形成される。このとき、このフィラメント２１０の抵抗値は、選択トランジスタ２２におけるオン抵抗値よりも十分に低くなっているため、フィラメント２１０の形成後は、図１２中に示したように、半導体層２１３Ｎ，２２３Ｎの電位はそれぞれ、半導体層２１２Ｎの電位（−Ｖｗａ）と同電位（略同電位）となる。
すると、この駆動対象のメモリセル２０では、図１２中に示したように、選択トランジスタ２２における半導体層２２１Ｐと半導体層２２３Ｎとの間で形成されるＰＮ接合による寄生ダイオードＤｉが、順方向でオン状態となる。具体的には、この場合、半導体層２２３Ｎの電位（−Ｖｗａ）が半導体層２２１Ｐの電位（ＧＮＤ（０Ｖ））よりも低くなると共に、それらの電位差Ｖｗａが、寄生ダイオードＤｉの閾値電圧（０．７Ｖ程度）よりも大きくなる。このようにして、フィラメント２１０が形成されたときには、寄生ダイオードＤｉが順方向でオン状態となるバイアス条件（バイアス電圧の極性および絶対値）に設定される。このため、図１２中に示したように、書き込み動作時に電子ｅが、この寄生ダイオードＤｉを介して半導体層２２１Ｐ側（ＧＮＤ側）に移動することになる。つまり、書き込み動作時に流れる電流（書き込み電流）のほとんどが、半導体層２２３Ｎから半導体層２２２Ｎ側にではなく、ＧＮＤ側に抜けるようになる（ＧＮＤ側に逃がすことができるようになる）。換言すると、この書き込み電流（数ｍＡ程度の大電流）を選択トランジスタ２２のみを用いて流すのではなく、そのほとんどの成分を寄生ダイオードＤｉを用いてＧＮＤ側に流すことができるようになる。したがって、選択トランジスタ２２に要求される電流能力（破壊されずに書き込み電流を流すための駆動能力）が、低くて済むことになる。
以上のように本実施の形態では、逆極性の電圧同士を利用した書き込み動作を行うようにしたので、記憶素子２１および選択トランジスタ２２等の耐圧を低く設定することができると共に、選択トランジスタ２２に要求される電流能力を低く抑えることができる。よって、特に専用の製造工程を設けることなく、記憶装置１（半導体装置）における更なる省面積化を図ることが可能となる。
なお、本実施の形態においても上記変形例１のように、半導体層２１２Ｎ，２１３Ｎ，２２２Ｎ，２２３Ｎ内にそれぞれ、シリサイド層２１２Ｓ，２１３Ｓ，２２２Ｓ，２２３Ｓを設けるようにしてもよい。
続いて、上記第２の実施の形態の変形例（変形例２〜４）について説明する。なお、第２の実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
＜変形例２＞
［メモリセル２０Ｂの構成］
図１３および図１４はそれぞれ、変形例２に係るメモリセル（メモリセル２０Ｂ）の断面構成例を模式的に表したものであり、図１３は書き込み動作前の断面構成例を、図１４は書き込み動作後の断面構成例を、それぞれ示す。本変形例のメモリセル２０Ｂは、図４および図５に示した第１の実施の形態のメモリセル２０において、選択トランジスタ２２の代わりに選択トランジスタ２２Ｂを設けたものとなっている。
選択トランジスタ２２Ｂは、選択トランジスタ２２において、半導体層２２１Ｐ内における半導体層２２３Ｎの近傍に半導体層２２３Ｐを設けるようにしたものであり、他の構成は同様となっている。ここでは一例として、半導体層２２１Ｐ内における半導体層２２３Ｎと素子分離部２０３との間の領域に、半導体層２２３Ｎとは離間して半導体層２２３Ｐが設けられている。なお、この半導体層２２３Ｎ，２２３Ｐ間の距離は、半導体層２２３Ｎと半導体層２２１Ｐとの間の接合耐圧に影響が出ない程度に十分に離されているのが望ましい。
この半導体層２２３ＰはＰ型の半導体層であり、例えば、ＳｉなどにＢ等の不純物をドープさせた半導体材料からなる。また、この半導体層２２３Ｐは、同じＰ型の半導体層２２１Ｐ（バックゲートＢＧ２）と比べて高濃度の不純物が注入されていると共に、ここではグランド電位（ＧＮＤ）に設定されている。これにより半導体層２２３Ｐは、以下説明するように、書き込み動作の際に記憶素子２１と選択トランジスタ２２Ｂとの間に流れる書き込み電流を局所的に取り出すための電流取出部として機能するようになっている。
［メモリセル２０Ｂにおける書き込み動作］
図１４および図１５に示したように、本変形例のメモリセル２０Ｂにおいても、基本的には第２の実施の形態と同様の手法によってフィラメント２１０が形成されることにより、記憶素子２１への書き込み動作がなされる。
ただし本変形例では、上記した半導体層（電流取出部）２２３Ｐが半導体層２２１Ｐ内に設けられていることにより、以下の作用も生じる。すなわち、例えば図１５中に示したように、書き込み電流（電子ｅ）が、半導体層２２１Ｐ，２２３Ｎ間に形成される寄生ダイオードＤｉ１側に加え、半導体層２２１Ｐ，２２３Ｐ間に形成される寄生ダイオードＤｉ２側にも流れるようになる。つまり、書き込み電流が、半導体層２２３Ｎから半導体層２２１Ｐ（バックゲートＢＧ２；ＧＮＤ）側および半導体層２２３Ｐ（電流取出部；ＧＮＤ）側の双方へと流れるようになる。したがって、本変形例では、書き込み電流の電流経路を増やして、書き込み電流を効率良くＧＮＤ側へと逃がすことができ、選択トランジスタ２２Ｂにおける更なる面積縮小化、ひいては記憶装置１（半導体装置）の更なる省面積化を図ることが可能となる。
なお、本変形例においても上記変形例１のように、半導体層２１２Ｎ，２１３Ｎ，２２２Ｎ，２２３Ｎ内にそれぞれ、シリサイド層２１２Ｓ，２１３Ｓ，２２２Ｓ，２２３Ｓを設けるようにしてもよい。
＜変形例３＞
［メモリセル２０Ｃの構成］
図１６は、変形例３に係るメモリセル（メモリセル２０Ｃ）の断面構成例（書き込み動作前の断面構成例）を模式的に表したものである。本変形例のメモリセル２０Ｃは、図４に示した第１の実施の形態のメモリセル２０において、選択トランジスタ２２の代わりに選択トランジスタ２２Ｃを設けたものとなっている。
選択トランジスタ２２Ｃは、選択トランジスタ２２において、半導体層２２１Ｐ内における半導体層２２３Ｎの周囲に拡散層２２３Ｎ２を設けるようにしたものであり、他の構成は同様となっている。ここでは一例として、半導体層２２１Ｐ内における半導体層２２３Ｎを包含するようにして、拡散層２２３Ｎ２が設けられている。ただし、半導体層２２３Ｎ，２２２Ｎ間の分離耐圧を低下させないようにするため、拡散層２２３Ｎ２の形成領域が、半導体層２２３Ｎの形成領域よりも半導体層２２２Ｎ側に張り出さないようにするのが望ましい。
この拡散層２２３Ｎ２はＮ型の半導体層からなり、例えば、ＳｉなどにＡｓ，Ｐ等の不純物をドープさせた半導体材料からなる。また、この拡散層２２３Ｎ２は、同じＮ型の半導体層２２３Ｎと比べて低濃度の不純物が注入されている。このような拡散層２２３Ｎ２が設けられていることにより、半導体層２２１Ｐ，２２３Ｎ間に形成される寄生ダイオードＤｉにおける接合面積（ＰＮ接合の面積）が拡大するようになっている。なお、この拡散層２２３Ｎ２は、例えば既存工程と兼用することで、工程の追加なく形成できるようにすることが望ましい。
［メモリセル２０Ｃにおける書き込み動作］
図１７に示したように、本変形例のメモリセル２０Ｃにおいても、基本的には第２の実施の形態と同様の手法によってフィラメント２１０が形成されることにより、記憶素子２１への書き込み動作がなされる。
ただし本変形例では、上記した拡散層２２３Ｎ２が半導体層２２１Ｐ内に設けられていることにより、以下の作用も生じる。すなわち、上記したように、半導体層２２１Ｐ，２２３Ｎ間に形成される寄生ダイオードＤｉにおける接合面積が拡大するため、この寄生ダイオードＤｉにおける閾値電圧Ｖｆが小さくなり、寄生ダイオードＤｉがオン状態になり易くなる（順方向動作をし易くなる）。したがって、本変形例においても、書き込み電流（電子ｅ）を効率良くＧＮＤ側（半導体層２２１Ｐ側）へと流す（逃がす）ことができ、選択トランジスタ２２Ｂにおける更なる面積縮小化、ひいては記憶装置１（半導体装置）の更なる省面積化を図ることが可能となる。
なお、本変形例においても上記変形例１のように、半導体層２１２Ｎ，２１３Ｎ，２２２Ｎ，２２３Ｎ内にそれぞれ、シリサイド層２１２Ｓ，２１３Ｓ，２２２Ｓ，２２３Ｓを設けるようにしてもよい。
＜変形例４＞
［メモリセル２０Ｄの構成］
図１８は、変形例４に係るメモリセル（メモリセル２０Ｄ）の断面構成例（書き込み動作前の断面構成例）を模式的に表したものである。本変形例のメモリセル２０Ｄは、図４に示した第１の実施の形態のメモリセル２０において、記憶素子２１と選択トランジスタ２２との間の領域の一部に、素子分離部２０３を形成しないようにしたものとなっている。
具体的には、ここでは、半導体層２２３Ｎ，２１３Ｎ間の領域において、半導体層２２３Ｎから半導体層２２１Ｐを介して半導体層２１０Ｎの一部までに至る領域に、素子分離部２０３が形成されないようになっている（図１８中の符号Ｐｄ参照）。これにより図１８中に示したように、半導体層２２３Ｎ，２１３Ｎ間の領域に、半導体層２２３Ｎ（エミッタ）、半導体層２２１Ｐ（ベース）および半導体層２１０Ｎ（コレクタ）によって、横方向（層内方向）に沿ったＮＰＮ型のバイポーラトランジスタＴｒが形成されることとなる。
［メモリセル２０Ｄにおける書き込み動作］
図１９に示したように、本変形例のメモリセル２０Ｄにおいても、基本的には第２の実施の形態と同様の手法によってフィラメント２１０が形成されることにより、記憶素子２１への書き込み動作がなされる。
ただし本変形例では、上記したＮＰＮ型のバイポーラトランジスタＴｒが半導体層２２１Ｐ内に形成されることにより、以下の作用も生じる。すなわち、書き込み動作時にこのバイポーラトランジスタＴｒが動作することにより、例えば図１９中に示したように、書き込み電流（電子ｅ）が、半導体層２２１Ｐ，２２３Ｎ間に形成される寄生ダイオードＤｉ１側に加え、このバイポーラトランジスタＴｒ側にも流れるようになる。つまり、書き込み電流が、半導体層２２３Ｎから半導体層２２１Ｐ（バックゲートＢＧ２；ＧＮＤ）側に加え、バイポーラトランジスタＴｒを介して半導体層２１０Ｎ（バックゲートＢＧ１；ＧＮＤ）側の双方へと流れるようになる。したがって、本変形例では、書き込み電流の電流経路を増やして、書き込み電流を効率良くＧＮＤ側へと逃がすことができ、選択トランジスタ２２における更なる面積縮小化、ひいては記憶装置１（半導体装置）の更なる省面積化を図ることが可能となる。
なお、本変形例においても上記変形例１のように、半導体層２１２Ｎ，２１３Ｎ，２２２Ｎ，２２３Ｎ内にそれぞれ、シリサイド層２１２Ｓ，２１３Ｓ，２２２Ｓ，２２３Ｓを設けるようにしてもよい。
＜第３の実施の形態＞
続いて、本開示の第３の実施の形態について説明する。本実施の形態では第２の実施の形態とは異なり、逆極性の電圧同士（負極性の電圧）を利用しない書き込み動作を行うようになっている。なお、第２の実施の形態等における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
［書き込み動作］
まず、本実施の形態の書き込み動作では、第２の実施の形態で説明した逆極性の電圧同士を利用した書き込み動作の際に各電極等に印加される電圧値に対し、負極性の電位（−Ｖｗａ）の箇所が０Ｖとなるように、（＋Ｖｗａ）の分だけ加算されるようになっている。
すなわち、例えば図２０に示したように、本実施の形態の書き込み動作時には、駆動対象のメモリセル２０では、記憶素子２１および選択トランジスタ２２の各電極および各半導体層等に対し、以下の電圧が印加される。まず、記憶素子２１における電極２１５Ａ（半導体層２１２Ｎ），電極２１５Ｃ（導電体膜２１７）にはそれぞれ、ビット線ＢＬを介して上記したように０Ｖ（＝（−Ｖｗａ）＋Ｖｗａ）が印加される。また、選択トランジスタ２２における電極２２５Ａ（半導体層２２２Ｎ）には、基準線ＳＬを介して正極性の電圧（＋（Ｖｗｂ＋Ｖｗａ））が印加されると共に、選択トランジスタ２２における電極２２５Ｃ（導電体膜２２７）には、ワード線ＷＬを介して正極性の電圧（＋（Ｖｗｃ＋Ｖｗａ）が印加される。そして、このとき駆動対象のメモリセル２０では選択トランジスタ２２がオン状態となるため、この選択トランジスタ２２における半導体層２２３Ｎにも、半導体層２２２Ｎの電位（＋（Ｖｗｂ＋Ｖｗａ））が印加される。また、この半導体層２２３Ｎから電極２２５Ｂ、配線層２０８および電極２１５Ｂを介して、記憶素子２１における半導体層２１３Ｎにも、この正極性の電位（＋（Ｖｗｂ＋Ｖｗａ））が印加される。
このようにして、駆動対象のメモリセル２０内の記憶素子２１では、そのメモリセル２０内の選択トランジスタ２２がオン状態となることによって、電極２１２Ｎ，２１３Ｎの間で互いに逆極性の電圧（負極性の電圧）が印加されないようになっている。つまり、電極２１３Ｎには正極性の電圧（＋（Ｖｗｂ＋Ｖｗａ））が印加される一方、電極２１２Ｎには０Ｖが印加される。これにより図２０中に示したように、記憶素子２１における電極２１２Ｎ，２１３Ｎ間に、第１の実施の形態で説明した閾値以上の電圧Ｖ１（フィラメント２０を形成するための書き込み電圧）が発生する。換言すると、正極性の電圧（＋（Ｖｗｂ＋Ｖｗａ））の絶対値（Ｖｗｂ＋Ｖｗａ）と０Ｖとの和によって、書き込み動作時に必要な電圧（電位差）Ｖ１が実現される（Ｖ１＝（Ｖｗｂ＋Ｖｗａ））。
また、このようにして電圧Ｖ１が印加されると、例えば図２１に示したように、第１の実施の形態等で説明した原理にて、記憶素子２１における電極２１２Ｎ，２１３Ｎ間にフィラメント２０が形成される。このとき、このフィラメント２１０の抵抗値は、選択トランジスタ２２におけるオン抵抗値よりも十分に低くなっているため、フィラメント２１０の形成後は、図２１中に示したように、半導体層２１３Ｎ，２２３Ｎの電位はそれぞれ、半導体層２１２Ｎの電位（０Ｖ）と同電位（略同電位）となる。
すると、この駆動対象のメモリセル２０では、図２１中に示したように、選択トランジスタ２２における半導体層２２１Ｐと半導体層２２３Ｎとの間で形成されるＰＮ接合による寄生ダイオードＤｉが、順方向でオン状態となる。具体的には、この場合、半導体層２２３Ｎの電位（０Ｖ）が半導体層２２１Ｐの電位（Ｖｄｄ）よりも低くなると共に、それらの電位差Ｖｄｄが、寄生ダイオードＤｉの閾値電圧（０．７Ｖ程度）よりも大きくなる。このようにして、フィラメント２１０が形成されたときには、寄生ダイオードＤｉが順方向でオン状態となるバイアス条件（バイアス電圧の極性および絶対値）に設定される。このため、図２１中に示したように、書き込み動作時に電子ｅが、この寄生ダイオードＤｉを介して半導体層２２１Ｐ側（Ｖｄｄ側）に移動することになる。つまり、書き込み動作時に流れる電流（書き込み電流）のほとんどが、半導体層２２３Ｎから半導体層２２２Ｎ側にではなく、Ｖｄｄ側に抜けるようになる（Ｖｄｄ側に逃がすことができるようになる）。換言すると、この書き込み電流（数ｍＡ程度の大電流）を選択トランジスタ２２のみを用いて流すのではなく、そのほとんどの成分を寄生ダイオードＤｉを用いてＶｄｄ側に流すことができるようになる。したがって、選択トランジスタ２２に要求される電流能力（破壊されずに書き込み電流を流すための駆動能力）が、低くて済むことになる。
このようにして本実施の形態では、逆極性の電圧同士（負負極性の電圧）を利用ないでも、第２の実施の形態等と同様に書き込み動作を行うことができ、同様の効果を得ることが可能である。すなわち、選択トランジスタ２２に要求される電流能力を低く抑えることができ、特に専用の製造工程を設けることなく、記憶装置１（半導体装置）における更なる省面積化を図ることが可能となる。
なお、本実施の形態の書き込み動作では、上記したように逆極性の電圧同士（負極性の電圧）は利用していないため、第２の実施の形態とは異なり、書き込み動作時に必要な電圧Ｖ１を、選択トランジスタ２２側と記憶素子２１側とで分け合うことはできない。したがって、本実施の形態では、記憶素子２１および選択トランジスタ２２の各電極に印加される電圧が、第２の実施の形態と比べると高くなる。このため、記憶素子２１および選択トランジスタ２２等における耐圧を高く設定するのが望ましい。この観点から、図２０および図２１に示したメモリセル２０では、ＤＮＷとして機能する半導体層２１０Ｎを、記憶素子２１側から選択トランジスタ２２側へと連続的に形成（半導体層２２１Ｐが半導体層２１０Ｎに包含されるように形成）されている。つまり、これらの図２０および図２１に示した選択トランジスタ２２では、記憶素子２１と同様にトリプル・ウェル構造となっている。ただし、これまでの説明と同様に、本実施の形態でも選択トランジスタ２２をツイン・ウェル構造としてもよい。
また、本実施の形態においても上記変形例１のように、半導体層２１２Ｎ，２１３Ｎ，２２２Ｎ，２２３Ｎ内にそれぞれ、シリサイド層２１２Ｓ，２１３Ｓ，２２２Ｓ，２２３Ｓを設けるようにしてもよい。
更に、本実施の形態において、上記変形例２〜４における各構成のうちの少なくとも１つを組み合わせるようにしてもよい。
＜第４の実施の形態＞
続いて、本開示の第４の実施の形態について説明する。本実施の形態ではこれまでの実施の形態等とは異なり、記憶素子内で電極２１５Ａ，２１５Ｃ間の配線接続（電気的接続）を行わないようにした構成となっている。なお、第１の実施の形態等における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
［メモリセル２０Ｅの構成］
図２２は、本実施の形態に係るメモリセル（メモリセル２０Ｅ）の断面構成例（書き込み動作前の断面構成例）を模式的に表したものである。また、図２３は、このメモリセル２０Ｅの回路構成例を表したものである。本実施の形態のメモリセル２０Ｅは、図４に示した第１の実施の形態のメモリセル２０において、記憶素子２１の代わりに記憶素子２１Ｅを設けたものとなっている。
記憶素子２１Ｅは、記憶素子２１において配線部２０８Ａを設けないようにし、上記したように電極２１５Ａ，２１５Ｃ間の配線接続（電気的接続）を行わないようにした構成となっており、他の構成は同様となっている。
［メモリセル２０Ｄにおける書き込み動作］
図２４に示したように、本実施の形態のメモリセル２０Ｅにおいても、基本的にはこれまでの実施の形態等と同様の手法によってフィラメント２１０が形成されることにより、記憶素子２１Ｅへの書き込み動作がなされる。したがって本実施の形態においても、これまでの実施の形態等と同様の作用により同様の効果を得ることが可能である。
特に、第２の実施の形態（および変形例２〜４）と同様の手法（逆極性の電圧同士を利用した書き込み動作を行う）ようにした場合には、記憶素子２１Ｅおよび選択トランジスタ２２等の耐圧を低く設定することができ、更なる省面積化を図ることが可能となる。
なお、本実施の形態においても上記変形例１のように、半導体層２１２Ｎ，２１３Ｎ，２２２Ｎ，２２３Ｎ内にそれぞれ、シリサイド層２１２Ｓ，２１３Ｓ，２２２Ｓ，２２３Ｓを設けるようにしてもよい。
また、本実施の形態において、上記変形例２〜４における各構成のうちの少なくとも１つを組み合わせるようにしてもよい。
＜第５の実施の形態＞
続いて、本開示の第５の実施の形態について説明する。本実施の形態では、記憶素子および選択トランジスタにおける半導体層の導電型（Ｐ型およびＮ型）を、これまでの実施の形態等とは逆の関係で構成したとなっている。なお、第１の実施の形態等における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
［メモリセル２０Ｆの構成］
図２５および図２６はそれぞれ、本実施の形態に係るメモリセル（メモリセル２０Ｆ）の断面構成例を模式的に表したものであり、図２５は書き込み動作前の断面構成例を、図２６は書き込み動作後の断面構成例を、それぞれ示す。本実施の形態のメモリセル２０Ｆは、図４および図５に示した第１の実施の形態のメモリセル２０において、記憶素子２１および選択トランジスタ２２の代わりにそれぞれ、記憶素子２１Ｆおよび選択トランジスタ２２Ｆを設けたものとなっている。
（記憶素子２１Ｆ）
図２５に示したように、書き込み動作前における記憶素子２１Ｆは、半導体層２１１Ｎ，２１２Ｐ，２１３Ｐ、電極２１５Ａ，２１５Ｂ，２１５Ｃ、絶縁層２０４、配線２０８Ａ、誘電体膜２１６および導電体膜２１７からなる積層構造を有している。また、図２６に示した書き込み動作後の記憶素子２１Ｆは、これらの積層構造に加え、これまでと同様にフィラメント２１０が形成されている。ここではフィラメント２１０は、半導体層２１１Ｎを介して半導体層２１２Ｐ，２１３Ｐ間の領域に形成されており、これらの半導体層２１２Ｐ，２１３Ｐ同士（電極２１５Ａ，２１５Ｂ同士）を電気的に繋ぐ導電パスとして機能するようになっている。
半導体層２１１Ｎ（第１の半導体層）は、Ｎ型の半導体層であり、半導体基板２００Ｐ内に形成されている。この半導体層２１１Ｎは、いわゆるＮウェルを構成すると共に、記憶素子２１Ｆにおけるバックゲート（ＢＧ１）としても機能している。この半導体層２１１Ｎは、例えば、ＳｉなどにＡｓ，Ｐ等の不純物をドープさせた半導体材料からなる。
半導体層２１２Ｐ（第２の半導体層）および半導体層２１３Ｐ（第３の半導体層）は、半導体層２１１Ｎ内において互いに所定の間隔を隔てて互いに分離するように配設されており、Ｐ型の半導体層である（いわゆるＰ＋層を構成している）。これらの半導体層２１２Ｐ，２１３Ｐはそれぞれ、例えば、ＳｉなどにＢ等の不純物をドープさせた半導体材料からなる。
（選択トランジスタ２２Ｆ）
図２５および図２６に示したように、書き込み動作前および書き込み動作後における選択トランジスタ２２Ｆはいずれも、半導体層２２１Ｎ，２２２Ｐ，２２３Ｐ、電極２２５Ａ，２２５Ｂ，２２５Ｃ、絶縁層２０４、誘電体膜２２６および導電体膜２２７とからなる積層構造を有している。
半導体層２２１Ｎ（第４の半導体層）は、Ｎ型の半導体層であり、半導体基板２００Ｐ内に形成されている。この半導体層２２１Ｎは、いわゆるＮウェルを構成すると共に、選択トランジスタ２２Ｆにおけるバックゲート（ＢＧ２）としても機能している。この半導体層２２１Ｎは、例えば、ＳｉなどにＡｓ，Ｐ等の不純物をドープさせた半導体材料からなる。
半導体層２２２Ｐ（第５の半導体層）および半導体層２２３Ｐ（第６の半導体層）は、半導体層２２１Ｎ内において互いに所定の間隔を隔てて互いに分離するように配設されており、Ｐ型の半導体層である（いわゆるＰ＋層を構成している）。これらの半導体層２２２Ｐ，２２３Ｐはそれぞれ、例えば、ＳｉなどにＢ等の不純物をドープさせた半導体材料からなる。
［メモリセル２０Ｆにおける書き込み動作］
本実施の形態においても、基本的にはこれまでの実施の形態等と同様手法によってフィラメント２１０が形成されることにより、記憶素子２１Ｅへの書き込み動作がなされる。
ただし、本実施の形態では、電極２１５Ａを構成する導電体成分および電極２１５Ｂを構成する導電体成分のうちの少なくとも一方がマイグレーションによって半導体層２１１Ｎ内へと移動することにより、フィラメント２１０が形成される。
このようにして本実施の形態においても、これまでの実施の形態等と同様の作用により同様の効果を得ることが可能である。
なお、例えば図２７および図２８にそれぞれ示したメモリセル２０Ｇ（記憶素子２１Ｇおよび選択トランジスタ２２Ｆを含んだもの）のように、本実施の形態においても第４の実施の形態と同様の構成としてもよい。すなわち、記憶素子２１Ｇ内で、電極２１５Ａ，２１５Ｃ間の配線接続（電気的接続）を行わないようにしてもよい。ここで、図２７は書き込み動作前におけるメモリセル２０Ｇの断面構成例を、図２８は書き込み動作後におけるメモリセル２０Ｇの断面構成例を、それぞれ示している。このような構成のメモリセル２０Ｇにおいても、第４の実施の形態と同様の作用により同様の効果を得ることが可能である。
また、本実施の形態においても上記変形例１のように、半導体層２１２Ｐ，２１３Ｐ，２２２Ｐ，２２３Ｐ内にそれぞれ、シリサイド層２１２Ｓ，２１３Ｓ，２２２Ｓ，２２３Ｓを設けるようにしてもよい。
更に、本実施の形態において、上記第２，第３の実施の形態および変形例２〜４における各構成のうちの少なくとも１つを組み合わせるようにしてもよい。
＜適用例＞
続いて、上記各実施の形態および各変形例で説明した半導体装置（記憶装置）の電子機器への適用例について説明する。
上記実施の形態等で説明した本開示の半導体装置は、テレビジョン装置，デジタルカメラ，ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。具体的には、このような各種の電子機器に内蔵されている半導体装置（記憶装置）に、上記実施の形態等の半導体装置を適用することが可能である。
（適用例１）
図２９は、上記実施の形態等の半導体装置が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル４１０およびフィルターガラス４２０を含む映像表示画面部４００を有している。
（適用例２）
図３０は、上記実施の形態等の半導体装置が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部５１０、表示部５２０、メニュースイッチ５３０およびシャッターボタン５４０を有している。
＜その他の変形例＞
以上、実施の形態、変形例および適用例を挙げて本開示の技術を説明したが、本技術はこれらの実施の形態等に限定されず、種々の変形が可能である。
例えば、上記実施の形態等において説明した各層の材料などは限定されるものではなく、他の材料としてもよい。また、上記実施の形態等では、記憶素子、メモリセルおよび記録装置等の構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。
また、上記実施の形態等では、半導体装置（記憶装置）内に記憶素子が複数設けられている場合について説明したが、この場合には限られず、半導体装置内に１つの記憶素子のみが設けられているようにしてもよい。
更に、上記実施の形態等では、本開示の半導体装置の一例として記憶装置を挙げて説明したが、このような記憶装置に加えて他の素子（例えば、トランジスタや容量素子、抵抗素子など）をも備えた半導体集積回路によって、半導体装置を構成するようにしてもよい。
なお、本技術は以下のような構成を取ることも可能である。
（１）
１または複数の記憶素子を備え、
前記記憶素子は、
第１導電型からなる第１の半導体層と、
前記第１の半導体層内で互いに分離するように配設され、第２導電型からなる第２および第３の半導体層と、
前記第１の半導体層上における前記第２および第３の半導体層間に対応する領域に設けられた、下層側の第１誘電体膜および上層側の第１導電体膜と、
前記第２の半導体層と電気的に接続された第１電極と、
前記第３の半導体層と電気的に接続された第２電極と、
前記第１導電体膜と電気的に接続された第３電極と
を有すると共に、
前記第１電極と前記第３電極とが互いに電気的に接続されており、
前記記憶素子では、前記第１電極と前記第２電極との間に所定の閾値以上の電圧が印加された場合、前記第２の半導体層と前記第３の半導体層との間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメントが形成されることにより、情報の書き込み動作が行われる
半導体装置。
（２）
前記１または複数の記憶素子のうちの駆動対象の記憶素子を選択するための選択トランジスタが、前記記憶素子と１対１の関係で互いに直列接続されて設けられており、
前記選択トランジスタがオン状態となることにより、前記駆動対象の記憶素子において、前記第１電極と前記第２電極との間に前記閾値以上の電位差が発生する
上記（１）に記載の半導体装置。
（３）
前記駆動対象の記憶素子では、
前記選択トランジスタがオン状態となることによって、前記第１電極および前記第２電極に互いに逆極性の電圧がそれぞれ印加されることにより、これらの第１電極と第２電極との間に前記閾値以上の電位差が発生する
上記（２）に記載の半導体装置。
（４）
前記駆動対象の記憶素子では、
前記選択トランジスタがオン状態となることによって、前記第１電極および前記第２電極の間で互いに同極性の電圧が印加されないようにして、これらの第１電極と第２電極との間に前記閾値以上の電位差が発生する
上記（２）に記載の半導体装置。
（５）
前記選択トランジスタは、
第１導電型からなる第４の半導体層と、
前記第４の半導体層内で互いに分離するように配設され、第２導電型からなる第５および第６の半導体層と、
前記第４の半導体層上における前記第５および第６の半導体層間に対応する領域に設けられた、下層側の第２誘電体膜および上層側の第２導電体膜と、
前記第５の半導体層と電気的に接続された第４電極と、
前記第６の半導体層と電気的に接続された第５電極と、
前記第２導電体膜と電気的に接続された第６電極と
を有し、
前記記憶素子における前記第２電極と、前記選択トランジスタにおける前記第５電極とが、互いに電気的に接続されている
上記（２）ないし（４）のいずれかに記載の半導体装置。
（６）
前記書き込み動作によって前記駆動対象の記憶素子内に前記フィラメントが形成されると、前記選択トランジスタにおけるにおける前記第６の半導体層と前記第４の半導体層との間で形成される寄生ダイオードが、順方向でオン状態となる
上記（５）に記載の半導体装置。
（７）
前記書き込み動作の際に前記駆動対象の記憶素子と前記選択トランジスタとの間に流れる書き込み電流を局所的に取り出すための電流取出部が、前記第４の半導体層内に設けられている
上記（５）または（６）に記載の半導体装置。
（８）
前記第４の半導体層内における前記第６の半導体層の周囲に、第２導電型からなる拡散層が設けられている
上記（５）ないし（７）のいずれかに記載の半導体装置。
（９）
前記第１の半導体層が、第２導電型からなる第７の半導体層内に形成されており、
前記第１の半導体層と前記第４の半導体層とが、前記第７の半導体層によって電気的に分離されている
上記（５）ないし（８）のいずれかに記載の半導体装置。
（１０）
前記第２電極と前記第５電極との間の領域に、前記第６の半導体層、前記第４の半導体層および前記第７の半導体層によって、バイポーラトランジスタが形成されている
上記（９）に記載の半導体装置。
（１１）
前記書き込み動作の際に前記バイポーラトランジスタが動作することによって、前記駆動対象の記憶素子と前記選択トランジスタとの間に流れる書き込み電流が、前記第４の半導体層側に加え、前記バイポーラトランジスタを介して前記第７の半導体層側にも流れる
上記（１０）に記載の半導体装置。
（１２）
前記第２の半導体層と前記第３の半導体層との間の分離長が、前記第５の半導体層と前記第６の半導体層との間の分離長よりも短い
上記（５）ないし（１１）のいずれかに記載の半導体装置。
（１３）
前記フィラメントの抵抗値が、前記選択トランジスタのオン抵抗値よりも低い
上記（２）ないし（１２）のいずれかに記載の半導体装置。
（１４）
前記１または複数の記憶素子のうちの駆動対象の記憶素子に対して、前記第１電極と前記第２電極との間に前記閾値以上の電圧を印加することによって前記情報の書き込み動作を行う駆動部を備えた
上記（１）ないし（１３）のいずれかに記載の半導体装置。
（１５）
前記フィラメントは、前記第１電極を構成する導電体成分および前記第２電極を構成する導電体成分のうちの少なくとも一方がマイグレーションによって移動することにより形成される
上記（１）ないし（１４）のいずれかに記載の半導体装置。
（１６）
前記第２および第３の半導体層内にそれぞれ、シリサイド層が設けられている
上記（１）ないし（１４）のいずれかに記載の半導体装置。
（１７）
前記フィラメントは、前記第１電極を構成する導電体成分、前記第２電極を構成する導電体成分および前記シリサイド層を構成する導電体成分のうちの少なくとも１つがマイグレーションによって移動することにより形成される
上記（１６）に記載の半導体装置。
（１８）
１または複数の記憶素子を有する半導体装置を備え、
前記記憶素子は、
第１導電型からなる第１の半導体層と、
前記第１の半導体層内で互いに分離するように配設され、第２導電型からなる第２および第３の半導体層と、
前記第１の半導体層上における前記第２および第３の半導体層間に対応する領域に設けられた、下層側の第１誘電体膜および上層側の第１導電体膜と、
前記第２の半導体層と電気的に接続された第１電極と、
前記第３の半導体層と電気的に接続された第２電極と、
前記第１導電体膜と電気的に接続された第３電極と
を有すると共に、
前記第１電極と前記第３電極とが互いに電気的に接続されており、
前記記憶素子では、前記第１電極と前記第２電極との間に所定の閾値以上の電圧が印加された場合、前記第２の半導体層と前記第３の半導体層との間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメントが形成されることにより、情報の書き込み動作が行われる
電子機器。
（１９）
第１導電型からなる第１の半導体層と、
前記第１の半導体層内で互いに分離するように配設され、第２導電型からなる第２および第３の半導体層と、
前記第１の半導体層上における前記第２および第３の半導体層間に対応する領域に設けられた、下層側の第１誘電体膜および上層側の第１導電体膜と、
前記第２の半導体層と電気的に接続された第１電極と、
前記第３の半導体層と電気的に接続された第２電極と、
前記第１導電体膜と電気的に接続された第３電極と
を備え、
前記第１電極と前記第３電極とが互いに電気的に接続されており、
前記第１電極と前記第２電極との間に所定の閾値以上の電圧が印加された場合、前記第２の半導体層と前記第３の半導体層との間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメントが形成されることにより、情報の書き込み動作が行われる
記憶素子。
（２０）
各々が、第１導電型からなる第１の半導体層と、前記第１の半導体層内で互いに分離するように配設され、第２導電型からなる第２および第３の半導体層と、前記第１の半導体層上における前記第２および第３の半導体層間に対応する領域に設けられた下層側の第１誘電体膜および上層側の第１導電体膜と、前記第２の半導体層と電気的に接続された第１電極と、前記第３の半導体層と電気的に接続された第２電極と、前記第１導電体膜と電気的に接続された第３電極とを有すると共に、前記第１電極と前記第３電極とが互いに電気的に接続されてなる１または複数の記憶素子のうちの駆動対象の記憶素子に対して、
前記第１電極と前記第２電極との間に所定の閾値以上の電圧を印加して、前記第２の半導体層と前記第３の半導体層との間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメントを形成することにより、情報の書き込み動作を行う
半導体装置の動作方法。
１…記憶装置（半導体装置）、２…メモリアレイ、２０，２０Ａ〜２０Ｇ…メモリセル、２００Ｐ…半導体基板、２０３…素子分離部、２０４…絶縁層、２０８Ａ，２０８Ｂ…配線、２１，２１Ａ，２１Ｅ，２１Ｆ，２１Ｇ…記憶素子、２１０…フィラメント（導電パス）、２１０Ｎ，２１１Ｐ，２１１Ｎ，２１２Ｎ，２１２Ｐ，２１３Ｎ，２１３Ｐ，２２１Ｐ，２２１Ｎ，２２２Ｎ，２２２Ｐ，２２３Ｎ，２２３Ｐ…半導体層、２２３Ｐ…半導体層（電流取出部）、２２３Ｎ２…拡散層、２１２Ｓ，２１３Ｓ，２２２Ｓ，２２３Ｓ，ＶｄｄＳ…シリサイド層、２１５Ａ，２１５Ｂ，２１５Ｃ，２２５Ａ，２２５Ｂ，２２５Ｃ…電極、２１６，２２６…誘電体膜、２１７，２２７…導電体膜、２２，２２Ａ，２２Ｂ，２２Ｃ，２２Ｆ…選択トランジスタ、２３…制御トランジスタ、３１…ワード線駆動部、３２…ビット線駆動部・センスアンプ、ＷＬ１〜ＷＬｍ…ワード線、ＢＬ１〜ＢＬｍ…ビット線、ＳＬ…基準線、Ｖｄｄ…電源ライン、Ｖ１…電圧、Ｌ１，Ｌ２…分離長。

Claims (20)

  1. １または複数の記憶素子を備え、
    前記記憶素子は、
    第１導電型からなる第１の半導体層と、
    前記第１の半導体層内で互いに分離するように配設され、第２導電型からなる第２および第３の半導体層と、
    前記第１の半導体層上における前記第２および第３の半導体層間に対応する領域に設けられた、下層側の第１誘電体膜および上層側の第１導電体膜と、
    前記第２の半導体層と電気的に接続された第１電極と、
    前記第３の半導体層と電気的に接続された第２電極と、
    前記第１導電体膜と電気的に接続された第３電極と
    を有すると共に、
    前記第１電極と前記第３電極とが互いに電気的に接続されており、
    前記記憶素子では、前記第１電極と前記第２電極との間に所定の閾値以上の電圧が印加された場合、前記第２の半導体層と前記第３の半導体層との間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメントが形成されることにより、情報の書き込み動作が行われる
    半導体装置。
  2. 前記１または複数の記憶素子のうちの駆動対象の記憶素子を選択するための選択トランジスタが、前記記憶素子と１対１の関係で互いに直列接続されて設けられており、
    前記選択トランジスタがオン状態となることにより、前記駆動対象の記憶素子において、前記第１電極と前記第２電極との間に前記閾値以上の電位差が発生する
    請求項１に記載の半導体装置。
  3. 前記駆動対象の記憶素子では、
    前記選択トランジスタがオン状態となることによって、前記第１電極および前記第２電極に互いに逆極性の電圧がそれぞれ印加されることにより、これらの第１電極と第２電極との間に前記閾値以上の電位差が発生する
    請求項２に記載の半導体装置。
  4. 前記駆動対象の記憶素子では、
    前記選択トランジスタがオン状態となることによって、前記第１電極および前記第２電極の間で互いに逆極性の電圧が印加されないようにして、これらの第１電極と第２電極との間に前記閾値以上の電位差が発生する
    請求項２に記載の半導体装置。
  5. 前記選択トランジスタは、
    第１導電型からなる第４の半導体層と、
    前記第４の半導体層内で互いに分離するように配設され、第２導電型からなる第５および第６の半導体層と、
    前記第４の半導体層上における前記第５および第６の半導体層間に対応する領域に設けられた、下層側の第２誘電体膜および上層側の第２導電体膜と、
    前記第５の半導体層と電気的に接続された第４電極と、
    前記第６の半導体層と電気的に接続された第５電極と、
    前記第２導電体膜と電気的に接続された第６電極と
    を有し、
    前記記憶素子における前記第２電極と、前記選択トランジスタにおける前記第５電極とが、互いに電気的に接続されている
    請求項２に記載の半導体装置。
  6. 前記書き込み動作によって前記駆動対象の記憶素子内に前記フィラメントが形成されると、前記選択トランジスタにおける前記第６の半導体層と前記第４の半導体層との間で形成される寄生ダイオードが、順方向でオン状態となる
    請求項５に記載の半導体装置。
  7. 前記書き込み動作の際に前記駆動対象の記憶素子と前記選択トランジスタとの間に流れる書き込み電流を局所的に取り出すための電流取出部が、前記第４の半導体層内に設けられている
    請求項５に記載の半導体装置。
  8. 前記第４の半導体層内における前記第６の半導体層の周囲に、第２導電型からなる拡散層が設けられている
    請求項５に記載の半導体装置。
  9. 前記第１の半導体層が、第２導電型からなる第７の半導体層内に形成されており、
    前記第１の半導体層と前記第４の半導体層とが、前記第７の半導体層によって電気的に分離されている
    請求項５に記載の半導体装置。
  10. 前記第２電極と前記第５電極との間の領域に、前記第６の半導体層、前記第４の半導体層および前記第７の半導体層によって、バイポーラトランジスタが形成されている
    請求項９に記載の半導体装置。
  11. 前記書き込み動作の際に前記バイポーラトランジスタが動作することによって、前記駆動対象の記憶素子と前記選択トランジスタとの間に流れる書き込み電流が、前記第４の半導体層側に加え、前記バイポーラトランジスタを介して前記第７の半導体層側にも流れる
    請求項１０に記載の半導体装置。
  12. 前記第２の半導体層と前記第３の半導体層との間の分離長が、前記第５の半導体層と前記第６の半導体層との間の分離長よりも短い
    請求項５に記載の半導体装置。
  13. 前記フィラメントの抵抗値が、前記選択トランジスタのオン抵抗値よりも低い
    請求項２に記載の半導体装置。
  14. 前記１または複数の記憶素子のうちの駆動対象の記憶素子に対して、前記第１電極と前記第２電極との間に前記閾値以上の電圧を印加することによって前記情報の書き込み動作を行う駆動部を備えた
    請求項１に記載の半導体装置。
  15. 前記フィラメントは、前記第１電極を構成する導電体成分および前記第２電極を構成する導電体成分のうちの少なくとも一方がマイグレーションによって移動することにより形成される
    請求項１に記載の半導体装置。
  16. 前記第２および第３の半導体層内にそれぞれ、シリサイド層が設けられている
    請求項１に記載の半導体装置。
  17. 前記フィラメントは、前記第１電極を構成する導電体成分、前記第２電極を構成する導電体成分および前記シリサイド層を構成する導電体成分のうちの少なくとも１つがマイグレーションによって移動することにより形成される
    請求項１６に記載の半導体装置。
  18. １または複数の記憶素子を有する半導体装置を備え、
    前記記憶素子は、
    第１導電型からなる第１の半導体層と、
    前記第１の半導体層内で互いに分離するように配設され、第２導電型からなる第２および第３の半導体層と、
    前記第１の半導体層上における前記第２および第３の半導体層間に対応する領域に設けられた、下層側の第１誘電体膜および上層側の第１導電体膜と、
    前記第２の半導体層と電気的に接続された第１電極と、
    前記第３の半導体層と電気的に接続された第２電極と、
    前記第１導電体膜と電気的に接続された第３電極と
    を有すると共に、
    前記第１電極と前記第３電極とが互いに電気的に接続されており、
    前記記憶素子では、前記第１電極と前記第２電極との間に所定の閾値以上の電圧が印加された場合、前記第２の半導体層と前記第３の半導体層との間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメントが形成されることにより、情報の書き込み動作が行われる
    電子機器。
  19. 第１導電型からなる第１の半導体層と、
    前記第１の半導体層内で互いに分離するように配設され、第２導電型からなる第２および第３の半導体層と、
    前記第１の半導体層上における前記第２および第３の半導体層間に対応する領域に設けられた、下層側の第１誘電体膜および上層側の第１導電体膜と、
    前記第２の半導体層と電気的に接続された第１電極と、
    前記第３の半導体層と電気的に接続された第２電極と、
    前記第１導電体膜と電気的に接続された第３電極と
    を備え、
    前記第１電極と前記第３電極とが互いに電気的に接続されており、
    前記第１電極と前記第２電極との間に所定の閾値以上の電圧が印加された場合、前記第２の半導体層と前記第３の半導体層との間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメントが形成されることにより、情報の書き込み動作が行われる
    記憶素子。
  20. 各々が、第１導電型からなる第１の半導体層と、前記第１の半導体層内で互いに分離するように配設され、第２導電型からなる第２および第３の半導体層と、前記第１の半導体層上における前記第２および第３の半導体層間に対応する領域に設けられた下層側の第１誘電体膜および上層側の第１導電体膜と、前記第２の半導体層と電気的に接続された第１電極と、前記第３の半導体層と電気的に接続された第２電極と、前記第１導電体膜と電気的に接続された第３電極とを有すると共に、前記第１電極と前記第３電極とが互いに電気的に接続されてなる１または複数の記憶素子のうちの駆動対象の記憶素子に対して、
    前記第１電極と前記第２電極との間に所定の閾値以上の電圧を印加して、前記第２の半導体層と前記第３の半導体層との間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメントを形成することにより、情報の書き込み動作を行う
    半導体装置の動作方法。
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