JP2015076556A - メモリ装置、書込方法、読出方法 - Google Patents
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Abstract
【課題】メモリ面積の増大傾向を抑制しつつ記憶容量の増大を可能とするメモリ装置を提供する。【解決手段】各メモリセル４の構造として、１つのセル選択部１００と、このセル選択部１００に対して直列に接続され、セル選択部１００によって書込又は読出のアクセス対象として選択される記憶部２００とを有する。そしてこのメモリセルにおける記憶部２００は、１回のみ書込可能で、未書込状態と書込状態とで抵抗値が変化することによって情報が保持されるメモリ素子２０ａ，２０ｂが複数設けられているようにする。【選択図】図３
Description
本技術は、ＯＴＰ（One Time Programmable）素子として好適な記憶素子を備えたメモリ装置、およびそのようなメモリ装置に対する書込方法、読出方法に関する。
ＯＴＰメモリ素子は、たとえ電源がオフになっても情報を保存する不揮発性記憶素子であり、フューズ（fuse）型やアンチフューズ（anti-fuse）型など、これまでにも多様な構造が提案されている。
フューズ型のＯＴＰ素子では、例えば、多結晶シリコンなどで形成された抵抗素子に対して大電流を流すことにより抵抗体を溶断し、両電極間をショート（短絡）状態からオープン（開放）状態に変化させることによって、情報の書き込み動作を行う。
一方、アンチフューズ型のＯＴＰ素子では、ＭＯＳ（Metal Oxide Semiconductor）型のキャパシタに絶縁耐圧以上の電圧を印加して誘電体膜を破壊することにより、両電極間をオープン状態からショート状態にする酸化膜破壊型がある。
一方、アンチフューズ型のＯＴＰ素子では、ＭＯＳ（Metal Oxide Semiconductor）型のキャパシタに絶縁耐圧以上の電圧を印加して誘電体膜を破壊することにより、両電極間をオープン状態からショート状態にする酸化膜破壊型がある。
またアンチフューズ型のＯＴＰ素子として、上記特許文献１に示されるように、ＭＯＳトランジスタのスナップバック現象を利用したものもある。スナップバック現象とは、ゲートに所定の電圧（ゲート電圧）を印加してトランジスタをオン状態にした後にそのゲート電圧を下げると、強制的に強いピンチオフが発生し、通常のＭＯＳトランジスタの耐圧よりも低い電圧でソース・ドレイン間に大電流が流れるという現象である。特許文献１のＯＴＰ素子では、このスナップバック現象の際に流れる大電流によってＰＮ接合が破壊され、その結果、ソース・ドレイン間がショートするようになっている。すなわち、このＯＴＰ素子においても両電極間がオープン状態からショート状態に変化することにより、情報の書き込み動作がなされる。
さらに特許文献２のように、ＭＯＳ形状を利用したアンチフューズ型素子も知られている。特許文献２には、ＭＯＳのドレインとソースの間にある閾値以上の電圧を印加し、接合が破壊したときに流れる大電流によって発熱を生じさせ、発熱部付近の金属材料を溶融させることでドレインとソース間に金属製のフィラメントを形成するＯＴＰ素子が開示されている。
以上のようにフューズ（fuse）型やアンチフューズ（anti-fuse）型などのＯＴＰメモリ素子は、素子を挟んだ２端子間に流れる大電流によって素子の状態を変異（ショートからオープン、又はオープンからショート）させる。このため電流経路上にＯＴＰメモリ素子と、書込／読出のアクセスのために選択トランジスタを配置しておく必要があり、一つのＯＴＰメモリ素子と一つの選択トランジスタが直列に接続されることでメモリセルが構成されている。
この場合、選択トランジスタは書込時に大電流を流す能力が必要となり、サイズが大きくなる。例えば３０ｍＡの電流を流す場合、選択トランジスタのＷ長は４０μｍ前後とする必要がある。
また、これらの一回のみ書き込みが可能なメモリ素子では１メモリセル（ＯＴＰ素子＋選択Ｔｒ）で書き込み・未書き込みの２つの状態（１ビット分）しか表現できない。
これらのことから、ビット数の大容量化が進むと、マクロ面積（メモリ装置全体面積）に対しては、メモリセルアレイ部分の面積が、その周辺回路部分の面積よりも支配的になり、メモリ素子自体の面積、選択トランジスタの面積、および各メモリセル間の素子分離領域がマクロ面積を増大させる。
この場合、選択トランジスタは書込時に大電流を流す能力が必要となり、サイズが大きくなる。例えば３０ｍＡの電流を流す場合、選択トランジスタのＷ長は４０μｍ前後とする必要がある。
また、これらの一回のみ書き込みが可能なメモリ素子では１メモリセル（ＯＴＰ素子＋選択Ｔｒ）で書き込み・未書き込みの２つの状態（１ビット分）しか表現できない。
これらのことから、ビット数の大容量化が進むと、マクロ面積（メモリ装置全体面積）に対しては、メモリセルアレイ部分の面積が、その周辺回路部分の面積よりも支配的になり、メモリ素子自体の面積、選択トランジスタの面積、および各メモリセル間の素子分離領域がマクロ面積を増大させる。
そこで本技術は、記憶容量を増大させても、面積の増大傾向を抑えることができるようにすること、換言すれば、小さい面積でより大容量のＯＴＰメモリを実現することを目的とする。
第１に、本技術に係るメモリ装置は、１つのセル選択部と、該セル選択部に対して直列に接続され前記セル選択部によって書込又は読出のアクセス対象として選択される記憶部とを有するメモリセルを備え、前記記憶部は、１回のみ書込可能で、未書込状態と書込状態とで抵抗値が変化することによって情報が保持されるメモリ素子が複数設けられているものである。
このように１つの記憶部に複数のメモリ素子が設けられることで、１つのメモリセルで複数ビット分の情報を記憶できる。
このように１つの記憶部に複数のメモリ素子が設けられることで、１つのメモリセルで複数ビット分の情報を記憶できる。
第２に、上記した本技術に係るメモリ装置においては、前記メモリ素子は、第１導電型からなる第１半導体層中に、分離された第２導電型の第２半導体層と第２導電型の第３半導体層とを有し、前記第２半導体層と前記第３半導体層の間に、前記第２半導体層と前記第３半導体層の間をつなげるフィラメントが形成されるしきい値電圧以上の電圧を印加することによって書込が行われる。
即ち各メモリ素子は、フィラメントによって第２半導体層と第３半導体層がショート（低抵抗接続）されてメモリ素子の抵抗値変化が生ずる構成を採る。
第３に、上記した本技術に係るメモリ装置においては、前記メモリ素子は、前記第２半導体層と前記第３半導体層を分離する前記第１半導体層の上面と、前記第２半導体層の上面の一部、及び前記第３半導体層の上面の一部とに連続して形成された誘電体膜と、前記誘電体膜上に形成された導電体膜と、を有することが望ましい。
これにより、いわゆるＭＯＳトランジスタと同様の工程でメモリ素子が製造されるものとできる。
第４に、上記した本技術に係るメモリ装置においては、前記メモリ素子は、前記第１半導体層をウェルとし、前記第２半導体層または前記第３半導体層の一方を、ソースまたはドレインとし、前記誘電体膜をゲート酸化膜とし、前記導電体膜をゲートとするＭＯＳ型の素子であることが望ましい。
即ちＭＯＳトランジスタ構造を採る。これによりメモリ素子は未書込の状態で導通／非導通に制御可能とされる。
第５に、上記した本技術に係るメモリ装置においては、前記第２半導体層の上部の一部と前記第３半導体層の上部の一部にシリサイド層が形成されていることが望ましい。
例えば高融点金属を用いたシリサイド層を設けることでフィラメント形成に有利とする。
即ち各メモリ素子は、フィラメントによって第２半導体層と第３半導体層がショート（低抵抗接続）されてメモリ素子の抵抗値変化が生ずる構成を採る。
第３に、上記した本技術に係るメモリ装置においては、前記メモリ素子は、前記第２半導体層と前記第３半導体層を分離する前記第１半導体層の上面と、前記第２半導体層の上面の一部、及び前記第３半導体層の上面の一部とに連続して形成された誘電体膜と、前記誘電体膜上に形成された導電体膜と、を有することが望ましい。
これにより、いわゆるＭＯＳトランジスタと同様の工程でメモリ素子が製造されるものとできる。
第４に、上記した本技術に係るメモリ装置においては、前記メモリ素子は、前記第１半導体層をウェルとし、前記第２半導体層または前記第３半導体層の一方を、ソースまたはドレインとし、前記誘電体膜をゲート酸化膜とし、前記導電体膜をゲートとするＭＯＳ型の素子であることが望ましい。
即ちＭＯＳトランジスタ構造を採る。これによりメモリ素子は未書込の状態で導通／非導通に制御可能とされる。
第５に、上記した本技術に係るメモリ装置においては、前記第２半導体層の上部の一部と前記第３半導体層の上部の一部にシリサイド層が形成されていることが望ましい。
例えば高融点金属を用いたシリサイド層を設けることでフィラメント形成に有利とする。
第６に、上記した本技術に係るメモリ装置においては、前記記憶部における複数のメモリ素子は、互いに直列に接続され、複数のメモリ素子の全部又は一部は、未書込の状態で導通／非導通が制御可能の構成とされている。
これにより複数のメモリ素子のそれぞれに対する書込が可能とされている。これは記憶部内の複数のメモリ素子同士を直列に接続した直列タイプの場合、全部又は一部のメモリ素子が導通／非導通に制御可能とされ、選択トランジスタ的な機能も有するようにすることで、任意のメモリ素子への電位差の印加が可能で、情報の書込が可能となるためである。
これにより複数のメモリ素子のそれぞれに対する書込が可能とされている。これは記憶部内の複数のメモリ素子同士を直列に接続した直列タイプの場合、全部又は一部のメモリ素子が導通／非導通に制御可能とされ、選択トランジスタ的な機能も有するようにすることで、任意のメモリ素子への電位差の印加が可能で、情報の書込が可能となるためである。
第７に、上記した本技術に係るメモリ装置においては、前記記憶部において互いに直列に接続された複数のメモリ素子のうち、一のメモリ素子を書込対象として書込を実行する際には、当該一のメモリ素子以外の未書込のメモリ素子を導通状態に制御することが望ましい。
各メモリ素子が直列であるため、書込対象以外の未書込のメモリ素子を導通状態とすることで、書込対象のメモリ素子に書込のための電位差の印加、例えばフィラメントが形成されるしきい値以上の電位差を印加を行うことができる。
各メモリ素子が直列であるため、書込対象以外の未書込のメモリ素子を導通状態とすることで、書込対象のメモリ素子に書込のための電位差の印加、例えばフィラメントが形成されるしきい値以上の電位差を印加を行うことができる。
第８に、上記した本技術に係るメモリ装置においては、前記記憶部において互いに直列に接続された複数のメモリ素子は、それぞれトランジスタ構造で形成され、各メモリ素子は、各メモリ素子のゲートに印加される電圧により、未書込の状態でのオン抵抗が互いに異なる抵抗値となるように制御されることが望ましい。
記憶部が直列タイプの場合、直列接続された複数のメモリ素子とセル選択部の直列抵抗値によって情報を読み出すことになる。この場合に、各メモリ素子が未書込の状態でのオン抵抗が互いに異なる抵抗値とすることで、各メモリ素子の書込有無状態に応じた情報値が読み出せる。例えばトランジスタ構造とすれば、ゲート電圧変化によりオン抵抗を制御できる。
第９に、上記した本技術に係るメモリ装置においては、前記記憶部において互いに直列に接続された複数のメモリ素子は、それぞれトランジスタ構造で形成され、各メモリ素子は、ゲート長、各半導体層の濃度、又はゲート酸化膜厚が互いに異なることで、未書込の状態でのオン抵抗が互いに異なる抵抗値となるように形成されていることが望ましい。
ゲート長、各半導体層の濃度、又はゲート酸化膜厚によってもオン抵抗を互いに異なるようにし、各メモリ素子の書込有無状態に応じた情報値が読み出せる。
記憶部が直列タイプの場合、直列接続された複数のメモリ素子とセル選択部の直列抵抗値によって情報を読み出すことになる。この場合に、各メモリ素子が未書込の状態でのオン抵抗が互いに異なる抵抗値とすることで、各メモリ素子の書込有無状態に応じた情報値が読み出せる。例えばトランジスタ構造とすれば、ゲート電圧変化によりオン抵抗を制御できる。
第９に、上記した本技術に係るメモリ装置においては、前記記憶部において互いに直列に接続された複数のメモリ素子は、それぞれトランジスタ構造で形成され、各メモリ素子は、ゲート長、各半導体層の濃度、又はゲート酸化膜厚が互いに異なることで、未書込の状態でのオン抵抗が互いに異なる抵抗値となるように形成されていることが望ましい。
ゲート長、各半導体層の濃度、又はゲート酸化膜厚によってもオン抵抗を互いに異なるようにし、各メモリ素子の書込有無状態に応じた情報値が読み出せる。
第１０に、上記した本技術に係るメモリ装置においては、前記記憶部における複数のメモリ素子は、互いに並列に接続され、それぞれが前記セル選択部に直列に接続されている。
記憶部内の複数のメモリ素子同士を並列に接続した並列タイプの場合、それぞれがセル選択部に直列接続されることで、各メモリ素子に対してセル選択部を兼用して書込／読出ができる。
記憶部内の複数のメモリ素子同士を並列に接続した並列タイプの場合、それぞれがセル選択部に直列接続されることで、各メモリ素子に対してセル選択部を兼用して書込／読出ができる。
第１１に、上記した本技術に係るメモリ装置においては、前記記憶部において互いに並列に接続された複数のメモリ素子のうち、一のメモリ素子を書込対象として書込を実行する際には、当該一のメモリ素子以外のメモリ素子について、前記セル選択部との直列接続端とは逆側の端子をオープン状態に制御することが望ましい。
上記逆側の端子がオープン状態に制御されたメモリ素子に対しては、記憶部に印加される電位差が与えられないため、書込は行われない。つまりオープン状態にしていない書込対象のメモリ素子のみに電位差の印加、例えばフィラメントが形成されるしきい値以上の電位差の印加を行うことができる。
第１２に、上記した本技術に係るメモリ装置においては、前記記憶部において互いに並列に接続された複数のメモリ素子のうち、一のメモリ素子を読出対象として読出を実行する際には、当該一のメモリ素子以外のメモリ素子について、前記セル選択部との直列接続端とは逆側の端子をオープン状態に制御することが望ましい。
これにより任意のメモリ素子とセル選択部の合成抵抗値が観測可能となる。
上記逆側の端子がオープン状態に制御されたメモリ素子に対しては、記憶部に印加される電位差が与えられないため、書込は行われない。つまりオープン状態にしていない書込対象のメモリ素子のみに電位差の印加、例えばフィラメントが形成されるしきい値以上の電位差の印加を行うことができる。
第１２に、上記した本技術に係るメモリ装置においては、前記記憶部において互いに並列に接続された複数のメモリ素子のうち、一のメモリ素子を読出対象として読出を実行する際には、当該一のメモリ素子以外のメモリ素子について、前記セル選択部との直列接続端とは逆側の端子をオープン状態に制御することが望ましい。
これにより任意のメモリ素子とセル選択部の合成抵抗値が観測可能となる。
第１３に、上記した本技術に係るメモリ装置においては、前記記憶部には、互いに直列に接続された複数のメモリ素子による直列素子部が複数設けられ、各直列素子部は互いに並列に接続されて、それぞれが前記セル選択部に直列に接続されており、各直列素子部における複数のメモリ素子の全部又は一部は、未書込の状態で導通／非導通が制御可能の構成とされている。
即ちメモリ素子が直列接続された直列素子部が互いに並列とされた、直並列複合タイプである。直列素子部のそれぞれがセル選択部に直列接続されることで、各直列素子部に対してセル選択部を兼用して書込／読出ができる。また直接素子部内では、全部又は一部のメモリ素子が導通／非導通に制御可能とされ、選択トランジスタ的な機能も有するようにすることで、任意のメモリ素子への書込が可能となる。
即ちメモリ素子が直列接続された直列素子部が互いに並列とされた、直並列複合タイプである。直列素子部のそれぞれがセル選択部に直列接続されることで、各直列素子部に対してセル選択部を兼用して書込／読出ができる。また直接素子部内では、全部又は一部のメモリ素子が導通／非導通に制御可能とされ、選択トランジスタ的な機能も有するようにすることで、任意のメモリ素子への書込が可能となる。
第１４に、上記した本技術に係るメモリ装置においては、前記記憶部において互いに並列に接続された複数の直列素子部のうち、一の直列素子部のメモリ素子を書込対象として書込を実行する際には、当該一の直列素子部以外の直列素子部について、前記セル選択部との直列接続端とは逆側の端子をオープン状態に制御するとともに、当該一の直列素子部における書込対象のメモリ素子以外の未書込のメモリ素子を導通状態に制御する。
上記逆側の端子がオープン状態に制御された直列素子部に対しては、記憶部に印加される電位差が与えられないため、書込は行われない。つまりオープン状態にしていない書込対象のメモリ素子を含む直列素子部のみに電位差の印加を行うことができる。その直列素子部内では、書込対象以外の未書込のメモリ素子を導通状態とすることで、書込対象のメモリ素子に書込のための電位差の印加、例えばフィラメントが形成されるしきい値以上の電位差の印加を行うことができる。
第１５に、上記した本技術に係るメモリ装置においては、前記記憶部において互いに並列に接続された複数の直列素子部のうち、一の直列素子部を読出対象として読出を実行する際には、当該一の直列素子部以外の直列素子部について、前記セル選択部との直列接続端とは逆側の端子をオープン状態に制御する。
これにより任意の直列素子部とセル選択部の合成抵抗値が観測可能となる。
上記逆側の端子がオープン状態に制御された直列素子部に対しては、記憶部に印加される電位差が与えられないため、書込は行われない。つまりオープン状態にしていない書込対象のメモリ素子を含む直列素子部のみに電位差の印加を行うことができる。その直列素子部内では、書込対象以外の未書込のメモリ素子を導通状態とすることで、書込対象のメモリ素子に書込のための電位差の印加、例えばフィラメントが形成されるしきい値以上の電位差の印加を行うことができる。
第１５に、上記した本技術に係るメモリ装置においては、前記記憶部において互いに並列に接続された複数の直列素子部のうち、一の直列素子部を読出対象として読出を実行する際には、当該一の直列素子部以外の直列素子部について、前記セル選択部との直列接続端とは逆側の端子をオープン状態に制御する。
これにより任意の直列素子部とセル選択部の合成抵抗値が観測可能となる。
第１６に、上記した本技術に係るメモリ装置においては、前記セル選択部はセル選択トランジスタにより形成され、前記記憶部における複数のメモリ素子は、それぞれトランジスタ構造で形成され、前記セル選択トランジスタと前記各メモリ素子は、同一アクティブ上に形成されていることが望ましい。
これにより形成容易な構造でメモリ装置を実現できる。
第１７に、上記した本技術に係るメモリ装置においては、 前記セル選択部はセル選択トランジスタにより形成され、前記記憶部における複数のメモリ素子は、それぞれトランジスタ構造で形成され、前記セル選択トランジスタのゲート長は、前記各メモリ素子のゲート長より大であることが望ましい。
セル選択トランジスタは比較的大きな電流を流す必要があるためである。
これにより形成容易な構造でメモリ装置を実現できる。
第１７に、上記した本技術に係るメモリ装置においては、 前記セル選択部はセル選択トランジスタにより形成され、前記記憶部における複数のメモリ素子は、それぞれトランジスタ構造で形成され、前記セル選択トランジスタのゲート長は、前記各メモリ素子のゲート長より大であることが望ましい。
セル選択トランジスタは比較的大きな電流を流す必要があるためである。
本技術に係る書込方法は、１つのセル選択部と、該セル選択部に対して直列に接続され前記セル選択部によって書込又は読出のアクセス対象として選択される記憶部とを有するメモリセルを備え、前記記憶部は、１回のみ書込可能で、未書込状態と書込状態とで抵抗値が変化することによって情報が保持されるメモリ素子が複数設けられているメモリ装置に対する情報の書込方法である。そして前記メモリセルをマトリクス状に配したメモリセルアレイに対して配設された複数のワード線のうち書込対象のメモリセルに対応するワード線により、書込対象のメモリセルのセル選択部をオン状態に制御し、かつ、前記メモリセルアレイに対して配設された複数のビット線のうち書込対象のメモリセルに対応するビット線により電圧印加を行って、書込対象のメモリセルの記憶部における一のメモリ素子の両端に所定以上の電位差を与え、当該一のメモリ素子に書込を行う。
直列タイプ、並列タイプ、又は複合タイプとしての記憶部の複数のメモリ素子に対して、書込対象のメモリ素子に所定以上の電位差を与えることで、複数ビット分としての多値記憶が可能なメモリセルへの適切な書込が可能となる。
直列タイプ、並列タイプ、又は複合タイプとしての記憶部の複数のメモリ素子に対して、書込対象のメモリ素子に所定以上の電位差を与えることで、複数ビット分としての多値記憶が可能なメモリセルへの適切な書込が可能となる。
本技術に係る読出方法は、１つのセル選択部と、該セル選択部に対して直列に接続され前記セル選択部によって書込又は読出のアクセス対象として選択される記憶部とを有するメモリセルを備え、前記記憶部は、１回のみ書込可能で、未書込状態と書込状態とで抵抗値が変化することによって情報が保持されるメモリ素子が複数設けられているメモリ装置に対する情報の読出方法である。そして、前記メモリセルをマトリクス状に配したメモリセルアレイに対して配設された複数のワード線のうち読出対象のメモリセルに対応するワード線により、読出対象のメモリセルのセル選択部をオン状態に制御し、かつ、前記メモリセルアレイに対して配設された複数のビット線のうち読出対象のメモリセルに対応するビット線により、読出対象のメモリセルのセル選択部と記憶部に電圧印加を行ってセル選択部と記憶部の合成抵抗値を検出することで、前記記憶部におけるメモリ素子に記憶された情報の読出を行う。
直列タイプ、並列タイプ、又は複合タイプとしての記憶部の複数のメモリ素子に対して、読出対象のメモリセルの抵抗値を検出することで、複数ビット分としての多値記憶が可能な記憶部に記憶された情報の適切な読出ができる。
直列タイプ、並列タイプ、又は複合タイプとしての記憶部の複数のメモリ素子に対して、読出対象のメモリセルの抵抗値を検出することで、複数ビット分としての多値記憶が可能な記憶部に記憶された情報の適切な読出ができる。
本技術によれば、１つの記憶部に複数のメモリ素子が設けられることで、１つのメモリセルは複数ビット分の情報を記憶できる。これによって記憶容量を増大させても、メモリセルアレイの面積が増大傾向を抑制し、小面積でより大容量のメモリ装置を実現できる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
以下、実施の形態を次の順序で説明する。
＜１．メモリ装置構成＞
＜２．メモリセル構成＞
＜３．第１の実施の形態＞
＜４．第２の実施の形態＞
＜５．第３の実施の形態＞
＜６．第４の実施の形態＞
＜７．第５の実施の形態＞
＜８．第６の実施の形態＞
＜９．まとめ及び変形例＞
＜１．メモリ装置構成＞
＜２．メモリセル構成＞
＜３．第１の実施の形態＞
＜４．第２の実施の形態＞
＜５．第３の実施の形態＞
＜６．第４の実施の形態＞
＜７．第５の実施の形態＞
＜８．第６の実施の形態＞
＜９．まとめ及び変形例＞
＜１．メモリ装置構成＞
図１Ａは実施の形態に係るメモリ装置のブロック構成を示している。
本実施の形態のメモリ装置は、情報（データ）を１回に限り書き込むことができると共に、何度もその書き込んだ情報を読み出すことができ、かつ情報の消去は行うことができない、いわゆるＯＴＰ−ＲＯＭ（Read Only Memory）である。
このメモリ装置は、複数のメモリセル４を有するメモリセルアレイ１と、ワード線駆動部３と、ビット線駆動・センスアンプ部２とを備えている。
図１Ａは実施の形態に係るメモリ装置のブロック構成を示している。
本実施の形態のメモリ装置は、情報（データ）を１回に限り書き込むことができると共に、何度もその書き込んだ情報を読み出すことができ、かつ情報の消去は行うことができない、いわゆるＯＴＰ−ＲＯＭ（Read Only Memory）である。
このメモリ装置は、複数のメモリセル４を有するメモリセルアレイ１と、ワード線駆動部３と、ビット線駆動・センスアンプ部２とを備えている。
メモリセルアレイ１では、複数のメモリセル４が行列状（マトリクス状）に配置されている。
このメモリセルアレイ１では、各メモリセル４に対して、１つ（又は複数の場合もある）のワード線ＷＬと、１つのビット線ＢＬとが接続されている。
このメモリセルアレイ１では、各メモリセル４に対して、１つ（又は複数の場合もある）のワード線ＷＬと、１つのビット線ＢＬとが接続されている。
ワード線駆動部３１は、行方向に平行して配置された複数のワード線ＷＬ１〜ＷＬｎに対して、所定のワード線電位を印加する。ｎは２以上の整数である。
各ワード線ＷＬ１〜ＷＬｎは、それぞれ行方向に並ぶメモリセル４に対して共通に配されている。
ワード線ＷＬ１〜ＷＬｎに与えられるワード線電位により、各メモリセル４における後述するセル選択部１００（セル選択トランジスタ１０）が制御される。またワード線電位により、メモリセル４内のメモリ素子がオン（導通）／オフ（非導通）制御される場合もある。
なお、以下ではワード線ＷＬ１〜ＷＬｎの総称として「ワード線ＷＬ」を適宜用いる。
各ワード線ＷＬ１〜ＷＬｎは、それぞれ行方向に並ぶメモリセル４に対して共通に配されている。
ワード線ＷＬ１〜ＷＬｎに与えられるワード線電位により、各メモリセル４における後述するセル選択部１００（セル選択トランジスタ１０）が制御される。またワード線電位により、メモリセル４内のメモリ素子がオン（導通）／オフ（非導通）制御される場合もある。
なお、以下ではワード線ＷＬ１〜ＷＬｎの総称として「ワード線ＷＬ」を適宜用いる。
ビット線駆動・センスアンプ部２は、列方向に平行して配置された複数のビット線ＢＬ１〜ＢＬｍに対して、所定の電位を印加する。ｍは２以上の整数である。
各ビット線ＢＬ１〜ＢＬｍは、それぞれ列方向に並ぶメモリセル４に対して共通に配されている。
ビット線駆動・センスアンプ部２により、メモリセル４内の後述するメモリ素子２０に対して所定の電圧印加が行われて、後述する情報の書き込み動作がなされる。
このビット線駆動・センスアンプ部２はまた、ｍ個のビット線ＢＬ１〜ＢＬｍを用いて、各メモリセル４から情報の読み出し動作を行うと共に、内部のセンスアンプにおいて所定の信号増幅処理を行う機能も有している。
なお、以下ではビット線ＢＬ１〜ＢＬｍの総称として「ビット線ＢＬ」を適宜用いる。
各ビット線ＢＬ１〜ＢＬｍは、それぞれ列方向に並ぶメモリセル４に対して共通に配されている。
ビット線駆動・センスアンプ部２により、メモリセル４内の後述するメモリ素子２０に対して所定の電圧印加が行われて、後述する情報の書き込み動作がなされる。
このビット線駆動・センスアンプ部２はまた、ｍ個のビット線ＢＬ１〜ＢＬｍを用いて、各メモリセル４から情報の読み出し動作を行うと共に、内部のセンスアンプにおいて所定の信号増幅処理を行う機能も有している。
なお、以下ではビット線ＢＬ１〜ＢＬｍの総称として「ビット線ＢＬ」を適宜用いる。
ワード線駆動部３によるワード線ＷＬの駆動、およびビット線駆動・センスアンプ部２によるビット線ＢＬの駆動によって、メモリセルアレイ１内の複数のメモリセル４の中から書込又は読出としてのアクセス対象となるメモリセル４（メモリセル４内の後述するメモリ素子２０）が選択され、情報の書込または読出が行われる。
図１Ｂはメモリセル４内の構成を示している。
１つのメモリセル４は、１つのセル選択部１００と、セル選択部１００に対して直列に接続され、セル選択部１００によって書込又は読出のアクセス対象として選択される記憶部２００を有している。
詳しくは後述するが、記憶部２００には、１回のみ書込可能で、未書込状態と書込状態とで抵抗値が変化することによって情報が保持されるメモリ素子２０が複数設けられている。
セル選択部１００と記憶部２００はビット線ＢＬとグランド間に直列接続されている。セル選択部１００がワード線ＷＬによる電圧印加によりオンされることで、記憶部２００を介した電流経路が形成される。つまり記憶部２００がアクセス対象として選択された状態となる。
なお、記憶部２００内の複数のメモリ素子のうちの１つを書込対象として選択するために破線で示すワード線ＷＬが用いられることもある。
１つのメモリセル４は、１つのセル選択部１００と、セル選択部１００に対して直列に接続され、セル選択部１００によって書込又は読出のアクセス対象として選択される記憶部２００を有している。
詳しくは後述するが、記憶部２００には、１回のみ書込可能で、未書込状態と書込状態とで抵抗値が変化することによって情報が保持されるメモリ素子２０が複数設けられている。
セル選択部１００と記憶部２００はビット線ＢＬとグランド間に直列接続されている。セル選択部１００がワード線ＷＬによる電圧印加によりオンされることで、記憶部２００を介した電流経路が形成される。つまり記憶部２００がアクセス対象として選択された状態となる。
なお、記憶部２００内の複数のメモリ素子のうちの１つを書込対象として選択するために破線で示すワード線ＷＬが用いられることもある。
ここで、本実施の形態に対する比較例について述べておく。
図２Ａは、比較例としてのメモリセル４Ａの等価回路を示している。図示のようにビット線ＢＬとグランド（ＧＮＤ）間に、セル選択部１００に相当するセル選択トランジスタ１０と、記憶部２００に相当する部位としての１つのメモリ素子１１が直列接続されている。上述のようにフューズ型やアンチフューズ型などのＯＴＰメモリ素子は、メモリ素子を挟んだ２端子間に流れる大電流によって素子の状態を変異させるため、電流経路上にＯＴＰメモリ素子１１と、セル選択トランジスタ１０を配置する。
ところが大電流に対応するためにセル選択トランジスタ１０として大サイズが求められ、また当該直列回路で１ビット記憶であることから、大容量化を進めるとメモリセル面積の増大によるマクロ面積増大傾向が高くなる。例えば図２Ｂの実線に示すようにビット数とマクロ面積の関係を示す傾きが大きい。
本実施の形態では、図２Ｂに破線で示すように傾きを小さくすることを考える。即ち記憶容量を増大させても、マクロ面積が増大する傾向を抑えるようにする。
そこで１つのメモリセル４で多ビット分の情報記憶が可能となるようにする。即ち単一のセル選択トランジスタ１０に対して直列に接続するメモリ素子を複数個設けることで多値化を実現し、１つのメモリセル４で複数ビット分の情報を持たせることで同ビット数でみたときのメモリセル数を削減し、全体としてのメモリセルアレイ１の面積の増大を抑制する。
図２Ａは、比較例としてのメモリセル４Ａの等価回路を示している。図示のようにビット線ＢＬとグランド（ＧＮＤ）間に、セル選択部１００に相当するセル選択トランジスタ１０と、記憶部２００に相当する部位としての１つのメモリ素子１１が直列接続されている。上述のようにフューズ型やアンチフューズ型などのＯＴＰメモリ素子は、メモリ素子を挟んだ２端子間に流れる大電流によって素子の状態を変異させるため、電流経路上にＯＴＰメモリ素子１１と、セル選択トランジスタ１０を配置する。
ところが大電流に対応するためにセル選択トランジスタ１０として大サイズが求められ、また当該直列回路で１ビット記憶であることから、大容量化を進めるとメモリセル面積の増大によるマクロ面積増大傾向が高くなる。例えば図２Ｂの実線に示すようにビット数とマクロ面積の関係を示す傾きが大きい。
本実施の形態では、図２Ｂに破線で示すように傾きを小さくすることを考える。即ち記憶容量を増大させても、マクロ面積が増大する傾向を抑えるようにする。
そこで１つのメモリセル４で多ビット分の情報記憶が可能となるようにする。即ち単一のセル選択トランジスタ１０に対して直列に接続するメモリ素子を複数個設けることで多値化を実現し、１つのメモリセル４で複数ビット分の情報を持たせることで同ビット数でみたときのメモリセル数を削減し、全体としてのメモリセルアレイ１の面積の増大を抑制する。
＜２．メモリセル構成＞
上述のように本実施の形態では、メモリセル４は複数のメモリ素子を備える。即ち図１Ｂに示した記憶部２００が複数のメモリ素子を有し、これにより多ビット分の情報の記憶を可能とする。
図３、図４に実施の形態のメモリ装置におけるメモリセル４の等価回路を示す。
なお以下、メモリセル４に関しては、ビット線ＢＬ側との接続端子を端子ｔｓ、グランド側との接続端子を端子ｔｍとする。
また、図面ではメモリ素子２０ａ、２０ｂ・・・等を示すが、これらを総称して「メモリ素子２０」と表記する。
上述のように本実施の形態では、メモリセル４は複数のメモリ素子を備える。即ち図１Ｂに示した記憶部２００が複数のメモリ素子を有し、これにより多ビット分の情報の記憶を可能とする。
図３、図４に実施の形態のメモリ装置におけるメモリセル４の等価回路を示す。
なお以下、メモリセル４に関しては、ビット線ＢＬ側との接続端子を端子ｔｓ、グランド側との接続端子を端子ｔｍとする。
また、図面ではメモリ素子２０ａ、２０ｂ・・・等を示すが、これらを総称して「メモリ素子２０」と表記する。
まず図３Ａは、記憶部２００に複数（この例では２つ）のメモリ素子２０ａ、２０ｂを有する構成例を示している。メモリ素子２０ａ，２０ｂは互いに直列接続されている。記憶部２００内の複数のメモリ素子が直列接続されているタイプを、説明上「直列タイプ」ということとする。
セル選択部１００は、当該メモリセルをアクセス対象として選択するセル選択トランジスタ１０で構成される。
メモリ素子２０ａ，２０ｂはそれぞれトランジスタ構造の素子とされる。
セル選択トランジスタ１０及びメモリ素子２０ａ，２０ｂは、例えばＭＯＳ（Metal Oxide Semiconductor）トランジスタからなる。ただし、これには限られず、他の構造のトランジスタを用いてもよい。
そして図示のように端子ｔｓと端子ｔｍ間に、セル選択トランジスタ１０、メモリ素子２０ａ，２０ｂが、それらのソース−ドレインにおいて直列接続されている。
セル選択部１００は、当該メモリセルをアクセス対象として選択するセル選択トランジスタ１０で構成される。
メモリ素子２０ａ，２０ｂはそれぞれトランジスタ構造の素子とされる。
セル選択トランジスタ１０及びメモリ素子２０ａ，２０ｂは、例えばＭＯＳ（Metal Oxide Semiconductor）トランジスタからなる。ただし、これには限られず、他の構造のトランジスタを用いてもよい。
そして図示のように端子ｔｓと端子ｔｍ間に、セル選択トランジスタ１０、メモリ素子２０ａ，２０ｂが、それらのソース−ドレインにおいて直列接続されている。
セル選択トランジスタ１０のゲートには、ワード線ＷＬｓ１が接続される。従ってワード線駆動部３がワード線ＷＬｓ１への電圧印加によりセル選択トランジスタ１０をオンとし、さらにビット線駆動・センスアンプ部２がビット線ＢＬに電圧印加を行うことで、当該メモリセル４の記憶部２００がアクセス対象として選択され、書込又は読出が行われる。
なお、互いに直列接続されたメモリ素子２０ａ，２０ｂは、それぞれのゲートにワード線ＷＬｓ２、ＷＬｓ３が接続される。後述するが、ワード線駆動部３がワード線ＷＬｓ２、ＷＬｓ３に所定の電圧印加を行うことで、未書込状態のメモリ素子２０ａ，２０ｂをそれぞれオン状態に制御することが可能な構成となる。詳しくは後述するが、未書込状態のメモリ素子２０ａ，２０ｂをオン／オフ制御することは、直列タイプの場合に特定のメモリ素子（メモリ素子２０ａ，２０ｂのいずれか）に対して書込を行うための一手法である。
なお、互いに直列接続されたメモリ素子２０ａ，２０ｂは、それぞれのゲートにワード線ＷＬｓ２、ＷＬｓ３が接続される。後述するが、ワード線駆動部３がワード線ＷＬｓ２、ＷＬｓ３に所定の電圧印加を行うことで、未書込状態のメモリ素子２０ａ，２０ｂをそれぞれオン状態に制御することが可能な構成となる。詳しくは後述するが、未書込状態のメモリ素子２０ａ，２０ｂをオン／オフ制御することは、直列タイプの場合に特定のメモリ素子（メモリ素子２０ａ，２０ｂのいずれか）に対して書込を行うための一手法である。
図３Ｂは、図３Ａとは、メモリ素子２１側のゲートがワード線ＷＬｓ３と接続されていない点が異なる。記憶部２００内のメモリ素子については、全てがオン／オフ制御されなくてもよい場合もある。そのような場合は、この図３Ｂのような構成を採ってもよい。
メモリ素子２１はトランジスタ構造としてソース、ドレインを有する素子とされるが、ゲート構造は備えていてもよいし、備えていなくてもよい。
メモリ素子２１はトランジスタ構造としてソース、ドレインを有する素子とされるが、ゲート構造は備えていてもよいし、備えていなくてもよい。
図４は、記憶部２００に複数（この例では３つ）のメモリ素子２０ａ，２０ｂ，２０ｃを有する構成例であるが、メモリ素子２０ａ，２０ｂ，２０ｃは互いに並列接続されている。記憶部２００内の複数のメモリ素子が並列接続されているタイプを、説明上「並列タイプ」ということとする。
セル選択部１００は、当該メモリセルをアクセス対象として選択するセル選択トランジスタ１０（例えばＭＯＳトランジスタ）で構成される。
メモリ素子２０ａ，２０ｂ，２０ｃはそれぞれトランジスタ構造としてソース、ドレインを有する素子とされるが、ゲート構造は必ずしも必要ではない（ゲート構造を備えていてもよい）。
メモリ素子２０ａ，２０ｂ，２０ｃは、それぞれがセル選択トランジスタ１０と直列接続されている。
セル選択部１００は、当該メモリセルをアクセス対象として選択するセル選択トランジスタ１０（例えばＭＯＳトランジスタ）で構成される。
メモリ素子２０ａ，２０ｂ，２０ｃはそれぞれトランジスタ構造としてソース、ドレインを有する素子とされるが、ゲート構造は必ずしも必要ではない（ゲート構造を備えていてもよい）。
メモリ素子２０ａ，２０ｂ，２０ｃは、それぞれがセル選択トランジスタ１０と直列接続されている。
セル選択トランジスタ１０のゲートには、ワード線ＷＬが接続される。従ってワード線駆動部３がワード線ＷＬへの電圧印加によりセル選択トランジスタ１０をオンとし、さらにビット線駆動・センスアンプ部２がビット線ＢＬに電圧印加を行うことで、当該メモリセル４の記憶部２００がアクセス対象として選択され、書込又は読出が行われる。
この場合、メモリ素子２０ａ，２０ｂ，２０ｃの、セル選択トランジスタ１０とは逆側の端子として端子ｔｍ１，ｔｍ２，ｔｍ３が設けられる。
この端子ｔｍ１，ｔｍ２，ｔｍ３に対しては、一例として、グランド（ＧＮＤ）との間にスイッチＳＷ１，ＳＷ２，ＳＷ３が設けられ、このスイッチＳＷ１，ＳＷ２，ＳＷ３のそれぞれによって、端子ｔｍ１，ｔｍ２，ｔｍ３は、それぞれオープン／接地のいずれかの状態を取ることができるようにされている。詳しくは後述するが、端子ｔｍ１，ｔｍ２，ｔｍ３をオープン状態とすることを可能な構成とするのは、並列タイプの場合に記憶部２００内の特定のメモリ素子（メモリ素子２０ａ，２０ｂ，２０ｃのいずれか）に対して書込又は読出を行うための一手法である。
この場合、メモリ素子２０ａ，２０ｂ，２０ｃの、セル選択トランジスタ１０とは逆側の端子として端子ｔｍ１，ｔｍ２，ｔｍ３が設けられる。
この端子ｔｍ１，ｔｍ２，ｔｍ３に対しては、一例として、グランド（ＧＮＤ）との間にスイッチＳＷ１，ＳＷ２，ＳＷ３が設けられ、このスイッチＳＷ１，ＳＷ２，ＳＷ３のそれぞれによって、端子ｔｍ１，ｔｍ２，ｔｍ３は、それぞれオープン／接地のいずれかの状態を取ることができるようにされている。詳しくは後述するが、端子ｔｍ１，ｔｍ２，ｔｍ３をオープン状態とすることを可能な構成とするのは、並列タイプの場合に記憶部２００内の特定のメモリ素子（メモリ素子２０ａ，２０ｂ，２０ｃのいずれか）に対して書込又は読出を行うための一手法である。
続いて、記憶部２００に設けられるメモリ素子２０（例えばメモリ素子２０ａ，２０ｂ・・・）としての具体的な構造例を図５，図６，図７で説明する。なお図５，図６，図７及び後述の各実施の形態の説明において、図中の半導体層の符号に、便宜上Ｎ型とＰ型を示す“Ｎ”“Ｐ”の記載を加えているが、Ｎ型とＰ型を入れ替えた構造としても問題なく、図示の導電型に制約されるものではない。以下の例では、ＮＭＯＳベースの構造を中心に記載するが、ＰＭＯＳベースの構造としてもよく、ＮＭＯＳベースの構造に制約されるものではない。
図５Ａ，図６Ａ，図７Ａはそれぞれ本実施の形態で用いられるアンチフューズ型のＯＴＰとしてのメモリ素子２０の構造例として書込動作前の断面構造を示し、図５Ｂ，図６Ｂ，図７Ｂは書込動作後の断面構造を示している。
まず図５の例を説明する。
図５Ａに示すように、書き込み動作前におけるメモリ素子２０は、半導体層４０Ｐ，４１Ｎ，４２Ｎと、一対の電極４５Ａ，４５Ｂと、絶縁層４３とからなる積層構造を有している。
図５Ａに示すように、書き込み動作前におけるメモリ素子２０は、半導体層４０Ｐ，４１Ｎ，４２Ｎと、一対の電極４５Ａ，４５Ｂと、絶縁層４３とからなる積層構造を有している。
半導体層４０Ｐ（第１半導体層）は、例えば半導体基板を構成するものであり、Ｐ型（第１導電型）の半導体層である。この半導体層４０Ｐは、例えば、シリコン（Ｓｉ）などにホウ素（Ｂ）等の不純物をドープさせた半導体材料からなる。
半導体層４１Ｎ（第２半導体層）および半導体層４２Ｎ（第３半導体層）は、半導体層４０Ｐ内において互いに所定の間隔を隔てて互いに分離するように配設されており、Ｎ型（第２導電型）の半導体層からなる（いわゆるＮ＋層を構成している）。
これらの半導体層４１Ｎ，４２Ｎはそれぞれ、例えば、Ｓｉなどにヒ素（Ａｓ）やリン（Ｐ）等の不純物をドープさせた半導体材料からなり、その厚みは５０〜２００ｎｍ程度である。このような半導体層４１Ｎ，４２Ｎは、半導体層４０Ｐの領域内において、 所定のフォトレジストや酸化膜などのマスクパターンを用いることにより、容易に形成することできる。
なお、半導体層４１Ｎ，４２Ｎ間の距離は、できるたけ短くすることが望ましい（例えば、５０〜２００ｎｍ程度）。これにより、素子サイズの小さな記憶素子２１の実現に有利なためである。
半導体層４１Ｎ（第２半導体層）および半導体層４２Ｎ（第３半導体層）は、半導体層４０Ｐ内において互いに所定の間隔を隔てて互いに分離するように配設されており、Ｎ型（第２導電型）の半導体層からなる（いわゆるＮ＋層を構成している）。
これらの半導体層４１Ｎ，４２Ｎはそれぞれ、例えば、Ｓｉなどにヒ素（Ａｓ）やリン（Ｐ）等の不純物をドープさせた半導体材料からなり、その厚みは５０〜２００ｎｍ程度である。このような半導体層４１Ｎ，４２Ｎは、半導体層４０Ｐの領域内において、 所定のフォトレジストや酸化膜などのマスクパターンを用いることにより、容易に形成することできる。
なお、半導体層４１Ｎ，４２Ｎ間の距離は、できるたけ短くすることが望ましい（例えば、５０〜２００ｎｍ程度）。これにより、素子サイズの小さな記憶素子２１の実現に有利なためである。
絶縁層４３は、半導体層４０Ｐ，４１Ｎ，４２Ｎ上を覆うように設けられている。この絶縁層４３は、例えば、酸化シリコン（ＳｉＯ2）や窒化シリコン（ＳｉＮX）などの絶縁材料からなり、その厚みは５０〜１０００ｎｍ程度である。
電極４５Ａは、半導体層４１Ｎ上において、この半導体層４１Ｎと電気的に接続されるように絶縁層４３内に設けられており、この電極４５Ａにより半導体層４１Ｎに対して所定の電位を印加できるようになっている。
電極４５Ｂは、半導体層４２Ｎ上において、この半導体層４２Ｎと電気的に接続されるように絶縁層４３内に設けられており、この電極４５Ｂにより半導体層４２Ｎに対して所定の電位を印加できるようになっている。
これらの電極４５Ａ，４５Ｂはそれぞれ、例えばタングステン（Ｗ）やアルミニウム（Ａｌ）等の金属などの導電性材料からなる。
電極４５Ｂは、半導体層４２Ｎ上において、この半導体層４２Ｎと電気的に接続されるように絶縁層４３内に設けられており、この電極４５Ｂにより半導体層４２Ｎに対して所定の電位を印加できるようになっている。
これらの電極４５Ａ，４５Ｂはそれぞれ、例えばタングステン（Ｗ）やアルミニウム（Ａｌ）等の金属などの導電性材料からなる。
一方、図５Ｂに示すように、書込動作後におけるメモリ素子２０では、上記した半導体層４０Ｐ，４１Ｎ，４２Ｎ、電極４５Ａ，４５Ｂおよび絶縁層４３に加え、以下説明するフィラメント４６（導電経路部）が形成されている。
このフィラメント４６は、半導体層４０Ｐを介して半導体層４１Ｎ，４２Ｎ間の領域に形成されており、半導体層４１Ｎ，４２Ｎ同士（電極４５Ａ，４５Ｂ同士）を電気的に繋ぐ導電パス（導電経路）として機能する。
換言すると、この図５Ｂに示したメモリ素子２０では、フィラメント４６によって、半導体層４１Ｎ，４２Ｎ間が所定の抵抗値をもって（抵抗成分によって）短絡されている（ショート状態となっている）。
換言すると、この図５Ｂに示したメモリ素子２０では、フィラメント４６によって、半導体層４１Ｎ，４２Ｎ間が所定の抵抗値をもって（抵抗成分によって）短絡されている（ショート状態となっている）。
フィラメント４６が形成されるのは以下の原理による。
図５Ａの構造において、二つの半導体層４１Ｎ、４２Ｎの間に所定以上の電圧を印加することにより、通常のバイポーラトランジスタなどでみられるようなコレクタ−エミッタ間での分離耐圧破壊の現象と同様に、二つの半導体層４１Ｎ、４２Ｎ間に大電流が流れることになる。この際に流れる電流によるマイグレーションによって、図５Ｂに示すように、電極４５Ａ，４５Ｂにある金属などにより金属製のフィラメント４６が形成され、二つの半導体層４１Ｎ、４２Ｎ間が、ある抵抗値をもって短絡される。
図５Ａの構造において、二つの半導体層４１Ｎ、４２Ｎの間に所定以上の電圧を印加することにより、通常のバイポーラトランジスタなどでみられるようなコレクタ−エミッタ間での分離耐圧破壊の現象と同様に、二つの半導体層４１Ｎ、４２Ｎ間に大電流が流れることになる。この際に流れる電流によるマイグレーションによって、図５Ｂに示すように、電極４５Ａ，４５Ｂにある金属などにより金属製のフィラメント４６が形成され、二つの半導体層４１Ｎ、４２Ｎ間が、ある抵抗値をもって短絡される。
本実施の形態では、この現象を「書込」と表現している。即ち本実施の形態のメモリ素子２０では、上記の書込がなされていない（情報が書き込まれていない）未書込の状態では、図５Ａに示したように、半導体層４１Ｎ，４２Ｎ同士が電気的に分離された開放状態（オープン状態）である。一方、書込後の（情報が書き込まれた）メモリ素子２０では、図５Ｂに示したように、フィラメント４６の形成によって、半導体層４１Ｎ，４２Ｎ同士が抵抗成分で電気的に接続された状態（ショート状態）となる。
従ってメモリ素子２０は、アンチヒューズ型のＯＴＰ素子として機能する。
この構造を形成する場合には、二つの半導体層４１Ｎ、４２Ｎの分離距離を短くすることが望ましく、結果として書込電圧の閾値が小さくかつ素子サイズの小さいメモリ素子２０が実現できる。
従ってメモリ素子２０は、アンチヒューズ型のＯＴＰ素子として機能する。
この構造を形成する場合には、二つの半導体層４１Ｎ、４２Ｎの分離距離を短くすることが望ましく、結果として書込電圧の閾値が小さくかつ素子サイズの小さいメモリ素子２０が実現できる。
なお、上記した書込前の「オープン状態」においては、実際には微小のリーク電流が流れるため、厳密には完全なオープン状態とはなっていない。ただし、未書込（フィラメント４６の形成前）と書込後（フィラメント４６の形成後）とでは、半導体層４１Ｎ，４２Ｎ間に流れる電流の差が大きいことから、これらの動作前後の状態を区別して検出することが可能となっている。つまり抵抗値の差として情報が記憶される。
また図５Ａに示したメモリ素子２０の構造は、一般的なＭＯＳトランジスタの形成工程と同様の手法（例えば、ＭＯＳトランジスタのゲートをマスクにしたセルフアライン（自己整合型）のソース・ドレイン形成工程）を用いることにより、容易に形成することが可能である。その場合、互いに分離された半導体層４１Ｎ，４２Ｎ間の距離を狭く形成することができると共に、寸法の制御性も良好に形成することが可能である。
続いて図６の例を説明する。
図６Ａ，図６Ｂに示すように、書込動作の前後では、フィラメント４６の有無が異なることは図５Ａ，図５Ｂと同様である。この場合、図５Ａ，図５Ｂに示した構造において、半導体層４１Ｎ，４２Ｎの間に対応する領域に、誘電体膜４８および導電体膜４７をこの順に設けるようにしたものである。他の構成は図５と同様である。
具体的には、半導体層４１Ｎと半導体層４２Ｎを分離する半導体層４０Ｐの上面と、半導体層４１Ｎの上面の一部、及び半導体層４２Ｎの上面の一部とに連続して、誘電体膜４８が形成され、この誘電体膜４８上に導電体膜４７が形成されている。
図６Ａ，図６Ｂに示すように、書込動作の前後では、フィラメント４６の有無が異なることは図５Ａ，図５Ｂと同様である。この場合、図５Ａ，図５Ｂに示した構造において、半導体層４１Ｎ，４２Ｎの間に対応する領域に、誘電体膜４８および導電体膜４７をこの順に設けるようにしたものである。他の構成は図５と同様である。
具体的には、半導体層４１Ｎと半導体層４２Ｎを分離する半導体層４０Ｐの上面と、半導体層４１Ｎの上面の一部、及び半導体層４２Ｎの上面の一部とに連続して、誘電体膜４８が形成され、この誘電体膜４８上に導電体膜４７が形成されている。
誘電体膜４８は、例えば、ＳｉＯ2などの絶縁材料（誘電体）からなり、その厚みは数ｎｍ〜２０ｎｍ程度である。
導電体膜４７は、誘電体膜４８の形成領域上に設けられており、これにより下層側の誘電体膜４８と上層側の導電体膜４７とからなる積層構造が形成されている。この導電体膜４７は、例えば多結晶シリコンやシリサイド金属等の導電性材料からなり、その厚みは５０〜５００ｎｍ程度である。
導電体膜４７は、誘電体膜４８の形成領域上に設けられており、これにより下層側の誘電体膜４８と上層側の導電体膜４７とからなる積層構造が形成されている。この導電体膜４７は、例えば多結晶シリコンやシリサイド金属等の導電性材料からなり、その厚みは５０〜５００ｎｍ程度である。
この図６の構造の場合、半導体層４０Ｐをウェルとし、半導体層４１Ｎ、４２Ｎをソースまたはドレインとし、誘電体膜４８をゲート酸化膜とし、導電体膜４７をゲートとするＭＯＳトランジスタ素子としての構成を持つことになる。
従ってＭＯＳトランジスタを用いた集積回路においては工程増なく、図６の構造を容易に形成できる。
従ってＭＯＳトランジスタを用いた集積回路においては工程増なく、図６の構造を容易に形成できる。
上述のようにメモリ素子２０を未書込の状態においてオン／オフ制御を可能な構成とする場合は、導電体膜４７、半導体層４０Ｐにもそれぞれ、電位を与えるための電極が形成されるようにする。例えば図３Ａのメモリ素子２０ａ，２０ｂの場合である。
一方、例えば図３Ｂの回路構成を採った場合のメモリ素子２０ｂや、図４の並列タイプの場合のメモリ素子２０ａ、２０ｂ，２０ｃの場合、オン／オフ制御は必ずしも必要ではない。このような場合のメモリ素子２０としては図５の構造としたり、あるいは図６の構造において導電体膜４７に電極を形成しなかったり、電極を形成してもフローティングにしておけばよい。
導電体膜４７をトランジスタのゲートとして用いない場合は、メモリ素子２０のゲート長は、互いに分離された半導体層４１Ｎ，４２Ｎ間の距離を規定することになるが、このゲート長を、ＭＯＳトランジスタとしての最小値（定格等により定まる値）に設定する必要はない。すなわち、半導体層４１Ｎ，４２Ｎ同士が分離されるのであれば、ＭＯＳトランジスタとしての最小のゲート長以下で形成しなくてもよい。
一方、例えば図３Ｂの回路構成を採った場合のメモリ素子２０ｂや、図４の並列タイプの場合のメモリ素子２０ａ、２０ｂ，２０ｃの場合、オン／オフ制御は必ずしも必要ではない。このような場合のメモリ素子２０としては図５の構造としたり、あるいは図６の構造において導電体膜４７に電極を形成しなかったり、電極を形成してもフローティングにしておけばよい。
導電体膜４７をトランジスタのゲートとして用いない場合は、メモリ素子２０のゲート長は、互いに分離された半導体層４１Ｎ，４２Ｎ間の距離を規定することになるが、このゲート長を、ＭＯＳトランジスタとしての最小値（定格等により定まる値）に設定する必要はない。すなわち、半導体層４１Ｎ，４２Ｎ同士が分離されるのであれば、ＭＯＳトランジスタとしての最小のゲート長以下で形成しなくてもよい。
図７Ａ，図７Ｂは、図６Ａ，図６Ｂで説明した構造に加え、半導体層４１Ｎ，４２Ｎ内にシリサイド層４９を設けるようにしたものである。
標準的に用いられているコバルト、ニッケルなどの高融点金属を用いたシリサイド化プロセスにより、二つの半導体層４１Ｎ，４２Ｎの一部にシリサイド層４９を形成し、その上部に電極４５Ａ、４５Ｂを形成すれば、より低電圧で安定したフィラメント４６が形成できる。
標準的に用いられているコバルト、ニッケルなどの高融点金属を用いたシリサイド化プロセスにより、二つの半導体層４１Ｎ，４２Ｎの一部にシリサイド層４９を形成し、その上部に電極４５Ａ、４５Ｂを形成すれば、より低電圧で安定したフィラメント４６が形成できる。
以上の図５，図６，図７で説明した構造により本実施の形態のメモリ素子２０が形成される。本実施の形態では、このようなメモリ素子２０を同一アクティブ上に複数直列、または並列に形成し、単一のセル選択トランジスタ１０と直列に形成することでメモリセルの多値化を実現する。
特にこれらは通常のＣＭＯＳプロセスの工程範囲内で、実施の形態のメモリ素子２０を実現できるため、ウェーハコストの点でも非常に有利である。
なお、図６，図７の構造の場合、メモリ素子２０におけるＭＯＳトランジスタのゲートに相当する導電体膜４７の幅（半導体層４１Ｎ，４２Ｎを跨ぐ方向の長さ）を、ＭＯＳトランジスタからなるセル選択トランジスタ１０のゲート長Ｌよりも狭くすることが望ましい。これにより、半導体層４１Ｎ，４２Ｎ間の分離耐圧を下げる方向にすることができ、結果としてメモリ素子２０への書込動作時の電圧を低く抑えることができると共に、フィラメント４６をより形成し易くできる。
特にこれらは通常のＣＭＯＳプロセスの工程範囲内で、実施の形態のメモリ素子２０を実現できるため、ウェーハコストの点でも非常に有利である。
なお、図６，図７の構造の場合、メモリ素子２０におけるＭＯＳトランジスタのゲートに相当する導電体膜４７の幅（半導体層４１Ｎ，４２Ｎを跨ぐ方向の長さ）を、ＭＯＳトランジスタからなるセル選択トランジスタ１０のゲート長Ｌよりも狭くすることが望ましい。これにより、半導体層４１Ｎ，４２Ｎ間の分離耐圧を下げる方向にすることができ、結果としてメモリ素子２０への書込動作時の電圧を低く抑えることができると共に、フィラメント４６をより形成し易くできる。
＜３．第１の実施の形態＞
以下、多値化メモリセルとしての具体的な構成例を第１〜第６の実施の形態として説明していく。
各実施の形態では、メモリ素子２０として図６の構造を用いた例で説明するが、適宜図５又は図７の構造のメモリ素子２０を用いることも可能である。
以下、多値化メモリセルとしての具体的な構成例を第１〜第６の実施の形態として説明していく。
各実施の形態では、メモリ素子２０として図６の構造を用いた例で説明するが、適宜図５又は図７の構造のメモリ素子２０を用いることも可能である。
第１の実施の形態としてのメモリセル４の構造を図８に示す。図８Ａはメモリセル４の平面図、図８Ｂは図８Ａのａ−ａ’断面図、図８Ｃは等価回路図である。
図８Ａ、図８Ｂでは、アクティブ領域６０、導電体膜６１，６２，６３、電極６５，６６、Ｐ型の半導体層７０Ｐ、Ｎ型の半導体層７１Ｎ、７２Ｎ、７３Ｎ、７４Ｎ、７７Ｎ、素子分離領域７８、誘電体膜９１，９２，９３を示している。
これらにより同一のアクティブ領域（活性化領域）６０上にセル選択トランジスタ１０、メモリ素子２０ａ，２０ｂが形成されている。
図８Ａ、図８Ｂでは、アクティブ領域６０、導電体膜６１，６２，６３、電極６５，６６、Ｐ型の半導体層７０Ｐ、Ｎ型の半導体層７１Ｎ、７２Ｎ、７３Ｎ、７４Ｎ、７７Ｎ、素子分離領域７８、誘電体膜９１，９２，９３を示している。
これらにより同一のアクティブ領域（活性化領域）６０上にセル選択トランジスタ１０、メモリ素子２０ａ，２０ｂが形成されている。
具体的には、Ｐ型の半導体層７０Ｐ内に、４つのＮ型の半導体層７１Ｎ、７２Ｎ、７３Ｎ、７４Ｎが形成されている。半導体層７０Ｐ上における半導体層７１Ｎ−７２Ｎ間、７２Ｎ−７３Ｎ間、７３Ｎ−７４Ｎ間に対応する領域には、それぞれ誘電体膜９１，９２，９３及び導電体膜６１，６２，６３が形成されている。
半導体層７１Ｎにはこれと電気的に接続された電極６５が形成され、半導体層７４Ｎ上にはこれと電気的に接続された電極６６が形成されている。電極６５は例えばビット線ＢＬと接続される側の端子ｔｓを構成する。電極６６は例えばグランド側と接続される端子ｔｍを構成する。
このメモリセル４は半導体層７０Ｐを半導体層７７Ｎで覆い基板と電気的に分離するエンクローズドＮ（Enclosed N）の構成をとる。
半導体層７１Ｎにはこれと電気的に接続された電極６５が形成され、半導体層７４Ｎ上にはこれと電気的に接続された電極６６が形成されている。電極６５は例えばビット線ＢＬと接続される側の端子ｔｓを構成する。電極６６は例えばグランド側と接続される端子ｔｍを構成する。
このメモリセル４は半導体層７０Ｐを半導体層７７Ｎで覆い基板と電気的に分離するエンクローズドＮ（Enclosed N）の構成をとる。
半導体層７１Ｎ、７２Ｎ、誘電体膜９１及び導電体膜６１によりセル選択トランジスタ１０が構成される。
半導体層７２Ｎ、７３Ｎ、誘電体膜９２及び導電体膜６２によりメモリ素子２０ａが構成される。
半導体層７３Ｎ、７４Ｎ、誘電体膜９３及び導電体膜６３によりメモリ素子２０ｂが構成される。
これにより第１の実施の形態におけるメモリセル４は、図８Ｃに示すように端子ｔｓ，ｔｍ間において、セル選択トランジスタ１０、メモリ素子２０ａ，２０ｂが直列接続された構成となる。即ち図３Ａで説明した直列タイプが形成されている。
半導体層７２Ｎ、７３Ｎ、誘電体膜９２及び導電体膜６２によりメモリ素子２０ａが構成される。
半導体層７３Ｎ、７４Ｎ、誘電体膜９３及び導電体膜６３によりメモリ素子２０ｂが構成される。
これにより第１の実施の形態におけるメモリセル４は、図８Ｃに示すように端子ｔｓ，ｔｍ間において、セル選択トランジスタ１０、メモリ素子２０ａ，２０ｂが直列接続された構成となる。即ち図３Ａで説明した直列タイプが形成されている。
このようなメモリセル４に対する書込動作を説明する。
上述のように書込動作は、分離された二つの半導体層間に印加する電位差でフィラメント４６を形成することによるため、端子ｔｓに印加する電圧と端子ｔｍに印加する電位を、それぞれどの半導体層に伝えるかを各トランジスタ（１０，２０ａ，２０ｂ）のスイッチ動作により決定することになる。
上述のように書込動作は、分離された二つの半導体層間に印加する電位差でフィラメント４６を形成することによるため、端子ｔｓに印加する電圧と端子ｔｍに印加する電位を、それぞれどの半導体層に伝えるかを各トランジスタ（１０，２０ａ，２０ｂ）のスイッチ動作により決定することになる。
まずメモリ素子２０ｂに書込を行う場合を図９Ａ、図９Ｂに示す。図示しない所定のワード線ＷＬにより、図９Ａに示すようにセル選択トランジスタ１０のゲートに所定電圧Ｖｏｎを与えてセル選択トランジスタ１０をオン（導通）とする。
さらに所定のワード線によりメモリ素子２０ａのゲートにも所定電圧Ｖｏｎを与えてメモリ素子２０ａとしてのトランジスタをオンとする。
このようにすることで、端子ｔｓ−ｔｍ間に印加された電圧は、メモリ素子２０ｂのソース−ドレイン間に与えられることになる。
さらに所定のワード線によりメモリ素子２０ａのゲートにも所定電圧Ｖｏｎを与えてメモリ素子２０ａとしてのトランジスタをオンとする。
このようにすることで、端子ｔｓ−ｔｍ間に印加された電圧は、メモリ素子２０ｂのソース−ドレイン間に与えられることになる。
このとき端子ｔｓ−ｔｍ間には、セル選択トランジスタ１０及びメモリ素子２０ａのオン抵抗分の電圧降下を考慮した電位を印加する。そしてメモリ素子２０ｂのソース、ドレイン（半導体層７３Ｎ、７４Ｎ）に与えられる電位差により、半導体層７３Ｎ、７４Ｎ間にフィラメント４６を形成し、図９Ｂのようにメモリ素子２０ｂに対する書込が行われる。なお図面上、フィラメント４６が形成された書込済のメモリ素子２０は、抵抗器の記号で示している。
ここでフィラメント形成に必要な電位差は数Ｖ〜十数Ｖ、印加時間は数百ｎｓ〜数μｓの間である。
しきい値は絶対値ではなく電位差で決まるため、端子ｔｓと端子ｔｍに印加する電圧の極性は逆、かつ絶対値的に同程度であったほうが、一端子に印加する電圧が小さくてすみ、周辺回路に高耐圧用トランジスタが必要なくなるため好ましい。
しきい値は絶対値ではなく電位差で決まるため、端子ｔｓと端子ｔｍに印加する電圧の極性は逆、かつ絶対値的に同程度であったほうが、一端子に印加する電圧が小さくてすみ、周辺回路に高耐圧用トランジスタが必要なくなるため好ましい。
続く二回目の書込でメモリ素子２０ａへの書込を行う場合は、図９Ｂに示すようにセル選択トランジスタ１０をオンさせて、メモリ素子２０ａ（半導体層７２Ｎ）に端子ｔｓの電位を伝える。そして書込後のメモリ素子２０ｂ（フィラメント４６）を介して半導体層７３Ｎに伝えられた端子ｔｍの電位との電位差で、メモリ素子２０ａの半導体層７２Ｎと半導体層７３Ｎの間にフィラメント４６を形成する（図９Ｃ参照）。
また、未書込のメモリセル４において最初にメモリ素子２０ａに書込を行う場合を図９Ｄ、図９Ｅに示している。
図９Ｃに示すようにセル選択トランジスタ１０をオンさせて、メモリ素子２０ａ（半導体層７２Ｎ）に端子ｔｓの電位を伝える。またメモリ素子２０ｂをオンさせて半導体層７３Ｎに端子ｔｍの電位を伝える。これにより半導体層７２Ｎ−７３Ｎ間に所定以上の電位差を与えることができ、メモリ素子２０ａの半導体層７２Ｎと半導体層７３Ｎの間にフィラメント４６が形成される（図９Ｅ参照）。
図９Ｃに示すようにセル選択トランジスタ１０をオンさせて、メモリ素子２０ａ（半導体層７２Ｎ）に端子ｔｓの電位を伝える。またメモリ素子２０ｂをオンさせて半導体層７３Ｎに端子ｔｍの電位を伝える。これにより半導体層７２Ｎ−７３Ｎ間に所定以上の電位差を与えることができ、メモリ素子２０ａの半導体層７２Ｎと半導体層７３Ｎの間にフィラメント４６が形成される（図９Ｅ参照）。
以上のようにメモリセル４において直列タイプの記憶部２００を形成する場合、選択トランジスタ１０だけでなく、未書込のメモリ素子２０もオン／オフ制御されるようにすることで、直列接続された複数のメモリ素子２０のうちで任意のメモリ素子２０に書込を行うことができる。
つまり図９で説明したように、記憶部２００において互いに直列に接続された複数のメモリ素子２０ａ，２０ｂのうち、一のメモリ素子を書込対象として書込を実行する際には、当該一のメモリ素子以外の未書込のメモリ素子を導通状態に制御すればよい。
つまり図９で説明したように、記憶部２００において互いに直列に接続された複数のメモリ素子２０ａ，２０ｂのうち、一のメモリ素子を書込対象として書込を実行する際には、当該一のメモリ素子以外の未書込のメモリ素子を導通状態に制御すればよい。
例えば本実施の形態のように、２つのメモリ素子２０ａ，２０ｂを共にオン／オフ制御可能とした場合、メモリ素子２０ａへの書込、メモリ素子２０ｂへの書込をそれぞれ選択できる。結果、図１０の４状態を形成可能である。
状態１は、書込を行っていない初期状態であるが、例えば「００」に相当する。
状態２は、メモリ素子２０ｂに書込を行った状態であり、例えば「０１」に相当する。
状態３は、メモリ素子２０ａ、２０ｂに書込を行った状態であり、例えば「１１」に相当する。
状態４は、メモリ素子２０ａに書込を行った状態であり、例えば「１０」に相当する。
このように２ビット（４値）の情報記憶が１つのメモリセル４で可能となる。
状態１は、書込を行っていない初期状態であるが、例えば「００」に相当する。
状態２は、メモリ素子２０ｂに書込を行った状態であり、例えば「０１」に相当する。
状態３は、メモリ素子２０ａ、２０ｂに書込を行った状態であり、例えば「１１」に相当する。
状態４は、メモリ素子２０ａに書込を行った状態であり、例えば「１０」に相当する。
このように２ビット（４値）の情報記憶が１つのメモリセル４で可能となる。
なお、図３Ｂに示したように、一部のメモリ素子２０（例えば２０ａ）をオン／オフ制御可能とし、他のメモリ素子２０（例えば２０ｂ）を非制御対象とする構成も考えられる。この図３Ｂの場合は、図１０の状態１，状態２，状態３を採ることができ、３値を記憶できる構成となる。
続いて読出動作を説明する。読出については、どのメモリ素子２０を書き込んだかによって端子ｔｓ，ｔｍ間の直列抵抗値が変化するため、端子ｔｓに流れる電流値（Ｉｃｅｌｌ：図１１参照）によって書き込み状態が判別できる。
ここで、図１０の４状態のそれぞれで直列抵抗値を異なるものとするために、各トランジスタ（１０，２０ａ，２０ｂ）のオン抵抗が異なるようにする必要がある。
特に各状態の間でできるだけ直列抵抗差を大きく設け、安定的にセンシングできるようにすることが望ましい。
ここで、図１０の４状態のそれぞれで直列抵抗値を異なるものとするために、各トランジスタ（１０，２０ａ，２０ｂ）のオン抵抗が異なるようにする必要がある。
特に各状態の間でできるだけ直列抵抗差を大きく設け、安定的にセンシングできるようにすることが望ましい。
そこで、図１１に示すようにワード線電位を制御することで、各トランジスタ（１０，２０ａ，２０ｂ）のオン抵抗を設定する。
図１１はメモリセルアレイ１の一部（６個のメモリセル４）を示しているが、今、一点鎖線で囲ったメモリセル４ｘｙを読出対象とすることを考える。
なお、１つのメモリセル４（４ｘｙ）には、３つのトランジスタ（１０，２０ａ，２０ｂ）の各ゲートに対して３つのワード線ＷＬ（例えばＷＬ(x)s1、ＷＬ(x)s2、ＷＬ(x)s3）が接続されている。
図１１はメモリセルアレイ１の一部（６個のメモリセル４）を示しているが、今、一点鎖線で囲ったメモリセル４ｘｙを読出対象とすることを考える。
なお、１つのメモリセル４（４ｘｙ）には、３つのトランジスタ（１０，２０ａ，２０ｂ）の各ゲートに対して３つのワード線ＷＬ（例えばＷＬ(x)s1、ＷＬ(x)s2、ＷＬ(x)s3）が接続されている。
メモリセル４ｘｙの読出の場合、ワード線駆動部３は例えば、ワード線ＷＬ(x)s1に電圧Ｖ、ワード線ＷＬ(x)s2に電圧Ｖ／２、ワード線ＷＬ(x)s3に電圧Ｖ／４を与える。
他のワード線（例えばＷＬ(x+1)s1、ＷＬ(x+1)s2、ＷＬ(x+1)s3等）は例えばグランド電位とする。
またビット線駆動・センスアンプ部２は、ビットＢＬ(y)に所定のビット線電位Ｖｂを与える。
このようにメモリセル４ｘｙを読み出す場合、ビットＢＬ(y)により端子ｔｓに電圧を印加することでメモリセル４ｘｙの端子ｔｓ，ｔｍ間の直列抵抗で決まる電流（Ｉｃｅｌｌ）が端子ｔｓに流れ、この電流量で書込状態が判別できる。
他のワード線（例えばＷＬ(x+1)s1、ＷＬ(x+1)s2、ＷＬ(x+1)s3等）は例えばグランド電位とする。
またビット線駆動・センスアンプ部２は、ビットＢＬ(y)に所定のビット線電位Ｖｂを与える。
このようにメモリセル４ｘｙを読み出す場合、ビットＢＬ(y)により端子ｔｓに電圧を印加することでメモリセル４ｘｙの端子ｔｓ，ｔｍ間の直列抵抗で決まる電流（Ｉｃｅｌｌ）が端子ｔｓに流れ、この電流量で書込状態が判別できる。
具体的には、図１０の４状態における端子ｔｓ，ｔｍ間の直列抵抗は次のようになる。
・状態１・・・（セル選択トランジスタ１０のオン抵抗）＋（メモリ素子２０ａのオン抵抗）＋（メモリ素子２０ｂのオン抵抗）
・状態２・・・（セル選択トランジスタ１０のオン抵抗）＋（メモリ素子２０ａのオン抵抗）＋（フィラメント抵抗）
・状態３・・・（セル選択トランジスタ１０のオン抵抗）＋（フィラメント抵抗）＋（フィラメント抵抗）
・状態４・・・（セル選択トランジスタ１０のオン抵抗）＋（フィラメント抵抗）＋（メモリ素子２０ｂのオン抵抗）
・状態１・・・（セル選択トランジスタ１０のオン抵抗）＋（メモリ素子２０ａのオン抵抗）＋（メモリ素子２０ｂのオン抵抗）
・状態２・・・（セル選択トランジスタ１０のオン抵抗）＋（メモリ素子２０ａのオン抵抗）＋（フィラメント抵抗）
・状態３・・・（セル選択トランジスタ１０のオン抵抗）＋（フィラメント抵抗）＋（フィラメント抵抗）
・状態４・・・（セル選択トランジスタ１０のオン抵抗）＋（フィラメント抵抗）＋（メモリ素子２０ｂのオン抵抗）
３つのワード線ＷＬ(x)s1、ＷＬ(x)s2、ＷＬ(x)s3の電位（ゲート電圧）を例えば上記のように設定し、３つのトランジスタ（１０，２０ａ，２０ｂ）のオン抵抗を異なるようにすることで、以上の状態１〜状態４での合成抵抗値が異なるものとなるため、１つのメモリセル４から４値を読み出すことができる。
特にメモリ素子２０の書込後の抵抗値は数ｋΩオーダーであり、未書込状態のメモリ素子２０とセル選択トランジスタ１０のオン抵抗はゲート電圧によって大幅に変化させることができるため設定電圧の自由度は高い。
３つのトランジスタ（１０，２０ａ，２０ｂ）のオン抵抗を十分に差異があるようにすることで、上記の４状態における端子ｔｓ，ｔｍ間の直列抵抗の差を顕著なものとすることができる。即ち読み出し時のゲート電圧を制御することで読出時のセンシングのマージンを広げ、４値を安定して読み出すことが可能となる。
特にメモリ素子２０の書込後の抵抗値は数ｋΩオーダーであり、未書込状態のメモリ素子２０とセル選択トランジスタ１０のオン抵抗はゲート電圧によって大幅に変化させることができるため設定電圧の自由度は高い。
３つのトランジスタ（１０，２０ａ，２０ｂ）のオン抵抗を十分に差異があるようにすることで、上記の４状態における端子ｔｓ，ｔｍ間の直列抵抗の差を顕著なものとすることができる。即ち読み出し時のゲート電圧を制御することで読出時のセンシングのマージンを広げ、４値を安定して読み出すことが可能となる。
なお端子ｔｓと端子ｔｍの電圧条件は逆にしてもよい。端子ｔｓ側をグランド、端子ｔｍ側を電圧Ｖｂとしても、端子ｔｍの電流をセンシングすることで問題なく読み出すことができる。
以上のように第１の実施の形態では、記憶部２００における複数のメモリ素子２０は、互いに直列に接続され、複数のメモリ素子２０の全部又は一部は、未書込の状態で導通／非導通が制御可能の構成とされている。これにより複数のメモリ素子２０の全部又は一部に対する個別の書込が可能とされ、複数のメモリ素子２０を用いた多値記憶が適切に実現できる。
具体的には、一のメモリ素子２０を書込対象として書込を実行する際には、当該一のメモリ素子２０以外の未書込のメモリ素子２０を導通状態に制御する。各メモリ素子２０が直列であるため、書込対象以外の未書込のメモリ素子２０を導通状態とすることで、書込対象のメモリ素子２０に書込のための電位差の印加、即ちフィラメント６４が形成されるしきい値以上の電位差を印加を行うことができ、メモリ素子２０毎の個別の書込が実現できる。
具体的には、一のメモリ素子２０を書込対象として書込を実行する際には、当該一のメモリ素子２０以外の未書込のメモリ素子２０を導通状態に制御する。各メモリ素子２０が直列であるため、書込対象以外の未書込のメモリ素子２０を導通状態とすることで、書込対象のメモリ素子２０に書込のための電位差の印加、即ちフィラメント６４が形成されるしきい値以上の電位差を印加を行うことができ、メモリ素子２０毎の個別の書込が実現できる。
また直列接続された複数のメモリ素子２０はそれぞれトランジスタ構造で形成され、各メモリ素子２０は、ゲートに印加される電圧により、未書込の状態でのオン抵抗が互いに異なる抵抗値となるように制御される。直列タイプの場合、直列接続された複数のメモリ素子２０とセル選択トランジスタ１０の直列抵抗値によって情報を読み出すことになる。そのため、各メモリ素子２０が未書込の状態でのオン抵抗が互いに異なる抵抗値とすることで、各メモリ素子２０の書込有無状態に応じた情報値が読み出せる。
また、このことは直列タイプでは、１回の読出で、多値読出（例えば上述の４状態の判定という２ビット読出）が可能であり、読出効率が高いという利点もある。
また、このことは直列タイプでは、１回の読出で、多値読出（例えば上述の４状態の判定という２ビット読出）が可能であり、読出効率が高いという利点もある。
またセル選択トランジスタ１０と各メモリ素子２０は、同一アクティブ６０上に形成されている。これにより成形容易な構造でメモリ装置を実現できる。
なお図では示していないが、セル選択トランジスタ１０のゲート長は、各メモリ素子２０としてのトランジスタのゲート長より大とすることが望ましい。セル選択トランジスタ１０への誤書込が生じてしまうことを防ぐためである。
なお図では示していないが、セル選択トランジスタ１０のゲート長は、各メモリ素子２０としてのトランジスタのゲート長より大とすることが望ましい。セル選択トランジスタ１０への誤書込が生じてしまうことを防ぐためである。
＜４．第２の実施の形態＞
図１２Ａに第２の実施の形態の平面図、図１２Ｂに図１２Ａのａ−ａ’断面図を示す。なお、図１２以降の図面において、既述の図と同一部位には同一符号を付し、重複説明を避ける。
この第２の実施の形態は、第１の実施の形態と同じく直列タイプの構成において、メモリセル４内の３つのトランジスタ（１０，２０ａ，２０ｂ）のゲート長を異なるようにしたものである。
図では導電体膜６１，６２，６３の幅Ｌ１，Ｌ２，Ｌ３として、各トランジスタ１０、２０ａ，２０ｂのゲート長を示している。この場合Ｌ３＜Ｌ２＜Ｌ１である。
図１２Ａに第２の実施の形態の平面図、図１２Ｂに図１２Ａのａ−ａ’断面図を示す。なお、図１２以降の図面において、既述の図と同一部位には同一符号を付し、重複説明を避ける。
この第２の実施の形態は、第１の実施の形態と同じく直列タイプの構成において、メモリセル４内の３つのトランジスタ（１０，２０ａ，２０ｂ）のゲート長を異なるようにしたものである。
図では導電体膜６１，６２，６３の幅Ｌ１，Ｌ２，Ｌ３として、各トランジスタ１０、２０ａ，２０ｂのゲート長を示している。この場合Ｌ３＜Ｌ２＜Ｌ１である。
トランジスタ毎にゲート長を異なるようにすることで、セル選択トランジスタ１０と、未書込状態のメモリ素子２０ａ，２０ｂのそれぞれのオン抵抗を異なるようにすることができる。
第１の実施の形態では、ゲート電圧でオン抵抗を設定したが、この第２の実施の形態はゲート長によりオン抵抗を設定する。これにより、各ゲート電圧を異なるように制御しなくとも、３つのトランジスタ（１０，２０ａ，２０ｂ）で異なるオン抵抗が得られ、図１０の４状態を適切に判別した多値読出が可能となる。
第１の実施の形態では、ゲート電圧でオン抵抗を設定したが、この第２の実施の形態はゲート長によりオン抵抗を設定する。これにより、各ゲート電圧を異なるように制御しなくとも、３つのトランジスタ（１０，２０ａ，２０ｂ）で異なるオン抵抗が得られ、図１０の４状態を適切に判別した多値読出が可能となる。
なお、ゲート長でオン抵抗を設定する他、拡散層やチャネル部の濃度、酸化膜など、メモリ素子２０ごと、及びセル選択トランジスタ１０とで、プロセス条件を変えることでオン抵抗に差を設けることも考えられる。
また、第１の実施の形態と第２の実施の形態はそれぞれ組み合わせることも可能である。つまり、ゲート長などを異なるように形成したうえで、ゲート電圧も異なるように設定し、オン抵抗の差をより顕著にすることもできる。
また、本実施の形態のようにゲート長を異なるようにする場合、セル選択トランジスタ１０の誤書込を防ぐために、選択トランジスタ１０のゲート長をメモリ素子２０のゲート長よりも大きく設計することが好適である。
また、第１の実施の形態と第２の実施の形態はそれぞれ組み合わせることも可能である。つまり、ゲート長などを異なるように形成したうえで、ゲート電圧も異なるように設定し、オン抵抗の差をより顕著にすることもできる。
また、本実施の形態のようにゲート長を異なるようにする場合、セル選択トランジスタ１０の誤書込を防ぐために、選択トランジスタ１０のゲート長をメモリ素子２０のゲート長よりも大きく設計することが好適である。
＜５．第３の実施の形態＞
図１３Ａに第３の実施の形態の平面図、図１３Ｂに図１３Ａのａ−ａ’断面図、図１３Ｃに等価回路図を示す。
第１の実施の形態と同様の考え方で、記憶部２００において複数のメモリ素子２０を直列接続するものであるが、メモリ素子２０を３つ（２０ａ，２０ｂ，２０ｃ）設けたものである。
図１３Ａに第３の実施の形態の平面図、図１３Ｂに図１３Ａのａ−ａ’断面図、図１３Ｃに等価回路図を示す。
第１の実施の形態と同様の考え方で、記憶部２００において複数のメモリ素子２０を直列接続するものであるが、メモリ素子２０を３つ（２０ａ，２０ｂ，２０ｃ）設けたものである。
半導体層７１Ｎ、７２Ｎ、誘電体膜９１及び導電体膜６１によりセル選択トランジスタ１０が構成される。
半導体層７２Ｎ、７３Ｎ、誘電体膜９２及び導電体膜６２によりメモリ素子２０ａが構成される。
半導体層７３Ｎ、７４Ｎ、誘電体膜９３及び導電体膜６３によりメモリ素子２０ｂが構成される。
半導体層７４Ｎ、７５Ｎ、誘電体膜９４及び導電体膜６４によりメモリ素子２０ｃが構成される。
電極６５は半導体層７１Ｎ上に形成され、電極６６は半導体層７５Ｎ上に形成される。
この構成によりメモリセル４は、図１３Ｃに示すように端子ｔｓ，ｔｍ間において、セル選択トランジスタ１０、メモリ素子２０ａ，２０ｂ，２０ｃが直列接続された構成となる。
半導体層７２Ｎ、７３Ｎ、誘電体膜９２及び導電体膜６２によりメモリ素子２０ａが構成される。
半導体層７３Ｎ、７４Ｎ、誘電体膜９３及び導電体膜６３によりメモリ素子２０ｂが構成される。
半導体層７４Ｎ、７５Ｎ、誘電体膜９４及び導電体膜６４によりメモリ素子２０ｃが構成される。
電極６５は半導体層７１Ｎ上に形成され、電極６６は半導体層７５Ｎ上に形成される。
この構成によりメモリセル４は、図１３Ｃに示すように端子ｔｓ，ｔｍ間において、セル選択トランジスタ１０、メモリ素子２０ａ，２０ｂ，２０ｃが直列接続された構成となる。
このように同一アクティブ領域６０上のメモリ素子２０の数を増やすことで、１つのメモリセル４に、より多くの情報（Ｎ個のメモリ素子の場合、２N分の情報）を持たせることができ、面積効率をさらに上げることができる。
＜６．第４の実施の形態＞
第４の実施の形態として並列タイプの例を説明する。
図１４Ａに第４の実施の形態の平面図、図１４Ｂに図１４Ａのａ−ａ’断面図、図１４Ｃに図１４Ａのｂ−ｂ’断面図を示す。
図１４Ａ、図１４Ｂ、図１４Ｃでは、アクティブ領域６０、導電体膜６１，６２、電極６５，６６Ａ，６６Ｂ，６６Ｃ、Ｐ型の半導体層７０Ｐ、Ｎ型の半導体層７１Ｎ、７２Ｎ、７３Ｎ−１、７３Ｎ−２、７３Ｎ−３、７７Ｎ、素子分離領域７８、誘電体膜９１，９２を示している。
第４の実施の形態として並列タイプの例を説明する。
図１４Ａに第４の実施の形態の平面図、図１４Ｂに図１４Ａのａ−ａ’断面図、図１４Ｃに図１４Ａのｂ−ｂ’断面図を示す。
図１４Ａ、図１４Ｂ、図１４Ｃでは、アクティブ領域６０、導電体膜６１，６２、電極６５，６６Ａ，６６Ｂ，６６Ｃ、Ｐ型の半導体層７０Ｐ、Ｎ型の半導体層７１Ｎ、７２Ｎ、７３Ｎ−１、７３Ｎ−２、７３Ｎ−３、７７Ｎ、素子分離領域７８、誘電体膜９１，９２を示している。
具体的には、Ｐ型の半導体層７０Ｐ内に、５つのＮ型の半導体層７１Ｎ、７２Ｎ、７３Ｎ−１、７３Ｎ−２、７３Ｎ−３が形成されている。半導体層７０Ｐ上における半導体層７１Ｎ−７２Ｎ間、及び７２Ｎ−７３Ｎ（７３Ｎ−１、７３Ｎ−２、７３Ｎ−３）間に対応する領域には、それぞれ誘電体膜９１，９２及び導電体膜６１，６２が形成されている。
半導体層７１Ｎにはこれと電気的に接続された電極６５が形成されている。また、半導体層７３Ｎ−１、７３Ｎ−２、７３Ｎ−３上には、それぞれ電気的に接続された電極６６Ａ、６６Ｂ、６６Ｃが形成されている。
このメモリセル４は半導体層７０Ｐを半導体層７７Ｎで覆い基板と電気的に分離するエンクローズドＮ（Enclosed N）の構成をとる。
半導体層７１Ｎにはこれと電気的に接続された電極６５が形成されている。また、半導体層７３Ｎ−１、７３Ｎ−２、７３Ｎ−３上には、それぞれ電気的に接続された電極６６Ａ、６６Ｂ、６６Ｃが形成されている。
このメモリセル４は半導体層７０Ｐを半導体層７７Ｎで覆い基板と電気的に分離するエンクローズドＮ（Enclosed N）の構成をとる。
以上の構成により、第４の実施の形態のメモリセル４は図１５Ａの等価回路図に示す構成となる。即ち図４で説明した並列タイプの構成である。
電極６５はビット線ＢＬと接続される側の端子ｔｓを構成する。電極６６Ａ、６６Ｂ、６６Ｃは例えばそれぞれグランド側（図３のスイッチＳＷ１，ＳＷ２，ＳＷ３）と接続される端子ｔｍ１，ｔｍ２，ｔｍ３を構成する。
電極６５はビット線ＢＬと接続される側の端子ｔｓを構成する。電極６６Ａ、６６Ｂ、６６Ｃは例えばそれぞれグランド側（図３のスイッチＳＷ１，ＳＷ２，ＳＷ３）と接続される端子ｔｍ１，ｔｍ２，ｔｍ３を構成する。
半導体層７１Ｎ、７２Ｎ、誘電体膜９１及び導電体膜６１によりセル選択トランジスタ１０が構成される。
半導体層７２Ｎ、７３Ｎ−１、誘電体膜９２及び導電体膜６２によりメモリ素子２０ａが構成される。
半導体層７２Ｎ、７３Ｎ−２、誘電体膜９２及び導電体膜６２によりメモリ素子２０ｂが構成される。
半導体層７２Ｎ、７３Ｎ−３、誘電体膜９２及び導電体膜６２によりメモリ素子２０ｃが構成される。
このように同一のアクティブ領域６０上にセル選択トランジスタ１０、メモリ素子２０ａ，２０ｂ，２０ｃが形成されている。そしてこの第４の実施の形態におけるメモリセル４は、図４のようにセル選択トランジスタ１０（セル選択部１００）と記憶部２００が直列接続され、記憶部２００では複数のメモリ素子２０が互いに並列に接続された構成となる。
半導体層７２Ｎ、７３Ｎ−１、誘電体膜９２及び導電体膜６２によりメモリ素子２０ａが構成される。
半導体層７２Ｎ、７３Ｎ−２、誘電体膜９２及び導電体膜６２によりメモリ素子２０ｂが構成される。
半導体層７２Ｎ、７３Ｎ−３、誘電体膜９２及び導電体膜６２によりメモリ素子２０ｃが構成される。
このように同一のアクティブ領域６０上にセル選択トランジスタ１０、メモリ素子２０ａ，２０ｂ，２０ｃが形成されている。そしてこの第４の実施の形態におけるメモリセル４は、図４のようにセル選択トランジスタ１０（セル選択部１００）と記憶部２００が直列接続され、記憶部２００では複数のメモリ素子２０が互いに並列に接続された構成となる。
書込動作及び読出動作について図１５を用いて説明する。
例えばメモリ素子２０ａに書込を行う場合、図１５Ａに示すように端子ｔｍ１をグランドに接続し、端子ｔｍ２，ｔｍ３はオープンとする。例えば図４のスイッチＳＷ１をオン、スイッチＳＷ２，ＳＷ３をオフとする。
このようにすることで、メモリセル４は、端子ｔｓ，ｔｍ１間でセル選択トランジスタ１０とメモリ素子２０ａが直列接続された構成となる。
そしてセル選択トランジスタ１０のゲートに所定電圧Ｖｏｎを与えてセル選択トランジスタ１０をオン（導通）とする。
このようにすることで、端子ｔｓ−ｔｍ１間に印加された電圧は、メモリ素子２０ａのソース−ドレイン間に与えられる。そしてメモリ素子２０ａのソース、ドレイン（半導体層７２Ｎ、７３Ｎ−１）に与えられる電位差により、半導体層７２Ｎ、７３Ｎ−１間にフィラメント４６が形成され、図１５Ｂのようにメモリ素子２０ａに対する書込が行われる。
例えばメモリ素子２０ａに書込を行う場合、図１５Ａに示すように端子ｔｍ１をグランドに接続し、端子ｔｍ２，ｔｍ３はオープンとする。例えば図４のスイッチＳＷ１をオン、スイッチＳＷ２，ＳＷ３をオフとする。
このようにすることで、メモリセル４は、端子ｔｓ，ｔｍ１間でセル選択トランジスタ１０とメモリ素子２０ａが直列接続された構成となる。
そしてセル選択トランジスタ１０のゲートに所定電圧Ｖｏｎを与えてセル選択トランジスタ１０をオン（導通）とする。
このようにすることで、端子ｔｓ−ｔｍ１間に印加された電圧は、メモリ素子２０ａのソース−ドレイン間に与えられる。そしてメモリ素子２０ａのソース、ドレイン（半導体層７２Ｎ、７３Ｎ−１）に与えられる電位差により、半導体層７２Ｎ、７３Ｎ−１間にフィラメント４６が形成され、図１５Ｂのようにメモリ素子２０ａに対する書込が行われる。
図１５Ｃはメモリ素子２０ｂに書込を行う場合を示している。
この場合、端子ｔｍ２をグランドに接続し、端子ｔｍ１，ｔｍ３はオープンとする。これによりメモリセル４は、端子ｔｓ，ｔｍ２間でセル選択トランジスタ１０とメモリ素子２０ｂが直列接続された構成となる。
そしてセル選択トランジスタ１０のゲートに所定電圧Ｖｏｎを与えてセル選択トランジスタ１０をオン（導通）とする。
このようにすることで、端子ｔｓ−ｔｍ２間に印加された電圧は、メモリ素子２０ｂのソース−ドレイン間に与えられ、その電位差により、半導体層７２Ｎ、７３Ｎ−２間にフィラメント４６が形成され、図１５Ｄのようにメモリ素子２０ｂに対する書込が行われる。
この場合、端子ｔｍ２をグランドに接続し、端子ｔｍ１，ｔｍ３はオープンとする。これによりメモリセル４は、端子ｔｓ，ｔｍ２間でセル選択トランジスタ１０とメモリ素子２０ｂが直列接続された構成となる。
そしてセル選択トランジスタ１０のゲートに所定電圧Ｖｏｎを与えてセル選択トランジスタ１０をオン（導通）とする。
このようにすることで、端子ｔｓ−ｔｍ２間に印加された電圧は、メモリ素子２０ｂのソース−ドレイン間に与えられ、その電位差により、半導体層７２Ｎ、７３Ｎ−２間にフィラメント４６が形成され、図１５Ｄのようにメモリ素子２０ｂに対する書込が行われる。
メモリ素子２０ｃに書込を行う場合については図示しないが、同様の手法でよい。即ち端子ｔｍ３をグランドに接続し、端子ｔｍ１，ｔｍ２はオープンとし、セル選択トランジスタ１０をオンとする。
ここで、これらの書込に必要な電位差は数Ｖ〜十数Ｖの間、印加時間は数百ｎｓ〜数μｓの間である。しきい値は絶対値ではなく電位差で決まるため、端子ｔｓと端子ｔｍ１に印加する電圧の極性は逆、かつ絶対値的に同程度であったほうが一端子に印加する電圧が小さくてすみ、周辺回路に高耐圧用トランジスタが必要なくなるため好ましい。
このような書込より、メモリ素子２０ａ，２０ｂ，２０ｃはそれぞれ個別に「０：未書込」「１：書込済」の状態を得ることができ、３ビット相当の情報記憶を実現できる。
読出動作の際には、書込時と同様に対象のメモリ素子２０に応じて、端子ｔｍ１，ｔｍ２，ｔｍ３のオープン／クローズを制御すればよい。
例えばメモリ素子２０ａの読出を行う場合、選択トランジスタ１０をオンし、端子ｔｍ１をＧＮＤにし、端子ｔｍ２，ｔｍ３をオープン状態に設定することで、メモリ素子２０ａの経路のみを選択的に読み出すことができる。
メモリ素子２０の書込有無によって端子ｔｓ，ｔｍ間の直列抵抗値が変化するため、端子ｔｓに電圧を印加すれば、端子ｔｓに流れる電流値によって書込状態を判別することができる。もちろん端子ｔｓと端子ｔｍ（ｔｍ１、ｔｍ２、ｔｍ３）の電圧条件が逆であっても、端子ｔｍ側の電流をセンシングすることで読出は可能である。
読出動作の際には、書込時と同様に対象のメモリ素子２０に応じて、端子ｔｍ１，ｔｍ２，ｔｍ３のオープン／クローズを制御すればよい。
例えばメモリ素子２０ａの読出を行う場合、選択トランジスタ１０をオンし、端子ｔｍ１をＧＮＤにし、端子ｔｍ２，ｔｍ３をオープン状態に設定することで、メモリ素子２０ａの経路のみを選択的に読み出すことができる。
メモリ素子２０の書込有無によって端子ｔｓ，ｔｍ間の直列抵抗値が変化するため、端子ｔｓに電圧を印加すれば、端子ｔｓに流れる電流値によって書込状態を判別することができる。もちろん端子ｔｓと端子ｔｍ（ｔｍ１、ｔｍ２、ｔｍ３）の電圧条件が逆であっても、端子ｔｍ側の電流をセンシングすることで読出は可能である。
以上のように第４の実施の形態では、記憶部２００における複数のメモリ素子２０は、互いに並列に接続され、それぞれがセル選択トランジスタ１０に直列に接続されている。このような並列タイプの場合、それぞれがセル選択トランジスタ１０に直列接続されることで、各メモリ素子２０に対してセル選択トランジスタ１０を兼用して書込／読出ができる。これにより１つのメモリセル４で複数ビットの情報を持たせることが可能となる。
またメモリ素子２０は、ＭＯＳの最小サイズで形成できる。ただし書き込みには数十ｍＡの電流をメモリ素子に流す必要があるため、セル選択トランジスタ１０はある程度のサイズが必要になる（１０〜３０μｍ）。
複数のメモリ素子２０でセル選択トランジスタ１０を兼用する並列タイプの構成であれば、１つのメモリセル４で複数ビットの情報を持たせられるだけではなく、セル選択トランジスタ１０のゲート幅の長さ分、メモリ素子２０を配置することができるため、面積効率が高くなる。メモリ素子２０同士の分離幅を考慮しても、一つのセル選択トランジスタ１０に対して数個〜十数個のメモリ素子２０が配置可能である。
なおメモリ素子２０のゲート長よりもセル選択トランジスタ１０のゲート長を大きくして、セル選択トランジスタ１０の誤書き込みを防ぐことが好ましい。
またメモリ素子２０は、ＭＯＳの最小サイズで形成できる。ただし書き込みには数十ｍＡの電流をメモリ素子に流す必要があるため、セル選択トランジスタ１０はある程度のサイズが必要になる（１０〜３０μｍ）。
複数のメモリ素子２０でセル選択トランジスタ１０を兼用する並列タイプの構成であれば、１つのメモリセル４で複数ビットの情報を持たせられるだけではなく、セル選択トランジスタ１０のゲート幅の長さ分、メモリ素子２０を配置することができるため、面積効率が高くなる。メモリ素子２０同士の分離幅を考慮しても、一つのセル選択トランジスタ１０に対して数個〜十数個のメモリ素子２０が配置可能である。
なおメモリ素子２０のゲート長よりもセル選択トランジスタ１０のゲート長を大きくして、セル選択トランジスタ１０の誤書き込みを防ぐことが好ましい。
また第４の実施の形態のように並列タイプの場合、記憶部２００において互いに並列に接続された複数のメモリ素子２０のうち、一のメモリ素子２０を書込対象として書込を実行する際には、当該一のメモリ素子２０以外のメモリ素子２０について、セル選択部１００との直列接続端とは逆側の端子ｔｍをオープン状態に制御する。
端子ｔｍ側がオープン状態に制御されたメモリ素子２０に対しては、記憶部２００に印加される電位差が与えられないため、書込は行われない。つまりオープン状態にしていない書込対象のメモリ素子２０のみに電位差の印加、即ちフィラメント４６が形成されるしきい値以上の電位差の印加を行うことができる。
また、一のメモリ素子２０を読出対象として読出を実行する際には、当該一のメモリ素子２０以外のメモリ素子２０について、セル選択部１００との直列接続端とは逆側の端子ｔｍをオープン状態に制御する。これにより対象とするメモリ素子２０とセル選択トランジスタ１０の合成抵抗値が観測可能となり、つまり個々のメモリ素子２０の情報読出が可能となる。
端子ｔｍ側がオープン状態に制御されたメモリ素子２０に対しては、記憶部２００に印加される電位差が与えられないため、書込は行われない。つまりオープン状態にしていない書込対象のメモリ素子２０のみに電位差の印加、即ちフィラメント４６が形成されるしきい値以上の電位差の印加を行うことができる。
また、一のメモリ素子２０を読出対象として読出を実行する際には、当該一のメモリ素子２０以外のメモリ素子２０について、セル選択部１００との直列接続端とは逆側の端子ｔｍをオープン状態に制御する。これにより対象とするメモリ素子２０とセル選択トランジスタ１０の合成抵抗値が観測可能となり、つまり個々のメモリ素子２０の情報読出が可能となる。
なお、読出に関しては、記憶部２００全体、すなわち複数のメモリ素子２０の並列合成抵抗値を観測することとしてもよい。
例えばメモリ素子２０ａ，２０ｂ，２０ｃのオン抵抗を互いに異なるようにし、各メモリ素子２０ａ，２０ｂ，２０ｃの書込状態の組み合わせ（３ビット相当で８状態）においてそれぞれ並列合成抵抗値が異なるようにする。端子ｔｍ１，ｔｍ２，ｔｍ３は、これらを共通に端子ｔｍとして、例えばグランドに接続すればよい。
このようにすれば、８状態のそれぞれで端子ｔｓ−ｔｍ間の抵抗値（セル選択部１００と記憶部２００の直列合成抵抗値）が異なるようにすることができるため、例えば端子ｔｓ側の電流値を検出することで、1回の読出動作で３ビット情報を読み出すことが可能となる。
例えばメモリ素子２０ａ，２０ｂ，２０ｃのオン抵抗を互いに異なるようにし、各メモリ素子２０ａ，２０ｂ，２０ｃの書込状態の組み合わせ（３ビット相当で８状態）においてそれぞれ並列合成抵抗値が異なるようにする。端子ｔｍ１，ｔｍ２，ｔｍ３は、これらを共通に端子ｔｍとして、例えばグランドに接続すればよい。
このようにすれば、８状態のそれぞれで端子ｔｓ−ｔｍ間の抵抗値（セル選択部１００と記憶部２００の直列合成抵抗値）が異なるようにすることができるため、例えば端子ｔｓ側の電流値を検出することで、1回の読出動作で３ビット情報を読み出すことが可能となる。
また図１４，図１５の構成において端子ｔｍ１，ｔｍ２，ｔｍ３は、図４に示したスイッチＳＷ１，ＳＷ２，ＳＷ３を介してグランドに接続されてもよいし、個別に他の電位レベルに接続されるように制御可能な接続構成としてもよい。
例えば或るメモリ素子２０への書込の際には、他の書込対象ではないメモリ素子２０に対してはフィラメント４６が形成される電位差が与えられないようにすればよい。そこで他の書込対象ではないメモリ素子２０に対しては、当該電位差が生じないように端子ｔｍ側に所定の電位を印加するようにしてもよい。
例えば或るメモリ素子２０への書込の際には、他の書込対象ではないメモリ素子２０に対してはフィラメント４６が形成される電位差が与えられないようにすればよい。そこで他の書込対象ではないメモリ素子２０に対しては、当該電位差が生じないように端子ｔｍ側に所定の電位を印加するようにしてもよい。
＜７．第５の実施の形態＞
図１６Ａに第５の実施の形態の平面図、図１６Ｂに等価回路図を示す。これは第４の実施の形態のような並列タイプの変形例といえる。
図１６Ａに示すように、アクティブ領域６０において、Ｎ型の半導体層７１Ｎ、７２Ｎ、７３Ｎ−１〜７３Ｎ−６が図示されないＰ型の半導体層７０Ｐ内に形成される。またゲートを構成する導電体膜６１，６２，６３，６４（及びその下部の図示されない誘電体膜９１，９２，９３，９４）が設けられる
半導体層７１Ｎ上には端子ｔｓを構成する電極６５が形成されている。また、半導体層７３Ｎ−１、７３Ｎ−２、７３Ｎ−３、７３Ｎ−４、７３Ｎ−５、７３Ｎ−６上には、それぞれ電気的に接続された電極６６Ａ、６６Ｂ、６６Ｃ、６６Ｄ、６６Ｅ、６６Ｆが形成されている。これらは図１６Ｂに示す端子ｔｍ１，ｔｍ２，ｔｍ３，ｔｍ４，ｔｍ５，ｔｍ６を構成する。
図１６Ａに第５の実施の形態の平面図、図１６Ｂに等価回路図を示す。これは第４の実施の形態のような並列タイプの変形例といえる。
図１６Ａに示すように、アクティブ領域６０において、Ｎ型の半導体層７１Ｎ、７２Ｎ、７３Ｎ−１〜７３Ｎ−６が図示されないＰ型の半導体層７０Ｐ内に形成される。またゲートを構成する導電体膜６１，６２，６３，６４（及びその下部の図示されない誘電体膜９１，９２，９３，９４）が設けられる
半導体層７１Ｎ上には端子ｔｓを構成する電極６５が形成されている。また、半導体層７３Ｎ−１、７３Ｎ−２、７３Ｎ−３、７３Ｎ−４、７３Ｎ−５、７３Ｎ−６上には、それぞれ電気的に接続された電極６６Ａ、６６Ｂ、６６Ｃ、６６Ｄ、６６Ｅ、６６Ｆが形成されている。これらは図１６Ｂに示す端子ｔｍ１，ｔｍ２，ｔｍ３，ｔｍ４，ｔｍ５，ｔｍ６を構成する。
半導体層７１Ｎ、７２Ｎ、誘電体膜９１及び導電体膜６１によりセル選択トランジスタ１０が構成される。
半導体層７２Ｎ、７３Ｎ−１、誘電体膜９２及び導電体膜６２によりメモリ素子２０ａが構成される。
半導体層７２Ｎ、７３Ｎ−２、誘電体膜９２及び導電体膜６２によりメモリ素子２０ｂが構成される。
半導体層７２Ｎ、７３Ｎ−３、誘電体膜９３及び導電体膜６３によりメモリ素子２０ｃが構成される。
半導体層７２Ｎ、７３Ｎ−４、誘電体膜９３及び導電体膜６３によりメモリ素子２０ｄが構成される。
半導体層７２Ｎ、７３Ｎ−５、誘電体膜９４及び導電体膜６４によりメモリ素子２０ｅが構成される。
半導体層７２Ｎ、７３Ｎ−６、誘電体膜９４及び導電体膜６４によりメモリ素子２０ｆが構成される。
このように同一のアクティブ領域６０上にセル選択トランジスタ１０、メモリ素子２０ａ〜２０ｆが形成されている。そしてこの第５の実施の形態におけるメモリセル４は、図１６Ｂのようにセル選択トランジスタ１０（セル選択部１００）と記憶部２００が直列接続され、記憶部２００では複数のメモリ素子２０が互いに並列に接続された構成となる。
半導体層７２Ｎ、７３Ｎ−１、誘電体膜９２及び導電体膜６２によりメモリ素子２０ａが構成される。
半導体層７２Ｎ、７３Ｎ−２、誘電体膜９２及び導電体膜６２によりメモリ素子２０ｂが構成される。
半導体層７２Ｎ、７３Ｎ−３、誘電体膜９３及び導電体膜６３によりメモリ素子２０ｃが構成される。
半導体層７２Ｎ、７３Ｎ−４、誘電体膜９３及び導電体膜６３によりメモリ素子２０ｄが構成される。
半導体層７２Ｎ、７３Ｎ−５、誘電体膜９４及び導電体膜６４によりメモリ素子２０ｅが構成される。
半導体層７２Ｎ、７３Ｎ−６、誘電体膜９４及び導電体膜６４によりメモリ素子２０ｆが構成される。
このように同一のアクティブ領域６０上にセル選択トランジスタ１０、メモリ素子２０ａ〜２０ｆが形成されている。そしてこの第５の実施の形態におけるメモリセル４は、図１６Ｂのようにセル選択トランジスタ１０（セル選択部１００）と記憶部２００が直列接続され、記憶部２００では複数のメモリ素子２０が互いに並列に接続された構成となる。
この場合、書込動作、読出動作は第４の実施の形態と同様の手法で行えばよい。
そしてこのように同一アクティブ領域６０上のメモリ素子２０の数を増やすことで、さらなる多ビット化が可能である。
特に、メモリ素子２０とセル選択トランジスタ１０のゲートを構成するポリシリコン領域（導電体膜６２，６３，６４）は必ずしも平行とする必要はなく、また複数のメモリ素子２０のゲートも全て共通である必要はない。そのためレイアウトの自由度は高く、図１６Ａのようにアクティブ領域６４とゲートレイアウトを工夫することで面積効率を上げることができる。
そしてこのように同一アクティブ領域６０上のメモリ素子２０の数を増やすことで、さらなる多ビット化が可能である。
特に、メモリ素子２０とセル選択トランジスタ１０のゲートを構成するポリシリコン領域（導電体膜６２，６３，６４）は必ずしも平行とする必要はなく、また複数のメモリ素子２０のゲートも全て共通である必要はない。そのためレイアウトの自由度は高く、図１６Ａのようにアクティブ領域６４とゲートレイアウトを工夫することで面積効率を上げることができる。
＜８．第６の実施の形態＞
第６の実施の形態として、直列タイプと並列タイプの複合した複合タイプを説明する。つまり第４、第５の実施の形態を、第１〜第３の実施の形態に組み合わせる例である。
図１７Ａに第６の実施の形態の平面図、図１７Ｂに等価回路図を示す。
第６の実施の形態として、直列タイプと並列タイプの複合した複合タイプを説明する。つまり第４、第５の実施の形態を、第１〜第３の実施の形態に組み合わせる例である。
図１７Ａに第６の実施の形態の平面図、図１７Ｂに等価回路図を示す。
図１７Ａに示すように、アクティブ領域６０において、Ｎ型の半導体層７１Ｎ、７２Ｎ、７３Ｎ−１〜７３Ｎ−３が図示されないＰ型の半導体層７０Ｐ内に形成される。またゲートを構成する導電体膜６１，６２，６３（及びその下部の図示されない誘電体膜９１，９２，９３）が設けられる
半導体層７１Ｎ上には端子ｔｓを構成する電極６５が形成されている。また、半導体層７３Ｎ−１、７３Ｎ−２、７３Ｎ−３上には、それぞれ電気的に接続された電極６６Ａ、６６Ｂ、６６Ｃが形成されている。これらは図１７Ｂに示す端子ｔｍ１，ｔｍ２，ｔｍ３を構成する。
半導体層７１Ｎ上には端子ｔｓを構成する電極６５が形成されている。また、半導体層７３Ｎ−１、７３Ｎ−２、７３Ｎ−３上には、それぞれ電気的に接続された電極６６Ａ、６６Ｂ、６６Ｃが形成されている。これらは図１７Ｂに示す端子ｔｍ１，ｔｍ２，ｔｍ３を構成する。
半導体層７１Ｎ、７２Ｎ、誘電体膜９１及び導電体膜６１によりセル選択トランジスタ１０が構成される。
半導体層７２Ｎ、７３Ｎ−１、誘電体膜９２及び導電体膜６２によりメモリ素子２０ａが構成される。
半導体層７３Ｎ−１、７４Ｎ−１、誘電体膜９３及び導電体膜６３によりメモリ素子２０ｂが構成される。
半導体層７２Ｎ、７３Ｎ−２、誘電体膜９２及び導電体膜６２によりメモリ素子２０ｃが構成される。
半導体層７３Ｎ−２、７４Ｎ−２、誘電体膜９３及び導電体膜６３によりメモリ素子２０ｄが構成される。
半導体層７２Ｎ、７３Ｎ−３、誘電体膜９２及び導電体膜６２によりメモリ素子２０ｅが構成される。
半導体層７３Ｎ−３、７４Ｎ−３、誘電体膜９３及び導電体膜６３によりメモリ素子２０ｆが構成される。
このように同一のアクティブ領域６０上にセル選択トランジスタ１０、メモリ素子２０ａ〜２０ｆが形成されている。
半導体層７２Ｎ、７３Ｎ−１、誘電体膜９２及び導電体膜６２によりメモリ素子２０ａが構成される。
半導体層７３Ｎ−１、７４Ｎ−１、誘電体膜９３及び導電体膜６３によりメモリ素子２０ｂが構成される。
半導体層７２Ｎ、７３Ｎ−２、誘電体膜９２及び導電体膜６２によりメモリ素子２０ｃが構成される。
半導体層７３Ｎ−２、７４Ｎ−２、誘電体膜９３及び導電体膜６３によりメモリ素子２０ｄが構成される。
半導体層７２Ｎ、７３Ｎ−３、誘電体膜９２及び導電体膜６２によりメモリ素子２０ｅが構成される。
半導体層７３Ｎ−３、７４Ｎ−３、誘電体膜９３及び導電体膜６３によりメモリ素子２０ｆが構成される。
このように同一のアクティブ領域６０上にセル選択トランジスタ１０、メモリ素子２０ａ〜２０ｆが形成されている。
そしてこの第６の実施の形態におけるメモリセル４は、図１７Ｂのようにセル選択トランジスタ１０（セル選択部１００）と記憶部２００が直列接続されている。
記憶部２００には、互いに直列に接続された複数のメモリ素子による複数の直列素子部２０Ｌ１，２０Ｌ２，２０Ｌ３が設けられる。
直列素子部２０Ｌ１とはメモリ素子２０ａ，２０ｂの直列接続を指す。直列素子部２０Ｌ２とはメモリ素子２０ｃ，２０ｄの直列接続を指す。直列素子部２０Ｌ３とはメモリ素子２０ｅ，２０ｆの直列接続を指す。
そして各直列素子部２０Ｌ１，２０Ｌ２，２０Ｌ３は互いに並列に接続されて、それぞれがセル選択トランジスタ１０に直列に接続されている。また各直列素子部２０Ｌ１，２０Ｌ２，２０Ｌ３における複数のメモリ素子２０は、ゲートを有するトランジスタ構造を備えることで、未書込の状態で導通／非導通が制御可能とされている。
記憶部２００には、互いに直列に接続された複数のメモリ素子による複数の直列素子部２０Ｌ１，２０Ｌ２，２０Ｌ３が設けられる。
直列素子部２０Ｌ１とはメモリ素子２０ａ，２０ｂの直列接続を指す。直列素子部２０Ｌ２とはメモリ素子２０ｃ，２０ｄの直列接続を指す。直列素子部２０Ｌ３とはメモリ素子２０ｅ，２０ｆの直列接続を指す。
そして各直列素子部２０Ｌ１，２０Ｌ２，２０Ｌ３は互いに並列に接続されて、それぞれがセル選択トランジスタ１０に直列に接続されている。また各直列素子部２０Ｌ１，２０Ｌ２，２０Ｌ３における複数のメモリ素子２０は、ゲートを有するトランジスタ構造を備えることで、未書込の状態で導通／非導通が制御可能とされている。
この場合の書込動作は、上述の直列タイプ、並列タイプを組み合わせて考えればよい。図１８Ａ、図１８Ｂにより、メモリ素子２０ｂに書込を行う例で説明する。
メモリ素子２０ｂに書込を行う場合、図１８Ａに示すように端子ｔｍ１をグランドに接続し、端子ｔｍ２，ｔｍ３はオープンとする。このようにすることで、メモリセル４は、端子ｔｓ−ｔｍ１間でセル選択トランジスタ１０と直列素子部２０Ｌ１（メモリ素子２０ａ，２０ｂ）が直列接続された構成となる。
そしてセル選択トランジスタ１０のゲートに所定電圧Ｖｏｎを与えてセル選択トランジスタ１０をオン（導通）とする。さらにメモリ素子２０ａのゲートにも所定電圧Ｖｏｎを与えてメモリ素子２０ａとしてのトランジスタをオンとする。このようにすることで、端子ｔｓ−ｔｍ１間に印加された電圧は、メモリ素子２０ｂのソース−ドレイン間に与えられることになる。
このメモリ素子２０ｂのソース、ドレイン（半導体層７３Ｎ−１、７４Ｎ−１）に与えられる電位差により、半導体層７３Ｎ−１、７４Ｎ−１間にフィラメント４６が形成され、図１８Ｂのようにメモリ素子２０ｂに対する書込が行われる。
この図１８Ｂの状態からメモリ素子２０ａに書込を行う場合は、端子ｔｍ１をグランドに接続し、端子ｔｍ２，ｔｍ３をオープンとした状態で、セル選択トランジスタ１０をオンとして端子ｔｓ−ｔｍ１間に印加された電圧をメモリ素子２０ａに与えればよい。
また図１８Ａの初期状態から、メモリ素子２０ａに書込を行う場合は、端子ｔｍ１をグランドに接続し、端子ｔｍ２，ｔｍ３をオープンとした状態で、セル選択トランジスタ１０とメモリ素子２０ｂをオンとして、端子ｔｓ−ｔｍ１間に印加された電圧をメモリ素子２０ａに与えればよい。
他の直列素子部２０Ｌ２，２０Ｌ３におけるメモリ素子２０への書込も同様に考えればよい。
メモリ素子２０ｂに書込を行う場合、図１８Ａに示すように端子ｔｍ１をグランドに接続し、端子ｔｍ２，ｔｍ３はオープンとする。このようにすることで、メモリセル４は、端子ｔｓ−ｔｍ１間でセル選択トランジスタ１０と直列素子部２０Ｌ１（メモリ素子２０ａ，２０ｂ）が直列接続された構成となる。
そしてセル選択トランジスタ１０のゲートに所定電圧Ｖｏｎを与えてセル選択トランジスタ１０をオン（導通）とする。さらにメモリ素子２０ａのゲートにも所定電圧Ｖｏｎを与えてメモリ素子２０ａとしてのトランジスタをオンとする。このようにすることで、端子ｔｓ−ｔｍ１間に印加された電圧は、メモリ素子２０ｂのソース−ドレイン間に与えられることになる。
このメモリ素子２０ｂのソース、ドレイン（半導体層７３Ｎ−１、７４Ｎ−１）に与えられる電位差により、半導体層７３Ｎ−１、７４Ｎ−１間にフィラメント４６が形成され、図１８Ｂのようにメモリ素子２０ｂに対する書込が行われる。
この図１８Ｂの状態からメモリ素子２０ａに書込を行う場合は、端子ｔｍ１をグランドに接続し、端子ｔｍ２，ｔｍ３をオープンとした状態で、セル選択トランジスタ１０をオンとして端子ｔｓ−ｔｍ１間に印加された電圧をメモリ素子２０ａに与えればよい。
また図１８Ａの初期状態から、メモリ素子２０ａに書込を行う場合は、端子ｔｍ１をグランドに接続し、端子ｔｍ２，ｔｍ３をオープンとした状態で、セル選択トランジスタ１０とメモリ素子２０ｂをオンとして、端子ｔｓ−ｔｍ１間に印加された電圧をメモリ素子２０ａに与えればよい。
他の直列素子部２０Ｌ２，２０Ｌ３におけるメモリ素子２０への書込も同様に考えればよい。
読出動作に関しても、上述の直列タイプ、並列タイプを組み合わせて考えればよい。
即ち、読出対象とする直列素子部（２０Ｌ１，２０Ｌ２，２０Ｌ３のいずれか）に対応して端子ｔｍ１，ｔｍ２，ｔｍ３のいずれかをグランド接続し、他をオープンとする。例えば直列素子部２０Ｌ１を読み出す場合、端子ｔｍ１をグランド接続し、端子ｔｍ２，ｔｍ３をオープンとする。
その状態で直列タイプの場合と同様に端子ｔｓに読出のための電圧を印加する。このときに３つのトランジスタ（１０，２０ａ，２０ｂ）のオン抵抗を異なるようにすることで、１つの直列素子部２０Ｌ１から４値を読み出すことができる。
各トランジスタのオン抵抗を異なるようにする手法として、第１の実施の形態と同様にゲート電圧の設定によるものでもよいし、第２の実施の形態で説明したように、ゲート長や、拡散層やチャネル部の濃度、酸化膜など、トランジスタの物理的構造によるものとしてもよい。
即ち、読出対象とする直列素子部（２０Ｌ１，２０Ｌ２，２０Ｌ３のいずれか）に対応して端子ｔｍ１，ｔｍ２，ｔｍ３のいずれかをグランド接続し、他をオープンとする。例えば直列素子部２０Ｌ１を読み出す場合、端子ｔｍ１をグランド接続し、端子ｔｍ２，ｔｍ３をオープンとする。
その状態で直列タイプの場合と同様に端子ｔｓに読出のための電圧を印加する。このときに３つのトランジスタ（１０，２０ａ，２０ｂ）のオン抵抗を異なるようにすることで、１つの直列素子部２０Ｌ１から４値を読み出すことができる。
各トランジスタのオン抵抗を異なるようにする手法として、第１の実施の形態と同様にゲート電圧の設定によるものでもよいし、第２の実施の形態で説明したように、ゲート長や、拡散層やチャネル部の濃度、酸化膜など、トランジスタの物理的構造によるものとしてもよい。
以上のように第６の実施の形態では、記憶部２００には、互いに直列に接続された複数のメモリ素子２０による複数の直列素子部２０Ｌ（２０Ｌ１，２０Ｌ２，２０Ｌ３）が設けられ、各直列素子部２０Ｌは互いに並列に接続されて、それぞれがセル選択トランジスタ１０に直列に接続されている。各直列素子部２０Ｌにおける複数のメモリ素子２０の全部又は一部は、未書込の状態で導通／非導通が制御可能の構成とされている。
このように直並列複合タイプとすることで、並列タイプのようなさらなる面積効率の向上やレイアウト自由度の拡大と、直列タイプによる１回の読出での多値読出による読出効率の向上という、両者の利点を得ることができる。
このように直並列複合タイプとすることで、並列タイプのようなさらなる面積効率の向上やレイアウト自由度の拡大と、直列タイプによる１回の読出での多値読出による読出効率の向上という、両者の利点を得ることができる。
また書込の際には、対象とする直列素子部２０Ｌ以外の直列素子部２０Ｌについて、セル選択トランジスタ１０側は逆側の端子ｔｍをオープン状態に制御し、さらに対象とする直列素子部２０Ｌにおける書込対象のメモリ素子２０以外の未書込のメモリ素子を導通状態に制御する。
これにより書込対象のメモリ素子２０を含む直列素子部２０Ｌのみに書込のための電位差の印加を行うことができる。また、その直列素子部２０Ｌ内では、書込対象のメモリ素子２０のみに書込のための電位差の印加、例えばフィラメントが形成されるしきい値以上の電位差を印加を行うことができる。これにより任意のメモリ素子２０への書込が実現される。
また一の直列素子部２０Ｌを読出対象として読出を実行する際には、当該一の直列素子部２０Ｌ以外の直列素子部２０Ｌについて、セル選択トランジスタ１０との直列接続端とは逆側の端子ｔｍをオープン状態に制御する。これにより任意の直列素子部２０Ｌとセル選択トランジスタ１０の合成抵抗値が観測可能となり、直列素子部２０Ｌからの多値読出が可能となる。
これにより書込対象のメモリ素子２０を含む直列素子部２０Ｌのみに書込のための電位差の印加を行うことができる。また、その直列素子部２０Ｌ内では、書込対象のメモリ素子２０のみに書込のための電位差の印加、例えばフィラメントが形成されるしきい値以上の電位差を印加を行うことができる。これにより任意のメモリ素子２０への書込が実現される。
また一の直列素子部２０Ｌを読出対象として読出を実行する際には、当該一の直列素子部２０Ｌ以外の直列素子部２０Ｌについて、セル選択トランジスタ１０との直列接続端とは逆側の端子ｔｍをオープン状態に制御する。これにより任意の直列素子部２０Ｌとセル選択トランジスタ１０の合成抵抗値が観測可能となり、直列素子部２０Ｌからの多値読出が可能となる。
なお、直列素子部２０Ｌにおいては、ゲート構造を備えてオン／オフ制御可能とするメモリ素子２０は一部であってもよい。例えば直列素子部２０Ｌ１，２０Ｌ２，２０Ｌ３は、図３Ｂに示したようなオン／オフ制御できないメモリ素子２０を一部に含むものでもよい。
＜９．まとめ及び変形例＞
以上実施の形態について説明してきたが、各実施の形態のメモリ装置は、１つのセル選択部１００と、セル選択部１００に対して直列に接続されセル選択部１００によって書込又は読出のアクセス対象として選択される記憶部２００とを有するメモリセル４を備える。そして記憶部２００は、１回のみ書込可能で、未書込状態と書込状態とで抵抗値が変化することによって情報が保持されるメモリ素子２０が複数設けられている。
このように１つの記憶部２００に複数のメモリ素子２０が設けられることで、１つのメモリセル４で複数ビット分の情報を記憶でき、ビット数の増大に対するマクロ面積の増大を抑制できる。
即ち、通常のＭＯＳトランジスタと同程度の小さい素子面積でメモリ素子を実現でき、かつ１つのメモリセル４で複数ビット情報を持たせられることで、メモリセルの小型化が実現でき、ビット数が多い場合は特に有利になる。従って面積効率のよいメモリ装置を実現できる。
また、通常のＣＭＯＳプロセスの工程範囲内でメモリ素子２０を実現できるため、ウェーハコストの点でも非常に有利である。
以上実施の形態について説明してきたが、各実施の形態のメモリ装置は、１つのセル選択部１００と、セル選択部１００に対して直列に接続されセル選択部１００によって書込又は読出のアクセス対象として選択される記憶部２００とを有するメモリセル４を備える。そして記憶部２００は、１回のみ書込可能で、未書込状態と書込状態とで抵抗値が変化することによって情報が保持されるメモリ素子２０が複数設けられている。
このように１つの記憶部２００に複数のメモリ素子２０が設けられることで、１つのメモリセル４で複数ビット分の情報を記憶でき、ビット数の増大に対するマクロ面積の増大を抑制できる。
即ち、通常のＭＯＳトランジスタと同程度の小さい素子面積でメモリ素子を実現でき、かつ１つのメモリセル４で複数ビット情報を持たせられることで、メモリセルの小型化が実現でき、ビット数が多い場合は特に有利になる。従って面積効率のよいメモリ装置を実現できる。
また、通常のＣＭＯＳプロセスの工程範囲内でメモリ素子２０を実現できるため、ウェーハコストの点でも非常に有利である。
実施の形態の書込方法は、メモリセル４をマトリクス状に配したメモリセルアレイ１に対して配設された複数のワード線ＷＬのうち書込対象のメモリセル４に対応するワード線ＷＬにより、書込対象のメモリセル４のセル選択部１００（セル選択トランジスタ１０）をオン状態に制御する。さらに、メモリセルアレイ１に対して配設された複数のビット線ＢＬのうち書込対象のメモリセル４に対応するビット線ＢＬにより電圧印加を行って、書込対象のメモリセル４の記憶部２００における一のメモリ素子２０の両端に所定以上の電位差を与え、当該一のメモリ素子に書込を行う。
直列タイプ、並列タイプ、又は複合タイプとしての記憶部２００の複数のメモリ素子２０に対して、書込対象のメモリ素子２０のみに所定以上の電位差を与えることで、複数ビット分としての多値記憶が可能なメモリセル４に対して、個々のメモリ素子２０への適切な書込が可能となる。
直列タイプ、並列タイプ、又は複合タイプとしての記憶部２００の複数のメモリ素子２０に対して、書込対象のメモリ素子２０のみに所定以上の電位差を与えることで、複数ビット分としての多値記憶が可能なメモリセル４に対して、個々のメモリ素子２０への適切な書込が可能となる。
実施の形態の読出方法は、メモリセル４をマトリクス状に配したメモリセルアレイ１に対して配設された複数のワード線ＷＬのうち読出対象のメモリセル４に対応するワード線ＷＬにより、読出対象のメモリセル４のセル選択部１００（セル選択トランジスタ１０）をオン状態に制御する。加えて、メモリセルアレイ１に対して配設された複数のビット線ＢＬのうち読出対象のメモリセル４に対応するビット線ＢＬにより、読出対象のメモリセル４のセル選択部１００と記憶部２００に電圧印加を行って、その直列合成抵抗値を検出することで、記憶部２００におけるメモリ素子２０に記憶された情報の読出を行う。
直列タイプ、並列タイプ、又は複合タイプとしての記憶部２００の複数のメモリ素子２０に対して、読出対象のメモリセル４の抵抗値を検出することで、複数ビット分としての多値記憶が可能な記憶部２００に記憶された情報の適切な読出が可能となる。
直列タイプ、並列タイプ、又は複合タイプとしての記憶部２００の複数のメモリ素子２０に対して、読出対象のメモリセル４の抵抗値を検出することで、複数ビット分としての多値記憶が可能な記憶部２００に記憶された情報の適切な読出が可能となる。
なお、本技術は実施の形態の例に関わらず多様な変形例が想定される。
例えばセル選択トランジスタ１０と複数のメモリ素子２０を同一のアクティブ領域６０上に形成する例を述べたが、必ずしも同一アクティブ領域６０上である必要はない。例えばＳＴＩ（Shallow Trench Isolation）等で素子分離したうえで、セル選択トランジスタ１０と複数のメモリ素子２０を形成する互いの半導体層（Ｎ＋領域）同士を配線で接続してもよい。
例えばセル選択トランジスタ１０と複数のメモリ素子２０を同一のアクティブ領域６０上に形成する例を述べたが、必ずしも同一アクティブ領域６０上である必要はない。例えばＳＴＩ（Shallow Trench Isolation）等で素子分離したうえで、セル選択トランジスタ１０と複数のメモリ素子２０を形成する互いの半導体層（Ｎ＋領域）同士を配線で接続してもよい。
また直列タイプの場合、及び複合タイプでの直列素子部２０Ｌの場合について、トランジスタのオン抵抗が異なるようにすることで多値読出を可能とすることを述べたが、トランジスタのオン抵抗ではなく、フィラメント４６の抵抗値を、各メモリ素子２０で異なるようにすることも考えられる。例えばメモリ素子２０のソース、ドレインを構成する第２半導体層と第３半導体層の間の距離をメモリ素子２０毎に異なるようにし、フィラメント４６が形成された際の、その各フィラメント４６の抵抗値が異なるようにする。これによっても多値読出が可能となる。
もちろん各メモリ素子２０におけるオン抵抗の差と、フィラメント抵抗の差の両方が得られるようにしてもよい。
もちろん各メモリ素子２０におけるオン抵抗の差と、フィラメント抵抗の差の両方が得られるようにしてもよい。
なお、本明細書に記載された効果はあくまでも例示であって限定されるものではなく、また他の効果があってもよい。
また本技術は以下のような構成も採ることができる。
（１）１つのセル選択部と、該セル選択部に対して直列に接続され前記セル選択部によって書込又は読出のアクセス対象として選択される記憶部とを有するメモリセルを備え、
前記記憶部は、１回のみ書込可能で、未書込状態と書込状態とで抵抗値が変化することによって情報が保持されるメモリ素子が複数設けられている
メモリ装置。
（２）前記メモリ素子は、
第１導電型からなる第１半導体層中に、分離された第２導電型の第２半導体層と第２導電型の第３半導体層とを有し、
前記第２半導体層と前記第３半導体層の間に、前記第２半導体層と前記第３半導体層の間をつなげるフィラメントが形成されるしきい値電圧以上の電圧を印加することによって書込が行われる
上記（１）に記載のメモリ装置。
（３）前記メモリ素子は、
前記第２半導体層と前記第３半導体層を分離する前記第１半導体層の上面と、前記第２半導体層の上面の一部、及び前記第３半導体層の上面の一部とに連続して形成された誘電体膜と、前記誘電体膜上に形成された導電体膜と、を有する
上記（２）に記載のメモリ装置。
（４）前記メモリ素子は、
前記第１半導体層をウェルとし、前記第２半導体層または前記第３半導体層の一方を、ソースまたはドレインとし、前記誘電体膜をゲート酸化膜とし、前記導電体膜をゲートとするＭＯＳ型の素子である
上記（３）に記載のメモリ装置。
（５）前記第２半導体層の上部の一部と前記第３半導体層の上部の一部にシリサイド層が形成されている
上記（２）乃至（４）のいずれかに記載のメモリ装置。
（６）前記記憶部における複数のメモリ素子は、互いに直列に接続され、
複数のメモリ素子の全部又は一部は、未書込の状態で導通／非導通が制御可能の構成とされている
上記（１）乃至（５）のいずれかに記載のメモリ装置。
（７）前記記憶部において互いに直列に接続された複数のメモリ素子のうち、一のメモリ素子を書込対象として書込を実行する際には、当該一のメモリ素子以外の未書込のメモリ素子を導通状態に制御する
上記（６）に記載のメモリ装置。
（８）前記記憶部において互いに直列に接続された複数のメモリ素子は、それぞれトランジスタ構造で形成され、
各メモリ素子は、各メモリ素子のゲートに印加される電圧により、未書込の状態でのオン抵抗が互いに異なる抵抗値となるように制御される
上記（６）又は（７）に記載のメモリ装置。
（９）前記記憶部において互いに直列に接続された複数のメモリ素子は、それぞれトランジスタ構造で形成され、
各メモリ素子は、ゲート長、各半導体層の濃度、又はゲート酸化膜厚が互いに異なることで、未書込の状態でのオン抵抗が互いに異なる抵抗値となるように形成されている
上記（６）又は（７）に記載のメモリ装置。
（１０）前記記憶部における複数のメモリ素子は、互いに並列に接続され、それぞれが前記セル選択部に直列に接続されている
上記（１）乃至（５）のいずれかに記載のメモリ装置。
（１１）前記記憶部において互いに並列に接続された複数のメモリ素子のうち、一のメモリ素子を書込対象として書込を実行する際には、当該一のメモリ素子以外のメモリ素子について、前記セル選択部との直列接続端とは逆側の端子をオープン状態に制御する
上記（１０）に記載のメモリ装置。
（１２）前記記憶部において互いに並列に接続された複数のメモリ素子のうち、一のメモリ素子を読出対象として読出を実行する際には、当該一のメモリ素子以外のメモリ素子について、前記セル選択部との直列接続端とは逆側の端子をオープン状態に制御する
上記（１０）又は（１１）に記載のメモリ装置。
（１３）前記記憶部には、互いに直列に接続された複数のメモリ素子による直列素子部が複数設けられ、
各直列素子部は互いに並列に接続されて、それぞれが前記セル選択部に直列に接続されており、
各直列素子部における複数のメモリ素子の全部又は一部は、未書込の状態で導通／非導通が制御可能の構成とされている。
上記（１）乃至（５）のいずれかに記載のメモリ装置。
（１４）前記記憶部において互いに並列に接続された複数の直列素子部のうち、一の直列素子部のメモリ素子を書込対象として書込を実行する際には、当該一の直列素子部以外の直列素子部について、前記セル選択部との直列接続端とは逆側の端子をオープン状態に制御するとともに、当該一の直列素子部における書込対象のメモリ素子以外の未書込のメモリ素子を導通状態に制御する
上記（１３）に記載のメモリ装置。
（１５）前記記憶部において互いに並列に接続された複数の直列素子部のうち、一の直列素子部を読出対象として読出を実行する際には、当該一の直列素子部以外の直列素子部について、前記セル選択部との直列接続端とは逆側の端子をオープン状態に制御する
上記（１３）又は（１４）に記載のメモリ装置。
（１６）前記セル選択部はセル選択トランジスタにより形成され、
前記記憶部における複数のメモリ素子は、それぞれトランジスタ構造で形成され、
前記セル選択トランジスタと前記各メモリ素子は、同一アクティブ上に形成されている
上記（１）乃至（１５）のいずれかに記載のメモリ装置。
（１７）前記セル選択部はセル選択トランジスタにより形成され、
前記記憶部における複数のメモリ素子は、それぞれトランジスタ構造で形成され、
前記セル選択トランジスタのゲート長は、前記各メモリ素子のゲート長より大である
上記（１）乃至（１６）のいずれかに記載のメモリ装置。
（１８）１つのセル選択部と、該セル選択部に対して直列に接続され前記セル選択部によって書込又は読出のアクセス対象として選択される記憶部とを有するメモリセルを備え、前記記憶部は、１回のみ書込可能で、未書込状態と書込状態とで抵抗値が変化することによって情報が保持されるメモリ素子が複数設けられているメモリ装置に対する情報の書込方法として、
前記メモリセルをマトリクス状に配したメモリセルアレイに対して配設された複数のワード線のうち書込対象のメモリセルに対応するワード線により、書込対象のメモリセルのセル選択部をオン状態に制御し、かつ、前記メモリセルアレイに対して配設された複数のビット線のうち書込対象のメモリセルに対応するビット線により電圧印加を行って、書込対象のメモリセルの記憶部における一のメモリ素子の両端に所定以上の電位差を与え、当該一のメモリ素子に書込を行う書込方法。
（１９）１つのセル選択部と、該セル選択部に対して直列に接続され前記セル選択部によって書込又は読出のアクセス対象として選択される記憶部とを有するメモリセルを備え、前記記憶部は、１回のみ書込可能で、未書込状態と書込状態とで抵抗値が変化することによって情報が保持されるメモリ素子が複数設けられているメモリ装置に対する情報の読出方法として、
前記メモリセルをマトリクス状に配したメモリセルアレイに対して配設された複数のワード線のうち読出対象のメモリセルに対応するワード線により、読出対象のメモリセルのセル選択部をオン状態に制御し、かつ、前記メモリセルアレイに対して配設された複数のビット線のうち読出対象のメモリセルに対応するビット線により、読出対象のメモリセルのセル選択部と記憶部に電圧印加を行ってセル選択部と記憶部の合成抵抗値を検出することで、前記記憶部におけるメモリ素子に記憶された情報の読出を行う読出方法。
また本技術は以下のような構成も採ることができる。
（１）１つのセル選択部と、該セル選択部に対して直列に接続され前記セル選択部によって書込又は読出のアクセス対象として選択される記憶部とを有するメモリセルを備え、
前記記憶部は、１回のみ書込可能で、未書込状態と書込状態とで抵抗値が変化することによって情報が保持されるメモリ素子が複数設けられている
メモリ装置。
（２）前記メモリ素子は、
第１導電型からなる第１半導体層中に、分離された第２導電型の第２半導体層と第２導電型の第３半導体層とを有し、
前記第２半導体層と前記第３半導体層の間に、前記第２半導体層と前記第３半導体層の間をつなげるフィラメントが形成されるしきい値電圧以上の電圧を印加することによって書込が行われる
上記（１）に記載のメモリ装置。
（３）前記メモリ素子は、
前記第２半導体層と前記第３半導体層を分離する前記第１半導体層の上面と、前記第２半導体層の上面の一部、及び前記第３半導体層の上面の一部とに連続して形成された誘電体膜と、前記誘電体膜上に形成された導電体膜と、を有する
上記（２）に記載のメモリ装置。
（４）前記メモリ素子は、
前記第１半導体層をウェルとし、前記第２半導体層または前記第３半導体層の一方を、ソースまたはドレインとし、前記誘電体膜をゲート酸化膜とし、前記導電体膜をゲートとするＭＯＳ型の素子である
上記（３）に記載のメモリ装置。
（５）前記第２半導体層の上部の一部と前記第３半導体層の上部の一部にシリサイド層が形成されている
上記（２）乃至（４）のいずれかに記載のメモリ装置。
（６）前記記憶部における複数のメモリ素子は、互いに直列に接続され、
複数のメモリ素子の全部又は一部は、未書込の状態で導通／非導通が制御可能の構成とされている
上記（１）乃至（５）のいずれかに記載のメモリ装置。
（７）前記記憶部において互いに直列に接続された複数のメモリ素子のうち、一のメモリ素子を書込対象として書込を実行する際には、当該一のメモリ素子以外の未書込のメモリ素子を導通状態に制御する
上記（６）に記載のメモリ装置。
（８）前記記憶部において互いに直列に接続された複数のメモリ素子は、それぞれトランジスタ構造で形成され、
各メモリ素子は、各メモリ素子のゲートに印加される電圧により、未書込の状態でのオン抵抗が互いに異なる抵抗値となるように制御される
上記（６）又は（７）に記載のメモリ装置。
（９）前記記憶部において互いに直列に接続された複数のメモリ素子は、それぞれトランジスタ構造で形成され、
各メモリ素子は、ゲート長、各半導体層の濃度、又はゲート酸化膜厚が互いに異なることで、未書込の状態でのオン抵抗が互いに異なる抵抗値となるように形成されている
上記（６）又は（７）に記載のメモリ装置。
（１０）前記記憶部における複数のメモリ素子は、互いに並列に接続され、それぞれが前記セル選択部に直列に接続されている
上記（１）乃至（５）のいずれかに記載のメモリ装置。
（１１）前記記憶部において互いに並列に接続された複数のメモリ素子のうち、一のメモリ素子を書込対象として書込を実行する際には、当該一のメモリ素子以外のメモリ素子について、前記セル選択部との直列接続端とは逆側の端子をオープン状態に制御する
上記（１０）に記載のメモリ装置。
（１２）前記記憶部において互いに並列に接続された複数のメモリ素子のうち、一のメモリ素子を読出対象として読出を実行する際には、当該一のメモリ素子以外のメモリ素子について、前記セル選択部との直列接続端とは逆側の端子をオープン状態に制御する
上記（１０）又は（１１）に記載のメモリ装置。
（１３）前記記憶部には、互いに直列に接続された複数のメモリ素子による直列素子部が複数設けられ、
各直列素子部は互いに並列に接続されて、それぞれが前記セル選択部に直列に接続されており、
各直列素子部における複数のメモリ素子の全部又は一部は、未書込の状態で導通／非導通が制御可能の構成とされている。
上記（１）乃至（５）のいずれかに記載のメモリ装置。
（１４）前記記憶部において互いに並列に接続された複数の直列素子部のうち、一の直列素子部のメモリ素子を書込対象として書込を実行する際には、当該一の直列素子部以外の直列素子部について、前記セル選択部との直列接続端とは逆側の端子をオープン状態に制御するとともに、当該一の直列素子部における書込対象のメモリ素子以外の未書込のメモリ素子を導通状態に制御する
上記（１３）に記載のメモリ装置。
（１５）前記記憶部において互いに並列に接続された複数の直列素子部のうち、一の直列素子部を読出対象として読出を実行する際には、当該一の直列素子部以外の直列素子部について、前記セル選択部との直列接続端とは逆側の端子をオープン状態に制御する
上記（１３）又は（１４）に記載のメモリ装置。
（１６）前記セル選択部はセル選択トランジスタにより形成され、
前記記憶部における複数のメモリ素子は、それぞれトランジスタ構造で形成され、
前記セル選択トランジスタと前記各メモリ素子は、同一アクティブ上に形成されている
上記（１）乃至（１５）のいずれかに記載のメモリ装置。
（１７）前記セル選択部はセル選択トランジスタにより形成され、
前記記憶部における複数のメモリ素子は、それぞれトランジスタ構造で形成され、
前記セル選択トランジスタのゲート長は、前記各メモリ素子のゲート長より大である
上記（１）乃至（１６）のいずれかに記載のメモリ装置。
（１８）１つのセル選択部と、該セル選択部に対して直列に接続され前記セル選択部によって書込又は読出のアクセス対象として選択される記憶部とを有するメモリセルを備え、前記記憶部は、１回のみ書込可能で、未書込状態と書込状態とで抵抗値が変化することによって情報が保持されるメモリ素子が複数設けられているメモリ装置に対する情報の書込方法として、
前記メモリセルをマトリクス状に配したメモリセルアレイに対して配設された複数のワード線のうち書込対象のメモリセルに対応するワード線により、書込対象のメモリセルのセル選択部をオン状態に制御し、かつ、前記メモリセルアレイに対して配設された複数のビット線のうち書込対象のメモリセルに対応するビット線により電圧印加を行って、書込対象のメモリセルの記憶部における一のメモリ素子の両端に所定以上の電位差を与え、当該一のメモリ素子に書込を行う書込方法。
（１９）１つのセル選択部と、該セル選択部に対して直列に接続され前記セル選択部によって書込又は読出のアクセス対象として選択される記憶部とを有するメモリセルを備え、前記記憶部は、１回のみ書込可能で、未書込状態と書込状態とで抵抗値が変化することによって情報が保持されるメモリ素子が複数設けられているメモリ装置に対する情報の読出方法として、
前記メモリセルをマトリクス状に配したメモリセルアレイに対して配設された複数のワード線のうち読出対象のメモリセルに対応するワード線により、読出対象のメモリセルのセル選択部をオン状態に制御し、かつ、前記メモリセルアレイに対して配設された複数のビット線のうち読出対象のメモリセルに対応するビット線により、読出対象のメモリセルのセル選択部と記憶部に電圧印加を行ってセル選択部と記憶部の合成抵抗値を検出することで、前記記憶部におけるメモリ素子に記憶された情報の読出を行う読出方法。
１…メモリセルアレイ、２…ビット線駆動・センスアンプ部、３…ワード線駆動部、４…メモリセル、１０…セル選択トランジスタ、２０…メモリ素子、４６…フィラメント、１００…セル選択部、２００…記憶部
Claims (19)
- １つのセル選択部と、該セル選択部に対して直列に接続され前記セル選択部によって書込又は読出のアクセス対象として選択される記憶部とを有するメモリセルを備え、
前記記憶部は、１回のみ書込可能で、未書込状態と書込状態とで抵抗値が変化することによって情報が保持されるメモリ素子が複数設けられている
メモリ装置。 - 前記メモリ素子は、
第１導電型からなる第１半導体層中に、分離された第２導電型の第２半導体層と第２導電型の第３半導体層とを有し、
前記第２半導体層と前記第３半導体層の間に、前記第２半導体層と前記第３半導体層の間をつなげるフィラメントが形成されるしきい値電圧以上の電圧を印加することによって書込が行われる
請求項１に記載のメモリ装置。 - 前記メモリ素子は、
前記第２半導体層と前記第３半導体層を分離する前記第１半導体層の上面と、前記第２半導体層の上面の一部、及び前記第３半導体層の上面の一部とに連続して形成された誘電体膜と、前記誘電体膜上に形成された導電体膜と、を有する
請求項２に記載のメモリ装置。 - 前記メモリ素子は、
前記第１半導体層をウェルとし、前記第２半導体層または前記第３半導体層の一方を、ソースまたはドレインとし、前記誘電体膜をゲート酸化膜とし、前記導電体膜をゲートとするＭＯＳ型の素子である
請求項３に記載のメモリ装置。 - 前記第２半導体層の上部の一部と前記第３半導体層の上部の一部にシリサイド層が形成されている
請求項２に記載のメモリ装置。 - 前記記憶部における複数のメモリ素子は、互いに直列に接続され、
複数のメモリ素子の全部又は一部は、未書込の状態で導通／非導通が制御可能の構成とされている
請求項１に記載のメモリ装置。 - 前記記憶部において互いに直列に接続された複数のメモリ素子のうち、一のメモリ素子を書込対象として書込を実行する際には、当該一のメモリ素子以外の未書込のメモリ素子を導通状態に制御する
請求項６に記載のメモリ装置。 - 前記記憶部において互いに直列に接続された複数のメモリ素子は、それぞれトランジスタ構造で形成され、
各メモリ素子は、各メモリ素子のゲートに印加される電圧により、未書込の状態でのオン抵抗が互いに異なる抵抗値となるように制御される
請求項６に記載のメモリ装置。 - 前記記憶部において互いに直列に接続された複数のメモリ素子は、それぞれトランジスタ構造で形成され、
各メモリ素子は、ゲート長、各半導体層の濃度、又はゲート酸化膜厚が互いに異なることで、未書込の状態でのオン抵抗が互いに異なる抵抗値となるように形成されている
請求項６に記載のメモリ装置。 - 前記記憶部における複数のメモリ素子は、互いに並列に接続され、それぞれが前記セル選択部に直列に接続されている
請求項１に記載のメモリ装置。 - 前記記憶部において互いに並列に接続された複数のメモリ素子のうち、一のメモリ素子を書込対象として書込を実行する際には、当該一のメモリ素子以外のメモリ素子について、前記セル選択部との直列接続端とは逆側の端子をオープン状態に制御する
請求項１０に記載のメモリ装置。 - 前記記憶部において互いに並列に接続された複数のメモリ素子のうち、一のメモリ素子を読出対象として読出を実行する際には、当該一のメモリ素子以外のメモリ素子について、前記セル選択部との直列接続端とは逆側の端子をオープン状態に制御する
請求項１０に記載のメモリ装置。 - 前記記憶部には、互いに直列に接続された複数のメモリ素子による直列素子部が複数設けられ、
各直列素子部は互いに並列に接続されて、それぞれが前記セル選択部に直列に接続されており、
各直列素子部における複数のメモリ素子の全部又は一部は、未書込の状態で導通／非導通が制御可能の構成とされている。
請求項１に記載のメモリ装置。 - 前記記憶部において互いに並列に接続された複数の直列素子部のうち、一の直列素子部のメモリ素子を書込対象として書込を実行する際には、当該一の直列素子部以外の直列素子部について、前記セル選択部との直列接続端とは逆側の端子をオープン状態に制御するとともに、当該一の直列素子部における書込対象のメモリ素子以外の未書込のメモリ素子を導通状態に制御する
請求項１３に記載のメモリ装置。 - 前記記憶部において互いに並列に接続された複数の直列素子部のうち、一の直列素子部を読出対象として読出を実行する際には、当該一の直列素子部以外の直列素子部について、前記セル選択部との直列接続端とは逆側の端子をオープン状態に制御する
請求項１３に記載のメモリ装置。 - 前記セル選択部はセル選択トランジスタにより形成され、
前記記憶部における複数のメモリ素子は、それぞれトランジスタ構造で形成され、
前記セル選択トランジスタと前記各メモリ素子は、同一アクティブ上に形成されている
請求項１に記載のメモリ装置。 - 前記セル選択部はセル選択トランジスタにより形成され、
前記記憶部における複数のメモリ素子は、それぞれトランジスタ構造で形成され、
前記セル選択トランジスタのゲート長は、前記各メモリ素子のゲート長より大である
請求項１に記載のメモリ装置。 - １つのセル選択部と、該セル選択部に対して直列に接続され前記セル選択部によって書込又は読出のアクセス対象として選択される記憶部とを有するメモリセルを備え、前記記憶部は、１回のみ書込可能で、未書込状態と書込状態とで抵抗値が変化することによって情報が保持されるメモリ素子が複数設けられているメモリ装置に対する情報の書込方法として、
前記メモリセルをマトリクス状に配したメモリセルアレイに対して配設された複数のワード線のうち書込対象のメモリセルに対応するワード線により、書込対象のメモリセルのセル選択部をオン状態に制御し、かつ、前記メモリセルアレイに対して配設された複数のビット線のうち書込対象のメモリセルに対応するビット線により電圧印加を行って、書込対象のメモリセルの記憶部における一のメモリ素子の両端に所定以上の電位差を与え、当該一のメモリ素子に書込を行う書込方法。 - １つのセル選択部と、該セル選択部に対して直列に接続され前記セル選択部によって書込又は読出のアクセス対象として選択される記憶部とを有するメモリセルを備え、前記記憶部は、１回のみ書込可能で、未書込状態と書込状態とで抵抗値が変化することによって情報が保持されるメモリ素子が複数設けられているメモリ装置に対する情報の読出方法として、
前記メモリセルをマトリクス状に配したメモリセルアレイに対して配設された複数のワード線のうち読出対象のメモリセルに対応するワード線により、読出対象のメモリセルのセル選択部をオン状態に制御し、かつ、前記メモリセルアレイに対して配設された複数のビット線のうち読出対象のメモリセルに対応するビット線により、読出対象のメモリセルのセル選択部と記憶部に電圧印加を行ってセル選択部と記憶部の合成抵抗値を検出することで、前記記憶部におけるメモリ素子に記憶された情報の読出を行う読出方法。
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Cited By (3)
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| JP2017041625A (ja) * | 2015-08-18 | 2017-02-23 | イーメモリー テクノロジー インコーポレイテッド | アンチヒューズ型ワンタイムプログラミングメモリセル及び当該メモリセルを備えるアレイ構造 |
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